JP2009175546A - フォトマスクデータ検証用半導体セル及び半導体チップ - Google Patents

Abstract

【課題】半導体集積回路のレイアウトデータを演算処理して得られた半導体チップのフォトマスクデータを容易に検証するためのフォトマスクデータ検証用半導体セル及び半導体チップを提供する。
【解決手段】半導体集積回路２１〜２６を有する半導体チップ１０に設けられ、前記半導体集積回路２１〜２６のレイアウトデータを演算処理して得られた前記半導体チップ１０のフォトマスクデータを検証するためのフォトマスクデータ検証用半導体セル３０であって、前記半導体集積回路２１〜２６の前記レイアウトデータを演算処理して得られたフォトマスクデータを有し、前記半導体集積回路２１〜２６と電気的に分離されたことを特徴とするフォトマスクデータ検証用半導体セル３０及び前記フォトマスクデータ検証用半導体セル３０を有する半導体チップ１０。
【選択図】図１

Description

本発明は、フォトマスクデータ検証用半導体セル及び半導体チップに係り、特に半導体チップに含まれる半導体集積回路のレイアウトデータを演算処理して得られるフォトマスクデータを検証するためのフォトマスクデータ検証用半導体セル及び半導体チップに関する。

近年の電子機器の高機能化と軽薄短小化の潮流に伴って、種々のＬＳＩには、更なる高集積化が要求されるようになってきている。上記ＬＳＩを構成する半導体チップは、機能設計、論理設計、回路設計、レイアウト設計に基いたフォトマスクデータ作成工程、作成されたフォトマスクデータを用いたフォトマスク作製工程、作製されたフォトマスクを用いた縮小投影露光によるフォトマスクパタンのシリコンウェハ上への転写等を含む半導体チップ製造工程、といった多数の工程を経て作製される。

とりわけ、上記高集積化された半導体チップを作製するためには、シリコンウェハ上に高集積化されたパタンを形成するための、多数枚のマスクから構成されるフォトマスクを用いるため、フォトマスク作製のための要素技術の重要度が増してきている。

ここで、フォトマスクを作製する手順であるが、まず、回路設計の結果に基いてレイアウトデータを作成し、次に、得られたレイアウトデータに基いてフォトマスクデータを作成し、更に、得られたフォトマスクデータに基いてフォトマスクを作製する。

上記レイアウトデータとは、所謂ＣＡＤデータであり、半導体チップの半導体集積回路に含まれる回路素子のレイアウトの情報を有するデータである。レイアウトデータは、複数のレイヤーのデータを有し、フォトマスクデータを作成するために用いられる。レイアウトデータのフォーマットとしては、例えば、ＧＤＳフォーマット等が知られている。

また、フォトマスクデータは、フォトマスクを作成するためのデータである。フォトマスクデータは、前述したＧＤＳフォーマット等のレイアウトデータから必要なデータを選択し、又は組合せた後、演算処理を行って作成される。フォトマスクデータは、レイアウトデータの各レイヤーのデータに対応した各マスクデータを含む。ここで、マスクデータは、複数枚のマスクから構成される１組のフォトマスクにおいて、１枚のマスクに対応するデータを意味するものと定義し、フォトマスクデータは、複数枚のマスクデータを各レイヤーのデータとして有する１組のフォトマスク全体に対応するデータを意味するものと定義する。フォトマスクデータのフォーマットとしては、ＭＥＢＥＳ、ＪＥＯＬ等が知られている。

なお、フォトマスクデータは、ジョブデックファイル（Job Deck File）と呼ばれ、フォトマスクデータの検証は、ジョブデックビュー（Job Deck View）と呼ばれることもある。

さて、上記のレイアウトデータからフォトマスクデータへ演算処理を行う方法であるが、従来は、レイアウトデータの中の１つのレイヤーのデータがフォトマスクデータの１枚のマスクのマスクデータに対応する場合が多く、比較的容易に行うことができた。しかしながら、近年では複数のレイヤーデータを演算処理して１枚のマスクのマスクデータを作成する場合が多く、演算処理の方法はより複雑になってきている。

例えば、シリコンウェハ全体における半導体集積回路の配置を均一化するために、複雑な演算処理を行う場合がある。具体的には、特許文献１に、半導体集積回路に含まれるメタル配線層の表面平坦性を保つために、本来の半導体集積回路に含まれる回路素子を構成し、回路素子間を接続し、又は回路素子に電源を供給するためのメタル配線とは別に、ダミーメタルと呼ばれる格別な機能を有しないメタル配線を追加し、メタル配線の配置が均一化されたフォトマスクデータを作成する例が開示されている。

また、同じ回路素子のレイアウトデータに由来する場合でも、オプションの有無によって使用されるレイヤー数が異なるため、複雑な演算処理を行う場合がある。図１４は、従来の半導体チップの回路構成を説明するための図である。図１４に示されるように、半導体チップ１１０内には、デジタル回路１２１、ＳＲＡＭ回路１２２、アナログ回路１２３、Ｉ／Ｏセル回路１２４、高電圧回路１２５、及びその他の回路１２６等の半導体集積回路が配置される領域があり、各々の半導体集積回路が配置された領域において、その回路特有のオプションレイヤーが使用されている場合がある。

加えて、レイヤー数の増大に伴い、レイアウトデータが演算処理されフォトマスクデータが得られるフォトマスクデータ作成工程で、オプションレイヤーの選択の誤りや演算処理の誤りが発生し、フォトマスクデータが正しく作成されない可能性も増大する。この正しく作成されなかったフォトマスクデータをそのまま用いてフォトマスクを作製し、半導体チップ製造工程を行えば、不良の半導体チップが製造されることになる。

従って、得られたフォトマスクデータについて、フォトマスクデータの基となったレイアウトデータが正しく演算処理されているかを容易に検証する方法が必要となる。

ところが、一般的に、半導体チップ内の各半導体集積回路のレイアウトデータは、異なる設計者が作成する場合が多い。そのため、レイアウトデータからフォトマスクデータに演算処理された後に、各半導体集積回路のフォトマスクデータから演算処理の検証に必要な箇所を特定する作業は、時間を要する作業であり、効率の悪い作業である。

従って、半導体チップに含まれる複数の半導体集積回路のフォトマスクデータを効率良く検証するための何らかの手段が必要となる。

ここで、半導体チップのレイアウトデータ又はフォトマスクデータのレイヤーのデータを効率良く検証するための手段としては、半導体チップに含まれる半導体集積回路のレイアウトデータを抽出し、半導体集積回路とは別の半導体セルとして集約する方法が挙げられる。具体的には、プロセスモニタ、レビジョンマークが挙げられる。

まず、プロセスモニタであるが、製造工程後の半導体チップの形状を検証するために設けられる半導体セルである。図１５を用いて、プロセスモニタを説明する。図１５に示されるように、プロセスモニタ１３０は、通常半導体チップ１１０の外周に位置するスクライブ領域１３１に設けられる。プロセスモニタ１３０には、半導体チップ１１０内で使用されるレイヤーから構成される形状や回路素子が形成される。プロセスモニタには、プロセス中にＦＡＢ（半導体プロセス工場）内で検証するためのものと、プロセス終了後にウェハ上のパッドにプローバのプローブ針を接触させ、電気的特性を測定するためのものと、がある。

また、レビジョンマークであるが、レイアウトに使用されるレイヤーの改定履歴を表示するための半導体セルである。図１６（ａ）及び図１６（ｂ）を用いて、レビジョンマークを説明する。図１６（ａ）に示されるように、半導体チップ１１０において、大部分の面積を占める中心部には半導体集積回路領域１３２が設けられ、その周辺に位置する周辺部にはレビジョンマーク１３３が設けられる。図１６（ｂ）に示されるように、レビジョンマーク１３３には、半導体チップ１１０のフォトマスクデータを構成する各マスクデータの改定履歴を示す番号が集約されて表示される。例えば、フォトマスクデータが４枚のマスクに対応する４層のレイヤーのデータから構成され、１層目〜３層目のレイヤーのデータがバージョンＡ、４層目のレイヤーのデータがバージョンＢである場合、各レイヤーのデータには、各々「ＬＡＹ１Ａ」、「ＬＡＹ２Ａ」、「ＬＡＹ３Ａ」、「ＬＡＹ４Ｂ」の番号が隣接するように表示される。その結果、図１６（ｂ）に示されるように、フォトマスクデータには、各レイヤーのデータの改定履歴を示す番号が集約されて表示されたレビジョンマーク１３３が設けられる。
特開２００７−３６２９０号公報

ところが、レイアウトデータを演算処理されて得られたフォトマスクデータにおいて、演算処理の結果に誤りがないかどうかを効率良く検証するために、半導体チップに含まれる半導体集積回路のレイアウトデータを抽出し、半導体集積回路とは別の半導体セルとして集約する方法として、従来の方法を用いる場合には、次のような問題があった。

プロセスモニタを用いてフォトマスクデータの演算処理結果に誤りがないか検証する場合、プロセスモニタが、既にフォトマスクが作製され、製造工程が開始された後に検証を行うための半導体セルであるため、演算処理結果の誤りを発見したとしても、フォトマスクを再度作製する無駄な作業や費用が発生するという問題があった。加えて、プロセスモニタは、フォトマスクデータの検証を目的とする半導体セルではないので、当該フォトマスクデータが表す半導体チップの半導体集積回路に含まれる回路素子が集約されておらず、半導体チップの半導体集積回路に含まれる回路素子全てのレイアウトデータが正しく演算処理されたかどうかを判断するのが困難であるという問題があった。

また、レビジョンマークを用いてフォトマスクデータの演算処理結果に誤りがないかを検証する場合、レビジョンマークが、半導体チップの半導体集積回路のレイアウトデータを再現する半導体セルではないので、半導体チップの半導体集積回路に含まれる回路素子全てのレイアウトデータが正しく演算処理されたかどうかを判断するのが困難であるという問題があった。

本発明は上記の点に鑑みてなされたものであり、レイアウトデータを演算処理して得られたフォトマスクデータを容易に検証するためのフォトマスクデータ検証用半導体セル及び半導体チップを提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

第１の発明に係るフォトマスクデータ検証用半導体セルは、
半導体集積回路を有する半導体チップに設けられ、
前記半導体集積回路のレイアウトデータを演算処理して得られた前記半導体チップのフォトマスクデータを検証するためのフォトマスクデータ検証用半導体セルであって、
前記半導体集積回路の前記レイアウトデータを演算処理して得られたフォトマスクデータを有し、
前記半導体集積回路と電気的に分離されたことを特徴とする。

第２の発明は、第１の発明に係るフォトマスクデータ検証用半導体セルにおいて、
複数のレイヤーが含まれている前記半導体集積回路の前記レイアウトデータは、前記半導体集積回路の前記複数のレイヤーの一部又は全てのデータを有することを特徴とする。

第３の発明は、第１又は第２の発明に係るフォトマスクデータ検証用半導体セルにおいて、
複数のレイヤーが含まれている前記半導体集積回路の前記レイアウトデータは、前記半導体集積回路を構成する全ての種類の回路素子のレイアウトデータを有することを特徴とする。

第４の発明に係る半導体チップは、
第１〜３の発明の何れか一つの発明に係るフォトマスクデータ検証用半導体セルは、前記半導体集積回路と異なる領域又は前記半導体集積回路の機能を妨げない領域に設けられることを特徴とする。

第５の発明に係る半導体チップは、
第１〜３の発明の何れか一つの発明に係るフォトマスクデータ検証用半導体セルは、前記半導体集積回路と異なる領域又は前記半導体集積回路の機能を妨げない領域に複数に分割され設けられることを特徴とする。

本発明によれば、フォトマスクデータ検証用半導体セルを検証するだけで、半導体チップの半導体集積回路の機能を妨げず、半導体集積回路内の該当する回路素子を探すのに長時間をかけずに、レイアウトデータからフォトマスクデータへの演算処理が正常に行われたかを容易に検証することができる。

次に、本発明を実施するための最良の形態について図面と共に説明する。
（実施の形態）
図１乃至図８を参照し、本発明の実施の形態に係るフォトマスクデータ検証用半導体セル及び半導体チップを説明する。

最初に、図１又は図２を参照し、本実施の形態に係るフォトマスクデータ検証用半導体セル及び半導体チップの回路配置を説明する。

図１は、本実施の形態に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図であり、図２は、本実施の形態に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。

図１に示されるように、本実施の形態に係る半導体チップ１０は、半導体集積回路領域２０と、フォトマスクデータ検証用半導体セル３０を有する。半導体集積回路領域２０は、半導体チップ１０の中心部に設けられ、半導体チップ１０の面積のほとんどを占める。一方、フォトマスクデータ検証用半導体セル３０は、半導体チップ１０の半導体集積回路領域２０と異なる領域で、且つ半導体チップ１０の周辺部に設けられる。

半導体集積回路領域２０は、デジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の個別の機能を有する各々の半導体集積回路を有する。各々の半導体集積回路は、互いに平面視において分離されて設けられる。

図２に示されるように、本実施の形態に係るフォトマスクデータ検証用半導体セル３０は、半導体集積回路領域２０を構成する各半導体集積回路に対応した回路素子検証領域に分かれる。即ち、デジタル回路素子検証領域３１、ＳＲＡＭ回路素子検証領域３２、アナログ回路素子検証領域３３、Ｉ／Ｏセル回路素子検証領域３４、高電圧回路素子検証領域３５、その他の回路素子検証領域３６である。また、各々の回路素子検証領域は、互いに平面視において分離されて設けられる。

半導体集積回路領域２０を構成するデジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の各々の半導体集積回路は、トランジスタ、キャパシタ、インダクタ、配線、等の回路素子から構成される。半導体集積回路領域２０のフォトマスクデータは、これらの回路素子のレイアウトデータを演算処理して得られる。また、各回路素子のレイアウトデータは、複数のレイヤーのデータを有する。

一方、フォトマスクデータ検証用半導体セル３０を構成するデジタル回路素子検証領域３１、ＳＲＡＭ回路素子検証領域３２、アナログ回路素子検証領域３３、Ｉ／Ｏセル回路素子検証領域３４、高電圧回路素子検証領域３５、その他の回路素子検証領域３６、の各々の回路素子検証領域は、半導体集積回路領域２０に含まれるデジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の各々の半導体集積回路を構成するトランジスタ、キャパシタ、インダクタ、配線、等の回路素子から構成される。加えて、フォトマスクデータ検証用半導体セル３０の各回路素子検証領域を構成する各回路素子のレイアウトデータは、半導体集積回路領域２０におけるレイアウトデータからフォトマスクデータへの演算処理の結果を検証するため、各半導体集積回路を構成する各回路素子のレイアウトデータと同一である。

また、フォトマスクデータ検証用半導体セル３０は、半導体チップ１０内の半導体集積回路領域２０に対応するフォトマスクデータの形状確認を行うための半導体セルである。従って、フォトマスクデータ検証用半導体セル３０の各回路素子検証領域に含まれる回路素子は、互いに、又は半導体集積回路領域２０内の各半導体集積回路と、電気的に分離されている。

加えて、フォトマスクデータ検証用半導体セル３０には、半導体集積回路領域２０に含まれる全ての種類の回路素子に対応した回路素子検証領域が含まれる。更に、フォトマスクデータ検証用半導体セル３０のフォトマスクデータは、それぞれの回路素子のレイアウトデータを構成する全てのレイヤーのデータを用いて演算処理を行ったレイヤー構成を有する。

なお、各回路素子のレイアウトデータからフォトマスクデータに変換する演算処理が正常に行われたかを確認するための必要最低限の回路素子のレイアウトデータがあればよいので、半導体集積回路領域２０に同種の回路素子が複数ある場合には一つを除いて省略することができる。その結果、フォトマスクデータ検証用半導体セル３０の面積を小さくすることができ、図１に示されるように、フォトマスクデータ検証用半導体セル３０を、半導体チップ１０の周辺部に設けることができる。

また、フォトマスクデータ検証用半導体セル３０においては、必ずしも回路素子が各半導体集積回路に対応した各回路素子検証領域毎に区切られて配置される場合に限定されるものではないが、図２に示されるように、各回路素子検証領域毎に分離されて設けられることにより、レイアウトデータからフォトマスクデータへの演算処理の検証をより容易に行うことができる。

続いて、フォトマスクデータ検証用半導体セル３０を用いてフォトマスクデータを検証することができる具体的な回路素子の例を説明する。
（閾値電圧が異なるＣＭＯＳ回路）
最初に、図３乃至図５を参照し、閾値電圧が異なるＣＭＯＳ回路のレイアウトデータを演算処理したフォトマスクデータをフォトマスクデータ検証用半導体セルに設ける例を説明する。

図３は、ＣＭＯＳ回路のレイアウトデータを模式的に示す平面図である。図４は、閾値電圧の異なるＣＭＯＳ回路が並んで設けられた様子を模式的に示す平面図である。図５（ａ）〜図５（ｆ）は、閾値電圧の異なるＣＭＯＳのフォトマスクデータを模式的に示す平面図である。

図３に示されるように、ＣＭＯＳ回路４０において、ＰＭＯＳトランジスタ４１ａ、ＮＭＯＳトランジスタ４１ｂが、並んで設けられる。ＰＭＯＳトランジスタ４１ａのレイアウトであるが、外側から内側に向かって３つの矩形領域であるＮウェル４２、Ｐイオン注入領域４３ａ、拡散領域４４、が設けられ、Ｐイオン注入領域４３ａ及び拡散領域４４を中心線で左右に二分するようにゲート電極４５が設けられ、ゲート電極４５、及びゲート電極４５を中心線として二分された左右二つの拡散領域からなるソース領域４６及びドレイン領域４７の各々の上部において、ソース領域４６及びドレイン領域４７の各々とメタル配線４８を接続するコンタクト４９、が設けられる。

ＮＭＯＳトランジスタ４１ｂのレイアウトも同様であるが、Ｎウェル４２が無い点と、Ｐイオン注入領域４３ａがＮイオン注入領域４３ｂに代わる点が異なる。

従って、ＣＭＯＳ回路４０のレイアウトデータの場合、Ｎウェル層、Ｐウェル層、拡散層、ゲート電極層、Ｐイオン注入層、Ｎイオン注入層、コンタクト層、メタル配線層、の各レイヤーのデータが存在することになる。

これらのレイヤーのデータの各々は、例えば、Ｎｗｅｌｌ、Ｐｗｅｌｌ、Ｄｉｆｆｕｓｉｏｎ、Ｐｏｌｙ、Ｐ＋Ｉｏｎ注入、Ｎ＋Ｉｏｎ注入、Ｃｏｎｔａｃｔ、各階層のＭｅｔａｌレイヤー、という命名をされ、各レイヤーのデータとしてＧＤＳというフォーマットに変換され、１つのレイアウトデータを構成する。そして、フォトマスクデータを構成する１枚のマスクデータは、前述したＧＤＳフォーマットのレイアウトデータから当該のマスクデータを作成するのに必要なレイヤーのデータを抽出し、演算処理を行って作成する。

次に、上記のＧＤＳフォーマットのレイアウトデータを演算処理し、トランジスタの閾値電圧（Ｖｔｈ）が異なる３種類のＣＭＯＳを有する半導体集積回路のＰイオン注入領域及びＮイオン注入領域のマスクデータを作成する場合について説明する。このとき、ＰＭＯＳ、ＮＭＯＳの各々について、低閾値電圧ＭＯＳとしてＬｏｗ Ｖｔｈ（ＬＶｔ）ＭＯＳ、高閾値電圧ＭＯＳとしてＨｉｇｈ Ｖｔｈ（ＨＶｔ）ＭＯＳ、標準閾値電圧ＭＯＳとしてＳｔａｎｄａｒｄ Ｖｔｈ（ＳＶｔ）ＭＯＳ、の３種類のＭＯＳが必要となる。図４に示されるように、Ｐ＋Ｉｏｎ注入５１ａ、Ｎ＋Ｉｏｎ注入５１ｂの領域は、それぞれ、ＬＶｔ Ｌａｙｅｒ５２ａ、ＨＶｔ Ｌａｙｅｒ５２ｂ、ＳＶｔ Ｌａｙｅｒ５２ｃ、に分割される。それに伴って、図５（ａ）〜図５（ｆ）の各々に示されるような、ＰＭＯＳ ＬＶｔ５３ａ、ＰＭＯＳ ＨＶｔ５３ｂ、ＰＭＯＳ ＳＶｔ５３ｃ、ＮＭＯＳ ＬＶｔ５３ｄ、ＮＭＯＳ ＨＶｔ５３ｅ、ＮＭＯＳ ＳＶｔ５３ｆ、の６種類のマスクデータが必要となる。この６種類のマスクデータは、前述したＧＤＳフォーマットのレイアウトデータを構成するＰ＋Ｉｏｎ注入、Ｎ＋Ｉｏｎ注入の２種類のレイヤーのデータを演算処理して作成することになる。具体的には、
ＰＭＯＳ ＬＶｔ＝Ｐ＋Ｉｏｎ注入 ａｎｄ ＬＶｔ Ｌａｙｅｒ
ＰＭＯＳ ＨＶｔ＝Ｐ＋Ｉｏｎ注入 ａｎｄ ＨＶｔ Ｌａｙｅｒ
ＰＭＯＳ ＳＶｔ＝Ｐ＋Ｉｏｎ注入 ａｎｄ ＳＶｔ Ｌａｙｅｒ
ＮＭＯＳ ＬＶｔ＝Ｎ＋Ｉｏｎ注入 ａｎｄ ＬＶｔ Ｌａｙｅｒ
ＮＭＯＳ ＨＶｔ＝Ｎ＋Ｉｏｎ注入 ａｎｄ ＨＶｔ Ｌａｙｅｒ
ＮＭＯＳ ＳＶｔ＝Ｎ＋Ｉｏｎ注入 ａｎｄ ＳＶｔ Ｌａｙｅｒ
という関数を用いて演算処理を行い、６種類のマスクデータを作成する。

ここで、上記３種類のＣＭＯＳを有する半導体集積回路を半導体集積回路領域２０に設けると同時に、上記３種類のＣＭＯＳを有する半導体集積回路に対応した回路素子検証領域をフォトマスクデータ検証用半導体セル３０にも設け、上記３種類のＣＭＯＳに対応した回路素子を当該の回路素子検証領域に設けることによって、フォトマスクデータ検証用半導体セル３０のフォトマスクデータを検証することにより、半導体集積回路領域２０に含まれる全てのＰＭＯＳ ＬＶｔ５３ａ、ＰＭＯＳ ＨＶｔ５３ｂ、ＰＭＯＳ ＳＶｔ５３ｃ、ＮＭＯＳ ＬＶｔ５３ｄ、ＮＭＯＳ ＨＶｔ５３ｅ、ＮＭＯＳ ＳＶｔ５３ｆのマスクデータについて、レイアウトデータから演算処理された結果に誤りがないかどうかを、容易に検証することができる。
（ＯＰＣ処理されたコンタクト）
次に、図６（ａ）及び図６（ｂ）を参照し、ＯＰＣ処理されたコンタクトのフォトマスクデータをフォトマスクデータ検証用半導体セルに設ける例を説明する。

図６（ａ）及び図６（ｂ）は、各々、ＯＰＣ処理される前のコンタクトのレイアウトデータ、ＯＰＣ処理された後のコンタクトのフォトマスクデータを模式的に示す平面図である。

ＯＰＣ処理とは、光近接効果補正（Optical Proximity Correct）処理を意味する。フォトマスクのパタンをシリコンウェハ上に縮小投影露光により転写する際、光近接効果と呼ばれる露光形状の歪みが発生する。これは、露光形状のサイズ（ウェハ上の露光サイズ）が、露光光の波長に近づく、あるいは露光光の波長よりも小さくなったときに、光の回折現象により、フォトマスクのパタンの形状を忠実に露光することができなくなり、ウェハ上に露光される露光形状に歪みが発生するものである。従って、所望の形状を得るためには、歪みを予め考慮してマスク形状を補正する必要がある。このような光の回折の影響を考慮した補正を、光近接効果補正あるいはＯＰＣ補正という。

上記説明したＣＭＯＳ回路も含めて、各種の半導体集積回路において、コンタクトが形成される。図６（ａ）に示されるように、レイアウトデータにおける各コンタクト４９ａの形状は、同じ大きさである。しかしながら、図６（ｂ）に示されるように、ＯＰＣ補正を行って演算処理されたフォトマスクデータにおける各コンタクト４９ｂの形状は、大きさが異なる。これは、半導体チップ製造工程において、シリコンウェハ上で極力同じ大きさのコンタクトが作製されるように、ＯＰＣ処理がされているためである。

上記ＯＰＣ処理を行って得られるコンタクト４９ｂを有する半導体集積回路を半導体集積回路領域２０に配置すると同時に、上記ＯＰＣ処理して得られるコンタクト４９ｂを有する半導体集積回路に対応した回路素子検証領域をフォトマスクデータ検証用半導体セル３０にも設け、上記ＯＰＣ処理して得られるコンタクト４９ｂを当該の回路素子検証領域に設けることによって、フォトマスクデータ検証用半導体セル３０のフォトマスクデータを検証することにより、半導体集積回路領域２０に含まれる全てのコンタクトのマスクデータがレイアウトデータから演算処理された結果に誤りがないかどうかを、容易に検証することができる。
（ダミーメタル）
次に、図７（ａ）及び図７（ｂ）を参照し、ダミーメタル挿入の処理がされたメタル配線のフォトマスクデータをフォトマスクデータ検証用半導体セルに設ける例を説明する。

図７（ａ）及び図７（ｂ）は、各々、ダミーメタル挿入の処理がされる前のメタル配線のレイアウトデータ、ダミーメタル挿入の処理がされた後のメタル配線のフォトマスクデータを模式的に示す平面図である。

ダミーメタル挿入とは、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行う際の半導体チップの表面平坦性を向上させる目的で、電気信号の伝達とは無関係の金属（メタル）を設けることである。メタル・フィル（Metal Fill）とも呼ばれることがある。

ダミーメタル挿入の処理において、ダミーメタルは、メタル配線のレイアウトデータからフォトマスクデータに変換する際に挿入される。図７（ａ）に示されるように、マスクデータに変換される前のメタル配線のレイアウトデータにおいては、メタル配線４８が設けられているだけであり、ダミーメタルは挿入されていない。一方、図７（ｂ）に示されるように、メタル配線のレイアウトデータがフォトマスクデータに変換される際に、メタル配線４８に加えてダミーメタル５４が挿入される。

なお、ダミーメタル挿入の処理を行うことを禁止する禁止レイヤー（Metal Dummy Block）がレイアウトデータを構成している場合もある。この場合は、ダミーメタルの挿入が禁止されている禁止レイヤー自体はマスクデータになることはないが、禁止レイヤーにおいてダミーメタルの挿入が禁止されている領域には、ダミーメタルは挿入されない。図７（ａ）及び図７（ｂ）の左下部の禁止レイヤー領域５５は、禁止レイヤーを用いた演算処理に基いて、ダミーメタルの挿入が禁止されている領域を示している。

上記のダミーメタルが挿入されたメタル配線を有する半導体集積回路を半導体集積回路領域２０に配置すると同時に、上記のダミーメタルが挿入されたメタル配線を有する半導体集積回路に対応した回路素子検証領域をフォトマスクデータ検証用半導体セル３０にも設け、上記のダミーメタルが挿入されたメタル配線を当該の回路素子検証領域に設けることによって、フォトマスクデータ検証用半導体セル３０のフォトマスクデータを検証することにより、半導体集積回路領域２０に含まれる全てのダミーメタルが挿入されたメタル配線層のマスクデータがレイアウトデータから演算処理された結果に誤りがないかどうかを、容易に検証することができる。

上記の他にも、半導体チップ１０の半導体集積回路２０に、例えば１．０Ｖと３．０Ｖの２種類の電源電圧のＣＭＯＳ領域があった場合、Ｎｗｅｌｌ、Ｄｉｆｆｕｓｉｏｎ、Ｐｏｌｙ、各種Ｉｏｎ注入、高電圧領域、の各レイヤーを設けることができ、当該の各レイヤーの中に、１．０ＶＮＭＯＳ／ＰＭＯＳ、３．３ＶＮＭＯＳ／ＰＭＯＳのトランジスタを、回路素子として設けることができる。さらに、１．０ＶのＭＯＳでも、閾値電圧が異なるＬＶｔ、ＨＶｔ、ＳＶｔのトランジスタを設けることができる。その他、メタル配線で形成されたキャパシタを設けることもでき、ＰｏｌｙやＮｗｅｌｌで形成された抵抗素子を設けることもできる。メタル配線を渦巻状にしたインダクタを設けることもできる。そして、これら全ての種類の回路素子をフォトマスクデータ検証用半導体セル３０にも設けることにより、本実施の形態に係るフォトマスクデータ検証用半導体セルが構成される。

次に、図８を用いて、フォトマスクデータ検証用半導体セルを用いたフォトマスクデータの検証の方法について説明する。

図８は、本実施の形態に係るフォトマスクデータ検証用半導体セルの検証工程を含む半導体チップの製造工程の一部を示すフローチャートであり、半導体チップのレイアウトデータ作成からフォトマスク作製に至る工程を示す。以下、これらの工程を、具体的に説明する。

図８に示されるように、本実施の形態に係るフォトマスクデータ検証用半導体セルの検証工程を含む半導体チップの製造工程は、ステップＳ１〜Ｓ４を含むレイアウトデータ作成工程と、ステップＳ５〜Ｓ７を含むフォトマスクデータ作成工程と、ステップＳ８を含むフォトマスクデータ検証工程と、ステップＳ９を含むフォトマスク作製工程と、を有する。

最初に、ステップＳ１〜Ｓ４を含むレイアウトデータ作成工程を行う。

レイアウトデータ作成工程では、まず、レイアウト作成ツール（例えばTanner Research社製「L-Edit Pro」、Cadence社製のCeltIC等のツール、Synopsys社製のAstro等のツール、等）を用い、回路設計から得られた各種パラメータを基にマニュアル又は自動でレイアウトを作成する（ステップＳ１）。次に、作成されたレイアウトを、ＤＲＣ（デザイン・ルール・チェック）又はＬＶＳ（レイアウトＶＳ回路チェック）の手法を用いて検証する（ステップＳ２）。ここで、ＤＲＣ及びＬＶＳは、予め準備されたルールファイルに従ってＤＲＣやＬＶＳを実施するレイアウト検証ツール（例えば、Cadence社製「Dracula」、MentorGraphic社製「Calibre」、Avanti社製「Hercules」、等）を用いて、ＣＡＤ処理によって行う。次に、ポストレイアウト検証（ＬＰＥ）を行い、トランジスタ等の配置、配線の抵抗及び容量について検証する（ステップＳ３）。以上の工程を経て、ＧＤＳフォーマットのレイアウトデータを作成する（ステップＳ４）。

次に、ステップＳ５〜Ｓ７を含むフォトマスクデータ作成工程を行う。フォトマスクデータ作成工程は、半導体チップ全体について行う。即ち、図１に示された半導体チップ１０内の半導体集積回路領域２０、フォトマスクデータ検証用半導体セル３０、の両方について行う。

フォトマスクデータ作成工程では、まず、ＯＰＣ（光近接効果補正）処理を行い、配線やパッドの形状補正を行う（ステップＳ５）。次に、フォトマスク製造装置（実際はレティクル製造装置）へのフォーマット変換であるＥＢ処理を行う（ステップＳ６）。更に、ＧＤＳフォーマット（通常のレイアウトフォーマットの部分）を、ＭＥＢＥＳフォーマット等のフォトマスク製造装置の専用フォーマットに変換し、フォトマスクデータを作成する（ステップＳ７）。

次に、ステップ８を含むフォトマスクデータ検証工程を行う。

フォトマスクデータ検証工程では、フォトマスクデータ検証用半導体セルの検証を行う（ステップＳ８）。これは、フォトマスクデータ検証用半導体セルにおけるフォトマスクデータの検証を行い、演算処理の結果に誤りがないかどうかを確認する工程である。フォトマスクデータは、前述したように、ＭＥＢＥＳ、ＪＥＯＬ等のフォーマットを有する。これらのフォーマットを有するフォトマスクデータは、専用のビューワーソフトを用いて、表示装置に表示をし、目視による形状確認をすることができる。また、これらのビューワーソフトには測長機能も備えられており、目視での形状確認に加え、定量的な寸法解析をすることもできる。

具体的には、例えば、レイヤーＡとレイヤーＢから演算処理された「Ａ ａｎｄ Ｂ」のマスクデータを検証する場合、レイヤーＡ、レイヤーＢの両方のデータが、マスクデータにおいて所望の形状に処理されているか、ＯＰＣ処理されるべき部分が全て処理されているか、等を確認する。

なお、レイアウトデータをフォトマスクデータに変換する演算処理は、半導体チップ全体で一括して行われる。例えば、レイヤーＡ、レイヤーＢのデータで構成されるレイアウトデータを有する回路素子が、図１に示された半導体チップ１０内の半導体集積回路領域２０、フォトマスクデータ検証用半導体セル３０、の両方に設けられる場合、半導体集積回路領域２０のレイアウトデータに対して「Ａ ａｎｄ Ｂ」の演算処理を行えば、フォトマスクデータ検証用半導体セル３０内のレイアウトデータも一律に「Ａ ａｎｄ Ｂ」の演算処理が行われる。従って、フォトマスクデータ検証用半導体セル３０の「Ａ ａｎｄ Ｂ」に対応する領域で検証を行うことにより、半導体集積回路領域２０の「Ａ ａｎｄ Ｂ」に対応する領域においてもレイアウトデータから演算処理された結果に誤りがないかどうかを容易に検証することができる。

次に、ステップ９を含むフォトマスクデータ作製工程を行う。

上記のフォトマスクデータ検証工程において、演算処理の結果に誤りがなかった場合、得られたフォトマスクデータを用いて、周知の方法によるフォトマスク作製工程が行われる（ステップＳ９）。

ここでもし、上記のフォトマスクデータ検証工程において、演算処理の結果に誤りが発見された場合には、フォトマスク作製工程には進まず、フォトマスクデータ作成工程のステップＳ５に戻り、フォトマスクデータの演算処理の結果に誤りが発見された部分の修正を行う。従って、このフォトマスクデータ検証用半導体セルのフォトマスクデータの検証を行うことにより、フォトマスクを作成する前に予め半導体チップ全体におけるレイアウトデータからフォトマスクデータへの演算処理の結果の確認を行うことができる。即ち、フォトマスクを作製し、作製したフォトマスクを用いて半導体チップ製造工程を開始した後に、フォトマスクデータの演算処理の結果に誤りを発見し、フォトマスクデータを再度作成し、その後フォトマスクを再度作製する場合に比べると、大幅な時間短縮及び費用削減を実現することができる。

以上、本実施の形態に係るフォトマスクデータ検証用半導体セル及び半導体チップによれば、半導体チップ内の各半導体集積回路に対応した回路素子検証領域をフォトマスクデータ検証用半導体セルにも設け、各半導体集積回路に対応した回路素子を当該の回路素子検証領域に設けることによって、フォトマスクデータ検証用半導体セルのフォトマスクデータの検証を行うことで各半導体集積回路フォトマスクデータの検証を代用することができ、フォトマスクデータをより容易に検証することができる。
（実施の形態の第１の変形例）
次に、図９及び図２を参照し、実施の形態の第１の変形例について説明する。

図９は、本変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図である。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例についても同様）。

また、本変形例に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路配置は、実施の形態と同一であり、フォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路配置を模式的に示す平面図は、図２を参照する。

本変形例に係る半導体チップは、フォトマスクデータ検証用半導体セルが、半導体チップの半導体集積回路領域に設けられる点で、実施の形態に係る半導体チップと相違する。

図９を参照するに、実施の形態において、フォトマスクデータ検証用半導体セルが半導体チップの周辺部に設けられるのと相違し、本変形例に係る半導体チップ１０ａは、半導体集積回路領域２０と同一の領域であって、半導体集積回路の機能を妨げない領域に、フォトマスクデータ検証用半導体セル３０を有することが特徴である。

図９に示されるように、本変形例に係る半導体チップ１０ａは、実施の形態に係る半導体チップ１０と同様に、半導体集積回路領域２０と、フォトマスクデータ検証用半導体セル３０を有する。半導体集積回路領域２０は、半導体チップ１０ａの中心部に設けられ、半導体チップ１０ａの面積のほとんどを占める。一方、フォトマスクデータ検証用半導体セル３０は、本変形例においては、半導体チップ１０ａの半導体集積回路領域２０と同一の領域で、半導体集積回路の機能を妨げない領域に設けられる。

半導体集積回路領域２０は、実施の形態と同様に、デジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の個別の機能を有する各々の半導体集積回路を有する。各々の半導体集積回路は、トランジスタ、キャパシタ、インダクタ、配線、等の回路素子から構成される。半導体集積回路領域２０のフォトマスクデータは、これらの回路素子のレイアウトデータを演算処理して得られ、各回路素子のレイアウトデータは、複数のレイヤーのデータを有するのも、実施の形態と同様である。

一方、図２に示されるように、本変形例に係るフォトマスクデータ検証用半導体セル３０が、半導体集積回路領域２０を構成する各半導体集積回路に対応した回路素子検証領域、即ち、デジタル回路素子検証領域３１、ＳＲＡＭ回路素子検証領域３２、アナログ回路素子検証領域３３、Ｉ／Ｏセル回路素子検証領域３４、高電圧回路素子検証領域３５、その他の回路素子検証領域３６、を有することは、実施の形態と同様である。加えて、各々の回路素子検証領域には半導体集積回路領域２０に含まれる各々の半導体集積回路を構成する回路素子が含まれること、フォトマスクデータ検証用半導体セル３０のフォトマスクデータは上記各回路素子のレイアウトデータを演算処理して得られることも、実施の形態と同様である。

また、フォトマスクデータ検証用半導体セル３０は、半導体チップ１０ａ内の半導体集積回路領域２０に対応するフォトマスクデータの形状確認を行うための半導体セルである。従って、フォトマスクデータ検証用半導体セル３０の各回路素子検証領域に含まれる回路素子は、互いに、又は半導体集積回路領域２０と、電気的に分離されている。

なお、各回路素子のレイアウトデータからフォトマスクデータに変換する演算処理が正常に行われたかを確認するための必要最低限の回路素子のレイアウトデータがあればよいので、半導体集積回路領域２０に同種の回路素子が複数ある場合には一つを除いて省略することができる。その結果、フォトマスクデータ検証用半導体セル３０の面積を小さくすることができ、図９に示されるように、フォトマスクデータ検証用半導体セル３０を、半導体集積回路領域２０と同一の領域であって、半導体集積回路の機能を妨げない領域に設けることができる。具体的には、図９に示されるように、各半導体集積回路の隙間など、半導体集積回路領域２０の空いている場所に設けることができる。スペースの制約など何らかの理由でフォトマスクデータ検証用半導体セル３０を半導体チップ１０ａの周辺部に設けられない場合にも、フォトマスクデータ検証用半導体セル３０を半導体集積回路領域２０の空いている場所に設けることができるため、より柔軟にフォトマスクデータを設計することができる。

また、フォトマスクデータ検証用半導体セル３０においては、必ずしも回路素子が各半導体集積回路に対応する回路素子検証領域毎に区切られて設けられる場合に限定されるものではないが、図２に示されるように、各回路素子検証領域毎に分離されて設けられることにより、レイアウトデータからフォトマスクデータへの演算処理の検証をより容易に行うことができる。

以上、本変形例に係るフォトマスクデータ検証用半導体セル及び半導体チップによれば、フォトマスクデータ検証用半導体セルを半導体集積回路領域の空いている場所に設けることができるため、スペースの制約など何らかの理由でフォトマスクデータ検証用半導体セルを半導体チップの周辺部に設けられない場合にも、レイアウトデータからフォトマスクデータへの演算処理が正常に行われたかを容易に検証することができる。
（実施の形態の第２の変形例）
次に、図１０、図１１（ａ）及び図１１（ｂ）を参照し、実施の形態の第２の変形例について説明する。

図１０は、本変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図であり、図１１（ａ）及び図１１（ｂ）は、本変形例に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。

本変形例に係る半導体チップは、フォトマスクデータ検証用半導体セルが、半導体チップの周辺部に、複数に分割され設けられる点で、実施の形態に係る半導体チップと相違する。

図１０を参照するに、実施の形態において、フォトマスクデータ検証用半導体セルが半導体チップの周辺部の１箇所に設けられるのと相違し、本変形例に係る半導体チップ１０ｂは、半導体集積回路領域２０と異なる領域で、且つ半導体チップ１０ｂの周辺部の複数の箇所に、フォトマスクデータ検証用半導体セル３０を分割して有することが特徴である。

図１０に示されるように、本変形例に係る半導体チップ１０ｂは、半導体集積回路領域２０と、フォトマスクデータ検証用半導体セル３０ａ、３０ｂを有する。半導体集積回路領域２０は、半導体チップ１０ｂの中心部に設けられ、半導体チップ１０ｂの面積のほとんどを占める。一方、フォトマスクデータ検証用半導体セルは、本変形例においては、半導体チップ１０ｂの半導体集積回路領域２０と異なる領域で、且つ半導体チップ１０ｂの周辺部の２箇所に、フォトマスクデータ検証用半導体セル３０ａ、３０ｂに２分割して設けられる。

半導体集積回路領域２０は、実施の形態と同様に、デジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の個別の機能を有する各々の半導体集積回路を有する。

一方、図１１（ａ）及び図１１（ｂ）に示されるように、フォトマスクデータ検証用半導体セルは、３０ａ、３０ｂの２箇所に分割される。図１１（ａ）に示されるように、フォトマスクデータ検証用半導体３０ａは、デジタル回路素子検証領域３１、ＳＲＡＭ回路素子検証領域３２、アナログ回路素子検証領域３３、を有する。また、図１１（ｂ）に示されるように、フォトマスクデータ検証用半導体３０ｂは、Ｉ／Ｏセル回路素子検証領域３４、高電圧回路素子検証領域３５、その他の回路素子検証領域３６、を有する。

ここで、半導体集積回路領域２０の各半導体集積回路に含まれる回路素子の種類が非常に多い場合、各回路素子のレイアウトデータからフォトマスクデータに変換する演算処理が正常に行われたかを確認するために必要な全ての種類の回路素子の数が非常に多くなり、フォトマスクデータ検証用半導体セル３０の面積が大きくなってしまい、周辺部に１箇所にまとめて設けることが困難である。又は、半導体集積回路領域２０の各半導体集積回路に含まれる回路素子の種類が多くなくても、半導体チップ１０ｂ内における半導体集積回路領域がほとんどの面積を占める場合も、フォトマスクデータ検証用半導体セル３０を、周辺部に１箇所にまとめて設けることが困難である。これらの場合、図１０に示されるように、フォトマスクデータ検証用半導体セル３０を、半導体チップ１０ｂの周辺部の複数の箇所に、分割して設けることができるため、より柔軟にフォトマスクデータを設計することができる。

ここで、フォトマスクデータ検証用半導体セル３０が複数に分割されても、図１１（ａ）及び図１１（ｂ）に示されるように、半導体集積回路領域２０の各半導体集積回路に対応した回路素子毎に回路素子検証領域をまとめて設けることにより、半導体集積回路領域２０の各半導体集積回路に分散された各回路素子を探して検証するのに比較して、容易にフォトマスクデータを検証することができる。

以上、本変形例に係るフォトマスクデータ検証用半導体セル及び半導体チップによれば、フォトマスクデータ検証用半導体セルを周辺部に複数に分割して設けることができるため、半導体集積回路領域に含まれる回路素子の種類が多い場合や、半導体集積回路領域の半導体チップに占める面積の割合が大きい場合でも、フォトマスクデータ検証用半導体セルを設け、レイアウトデータからフォトマスクデータへの演算処理が正常に行われたかを容易に検証することができる。

なお、本変形例では、２分割されたフォトマスクデータ検証用半導体セルを、半導体チップの周辺部に設けたが、３分割以上に分割し、周辺部に設けることもできる。

また、フォトマスクデータ検証用半導体セルを複数に分割した場合の少なくとも一つのフォトマスクデータ検証用半導体セルを、半導体チップの周辺部にではなく、半導体集積回路領域であって、各半導体集積回路の機能を妨げない領域に、設けることもできる。
（実施の形態の第３の変形例）
次に、図１２及び図１３を参照し、実施の形態の第３の変形例について説明する。

図１２は、本変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図であり、図１３は、本変形例に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。

本変形例に係る半導体チップは、フォトマスクデータ検証用半導体セルが、半導体集積回路領域に含まれる一部の回路素子のレイアウトデータ又は一部のレイヤーのデータだけを有する点で、実施の形態に係る半導体チップと相違する。

図１２を参照するに、実施の形態において、フォトマスクデータ検証用半導体セルが、半導体集積回路領域に含まれる全ての種類の回路素子の全てのレイヤーのデータに対応したフォトマスクデータを有し、その結果、半導体集積回路領域の各半導体集積回路に対応した回路素子検証領域を全て有するのと相違し、本変形例に係る半導体チップ１０ｃは、半導体集積回路領域２０に含まれる一部の回路素子のレイアウトデータ又は一部のレイヤーのデータに対応したフォトマスクデータを有し、その結果、半導体集積回路領域２０の一部の半導体集積回路に対応した回路素子検証領域だけを有することが特徴である。

図１２に示されるように、本変形例に係る半導体チップ１０ｃは、半導体集積回路領域２０と、フォトマスクデータ検証用半導体セル３０ｃを有する。半導体集積回路領域２０は、半導体チップ１０ｃの中心部に設けられ、半導体チップ１０ｃの面積のほとんどを占める。一方、フォトマスクデータ検証用半導体セル３０ｃは、半導体チップ１０ｃの半導体集積回路領域２０と異なる領域で、且つ半導体チップ１０ｃの周辺部に、設けられる。

半導体集積回路領域２０は、実施の形態と同様に、デジタル回路２１、ＳＲＡＭ回路２２、アナログ回路２３、Ｉ／Ｏセル回路２４、高電圧回路２５、その他の回路２６、の個別の機能を有する各々の半導体集積回路を有する。

一方、図１３に示されるように、フォトマスクデータ検証用半導体３０ｃは、デジタル回路素子検証領域３１、ＳＲＡＭ回路素子検証領域３２、アナログ回路素子検証領域３３、Ｉ／Ｏセル回路素子検証領域３４、を有する。

例えば、半導体チップ１０ｃのフォトマスクデータを構成するある一つのマスクデータが、ある回路素子のレイアウトデータの一つのレイヤーのデータから作成され、しかも、当該の回路素子のレイアウトデータの当該のレイヤーのデータが、その他のマスクデータの作成に用いられない場合、当該のレイヤーのデータに起因して演算処理の結果に誤りが発生する確率は非常に低くなる。従って、フォトマスクデータ検証用半導体セル３０ｃからそのレイヤーのデータを除外することができる。同様に、全ての回路素子の全てのレイヤーのデータをフォトマスクデータ検証用半導体セル３０ｃに含める必要はないため、必要な回路素子だけを選択して含めることにより、フォトマスクデータ検証用半導体セル３０ｃの面積を小さくすることができる。そして、必要な回路素子が、半導体集積回路領域２０に含まれる全ての半導体集積回路ではなく、一部の半導体集積回路に含まれる場合には、本変形例に係るフォトマスクデータ検証用半導体セル３０ｃのように、一部の半導体集積回路に対応する回路素子検証領域だけを有することができる。

また、既存の半導体チップのフォトマスクデータのうち、大部分のマスクデータを利用し、一部のマスクデータについて新しいオプションレイヤーを使用して変更するような場合にも、そのレイヤーに関係するマスクデータのみを検証するためのフォトマスクデータ検証用半導体セルとして、本変形例に係るフォトマスクデータ検証用半導体セル３０ｃを設けることができる。

以上、本変形例に係るフォトマスクデータ検証用半導体セル及び半導体チップによれば、フォトマスクデータの演算処理に誤りを発生させる可能性のあるレイヤーのデータだけをフォトマスクデータ検証用半導体セルに含めることができるため、フォトマスクデータ検証用半導体セルの面積を小さくすることができ、フォトマスクデータをより容易に検証することができる。

本発明の実施の形態に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを説明するための図であり、ＣＭＯＳ回路のレイアウトデータを模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを説明するための図であり、閾値電圧の異なるＣＭＯＳ回路が並んで設けられた様子を模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを説明するための図であり、閾値電圧の異なるＣＭＯＳのフォトマスクデータを模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを説明するための図であり、ＯＰＣ処理される前のコンタクトのレイアウトデータ、ＯＰＣ処理された後のコンタクトのフォトマスクデータを模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを説明するための図であり、ダミーメタル挿入の処理がされる前のメタル配線のレイアウトデータ、ダミーメタル挿入の処理がされた後のメタル配線のフォトマスクデータを模式的に示す平面図である。 本発明の実施の形態に係るフォトマスクデータ検証用半導体セルを用いたフォトマスクデータの検証の方法について説明するための図である。 本発明の実施の形態の第１の変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態の第２の変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態の第２の変形例に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態の第３の変形例に係る半導体チップのフォトマスクデータにおける回路構成を模式的に示す平面図である。 本発明の実施の形態の第３の変形例に係るフォトマスクデータ検証用半導体セルのフォトマスクデータにおける回路構成を模式的に示す平面図である。 従来の半導体チップの回路構成を示す平面図である。 従来の半導体チップのレイアウトデータを半導体回路とは別の半導体セルとして集約する手段の一例を説明するための図である。 従来の半導体チップのレイアウトデータを半導体回路とは別の半導体セルとして集約する手段の一例を説明するための図である。

符号の説明

１０ 半導体チップ
２０ 半導体集積回路領域
２１ デジタル回路
２２ ＳＲＡＭ回路
２３ アナログ回路
２４ Ｉ／Ｏセル回路
２５ 高電圧回路
２６ その他の回路
３０ フォトマスクデータ検証用半導体セル
３１ デジタル回路素子検証領域
３２ ＳＲＡＭ回路素子検証領域
３３ アナログ回路素子検証領域
３４ Ｉ／Ｏセル回路素子検証領域
３５ 高電圧回路素子検証領域
３６ その他の回路素子検証領域
４０ ＣＭＯＳ回路
４１ａ ＰＭＯＳトランジスタ
４１ｂ ＮＭＯＳトランジスタ
４２ Ｎウェル
４３ａ Ｐイオン注入領域
４３ｂ Ｎイオン注入領域
４４ 拡散領域
４５ ゲート電極
４６ ソース領域
４７ ドレイン領域
４８ メタル配線
４９、４９ａ、４９ｂ コンタクト
５１ａ Ｐ＋Ｉｏｎ注入
５１ｂ Ｎ＋Ｉｏｎ注入
５２ａ ＬＶｔ Ｌａｙｅｒ
５２ｂ ＨＶｔ Ｌａｙｅｒ
５２ｃ ＳＶｔ Ｌａｙｅｒ
５３ａ ＰＭＯＳ ＬＶｔ
５３ｂ ＰＭＯＳ ＨＶｔ
５３ｃ ＰＭＯＳ ＳＶｔ
５３ｄ ＮＭＯＳ ＬＶｔ
５３ｅ ＮＭＯＳ ＨＶｔ
５３ｆ ＮＭＯＳ ＳＶｔ
５４ ダミーメタル
５５ 禁止レイヤー領域

Claims (5)

1. 半導体集積回路を有する半導体チップに設けられ、
   前記半導体集積回路のレイアウトデータを演算処理して得られた前記半導体チップのフォトマスクデータを検証するためのフォトマスクデータ検証用半導体セルであって、
   前記半導体集積回路の前記レイアウトデータを演算処理して得られたフォトマスクデータを有し、
   前記半導体集積回路と電気的に分離されたことを特徴とするフォトマスクデータ検証用半導体セル。
   
2. 複数のレイヤーが含まれている前記半導体集積回路の前記レイアウトデータは、前記半導体集積回路の前記複数のレイヤーの一部又は全てのデータを有することを特徴とする請求項１記載のフォトマスクデータ検証用半導体セル。
   
3. 複数のレイヤーが含まれている前記半導体集積回路の前記レイアウトデータは、前記半導体集積回路を構成する全ての種類の回路素子のレイアウトデータを有することを特徴とする請求項１又は２記載のフォトマスクデータ検証用半導体セル。
   
4. 請求項１乃至３いずれか一項に記載のフォトマスクデータ検証用半導体セルは、前記半導体集積回路と異なる領域又は前記半導体集積回路の機能を妨げない領域に設けられることを特徴とする半導体チップ。
   
5. 請求項１乃至３いずれか一項に記載のフォトマスクデータ検証用半導体セルは、前記半導体集積回路と異なる領域又は前記半導体集積回路の機能を妨げない領域に複数に分割され設けられることを特徴とする半導体チップ。

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