CN105931674B - 半导体器件、测试程序和测试方法 - Google Patents

半导体器件、测试程序和测试方法 Download PDF

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Abstract

本发明的各个实施例涉及半导体器件、测试程序和测试方法。当执行SRAM的常温筛选测试替代非低温筛选测试时，减少了误杀，并且抑制了由局部偏差引起的缺陷的流出风险。包括字线、位线对、存储器单元以及驱动位线对的驱动电路的SRAM被设置有如下功能：可以在高电平(VDD)电位下驱动位线对中的一个位线，并且在稍高于低电平(VSS)电位的中间电位(VSS+几十mV至一百几十mV)下驱动另一个位线，以便在将数据写入存储器单元时正常写入。

Description

半导体器件、测试程序和测试方法
相关申请的交叉引用
于2015年2月26日提交的包括说明书、附图和摘要的日本专利申请2015-036297号的公开内容以引用的方式全部并入本文。
技术领域
本申请涉及一种半导体器件、测试程序和测试方法。具体地，本发明优选地用于如下这样的测试技术：其通过执行常温测试而非低温测试，来选择安装在半导体器件上的SRAM(静态随机存取存储器)在低温下的缺陷。
背景技术
在相关领域中，关于廉价的半导体器件，可以通过在运输之前省略筛选测试中的低温(例如，0℃或者更低)测试，来减少测试成本。这是因为，在相关领域的半导体制造过程中，在SRAM存储器单元中，由制造缺陷诸如静态噪音容限(SNM)不足而引起的许多电路操作故障倾向于发生在高温下，并且即使省略了低温测试也不会有问题。对于在低温下的操作最难的测试项目，提供了如下这样的一种技术：其中预先获得了这样的电源电压等，通过采用该电源电压等而在常温下实现与在低温下相同的操作条件；从而，执行常温测试作为该测试项目的替代。
日本特开2010-244659号公报公开了一种测试技术，该测试技术基于温度-字线电位转换表将字线电位变为与应该执行测量的温度相对应的电压，该温度-字线电位转换表是预先准备和设置的、并且在该温度-字线电位转换表中描述了温度与字线电位之间的对应关系。
发明内容
发明人已经对日本特开2010-244659号公报进行了研究，从而，发明人已经发现存在如下描述的新问题。
图1示出了具有通常的六晶体管配置的SRAM存储器单元的电路。存储器单元MC耦合至字线WL、位线对(BT和BB)、提供电力的电源线VDD、和接地线VSS。存储器单元MC包括两个反相器，这两个反相器的输入通过两个存储节点(节点A和节点B)和两个传输门(MN3和MN4)分别耦合至另外反相器的输出。这两个反相器中的每个反相器包括P沟道MOSFET(金属氧化物半导体场效应晶体管)(MP1或者MP2)和N沟道MOSFET(MN1或者MN2)。P沟道MOSFET(MP1或者MP2)称为负载MOS。N沟道MOSFET(MN1或者MN2)称为驱动MOS。这两个传输门由两个N沟道MOSFET(MN3和MN4)组成，在每个N沟道MOSFET中，栅极电极耦合至字线WL，源极电极耦合至两个存储节点(节点A和节点B)中的一个存储节点，而漏极电极耦合至形成位线对的两个位线(BT和BB)中的一个位线。在本说明书中提及的MOSFET中，源极电极和漏极电极是电学对称的，从而这些电极可以用相反名字命名。这仅仅意味着，当将源极电极和漏极电极中的一个称为源极电极时，将另一个电极称为漏极电极。
图2是示出了在将数据写入在图1中的SRAM存储器单元MC时的操作的波形图。在字线WL上断言(assert)选择信号，并且向位线对(BT和BB)互补地施加与写入数据对应的电压。在被字线WL选择的存储器单元MC中，从位线对(BT和BB)将施加的电压分别写入存储节点(节点A和节点B)。图2示出了如下示例：其中向位线BT施加高电平，向位线BB施加低电平，从而使存储节点(节点A和节点B)保持的电平反相。在无缺陷的器件中，节点A从高电平的电源(VDD)电位过渡到低电平的接地(VSS)电位；相反，节点B从VSS电位过渡到VDD电位。
当在该电路中在节点B与电源线VDD之间的路径发生了故障时，在向存储器单元MC的数据写入操作中，存在如下这样的缺点：其中在将保持在高电平下的数据写入节点B时，节点B的电位不会升高到与电源VDD相同的电位、并且该电位保持为中间电位(见在图2中的“有缺陷的存储节点”)。将该故障假设为如下这样的情况，其中作为负载MOS的P沟道MOSFET(MP2)的阈值电压异常地高并且导通状态电流低；以及为如下这样的情况，其中在路径上存在由局部断开导致的高电阻部分。该故障在低温下变得尤其明显。为了区别出故障，在低温下执行测试，或者通过将电源电压降低到在该电压下在常温下发生故障的电压来执行测试。
当执行低温筛选测试时，需要用于冷却待测试半导体元件(冷却到，例如，-20℃至-40℃)的设施；并且，增加了测试时间，这是因为筛选测试需要在高温、常温和低温三种温度下执行。从而，存在测试成本增加的问题。
通过执行常温筛选测试而非低温筛选测试，解决了测试成本增加的问题。当在常温下执行低温筛选测试的替代方法时，需要对于电压设置保护带。图3是示出了在通常的晶体管(MOSFET)中的晶体管电流的温度依赖性的特性图。横轴表示电源电压VDD，并且纵轴表示晶体管电流(Tr电流；在MOSFET的情况下为漏极电流)。关于该晶体管，当根据规范将操作的下限电压定义为VDD_MIN时，在该下限电压VDD_MIN下在常温(例如，25℃)下的晶体管电流大于在该下限电压VDD_MIN下在低温下的晶体管电流(例如，在-40℃下的目标电流)。为了使在常温下的晶体管电流与在低温下的晶体管电流相匹配，需要使用进一步将电源电压从VDD_MIN降低αV的保护带。此处，通常，αV是几十mV。
发明人已经对可以作为低温筛选测试的替代方法的这种常温筛选测试进行了研究，从而，发明人已经发现存在如下描述的新问题。
当设置有降低电源电压的保护带时，不仅降低了需要降低电流驱动能力的晶体管的电流驱动能力，而且还降低了所有晶体管的电流驱动能力。因此，产生了如下这样的半导体芯片，其引起由除了原有测试项目之外的其它原因导致的操作错误，从而，据发现，存在引起所谓的误杀(overkill)的问题，在所谓的误杀中，除了希望排除的有缺陷半导体芯片之外，原来无缺陷的半导体芯片也会被确定为是有缺陷的。例如，在图1所示的SRAM存储器单元MC中，在执行设置有降低电源电压的保护带的测试、以便检测由作为负载MOS的P沟道MOSFET(MP2)的电流驱动能力的退化所引起的如图2中的“有缺陷存储节点”中所示的故障时，在存储器读出期间的单元电流相应地降低、并且感测放大器的灵敏度退化，从而存在将SRAM存储器单元MC确定为有缺陷的风险。
进一步地，据发现，在半导体元件的微型化取得进步的情况下，误杀的发生更为显著。换言之，在最近的微型化过程中，据发现，由于大的局部偏差(local variation)的影响，由SRAM存储器单元的制造所引起的许多电路操作故障也发生在低温下。
图4是示意性地示出了晶体管电流与局部偏差之间的关系以及该关系的温度依赖性的图示。横轴表示晶体管电流，并且纵轴表示局部偏差。示出了在常温(25℃)和低温(-40℃)下的特性。在局部偏差占优势的过程中，靠近中值(0σ)的晶体管特性的温度依赖性和在变化为大(6σ)的区域中的晶体管特性的温度依赖性互不相同。据发现，晶体管电流在低温(-40℃)下的局部偏差大于在常温(25℃)下的局部偏差。因此，据发现，在基于靠近中值(0σ)的特性设置有保护带的筛选测试中，缺陷的流出风险增加。
虽然下面将对解决上述问题的手段进行描述，但是其他目的和新特性将通过对本说明书和附图的说明而变得清楚。
本发明的一个实施例如下。
包括字线、位线对、存储器单元以及驱动位线对的驱动电路的SRAM设置有如下功能：在将数据写入存储器单元时，可以在高电平电位下驱动位线对中的一个位线并且在高于用于正常写入的低电平电位但是低于高电平电位的中间电位下驱动另一个位线。
下面将简要说明通过本实施例取得的效果。
当执行SRAM的常温筛选测试而非低温筛选测试时，可以减少误杀，并且可以抑制由局部偏差引起的缺陷的流出风险。
附图说明
图1示出了具有通常的六晶体管配置的SRAM存储器单元的电路图。
图2是示出了将数据写入在图1中的SRAM存储器单元时的操作的波形图。
图3是示出了在通常的晶体管(MOSFET)中的晶体管电流的温度依赖性的特性图。
图4是示意性地示出了晶体管电流与局部偏差之间的关系以及该关系的温度依赖性的图示。
图5是示出了作为待测试对象的SRAM模块的配置示例的框图。
图6是示出了I/O电路和通过强调一个存储器单元而绘制的存储器单元的电路配置示例的配置图。
图7是示出了将数据写入在图6中的SRAM存储器单元时的操作的波形图。
图8是示出了将数据写入在图6中的SRAM存储器单元时的操作的修改示例(紧接在写入周期之后增设读出周期)的波形图。
图9是示出了写入驱动器的配置示例的电路图。
图10是示出了图9所示的写入驱动器的操作示例的波形图。
图11是示出了在图9所示的写入驱动器的正常操作模式下的操作示例的波形图。
图12是示出了在图9所示的写入驱动器的伪低温筛选测试模式下的操作示例的波形图。
图13是示出了在图9所示的写入驱动器的伪低温筛选测试模式下的另一个操作示例的波形图。
图14是示出了I/O电路和通过强调一个存储器单元而绘制的存储器单元的电路配置的另一个示例的配置图。
图15是示出了紧接在通过图14的电路配置进行写入之后的应力操作的波形图。
图16是示出了紧接在通过图6的电路配置进行写入之后的应力操作的波形图。
图17是具有八晶体管配置的双端口SRAM存储器单元的电路图。
图18是示出了作为待测试对象的双端口SRAM模块的配置示例的框图。
图19是示出了根据第五实施例的半导体芯片的布局配置的示意图。
具体实施方式
下面将对实施例进行详细描述。
第一实施例
图5是示出了作为待测试对象的SRAM模块1的配置示例的框图。在第一实施例中，将描述M字×N位(M和N均为整数)的单端口SRAM模块1。SRAM模块1包括存储器单元MC_00至MC_(M-1)(N-1)、I/O电路4_LSB(LSB：最低有效位)和4_MSB(MSB：最高有效位)、字线驱动器3_0至3_M-1、控制电路与地址解码器5、以及测试模式控制电路6。SRAM模块1包括字线WL_0至WL_M-1和位线对BT_0至BT_N-1和BB_0至BB_N-1。在SRAM模块1中，存储器单元MC_00至MC_(M-1)(N-1)耦合至字线与位线对彼此相交的部分。字线驱动器3_0至3_M-1在所选择的一个字线上断言字选择信号，该字线是基于地址解码器5的解码结果而从分别耦合至字线驱动器3_0至3_M-1的字线WL_0至WL_M-1中选择的。当存储器单元MC包括例如如图1所示的N沟道MOSFET的传输门时，进行“断言字选择信号”意味着，在高电平(通常，在VDD电位)下驱动字线。I/O电路4_LSB耦合至在低位(LSB)侧的存储器单元MC_00至MC_(M-1)0、MC_01至MC_(M-1)1等。I/O电路4_MSB耦合至在高位(MSB)侧的存储器单元MC…、MC_0(N-2)至MC_(M-1)(N-2)和MC_0(N-1)至MC_(M-1)(N-1)。I/O电路4_LSB和I/O电路4_MSB，耦合至控制电路与地址解码器5，用于读出/写入控制；并且进一步提供有来自测试模式控制电路6的测试模式信号TEST，以便控制正常操作模式或者测试模式，该测试模式控制电路6由测试模式切换信号T_MODE控制。
下面将对存储器单元MC和I/O电路4进行更加详细地描述。
图6是示出了I/O电路4和通过强调一个存储器单元而绘制的存储器单元MC的电路配置示例的配置图。在所强调的存储器单元MC和耦合至该存储器单元MC的I/O电路4中，示出了耦合至存储器单元MC的写入驱动器7、感测放大器8和列I/O电路9。列I/O电路9包括预充电电路10、写入列开关11、读出列开关12、和列I/O控制电路13。CTW和CBW是公共写入位线对。CTR和CBR是公共读出位线对。Y0和Y1是Y地址选择信号。CPC是预充电控制信号。CWSE是写入开关控制信号。CRSE是读出开关控制信号。
虽然在图6中未示出，但是，如图5所图示的，SRAM模块1包括控制电路与地址解码器5和字线驱动器3_0至3_M-1。图6仅仅示出了由字线驱动器3驱动的一个字线WL，并且省略了其他字线以及耦合至其他字线的存储器单元MC。这同样也适用于列方向。图6示出了用于仅仅两位的I/O电路4。然而，I/O电路4可以进一步设置在列方向上。图6示出了一个I/O电路4包括两个列I/O电路9的示例。换言之，虽然图示了MUX2的电路，但是也可以将该电路变为包括更大数量的选择电路的配置，诸如，例如，MUX4或者MUX8的配置。将测试模式信号TEST输入至写入驱动器7中。写入驱动器7设置有可以在测试模式下将位线对BT和BB的更低电平线提高并且驱动至高于VSS的电位(中间电位)的电路。
中间电位是如下这样的电位：在该电位下，将在正常操作模式下无缺陷而在低温下有缺陷的存储器单元MC检测为在常温下有缺陷。中间电位是基于电路仿真和/或者实验而设置的，并且是比VSS高几十mV至一百几十mV(例如，20mV至120mV)但是低于VDD的电位。在如图6所示的包括其输入通过两个存储节点(节点A和节点B)和两个传输门(MN3和MN4)分别耦合至另外的反相器的输出的两个反相器的存储器单元MC中，当正常地应该由通过传输门(MN3和MN4)从位线对BT和BB输入的电位而被反相的电位未被反相时，则确定存储器单元MC是有缺陷的。在这种存储器单元MC中，如上所描述的，将该故障假设为：如下这样的情况，其中作为负载MOS的P沟道MOSFET(MP1和/或者MP2)的阈值电压异常地高、并且导通状态电流为低；以及如下这样的情况，其中在路径上存在由局部断开等所导致的高电阻部分。这种故障在低温下尤其明显，从而，在正常操作模式下，虽然存储器单元MC在常温下正常运行，但是存储器单元MC在低温下变为有缺陷的。在测试模式下，通过将位线对BT和BB的更低电平线提高并且驱动至高于VSS的电位(中间电位)，削弱了使存储节点从低电平变为高电平的驱动能力，并且阻碍了写入。因此，测试模式是伪低温测试模式，从而将测试称为伪低温筛选测试。此时，能够选择性地对使得存储节点从低电平变为高电平的写入施加应力，而不对其他电路诸如感测放大器施加应力。这样，与通过降低整个存储器模块的电源电压来施加应力而通过常温测试模拟低温状态的相关技术的测试相比，能够选择性地对作为测试项目的对象的元件施加应力。因此，能够抑制误杀的发生；在误杀中，阻碍了除了作为测试项目的对象的元件之外的外围电路的正常操作、并且将该操作检测为故障。
下面将对SRAM模块1的操作进行更加详细地描述。
图7是示出了在将数据写入在图6中的SRAM存储器单元MC时的操作的波形图。
在正常操作模式下的写入操作中，写入驱动器7通过公共写入位线对CTW和CBW(未在图7中示出)将用于写入的信号输出至位线对BT和BB，在高电平(VDD电位)下驱动位线对中的一个位线，并且在低电平(VSS电位)下驱动位线对中的另一个位线。大体上同时地，驱动字线驱动器3，以使字线WL升高。这是为了断言字线选择信号。使作为通过断言而被选择的存储器单元MC的存储节点的节点A和B的电平反相，从而写入数据。在写入数据之后，使字线WL下降，并且对位线对BT和BB预充电，从而完成一个周期。在该写入操作中，将位线对BT和BB中的设为低的一个位线的电位设置为VSS(GND)电平。
另一方面，在伪低温测试模式下，将低侧的位线电位从VSS(GND)电平升高几十mV至一百几十mV(VSS+ΔV)。因此，如图7所示，在重写之后变为低的内部节点A的电位，不会下降到VSS(GND)电平，而是变为升高的电位(VSS+ΔV)。将升高的电位(VSS+ΔV)施加至作为在图6中的存储器单元MC中的负载MOS的P沟道MOSFET(MP2)的栅极(节点A)，从而使在P沟道MOSFET(MP2)的源极与漏极之间的导通电阻变为比在施加有VSS(GND)的情况下更大。因此，抑制了节点B升高至高电平。
这样，抑制了写入，从而，在写入能力不足的情况下(在将电流从电源VDD供应至节点B的路径中存在故障(缺陷)的情况下)，施加了写入应力，并且不能执行正常的写入操作。因此，能够通过常温测试区别出缺陷产品，来排除在常温下正常操作但是在低温下有缺陷的缺陷产品。
为了使缺陷更加明显，紧接在执行施加有应力的写入之后，(在下一个周期中)，可以在相同的地址上执行读出操作。
图8是示出了将数据写入在图6中的SRAM存储器单元时的操作的修改示例(紧接在写入周期之后增设读出周期)的波形图。
在正常操作模式下，在紧接在写入周期之后增设的读出周期中，针对与在其处执行写入的存储器单元相同的存储器单元MC，使字线WL升高(字选择信号的断言)。因此，将作为存储节点的节点A的电平读出至线BB，并且将节点B的电平读出至位线BT。在上述示例中，低电平被写入节点A、并且高电平被写入节点B，从而低电平被从节点A读出至位线BB、从而降低位线BB的电位。此时，节点A的电位有所升高，这是因为电流从预充电的位线BB流入节点A中。
同样，在伪低温测试模式下，在紧接在写入周期之后增设的读出周期中，针对与在其处执行写入的存储器单元相同的存储器单元MC，使字线WL升高(字选择信号的断言)。因此，将作为存储节点的节点A的电平读出至线BB，并且将节点B的电平读出至位线BT。此时，如果存储器单元在低温下具有故障、并且内部写入尚未完全完成，那么节点A的电平不会下降到VSS(GND)电平、并且节点B的电平也不会升高到VDD。在此时间点，在相同的存储器单元MC上执行读出周期、并且使字线WL升高，从而使节点A和节点B分别通过传输门(MN3和MN4)耦合至预充电的位线对BB和BT。在正常操作模式下，因为电流从预充电的位线BB流入节点A中，所以节点A的电位仅仅有所升高。然而，当内部写入尚未完全完成时，通过从位线BB流出的电流使节点A的电平反相，因此也使得节点B的电平反相。这样，在低温下具有故障、并且其静态噪音容限(SNM)为小的存储器单元MC中，通过紧接在写入操作之后的读出操作，而使由写入操作存储的数据挥发(evaporate)，从而能够筛选出并且排除作为有缺陷产品的存储器单元MC。在上述的其SNM为小的存储器单元MC中，当在写入操作之后过去了特定长度的时间时，存在如下这样的情况：其中节点A的电平下降到VSS(GND)电平，节点B的电平升高到VDD以保持稳定，并且之后在读出操作中无法将存储器单元MC筛选出并且排除为有缺陷的。当在伪低温测试模式下紧接在写入周期之后增设读出周期时，能够适当地排除上述这种不稳定故障。
上述的测试方法通过使用用于测试程序的预定控制语言来描述，并且将其描述为测试图形(test pattern)。半导体测试仪在测试目标上执行测试程序，该测试目标是其上安装有上述SRAM的半导体芯片，从而执行测试方法。替代由半导体测试仪执行测试程序，可以在半导体芯片中包括有执行等效于测试程序的测试序列的测试电路。这同样适用于下述的实施例。
如上所描述的，当在SRAM存储器单元上执行写入时，能够通过将位线对中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV来抑制写入，而在其写入能力不足的缺陷存储器单元上模拟地执行低温筛选测试，从而，能够通过使用与通常的常温测试中的电源电压相同的电源电压来执行写入而防止误杀。进一步地，能够通过在上述应力模式下执行写入并且之后在下一个周期中对相同的地址进行读出，而更加显著地对写入施加应力，从而，甚至不稳定的缺陷也能够被适当地排除。
第二实施例
下面将描述写入驱动器7的配置示例，该写入驱动器7具有如下功能：在对SRAM存储器单元执行写入时，使位线对中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV。
图9是示出了写入驱动器7的配置示例的电路图。示出了与仅仅1位对应的这部分写入驱动器7。输入的D表示写入数据。BWE表示位写入掩码控制信号。TEST表示测试模式信号。WE表示写入使能信号。CLK表示时钟。输出的CTW和CBW表示公共写入位线对。将写入数据D和位写入掩码控制信号BWE分别输入至与时钟CLK同步的对应触发器FF_D和FF_BWE中。输入至触发器FF_D中的写入数据D，通过逻辑门G4至G8输出至在互补逻辑电平下的公共写入位线对CTW和CBW。然而，在断言了位写入掩码控制信号BWE的状态下，掩蔽了写入数据D、并且将高电平输出至公共写入位线对CTW和CBW。位写入掩码功能可以省略。图9是针对1位而输入1个位写入掩码控制信号BWE的示例。然而，可以将其配置为针对每个多个位(诸如，8位和9位)输入一个位写入掩码控制信号BWE。当针对每个字节输入一个位写入掩码控制信号BWE时，提供了字节写入掩码功能。
按照与正常写入驱动器相同的方式，写入驱动器7包括两个反相器，这两个反相器分别使节点NT和NB的输入电平反相、并且将反相的电平输出至公共写入位线对CTW和CBW。这两个反相器包括P沟道MOSFET(MP9)、N沟道MOSFET(MN8)、P沟道MOSFET(MP8)和N沟道MOSFET(MN7)。本实施例的写入驱动器7进一步包括两个N沟道MOSFET(MN9和MN10)，这两个N沟道MOSFET在测试模式信号TEST在伪低温测试模式下变高时将公共写入位线对CTW和CBW耦合至电源VDD。
由测试模式信号TEST控制的这两个N沟道MOSFET(MN9和MN10)的驱动能力，分别由它们的沟道宽度W2B和W2代表；并且形成两个反相器的两个N沟道MOSFET(MN7和MN8)的驱动能力，分别以它们的沟道宽度W1B和W1为代表。在断言测试模式信号TEST的伪低温测试模式下，将公共写入位线对CTW和CBW驱动至低电平的反相器，与N沟道MOSFET(MN7和MN8)互相冲突，从而能够使耦合至公共写入位线对的位线对的更低电平线从VSS(GND)电位升高几十mV至一百几十mV(能够使更低电平线升高至中间电位)。当将低电平输出至CTW并且将高电平输出至CBW时，也导通了耦合至向其输出低电平的CTW的N沟道MOSFET(MN10)，从而，通过N沟道MOSFET(MN10)的沟道宽度W2与形成反相器的N沟道MOSFET(MN8)的沟道宽度W1之差，而确定CTW的实际电位(中间电位)。另一方面，当将高电平输出至CTW并且将低电平输出至CBW时，也导通了耦合至向其输出低电平的CBW的N沟道MOSFET(MN9)，从而，通过N沟道MOSFET(MN9)的沟道宽度W2B与形成反相器的N沟道MOSFET(MN7)的沟道宽度W1B之差，而确定CBW的实际电位(中间电位)。
在上文的说明中，描述了如下这样的一种方法：调整沟道宽度W1、W2、W1B和W2B，以便在伪低温测试模式下将位线对的更低电位位线的电位设置至期望的中间电位。然而，也可以结合上文的调整来调整沟道长度L。可以通过将具有正常沟道长度(L)的两个MOSFET串联耦合、替代使用实际具有两倍沟道长度2L的MOSFET，来执行沟道长度的调整。
这样，通过仅仅增设两个由测试模式信号TEST控制的N沟道MOSFET(MN9和MN10)至正常写入缓冲器，就能够实现在SRAM存储器单元上执行写入时给予应力的写入驱动器7(其具有如下这样的功能：使位线对中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV)。
下面将对写入驱动器7的操作进行更加详细地描述。
图10和图11至图13是示出了图9所示的写入驱动器7的操作示例的波形图。
在图10和图11所示的正常操作模式下的写入操作中，当时钟CLK升高时，将输入信号D输入至触发器FF_D中，并且将位写入掩码控制信号BWE输入至触发器FF_BWE中。当使能BWE(低电平)时，将输入至触发器FF_D中的数据D写入至存储器单元MC(图10的上半部分)；并且当禁用BWE(高电平)时，不将数据D写入存储器单元MC(图10的下半部分)。
写入使能信号WE在起始阶段中是高电平。此时，内部节点NT和NB为低电平，并且公共写入位线对CTW和CBW为高电平。
随后，当写入使能信号WE变为低电平时，内部节点NT和NB中的一个内部节点变为高电平，并且另一个内部节点变为低电平；并且因此，公共写入位线对CTW和CBW中的一个位线变为低电平，并且另一个位线变为高电平。
之后，当写入使能信号变为高电平时，内部节点NT和NB两者都变为低电平，并且公共写入位线对CTW和CBW预充电至高电平。
当使能BWE(低电平)、并且将数据D写入存储器单元MC时，如图11所示，写入使能信号WE下降，内部节点NT和NB基于输入至触发器FF_D中的数据D而变化，并且从而驱动公共写入位线对CTW和CBW。由于正常操作模式，所以测试模式信号TEST为低电平，并且断开在图9中的两个N沟道MOSFET(MN9和MN10)，从而将公共写入位线对CTW和CBW中的高公共写入位线驱动至VDD电位，并且将公共写入位线对CTW和CBW中的低公共写入位线驱动至VSS(GND)电位。
另一方面，在伪低温筛选测试模式下，如图12所示，在写入使能信号WE升高并且导通在图9中的两个N沟道MOSFET(MN9和MN10)之前，断言测试模式信号TEST，从而使公共写入位线对CTW和CBW升高至VDD电位。写入使能信号WE下降，内部节点NT和NB基于输入至触发器FF_D中的数据D而变化，并且从而驱动公共写入位线对CTW和CBW。此时，在MN9或者MN10与MN7或者MN8(作为反相器的输出低电平的N沟道MOSFET)之间发生信号冲突，从而使公共写入位线对CTW和CBW中的低公共写入位线变为由MN7、MN8、MN9和MN10的驱动能力确定的中间电位。从而，能够在写入期间通过使更低位线的电位升高几十mV至一百几十mV来施加应力。
如图12所示，测试模式信号TEST由写入使能信号WE的反相所控制。关于过渡的定时，测试模式信号TEST的升高与写入使能信号WE的升高一致或者比写入使能信号WE的升高更早，并且测试模式信号TEST的下降与写入使能信号WE的下降一致。
另一方面，如图13所示，测试模式信号TEST可以保持固定至高电平。在图12所示的示例中，在测试模式期间，能够通过测试模式信号TEST，来对伪低温筛选测试模式与通常的常温筛选测试模式之间的切换执行控制。另一方面，在图13所示的示例中，测试模式信号还可以用作正常操作模式与测试模式之间的切换控制信号，从而简化了操作模式切换控制电路。
如上所描述的，当在SRAM存储器单元上执行写入时，通过将位线对中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV来抑制写入，从而提供了对写入驱动器7实现伪低温筛选测试模式而言是优选的电路配置。具体地，为了升高位线，为写入驱动器7增设了两个N沟道MOSFET(MN9和MN10)，其中源极耦合至VDD，漏极耦合至位线对，并且栅极耦合至测试模式信号TEST。这两个N沟道MOSFET(MN9和MN10)的驱动能力小于将位线对驱动至低的N沟道MOSFET(MN7和MN8)的驱动能力，并且能够通过驱动能力的平衡，来确定电位(中间电位)，以使更低位线升高。这样，可以通过仅仅增设两个N沟道MOSFET(MN9和MN10)，就实现应力电路。
第三实施例
图14是示出了I/O电路4和通过强调一个存储器单元而绘制的存储器单元MC的电路配置的另一个示例的配置图。与在第一实施例中图6所示的配置示例的不同之处在于，增设了预充电使能信号PE。向其输入预充电使能信号PE的逻辑门，从反相器G2变为NOR门G9。其他配置与图6中所示的一样，因而省略了对其的说明。
图15是示出了紧接在通过图14的电路配置进行写入之后的应力操作的波形图。
在第一实施例中参照图8描述的操作示例中，紧接在写入周期之后增设了读出周期，从而要求总共两个周期。另一方面，在图15中所示的第三实施例的操作示例中，在对存储器单元MC的一个访问时段中，包括了写入时段和伪读出的应力时段。
写入时段是其中以与第一实施例的图8中相同的方式执行应力写入的时段。具体地，写入是通过将位线对BT和BB中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV来执行的。在该时段中，使预充电使能信号PE无效，并且断开预充电。
在应力时段中，甚至在写入时段结束之后也不会使字线WL下降，断言预充电使能信号PE以继续开启对与同一个存储器单元MC相对应的目标位线对的预充电，并且使位线对BT和BB处于VDD电平。由于在使字线WL升高的同时对目标位线对BT和BB预充电，所以其在低温下存在缺陷并且其中的内部写入并未完全完成的存储器单元MC中的内部节点A和B处的存储电平挥发。这样，能够将应力施加至存储器单元MC的数据保持特性，从而能够使缺陷显而易见并且更加容易筛选出有缺陷样本。
在图14所示的电路配置示例中，增设了预充电使能信号PE。然而，替代使用预充电使能信号PE，能够在不作改变的情况下将Y地址选择信号Y0和Y1也用作在图6所示的配置示例中的预充电的控制信号。
图16是示出了紧接在通过图6的电路配置进行写入之后的应力操作的波形图。
写入时段是以与在图15中相同的方式执行应力写入的时段。具体地，写入是通过将位线对BT和BB中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV来执行的。在写入时段之前的预充电时段中，替代断言预充电使能信号PE，通过不选择Y地址选择信号Y0和Y1两者，来对所有位预充电。在写入时段中，通过使所选择的列的Y地址选择信号Y0或者Y1处于已选择状态，来关闭预充电。
在应力时段中，虽然以与在图15中的应力时段相同的方式、甚至在写入时段结束之后也不使字线WL下降，但是替代断言预充电使能信号PE，通过不选择Y地址选择信号Y0和Y1两者，来对位线对BT和BB预充电。
从而，可以通过仅仅改变控制电路，来取得与在图15中示出的操作相同的效果。
如上所描述的，在伪低温筛选测试模式下(其中，当在SRAM存储器单元上执行写入时，通过将位线对中的更低电位位线的电位从正常操作下的电位升高几十mV至一百几十mV来抑制该写入)，能够通过一个命令而在此后连续执行应力写入和虚拟的读出操作。可以通过正常写入命令来执行两次应力测试，从而不要求专门的测试图形，并且能够简化在筛选测试中使用的测试图形。进一步地，缩短了测试时间，从而可以减少测试成本。
第四实施例
在上述说明中，以单端口SRAM为例进行描述。然而，测试也可以按照相同的方式在多端口SRAM上执行。作为示例，下面将描述应用于双端口SRAM的实施例。
图17是具有八晶体管配置的双端口SRAM存储器单元MC-DP的电路图。与图1所示的通常的六晶体管SRAM存储器单元相比，设置有两个字线WL-A和WL-B和两个位线对BT-A/BB-A和BT-B/BB-B，并且因此增设了用作传输门的两个N沟道MOSFET(MN11和MN12)。其他配置和操作与单端口SRAM存储器单元的配置和操作相同，因而省略了对其的说明。
图18是示出了作为待测试对象的双端口SRAM模块的配置示例的框图。按照与在图5中相同的方式，双端口SRAM模块具有M字×N位(M和N均为整数)的配置，并且由SRAM存储器单元MC-DP_00至MC-DP_(M-1)(N-1)替代存储器单元。双端口SRAM模块包括在A端口侧的I/O电路4-A_LSB和4-A_MSB、字线驱动器3-A_0至3-A_M-1、控制电路与地址解码器5-A、在B端口侧的I/O电路4-B_LSB和4-B_MSB、字线驱动器3-B_0至3-B_M-1、控制电路与地址解码器5-B、和测试模式控制电路6。关于I/O电路4、字线驱动器3、和控制电路与地址解码器5，相同的电路安装在A端口侧和B端口侧的，并且每个电路均按照与在第一实施例中描述的单端口SRAM相同的方式操作。一个测试模式控制电路6可以被包括在整个双端口SRAM模块中，并且将测试模式信号TEST提供至在一侧的I/O电路，例如，提供至在A端口侧的I/O电路4-A_LSB和4-A_MSB，如图18所示。在A端口侧的I/O电路4-A_LSB和4-A_MSB上，安装有使低侧的位线电位在图7所图示的伪低温测试模式下从VSS(GND)电平升高几十mV至一百几十mV的电路。另一方面，可以从B端口侧的I/O电路4-B_LSB和4-B_MSB省略上述用于伪低温测试模式的电路。这是因为由存储器单元的缺陷引起了在低温下变得明显的故障，从而，即使可以从两个端口的任一端口执行在伪低温测试模式下的筛选测试，也是足够的。
另一方面，其可以配置为：在B端口侧的I/O电路4-B_LSB和4-B_MSB上安装相同的电路，从而从两个端口都可以执行在伪低温测试模式下的筛选测试。例如，当由位线对或者字线所引起的缺陷导致了在低温下变得明显的故障时，通过从两个端口都能够执行在伪低温测试模式下的筛选测试以防止缺陷产品的流出。
第五实施例
可以将在第一实施例至第四实施例中描述的单端口SRAM模块和多端口SRAM模块并入半导体芯片20中，在该半导体芯片20中形成有包括SoC(片上系统)和微型计算机的系统。图19是示出了根据第五实施例的半导体芯片20的布局配置的示意图。在图19中，半导体芯片20包括CPU(中央处理单元)21、单端口SRAM(SP-SRAM)1_1至1_6、双端口SRAM(DP-SRAMs)2_1和2_2、和逻辑电路(LOGIC)22_1至22_3。此处，单端口SRAM(SP-SRAM)1_1至1_6是在第一实施例至第四实施例中描述的单端口SRAM，并且双端口SRAM(DP-SRAMs)2_1和2_2是在第四实施例中描述的双端口SRAM。半导体芯片20除了SRAM之外，可以还包括其他存储元件，诸如EEPROM(电可擦除可编程只读存储器)，并且可以进一步包括模拟电路等。
CPU 21也称为中央处理单元并且对应于计算机等的心脏。CPU21从存储装置读出命令，对命令进行解码，并且基于命令执行各种计算和控制。CPU核被包括在CPU 21内部，并且SRAM并入在CPU核内部。将高性能SRAM用作CPU核内部的SRAM。优选地，将在第一实施例至第四实施例中描述的SRAM用作CPU核内部的SRAM。当然，在第一实施例至第四实施例中详细描述的SRAM可以用于单端口SRAM(SP-SRAM)1_1至1_6和双端口SRAM(DP-SRAM)2_1和2_2。
通过将在第一实施例至第四实施例中描述的SRAM并入形成有包括SoC和微型计算机的系统的半导体芯片20中，可以改进半导体芯片20的特性。当在低温下变得明显的故障仅仅在安装的SRAM中较为显著、并且针对其他电路诸如CPU 21和逻辑电路(LOGIC)22_1至22_3不要求低温筛选测试时，能够通过将第一实施例至第四实施例应用于安装在半导体芯片20上的所有SRAM，而在省略整个芯片的低温筛选测试的同时，防止出现误杀和缺陷流出的问题。
虽然基于实施例已经对发明人做出的本发明执行了具体地描述，但是不言自明地，本发明并不限于这些实施例，并且在不脱离本发明范围的情况下可以做出各种修改。

Claims (13)

1.一种半导体器件，包括：
字线；
位线对；
存储器单元，其设置在所述字线与所述位线对彼此相交的位置处；以及
驱动电路，其利用预定的电压来驱动所述位线对，以将数据写入所述存储器单元中，
其中将第一电位和高于所述第一电位的第二电位提供给所述存储器单元作为电源；
其中所述半导体器件具有第一操作模式和第二操作模式；
其中在所述第一操作模式下，所述驱动电路将所述位线对中的一个位线向着所述第一电位驱动，并且将另一个位线向着所述第二电位驱动；以及
其中在所述第二操作模式下，所述驱动电路将所述位线对中的一个位线向着所述第一电位驱动，并且将另一个位线向着第三电位驱动，所述第三电位高于所述第一电位并且低于所述第二电位；
其中所述存储器单元耦合至第一电源线和第二电源线，具有第一存储节点和第二存储节点，并且包括第一P沟道MOSFET和第二P沟道MOSFET以及第一N沟道MOSFET、第二N沟道MOSFET、第三N沟道MOSFET和第四N沟道MOSFET；
其中所述驱动电路包括第五N沟道MOSFET和第六N沟道MOSFET；以及
其中在所述第二操作模式下，从所述第二电源线至所述位线对中的每个位线的电流路径，通过导通所述第五N沟道MOSFET和所述第六N沟道MOSFET来被形成。
2.根据权利要求1所述的半导体器件，
其中所述第一P沟道MOSFET的漏极电极、所述第一N沟道MOSFET的漏极电极、所述第三N沟道MOSFET的源极电极、所述第二P沟道MOSFET的栅极电极和所述第二N沟道MOSFET的栅极电极耦合至所述第一存储节点；
其中所述第二P沟道MOSFET的漏极电极、所述第二N沟道MOSFET的漏极电极、所述第四N沟道MOSFET的源极电极、所述第一P沟道MOSFET的栅极电极和所述第一N沟道MOSFET的栅极电极耦合至所述第二存储节点；
其中所述第一P沟道MOSFET的源极电极和所述第二P沟道MOSFET的源极电极耦合至所述第二电源线；
其中所述第一N沟道MOSFET的源极电极和所述第二N沟道MOSFET的源极电极耦合至所述第一电源线；
其中所述第三N沟道MOSFET的栅极电极和所述第四N沟道MOSFET的栅极电极耦合至所述字线；
其中所述第三N沟道MOSFET的漏极电极耦合至所述位线对中的一个位线；
其中所述第四N沟道MOSFET的漏极电极耦合至所述位线对中的另一个位线；以及
其中所述第一电位提供给所述第一电源线，并且所述第二电位提供给所述第二电源线。
3.根据权利要求1所述的半导体器件，
其中所述驱动电路包括第七N沟道MOSFET和第八N沟道MOSFET；以及
其中在所述第一操作模式和所述第二操作模式下，通过导通所述第七N沟道MOSFET或者所述第八N沟道MOSFET，来形成从所述第一电源线至所述位线对中的一个位线的电流路径。
4.根据权利要求2所述的半导体器件，
其中所述字线被限定为第一字线，所述位线对被限定为第一位线对，并且所述半导体器件进一步包括第二字线和第二位线对；
其中所述存储器单元包括第九N沟道MOSFET和第十N沟道MOSFET；
其中所述第三N沟道MOSFET的栅极电极和所述第四N沟道MOSFET的栅极电极耦合至所述第一字线；
其中所述第三N沟道MOSFET的漏极电极耦合至所述第一位线对中的一个位线；
其中所述第四N沟道MOSFET的漏极电极耦合至所述第一位线对中的另一个位线；
其中所述第九N沟道MOSFET的栅极电极和所述第十N沟道MOSFET的栅极电极耦合至所述第二字线；
其中所述第九N沟道MOSFET的漏极电极耦合至所述第二位线对中的一个位线；
其中所述第十N沟道MOSFET的漏极电极耦合至所述第二位线对中的另一个位线；
其中在所述第一操作模式下，所述驱动电路将所述第一位线对和所述第二位线对中的至少一个位线对中的一个位线向着所述第一电位驱动，并且将另一个位线向着所述第二电位驱动；以及
其中在所述第二操作模式下，所述驱动电路将所述第一位线对和所述第二位线对中的至少一个位线对中的一个位线向着所述第一电位驱动，并且将另一个位线向着所述第三电位驱动，所述第三电位高于所述第一电位并且低于所述第二电位。
5.根据权利要求1所述的半导体器件，
其中在单个半导体衬底之上设置有存储器电路、总线和测试电路；所述存储器电路包括所述字线、所述位线对、所述存储器单元和所述驱动电路，所述总线在所述第一操作模式下通过所述驱动电路将待写入的数据提供给所述存储器单元，所述测试电路在所述第二操作模式下通过所述驱动电路将待写入的数据提供给所述存储器单元。
6.一种半导体装置，用于执行测试程序，所述测试程序包括对SRAM的测试，所述SRAM包括字线、位线对、耦合至所述字线和所述位线对的存储器单元、和驱动所述位线对的驱动电路；
其中所述存储器单元耦合至第一电源线和第二电源线，具有第一存储节点和第二存储节点，并且包括第一P沟道MOSFET和第二P沟道MOSFET以及第一N沟道MOSFET、第二N沟道MOSFET、第三N沟道MOSFET和第四N沟道MOSFET；
其中所述驱动电路包括第五N沟道MOSFET和第六N沟道MOSFET；以及
其中在第二操作模式下，从所述第二电源线至所述位线对中的每个位线的电流路径，通过导通所述第五N沟道MOSFET和所述第六N沟道MOSFET来被形成；
其中对所述SRAM的所述测试包括：
第一步骤：通过将所述位线对中的一个位线驱动至高电平电位、并且将所述位线对中的另一个位线驱动至低电平电位，将数据写入通过在所述字线上断言选择信号而选择的存储器单元中；以及
第二步骤：通过将所述位线对中的一个位线驱动至高电平电位、并且将所述位线对中的另一个位线驱动至高于所述低电平电位并且低于所述高电平电位的电位，将数据写入通过在所述字线上断言所述选择信号而选择的存储器单元中。
7.根据权利要求6所述的半导体装置，
其中在所述第二步骤之后，对所述SRAM的所述测试进一步包括第三步骤：从在所述第二步骤中写入有所述数据的所述存储器单元，读出所写入的数据。
8.根据权利要求6所述的半导体装置，
其中所述第二步骤进一步包括如下这样的时段，所述时段用于：在通过在所述字线上断言所述选择信号将数据写入所述存储器单元之后，在维持所述字线的断言状态的同时，对所述位线对进行预充电。
9.根据权利要求6所述的半导体装置，
其中高于所述低电平电位并且低于所述高电平电位的所述电位，是基于在所述SRAM的操作范围内的最低操作温度来确定的，并且所述第二步骤是通过将所述SRAM的温度设置为高于或者等于所述最低操作温度的温度来执行的。
10.一种测试方法，包括对SRAM的测试，所述SRAM包括字线、位线对、耦合至所述字线和所述位线对的存储器单元、和驱动所述位线对的驱动电路；
其中所述存储器单元耦合至第一电源线和第二电源线，具有第一存储节点和第二存储节点，并且包括第一P沟道MOSFET和第二P沟道MOSFET以及第一N沟道MOSFET、第二N沟道MOSFET、第三N沟道MOSFET和第四N沟道MOSFET；
其中所述驱动电路包括第五N沟道MOSFET和第六N沟道MOSFET；以及
其中在第二操作模式下，从所述第二电源线至所述位线对中的每个位线的电流路径，通过导通所述第五N沟道MOSFET和所述第六N沟道MOSFET来被形成；
其中所述SRAM的所述测试包括：
第一步骤：通过在高电平电位下驱动所述位线对中的一个位线、并且在低电平电位下驱动所述位线对中的另一个位线，将数据写入通过在所述字线上断言选择信号而选择的存储器单元中；以及
第二步骤：通过在高电平电位下驱动所述位线对中的一个位线、并且在高于所述低电平电位但是低于所述高电平电位的电位下驱动所述位线对中的另一个位线，将数据写入通过在所述字线上断言所述选择信号而选择的存储器单元中。
11.根据权利要求10所述的测试方法，
其中在所述第二步骤之后，对所述SRAM的所述测试进一步包括第三步骤：从在所述第二步骤中写入有所述数据的所述存储器单元，读出所写入的数据。
12.根据权利要求10所述的测试方法，
其中所述第二步骤进一步包括如下这样的的时段，所述时段用于：在通过在所述字线上断言所述选择信号将数据写入所述存储器单元之后，在维持所述字线的断言状态的同时，对所述位线对预充电。
13.根据权利要求10所述的测试方法，
其中所述高于所述低电平电位并且低于所述高电平电位的电位，是基于在所述SRAM的操作范围内的最低操作温度来确定的，并且所述第二步骤是通过将所述SRAM的温度设置为高于或者等于所述最低操作温度的温度来执行的。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020003519A1 (ja) * 2018-06-29 2020-01-02 株式会社ソシオネクスト 半導体記憶装置およびデータ書き込み方法
KR20200099794A (ko) * 2019-02-15 2020-08-25 에스케이하이닉스 주식회사 반도체 메모리 장치
JP7163250B2 (ja) * 2019-06-26 2022-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11393831B2 (en) * 2020-07-31 2022-07-19 Taiwan Semiconductor Manufacturing Company Limited Optimized static random access memory
US11450359B1 (en) * 2021-07-02 2022-09-20 Qualcomm Incorporated Memory write methods and circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347142A (zh) * 2000-09-29 2002-05-01 日本电气株式会社 半导体器件及用于制造半导体器件的测试方法
JP2011227969A (ja) * 2010-04-21 2011-11-10 Renesas Electronics Corp 半導体集積回路及び不良ビットセル検出方法
CN103502964A (zh) * 2011-05-06 2014-01-08 超威半导体公司 用于测试存储器元件的控制电路和方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06176598A (ja) * 1992-12-07 1994-06-24 Nec Corp ダイナミック型半導体メモリ回路
JP2967021B2 (ja) * 1993-01-25 1999-10-25 株式会社東芝 半導体メモリ装置
JPH10144096A (ja) * 1996-11-14 1998-05-29 Mitsubishi Electric Corp スタティック型半導体記憶装置およびそのテスト方法
JP2002170399A (ja) * 2000-12-05 2002-06-14 Fujitsu Ltd 半導体装置
US6781907B2 (en) * 2002-06-06 2004-08-24 Micron Technology, Inc. Temperature compensated T-RAM memory device and method
US7872930B2 (en) * 2008-05-15 2011-01-18 Qualcomm, Incorporated Testing a memory device having field effect transistors subject to threshold voltage shifts caused by bias temperature instability
JP2010244659A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置の測定装置、及び半導体装置の測定方法
JP5346835B2 (ja) * 2010-02-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の異常検出方法
US8553488B2 (en) * 2011-06-10 2013-10-08 Apple Inc. Performing stuck-at testing using multiple isolation circuits
JP2013012275A (ja) * 2011-06-29 2013-01-17 Renesas Electronics Corp 半導体記憶装置およびそのテスト手法
JP5937895B2 (ja) * 2012-06-05 2016-06-22 株式会社日立製作所 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347142A (zh) * 2000-09-29 2002-05-01 日本电气株式会社 半导体器件及用于制造半导体器件的测试方法
JP2011227969A (ja) * 2010-04-21 2011-11-10 Renesas Electronics Corp 半導体集積回路及び不良ビットセル検出方法
CN103502964A (zh) * 2011-05-06 2014-01-08 超威半导体公司 用于测试存储器元件的控制电路和方法

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