KR102105647B1 - 영상을 ｐｃｍ에 저장하기 위한 장치 및 방법 - Google Patents

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Abstract

본 발명은 영상 데이터 처리시에 상 변화 메모리(Phase Change Memory;PCM)의 단일 행에 영상 블록을 저장하는 것에 의해 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 적용할 수 있도록 영상을 PCM에 저장하기 위한 장치 및 방법에 관한 것으로, 상부 전극;하부 전극;상기 상부 전극과 하부 전극 사이에 위치하는 히터; 및 상기 히터에 의해 공급되는 열에 의해 결정 상태가 변화되는 프로그래밍 영역을 갖는 상변화 물질층;을 포함하는 PCM 셀들을 갖는 메인 메모리가 데이터 버스를 통해 PCM 서브 시스템에 상호 연결되고, 메인 메모리는 PCM 셀들을 갖는 복수 개의 행들을 포함하는 복수 개의 뱅크를 갖고, 영상 블록을 저장하는 동작시에 행 버퍼의 모든 데이터가 한 행의 PCM 셀에 기록되는 것이다.

Description

영상을 ＰＣＭ에 저장하기 위한 장치 및 방법{Apparatus and Method for Storing Images in ＰＣＭ}
본 발명은 영상 데이터 처리에 관한 것으로, 구체적으로 상 변화 메모리(Phase Change Memory;PCM)의 단일 행에 영상 블록을 저장하는 것에 의해 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 효과적으로 적용할 수 있도록 한 영상을 PCM에 저장하기 위한 장치 및 방법에 관한 것이다.
랜덤 액세스(Random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다.
반도체 메모리 장치의 고용량화, 고속화 및 저전력화의 요구에 따라, DRAM의 고집적성과 낮은 소비 전력, 플래시 메모리의 비휘발성, SRAM의 고속 동작을 모두 구현할 수 있는 차세대 메모리 장치들이 연구되고 있다.
현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다.
최근에는 DRAM이 공정 스케일링, 신뢰성 및 전력 소비의 한계에 접근함에 따라, 상 변화 메모리(Phase Change Memory;PCM)가 주목받고 있다.
높은 신뢰성을 가지고 고밀도 비휘발성 저장 메커니즘을 갖는 PCM은 실제 사용되는 다른 비 휘발성 메모리보다 상용화가 빠르게 진행되고 있다. 따라서, PCM은 확장 가능한 DRAM 대안으로 간주되고 있다.
하지만, PCM 기록 동작은 큰 전류를 필요로 하고, 결과적인 열 응력은 PCM의 내구성을 감소시킨다. 이러한 한계로 인해 PCM이 DRAM의 대안이 되기 어려울 수 있다.
특히, 범용 프로세서를 위한 PCM의 대기 시간, 전력 소비 및 유한 내구성을 향상시키기 위한 연구들이 진행되고 있으나, 최신 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에는 효과적이지 않다.
대한민국 공개특허 제10-2012-0000487호 대한민국 공개특허 제10-2009-0006631호 대한민국 공개특허 제10-2011-0027939호
본 발명은 이와 같은 종래 기술의 영상 데이터 처리의 문제를 해결하기 위한 것으로, 상 변화 메모리(Phase Change Memory;PCM)의 단일 행에 영상 블록을 저장하는 것에 의해 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 적용할 수 있도록 영상을 PCM에 저장하기 위한 장치 및 방법을 제공하는데 그 목적이 있다.
본 발명은 PCM의 단일 행에 영상 블록을 저장하여 비활성화 작업의 수를 최소화할 수 있도록 한 영상을 PCM에 저장하기 위한 장치 및 방법을 제공하는데 그 목적이 있다.
본 발명은 비디오 프로세서의 블록 단위 액세스로 인한 불필요한 쓰기 작업을 제거하고, PCM 셀을 영상 프레임 당 한번에 업데이트 될수 있도록 하여 PCM 수명을 연장시킬 수 있도록 영상을 PCM에 저장하기 위한 장치 및 방법을 제공하는데 그 목적이 있다.
본 발명은 블록 단위의 쓰기 및 읽기 작업시에 영상 블록의 서브 라인이 행 버퍼 히트 조건 하에서 액세스되도록 하여 블록 단위의 쓰기 및 읽기 작업의 성능을 향상시킬 수 있도록 영상을 PCM에 저장하기 위한 장치 및 방법을 제공하는데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 영상을 PCM에 저장하기 위한 장치는 상부 전극;하부 전극;상기 상부 전극과 하부 전극 사이에 위치하는 히터; 및 상기 히터에 의해 공급되는 열에 의해 결정 상태가 변화되는 프로그래밍 영역을 갖는 상변화 물질층;을 포함하는 PCM 셀들을 갖는 메인 메모리가 데이터 버스를 통해 PCM 서브 시스템에 상호 연결되고, 메인 메모리는 PCM 셀들을 갖는 복수 개의 행들을 포함하는 복수 개의 뱅크를 갖고, 영상 블록을 저장하는 동작시에 행 버퍼의 모든 데이터가 한 행의 PCM 셀에 기록되는 것을 특징으로 한다.
여기서, 각 PCM 셀은 영상 프레임 당 한 번 업데이트되는 것을 특징으로 한다.
그리고 블록 단위의 쓰기 및 읽기 작업시에, 영상 블록의 서브 라인이 행 버퍼 히트 조건 하에서 액세스되는 것을 특징으로 한다.
그리고 상기 PCM 서브 시스템이 연속된 블록 A와 B를 저장하는 쓰기 동작의 경우에, PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장하고, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장되는 것을 특징으로 한다.
그리고 쓰기 동작시에 블록의 서브 라인이 행 버퍼 히트 관계, 블록 사이의 서브 라인이 행 버퍼 히트 관계 또는 뱅크 인터리빙 관계를 갖고 있어 비활성화 및 활성화 작업을 최소로 요구하는 것을 특징으로 한다.
그리고 뱅크 0의 행 버퍼가 연속 블록으로 완전히 기록되면 뱅크 0은 비활성화되고, 뱅크 0이 비활성화되는 동안 행 버퍼의 모든 데이터는 뱅크 0의 첫 번째 행에 있는 PCM 셀에 기록되고, PCM 서브 시스템에서 첫 번째 행의 모든 PCM 셀을 동시에 업데이트하는 것을 특징으로 한다.
그리고 뱅크 0의 행 버퍼가 연속 블록으로 완전히 기록되면 다음으로 뱅크 1의 첫 번째 행이 활성화되고 다음 블록이 뱅크 1의 행 버퍼에 순차적으로 저장되고, 이러한 블록 단위 쓰기 작업은 전체 영상이 저장될 때까지 반복되는 것을 특징으로 한다.
그리고 어느 하나의 블록이 복수 개의 블록을 가로 질러 판독되는 경우에는, PCM 서브 시스템이 저장된 블록의 경계를 기반으로 해당 블록을 왼쪽 위(TL), 왼쪽 아래(BL), 오른쪽(TR) 및 오른쪽 아래(BR) 서브 블록으로 나누고 서브 블록은 TL, TR, BL 및 BR의 순서로 개별적으로 판독되는 것을 특징으로 한다.
그리고 각 서브 블록 내의 서브 라인은 동일한 행과 뱅크에 저장되기 때문에 행 버퍼 히트 조건 하에서 읽을 수 있고, 서브 블록 사이의 판독 동작은 행 버퍼 히트 조건 또는 뱅크 인터리빙 조건 하에서 액세스되는 것을 특징으로 한다.
다른 목적을 달성하기 위한 본 발명에 따른 영상을 PCM에 저장하기 위한 방법은 상부 전극과 하부 전극 사이에 위치하는 히터; 및 상기 히터에 의해 공급되는 열에 의해 결정 상태가 변화되는 프로그래밍 영역을 갖는 상변화 물질층;을 포함하는 PCM 셀들을 갖는 메인 메모리에 영상 블록을 저장하기 위한 제어에 있어서, 메인 메모리가 데이터 버스를 통해 PCM 서브 시스템에 상호 연결되고, 메인 메모리는 PCM 셀들을 갖는 복수 개의 행들을 포함하는 복수 개의 뱅크를 갖고, 영상을 저장하는 동작시에 행 버퍼의 모든 데이터가 한 행의 PCM 셀에 기록되는 것을 특징으로 한다.
여기서, 각 PCM 셀은 영상 프레임 당 한 번 업데이트되는 것을 특징으로 한다.
그리고 블록 단위의 쓰기 작업시에, 영상 블록의 서브 라인이 행 버퍼 히트 조건 하에서 액세스되는 것을 특징으로 한다.
그리고 상기 PCM 서브 시스템이 연속된 블록 A와 B를 저장하는 쓰기 동작의 경우에,PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장하고, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장하는 단계와,뱅크 0의 행 버퍼가 연속 블록으로 완전히 기록되면 뱅크 0은 비활성화되고,뱅크 0이 비활성화되는 동안 행 버퍼의 모든 데이터를 뱅크 0의 첫 번째 행에 있는 PCM 셀에 기록하는 단계와,뱅크 1의 첫 번째 행이 활성화되고 다음 블록이 뱅크 1의 행 버퍼에 순차적으로 저장되고, 이러한 블록 단위 쓰기 작업은 전체 영상이 저장될 때까지 반복하는 단계를 포함하는 것을 특징으로 한다.
그리고 쓰기 동작시에 블록의 서브 라인이 행 버퍼 히트 관계, 블록 사이의 서브 라인이 행 버퍼 히트 관계 또는 뱅크 인터리빙 관계를 갖고 있어 비활성화 및 활성화 작업을 최소로 요구하는 것을 특징으로 한다.
이와 같은 본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법은 다음과 같은 효과를 갖는다.
첫째, 상 변화 메모리(Phase Change Memory;PCM)의 단일 행에 영상 블록을 저장하는 것에 의해 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 효과적으로 적용할 수 있도록 한다.
둘째, 영상 블록을 단일 행에 위치한 PCM(Phase Change Memory) 셀에 기록되어 비활성화 작업의 수를 최소화할 수 있도록 한다.
셋째, 비디오 프로세서의 블록 단위 액세스로 인한 불필요한 쓰기 작업을 제거하고, PCM 셀을 영상 프레임 당 한번에 업데이트 될수 있도록 하여 PCM 수명을 연장시킬 수 있도록 한다.
넷째, 상 변화 메모리(PCM)에 영상을 저장할 수 있도록 하여 공정 스케일링, 신뢰성 및 전력 소비 측면에서 유리한 PCM을 비디오 프로세서에 적용할 수 있도록 하는 효과를 구현한다.
다섯째, 블록 단위의 쓰기 작업시에 영상 블록의 모든 서브 라인이 행 버퍼 히트 조건 하에서 액세스되고, 블록 단위의 읽기 작업시에 영상 블록의 서브 라인이 행 버퍼 히트 또는 뱅크 인터리빙 조건하에서 액세스되도록 하여 블록 단위의 작업의 성능을 향상시킬 수 있도록 한다.
도 1은 상 변화 메모리(Phase Change Memory;PCM)의 셀 구성도
도 2는 상 변화 메모리(Phase Change Memory;PCM)의 쓰기 및 읽기 동작시의 전류 파형도
도 3a는 직접 영상-PCM 매핑을 위한 컬럼, 뱅크, 로우 어드레스 생성을 나타낸 구성도
도 3b는 직접 영상-PCM 매핑을 나타낸 그래픽 구성도
도 4a는 본 발명에 따른 영상-PCM 매핑을 위한 컬럼, 뱅크, 로우 어드레스 생성을 나타낸 구성도
도4b는 본 발명에 따른 영상-PCM 매핑을 나타낸 그래픽 구성도
이하, 본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법의 바람직한 실시 예에 관하여 상세히 설명하면 다음과 같다.
본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법의 특징 및 이점들은 이하에서의 각 실시 예에 대한 상세한 설명을 통해 명백해질 것이다.
도 1은 상 변화 메모리(Phase Change Memory;PCM)의 셀 구성도이고, 도 2는 상 변화 메모리(Phase Change Memory;PCM)의 쓰기 및 읽기 동작시의 전류 파형도이다.
본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법은 비디오 프로세서의 블록 단위 액세스로 인한 불필요한 쓰기 작업을 제거하는 PCM 서브 시스템을 제공하기 위한 것이다.
이와 같은 본 발명에 따른 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 적합한 영상을 PCM에 저장하는 장치 및 방법에 관한 것으로, (A)PCM 서브 시스템에서 단일 행에 영상 블록을 저장, (B)다수의 영상 블록이 한 행의 PCM 셀에 기록되어 비활성화 작업의 수를 최소화, (C)각 PCM 셀은 영상 프레임 당 한 번 업데이트, (D)블록 단위의 쓰기 작업은 영상 블록의 모든 서브 라인이 행 버퍼 히트 조건 하에서 액세스되도록 하고, 블록 단위의 읽기 작업은 영상 블록의 서브 라인이 행 버퍼 히트 또는 뱅크 인터리빙 조건 하에서 액세스되도록 하는 기술적 특징을 포함할 수 있다.
이와 같은 본 발명에 따른 기술적 특징이 되는 구성은 상 변화 메모리(PCM)에 영상을 저장할 수 있도록 하여 공정 스케일링, 신뢰성 및 전력 소비 측면에서 유리한 PCM을 비디오 프로세서에 적용할 수 있도록 하기 위한 것이다.
DRAM이 공정 스케일링, 신뢰성 및 전력 소비의 한계에 접근함에 따라, 상 변화 메모리(PCM)가 최근 주목을 끌고있다.
높은 신뢰성과 높은 집적도, 비 휘발성 저장 메커니즘을 갖는 PCM은 실제 사용되는 다른 비 휘발성 메모리보다 더 상용화된 기술로 PCM은 확장 가능한 DRAM 대안으로 이용될 수 있다.
도 1은 상 변화 메모리(Phase Change Memory;PCM)의 셀 구성을 나타낸 것으로, 상부 전극(10)과 하부 전극(20)사이에 히터(30)와 상변화 물질층(40)이 위치하고, 상변화 물질층(40)의 프로그래밍 영역(50)은 히터(30)에 의해 공급되는 열에 의해 결정 상태가 변화된다.
PCM 셀은 상 변화 물질에 의한 상부 전극(10)과 히터(30) 사이의 큰 저항 차를 이용하는 것으로, 전류가 상변화 물질층(40)을 통과한다.
PCM 셀의 설정 및 리셋 상태는 각각 결정상 및 비정질상을 나타낸다.
PCM 셀을 비정질상으로 리셋하기 위해, 액세스 트랜지스터는 큰 전류 펄스를 PCM 셀로 주입하고, 열적으로 높은 저항 상태를 유도한다.
먼저, 프로그래밍 영역(50)이 용융되고 짧은 시간 동안 급속하게 냉각된다.
다음으로, 비결정성 및 고 저항성 재료의 영역이 형성된다.
PCM 셀을 결정상으로 설정하기 위해, 액세스 트랜지스터는 중간 전류 펄스를 PCM 셀에 주입하고 열 저항성 상태를 유도한다.
프로그래밍 영역(50)은 용융 온도와 결정화가 충분히 긴 시간 동안 어닐링되어 결정화된다.
그리고 프로그래밍 영역(50)의 위상을 판독하기 위해, PCM 셀은 전류 위상을 방해하지 않을만큼 충분히 작은 전류를 통과시킴으로써 측정된다.
도 2는 쓰기 및 읽기 동작을 위한 펄스 형태를 나타낸 것이다.
이러한 PCM 기록 동작은 큰 전류를 필요로 하고, 결과적인 열 응력은 PCM 셀의 내구성을 감소시킨다.
이러한 한계로 인해 PCM을 DRAM 대체 장치로 배치하기가 어려울 수 있고, 종래 기술은 주로 범용 프로세서를 위한 PCM의 대기 시간, 전력 소비 및 유한 내구성을 향상시키는 것으로, 최신 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에는 효과적이지 않다.
따라서, PCM 서브 시스템은 범용 프로세서뿐만 아니라 비디오 프로세서에 적용하는 것을 고려하여야 한다.
비디오 프로세서의 PCM 쓰기 내구성에 관하여 설명하면 다음과 같다.
도 3a는 직접 영상-PCM 매핑을 위한 컬럼, 뱅크, 로우 어드레스 생성을 나타낸 구성도이고, 도 3b는 직접 영상-PCM 매핑을 나타낸 그래픽 구성도이다.
최신 비디오 프로세서는 블록 기반 방식을 사용하는 MPEG(Moving Picture Experts Group) 1/2/4, H.264/AVC(Advanced Video Coding), H.265/HEVC(High Efficiency Video Coding) 표준을 통해 영상을 코딩한다.
이러한 비디오 프로세서는 PCM 기반 메인 메모리의 여러 행에 영상 블록을 저장하므로, 하나의 영상 블록을 기록하기 위해 다수의 열 활성화 및 비활성화 동작이 수행된다.
선택된 뱅크에서의 비활성화 동작 동안에 PCM 기반 메인 메모리의 행 버퍼의 데이터는 모두 새로운 것이 아니더라도 선택된 행의 모든 PCM 셀에 기록된다.
따라서, 영상 블록이 저장될 때마다 블록과 관련된 여러 행의 모든 PCM 셀이 액세스된다. 결과적으로, PCM 셀은 빠르게 마모되고, 낮은 성능을 나타내며, 높은 전력을 소모하게 된다.
도 3a는 UHD(Ultra-High Definition) 4K 영상을 PCM 기반 메인 메모리에 저장하는 일반적인 영상-메모리 매핑 기술의 하나를 나타낸 것이다.
메인 메모리를 액세스하기 위한 칼럼, 뱅크, 로우, 랭크 및 채널 어드레스는 도 3a에서와 같이 주어진 메모리 어드레스 a[35 : 0]로부터 선택된다.
도 3a에서 a[x:y,z]는 메모리 어드레스의 비트 x-y 및 z를 나타낸다.
64비트 데이터 버스를 통해 PCM 서브 시스템에 상호 연결된 메인 메모리는 4 개의 뱅크로 구성되며 각 뱅크는 65,536개의 행을 포함하며 각 행에는 32,768개의 PCM 셀이 있다.
도 3b에 도시 된 바와 같이, 하나의 영상 라인이 임의의 뱅크의 단일 행에 일대일로 맵핑된다고 가정한다.
16 x 16 블록 A는 PCM 기반의 메인 메모리에 기록된다.
첫째, 각 뱅크는 첫 번째 행으로 활성화된다. 즉, 행의 모든 PCM 셀에 저장된 데이터가 행 버퍼에 복사된다.
서브 라인 0A-3A는 뱅크 0-3의 행 버퍼에 각각 기록된다.
다음으로, 서브 라인 4A-7A는 각각 뱅크 0-3의 제 2 행에 기입되어야 한다.
그러나 각 뱅크는 현재 첫 번째 행으로 활성화되므로 각 뱅크는 비활성화된다.
각 뱅크가 비활성화되는 동안 데이터가 모두 새로운 것이 아니더라도 행 버퍼의 모든 데이터가 첫 번째 행의 PCM 셀에 기록된다.
그리고, 각 뱅크는 제 2 행으로 활성화되고, 서브 라인 4A-7A는 뱅크 0-3의 행 버퍼에 각각 기록된다.
블록 A의 나머지를 기록하기 위해, 뱅크 0-3은 비활성화되고, 따라서 데이터가 모두 새로운 것이 아닐지라도 행 버퍼의 모든 데이터는 두 번째 행의 PCM 셀에 기록된다.
마찬가지로, 서브 라인 8A-11A 및 12A-15A은 각 뱅크의 3 번째 및 4 번째 행에 각각 기록된다.
다음으로 블록 B가 PCM 기반의 메인 메모리에 쓰여지도록 한다.
각 뱅크는 제 1 행으로 다시 활성화되고, 서브 라인 0B-3B는 뱅크 0-3의 행 버퍼에 각각 기록된다.
그 다음, 서브 라인 4B-7B가 뱅크 0-3의 두 번째 행에 각각 기록되어야 하기 때문에 각 뱅크는 비활성화된다.
뱅크 0-3은 비활성화되어 있지만 행 버퍼의 모든 데이터는 모두 새로운 것이 아니지만 첫 번째 행의 PCM 셀에 기록된다.
서브 라인 0B-3B와 동일한 방식으로, 서브 라인 4B-7B, 8B-11B 및 12B-15B가 각 뱅크의 제 2, 제 3 및 제 4 행에 각각 기록된다.
이러한 블록 단위 쓰기 작업은 전체 영상이 저장 될 때까지 반복된다.
그 결과, 직접적인 영상 대 PCM 맵핑 기술을 적용하는 종래의 PCM 서브 시스템이 블록을 저장할 때마다, 블록과 관련된 행의 모든 PCM 셀이 액세스된다.
이러한 블록 단위 쓰기 작업은 PCM의 수명을 크게 단축시킨다.
그 이유는 행에 있는 모든 PCM 셀이 행에 있는 소수의 PCM 셀이 업데이트 될 때마다 쓰기 작업을 수행하기 하기 때문이다.
예에서, 각 PCM 셀은 영상 프레임 당 960번 쓰기 작업이 수행된다.
프레임 속도가 30Hz이고 비디오 프로세서에 4개의 프레임 버퍼가 있는 경우, 각 PCM 셀은 하루에 약 2억 7천만번 쓰기 작업이 수행된다.
PCM 셀의 MTTF(mean time to failure)가 109번 쓰기 작업인 경우, PCM 기반 메인 메모리는 4.8일 이내에 마모될 수 있다.
본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법에서는 비디오 프로세서의 PCM 수명 연장을 위하여 다음과 같은 구성을 포함한다.
위의 예에서 PCM 서브 시스템은 비디오 프로세서를 3년 동안 보증하기 위해 PCM 수명을 최대 227 배 연장해야 한다.
PCM 수명을 연장하기 위하여 본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법에서는 영상 블록을 여러 행에 저장하는 기존의 PCM 서브 시스템과는 달리 단일 행에 영상 블록을 저장하는 것이다.
이와 같은 본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법은 다수의 블록이 한 행의 PCM 셀에 기록되어 비활성화 작업의 수를 최소화한다.
따라서, 각 PCM 셀은 영상 프레임 당 한 번 업데이트될 수 있으므로 PCM 수명을 최대 3.2년까지 향상시킬 수 있다.
또한, 영상 블록의 모든 서브 라인이 행 버퍼 히트 조건 하에서 액세스되기 때문에 블록 단위의 쓰기 및 읽기 작업의 성능을 크게 향상시킬 수 있다.
본 발명은 디스플레이 프로세서가 요구하는 라인 단위 판독 작업시에 효과적인 라인 단위 읽기 작업을 위하여 다음과 같은 구성을 포함한다.
도 4a는 본 발명에 따른 영상-PCM 매핑을 위한 컬럼, 뱅크, 로우 어드레스 생성을 나타낸 구성도이고, 도4b는 본 발명에 따른 영상-PCM 매핑을 나타낸 그래픽 구성도이다.
도 4a는 본 발명에 의해 UHD 4K 영상을 PCM 기반의 메인 메모리에 저장하는 영상 대 PCM 매핑을 나타낸 것이다.
메인 메모리를 액세스하기 위한 칼럼, 뱅크, 로우, 랭크 및 채널 어드레스는 도 4a에서와 같이, 주어진 메모리 어드레스 a[35 : 0]로부터 선택된다.
종래 기술의 PCM 서브 시스템에서 사용되는 뱅크 및 컬럼 어드레스가 각각 a[13:12] 및 a[11 : 3] 인 반면, 본 발명에 따른 PCM 서브 시스템에서 사용되는 뱅크 및 컬럼 어드레스는 각각 a[5 : 4] 및 a[13 : 6,3]이다.
도 4b에 도시 된 바와 같이, 본 발명에 따른 매핑 기술은 각 블록을 동일한 행에 저장한다.
본 발명에 따른 PCM 서브 시스템이 블록 A와 B를 저장하기 시작하면, PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장한다.
다음으로, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장된다.
이러한 쓰기 동작은 서브 라인이나 블록 사이의 행 버퍼 히트 관계를 가지기 때문에 추가적인 비활성화 및 활성화 작업이 요구되지 않는다.
뱅크 0의 행 버퍼가 연속된 블록으로 완전히 기록되면 뱅크 0은 비활성화된다.
뱅크 0이 비활성화되는 동안 행 버퍼의 모든 데이터는 뱅크 0의 첫 번째 행에 있는 PCM 셀에 기록된다.
다음으로 뱅크 1의 첫 번째 행이 활성화되고 다음 블록이 뱅크 1의 행 버퍼에 순차적으로 저장된다.
이러한 블록 단위 쓰기 작업은 전체 영상이 저장될 때까지 반복된다.
결과적으로, 본 발명에 따른 PCM 서브 시스템은 영상 프레임 당 한 번씩 PCM 셀에 데이터를 기록하므로 MTTF가 109 회의 쓰기 작업인 PCM 셀은 최대 3.2 년까지 실행될 수 있다.
이와 같은 방식으로 저장된 영상은 비디오 프로세서에서 사용된다.
디스플레이 프로세서는 영상을 라인 단위로 읽지만 블록 단위로 읽지는 않기 때문에 본 발명에 따른 PCM 서브 시스템의 읽기 동작은 복잡 할 수 있다.
이는 본 발명에 따른 PCM 서브 시스템이 여러 행과 뱅크에서 단일 영상 라인을 읽어야하기 때문이다.
또한, 본 발명에 따른 PCM 서브 시스템은 읽혀지는 데이터를 완전히 활용하지 못하는 경우 낮은 메모리 효율성을 보일 수 있다.
예를 들어, 0 번 라인을 읽는 첫 번째 요청은 0A, 1A, 2A 및 3A 메인 메모리 출력 하위 라인을 만든다.
하위 0A가 표시되지만 서브 라인 1A, 2A 및 3A는 즉시 표시되지 않으므로 삭제 될 수 있다.
하지만, 대부분의 디스플레이 프로세서는 영상 품질을 높이고 영상을 화면으로 확대하기 위한 라인 버퍼를 갖추고 있다.
이 예에서 라인 버퍼에 3 개 이상의 라인이 저장되면, 즉시 표시되지 않은 서브 라인을 저장하고 라인 0이 완전히 표시된 후에 사용된다.
따라서, 본 발명에 따른 PCM 서브 시스템은 디스플레이 프로세서에 대해 어떠한 판독 성능 손실도 야기하지 않는다.
대부분의 비디오 프로세서는 영상을 PCM 기반 메인 메모리에 블록 단위로 기록 할뿐만 아니라, 영상 예측, 블록 매칭, 개체 인식/탐지 등과 같은 다양한 응용 프로그램에 대해 블록 단위로 영상을 읽는다.
그러나 이러한 비디오 응용 프로그램은 PCM 기반 메인 메모리에 저장된 블록과 정렬되지 않은 블록을 읽을 수 있다.
예를 들어, 도 4b의 블록 C는 4 개의 블록을 가로지르므로 저장된 모든 블록과 정렬되지 않는다.
블록 C를 판독하기 위해, 종래 기술의 PCM 서브 시스템은 최대로 블록 라인의 수의 두 배인 활성화 및 비활성화 동작을 수행해야 할 수 있어, 높은 전력 소모 및 낮은 메모리 대기 시간을 야기한다.
반대로, 본 발명에 따른 PCM 서브 시스템은 저장된 블록의 경계를 기반으로 블록 C를 왼쪽 위(TL), 왼쪽 아래(BL), 오른쪽(TR) 및 오른쪽 아래(BR) 서브 블록으로 나눈다.
서브 블록은 TL, TR, BL 및 BR의 순서로 개별적으로 판독된다.
각 서브 블록 내의 서브 라인은 동일한 행과 뱅크에 저장되기 때문에 행 버퍼 히트 조건 하에서 읽을 수 있다.
또한, 서브 블록이 다른 행과 동일 뱅크에 서로 저장되지 않기 때문에, 서브 블록 사이의 판독 동작은 행 버퍼 히트 조건 또는 뱅크 인터리빙 조건 하에서 액세스 될 가능성이 높다.
블록의 크기가 16 x 16이고 PCM이 읽기 명령 당 64 바이트 데이터를 출력하는 경우 종래 기술의 PCM 서브 시스템 및 본 발명에 따른 PCM 서브 시스템은 최대 32회의 읽기 동작 및 10회의 읽기 동작을 각각 수행해야 한다.
따라서, 본 발명에 따른 PCM 서브 시스템은 종래 기술의 PCM 서브 시스템보다 더 높은 PCM 성능 및 낮은 PCM 전력 소비를 구현한다.
이상에서 설명한 본 발명에 따른 영상을 PCM에 저장하기 위한 장치 및 방법은 상 변화 메모리(Phase Change Memory;PCM)의 단일 행에 영상 블록을 저장하는 것에 의해 블록 기반 영상 코딩 알고리즘을 수행하는 비디오 프로세서에 효과적으로 적용할 수 있도록 한 것이다.
본 발명은 단일 행에 영상 블록을 저장하여 행 버퍼의 모든 데이터가 한 행의 PCM(Phase Change Memory) 셀에 기록되어 비활성화 작업의 수를 최소화하고, 비디오 프로세서의 블록 단위 액세스로 인한 불필요한 쓰기 작업을 제거하고, PCM 셀을 영상 프레임 당 한번에 업데이트 될수 있도록 하여 PCM 수명을 연장시킬 수 있도록 한 것이다.
이상에서의 설명에서와 같이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명이 구현되어 있음을 이해할 수 있을 것이다.
그러므로 명시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 전술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10. 상부 전극 20. 하부 전극
30. 히터 40. 상변화 물질층
50. 프로그래밍 영역

Claims (14)

  1. 상부 전극;
    하부 전극;
    상기 상부 전극과 하부 전극 사이에 위치하는 히터; 및 상기 히터에 의해 공급되는 열에 의해 결정 상태가 변화되는 프로그래밍 영역을 갖는 상변화 물질층;을 포함하는 PCM 셀들을 갖는 메인 메모리가 데이터 버스를 통해 PCM 서브 시스템에 상호 연결되고,
    메인 메모리는 PCM 셀들을 갖는 복수 개의 행들을 포함하는 복수 개의 뱅크를 갖고, 영상 블록을 저장하는 동작시에 행 버퍼의 모든 데이터가 한 행의 PCM 셀에 기록되고, 상기 PCM 서브 시스템이 연속된 블록 A와 B를 저장하는 쓰기 동작의 경우에, PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장하고, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장되고,
    어느 하나의 블록이 복수 개의 블록을 가로 질러 판독되는 경우에는, PCM 서브 시스템이 저장된 블록의 경계를 기반으로 해당 블록을 왼쪽 위(TL), 왼쪽 아래(BL), 오른쪽(TR) 및 오른쪽 아래(BR) 서브 블록으로 나누고 서브 블록은 TL, TR, BL 및 BR의 순서로 개별적으로 판독되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  2. 제 1 항에 있어서, 각 PCM 셀은 영상 프레임 당 한 번 업데이트되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  3. 제 1 항에 있어서, 블록 단위의 쓰기 및 읽기 작업시에,
    영상 블록의 모든 서브 라인이 행 버퍼 히트 조건 하에서 액세스되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  4. 삭제
  5. 제 1 항에 있어서, 쓰기 동작시에 블록의 서브 라인이 행 버퍼 히트 관계, 블록 사이의 서브 라인이 행 버퍼 히트 관계 또는 뱅크 인터리빙 관계를 갖고 있어 비활성화 및 활성화 작업을 최소로 요구하는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  6. 제 1 항에 있어서, 뱅크 0의 행 버퍼가 연속된 블록으로 완전히 기록되면 뱅크 0은 비활성화되고,
    뱅크 0이 비활성화되는 동안 행 버퍼의 모든 데이터는 뱅크 0의 첫 번째 행에 있는 PCM 셀에 기록되고,
    PCM 서브 시스템에서 첫 번째 행의 모든 PCM 셀을 동시에 업데이트하는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  7. 제 6 항에 있어서, 뱅크 0의 행 버퍼가 연속된 블록으로 완전히 기록되면 다음으로 뱅크 1의 첫 번째 행이 활성화되고 다음 블록이 뱅크 1의 행 버퍼에 순차적으로 저장되고, 이러한 블록 단위 쓰기 작업은 전체 영상이 저장될 때까지 반복되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  8. 삭제
  9. 제 1 항에 있어서, 각 서브 블록 내의 서브 라인은 동일한 행과 뱅크에 저장되기 때문에 행 버퍼 히트 조건 하에서 읽을 수 있고,
    서브 블록 사이의 판독 동작은 행 버퍼 히트 조건 또는 뱅크 인터리빙 조건 하에서 액세스되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 장치.
  10. 상부 전극과 하부 전극 사이에 위치하는 히터; 및 상기 히터에 의해 공급되는 열에 의해 결정 상태가 변화되는 프로그래밍 영역을 갖는 상변화 물질층;을 포함하는 PCM 셀들을 갖는 메인 메모리에 영상 블록을 저장하기 위한 제어에 있어서,
    메인 메모리가 데이터 버스를 통해 PCM 서브 시스템에 상호 연결되고, 메인 메모리는 PCM 셀들을 갖는 복수 개의 행들을 포함하는 복수 개의 뱅크를 갖고,
    영상 블록을 저장하는 동작시에 행 버퍼의 모든 데이터가 한 행의 PCM 셀에 기록되고, 상기 PCM 서브 시스템이 연속된 블록 A와 B를 저장하는 쓰기 동작의 경우에, PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장하고, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장되고,
    어느 하나의 블록이 복수 개의 블록을 가로 질러 판독되는 경우에는, PCM 서브 시스템이 저장된 블록의 경계를 기반으로 해당 블록을 왼쪽 위(TL), 왼쪽 아래(BL), 오른쪽(TR) 및 오른쪽 아래(BR) 서브 블록으로 나누고 서브 블록은 TL, TR, BL 및 BR의 순서로 개별적으로 판독되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 방법.
  11. 제 10 항에 있어서, 각 PCM 셀은 영상 프레임 당 한 번 업데이트되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 방법.
  12. 제 10 항에 있어서, 블록 단위의 쓰기 작업시에,
    영상 블록의 서브 라인이 행 버퍼 히트 조건 하에서 액세스되는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 방법.
  13. 제 10 항에 있어서, 상기 PCM 서브 시스템이 연속된 블록 A와 B를 저장하는 쓰기 동작의 경우에,
    PCM 서브 시스템은 뱅크 0의 첫 번째 행을 활성화한 다음 블록 A의 모든 서브 라인을 뱅크 0의 행 버퍼에 저장하고, 블록 B의 모든 서브 라인은 뱅크 0의 행 버퍼에 순차적으로 저장하는 단계와,
    뱅크 0의 행 버퍼가 연속된 블록으로 완전히 기록되면 뱅크 0은 비활성화되고,뱅크 0이 비활성화되는 동안 행 버퍼의 모든 데이터를 뱅크 0의 첫 번째 행에 있는 PCM 셀에 기록하는 단계와,
    뱅크 1의 첫 번째 행이 활성화되고 다음 블록이 뱅크 1의 행 버퍼에 순차적으로 저장되고, 이러한 블록 단위 쓰기 작업은 전체 영상이 저장될 때까지 반복하는 단계를 포함하는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 방법.
  14. 제 13 항에 있어서, 쓰기 동작시에 블록의 서브 라인이 행 버퍼 히트 관계, 블록 사이의 서브 라인이 행 버퍼 히트 관계 또는 뱅크 인터리빙 관계를 갖고 있어 비활성화 및 활성화 작업을 최소로 요구하는 것을 특징으로 하는 영상을 PCM에 저장하기 위한 방법.

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380296A (zh) * 2021-05-07 2021-09-10 中国科学院上海微系统与信息技术研究所 一种相变存储单元布尔逻辑的图像处理装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861182B1 (ko) * 2007-08-10 2008-09-30 주식회사 하이닉스반도체 상 변화 메모리 장치
US20150364191A1 (en) * 2013-01-31 2015-12-17 Hewlett-Packard Development Company, L.P. Non-volatile multi-level-cell memory with decoupled bits for higher performance and energy efficiency
US20170255552A1 (en) * 2016-03-03 2017-09-07 Nvidia Corporation Systems and methods for dynamic random access memory (dram) sub-channels

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101367659B1 (ko) 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
KR20110027939A (ko) 2009-09-11 2011-03-17 삼성전자주식회사 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
KR20170015708A (ko) * 2015-07-30 2017-02-09 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861182B1 (ko) * 2007-08-10 2008-09-30 주식회사 하이닉스반도체 상 변화 메모리 장치
US20150364191A1 (en) * 2013-01-31 2015-12-17 Hewlett-Packard Development Company, L.P. Non-volatile multi-level-cell memory with decoupled bits for higher performance and energy efficiency
US20170255552A1 (en) * 2016-03-03 2017-09-07 Nvidia Corporation Systems and methods for dynamic random access memory (dram) sub-channels

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