TWI612466B - 記憶體系統及處理器系統 - Google Patents

記憶體系統及處理器系統 Download PDF

Info

Publication number
TWI612466B
TWI612466B TW106108162A TW106108162A TWI612466B TW I612466 B TWI612466 B TW I612466B TW 106108162 A TW106108162 A TW 106108162A TW 106108162 A TW106108162 A TW 106108162A TW I612466 B TWI612466 B TW I612466B
Authority
TW
Taiwan
Prior art keywords
memory
address
dram
data
access
Prior art date
Application number
TW106108162A
Other languages
English (en)
Other versions
TW201814495A (zh
Inventor
野口紘希
藤田忍
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI612466B publication Critical patent/TWI612466B/zh
Publication of TW201814495A publication Critical patent/TW201814495A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/251—Local memory within processor subsystem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本發明係關於一種記憶體系統及處理器系統。 本發明可提高主處理器及主記憶體間之資料傳送能力。 記憶體系統具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶第1記憶體之資料；第3記憶體；及控制器，其控制朝第1、第2、第3記憶體之存取。控制器發出進行朝第1記憶體之第1位址之第1存取之命令，該命令指示朝第1位址之寫入動作，且在對應於第1位址之資料未記憶於第2及第3記憶體之情形下，替代第1存取而對第3記憶體存取。

Description

記憶體系統及處理器系統
本發明之實施方式係關於一種記憶體系統及處理器系統。
在包含主處理器及主記憶體之記憶體系統中，主記憶體具備例如DRAM(動態隨機存取記憶體)。然而，DRAM具有為了資料保持而必須定期再新之特質。因而，在以DRAM為主記憶體之情形下，主處理器及主記憶體間之資料傳送能力被DRAM之再新限制。
本發明所欲解決之課題在於提供一種能夠提高主處理器及主記憶體間之資料傳送能力的記憶體系統及處理器系統。 本實施方式之記憶體系統具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶對應於前述第1記憶體之前述第1位址之資料；第3記憶體；及控制器，其控制朝前述第1、第2、及第3記憶體之存取；且前述控制器在發出進行朝前述第1位址之第1存取之命令，且對應於前述第1位址之前述資料記憶於前述第2記憶體內之第1情形下，替代前述第1存取進行朝前述第2記憶體之第2存取；在發出前述命令，且對應於前述第1位址之前述資料記憶於前述第3記憶體之第2位址內之第2情形下，替代前述第1存取進行朝前述第3記憶體之前述第2位址之第3存取；在發出前述命令，前述命令指示朝前述第1位址之寫入動作，且前述第1及第2情形以外之第3情形下，替代前述第1存取進行朝前述第3記憶體之第3位址之第4存取。 根據本實施例，能夠提高主處理器及主記憶體間之資料傳送能力。
以下，一面參照圖式一面說明實施例。 (記憶體系統) 圖1至圖4顯示記憶體系統之例。 本實施例所應用之記憶體系統具備：處理器(主機)10、及主記憶體11。 記憶體系統為例如個人電腦、包含可攜式終端機之電子機器、包含數位靜態相機及視訊攝影機之攝像裝置、平板型電腦、智慧型手機、遊戲機、汽車導航系統、印表機、掃描器、或伺服系統等。 在圖1之例中，處理器10具備：CPU 12、快取記憶體13、及控制器14，且控制器14具備LUT(look-up table，查找表)15。又，主記憶體11具備：DRAM M D、緩衝記憶體M B、及補償記憶體(redeem memory)M R。 在圖2之例中，處理器10具備：CPU 12、快取記憶體13、及控制器14，且控制器14具備：LUT 15、及補償記憶體M R。又，主記憶體11具備：DRAM M D、及緩衝記憶體M B。 在圖3之例中，處理器10具備：CPU 12、及快取記憶體13。又，主記憶體11具備：DRAM M D、緩衝記憶體M B、及補償記憶體M R。控制器14連接於處理器10及主記憶體11之間，且具備LUT 15。 在圖4之例中，處理器10具備：CPU 12、及快取記憶體13。又，主記憶體11具備：DRAM M D、及緩衝記憶體M B。控制器14連接於處理器10及主記憶體11之間，且具備：LUT 15、及補償記憶體M R。 CPU 12具備例如複數個CPU核心。複數個CPU核心為能夠使不同之資料處理彼此並行地進行之要件。近年來，由於利用CPU核心數之增加(例如8核心、16核心等)而提高處理器10之處理能力，且主記憶體11之記憶體容量增大(例如100吉位元組等)，故處理器10及主記憶體11間之資料傳送能力之提高成為緊急之課題。 快取記憶體13為一種解決該課題之技術。快取記憶體13藉由具備例如可高速存取之SRAM(靜態隨機存取記憶體)，將記憶於DRAM M D內之資料快取，而解決該課題。然而，SRAM由於待機電力大，且單元面積大，故無法大容量化。 因而，本實施例之記憶體系統具備3種記憶體，例如DRAM M D、緩衝記憶體M B、及補償記憶體M R。 DRAM M D為主記憶體11之資料之正式之儲存部位。緩衝記憶體M B及補償記憶體M R為用於處理器10對記憶於DRAM M D內之資料高速存取的要件。 緩衝記憶體M B例如為SRAM。緩衝記憶體M B例如作為DRAM M D之感測放大器而發揮機能。 DRAM M D及緩衝記憶體M B具有以下之特徵。 朝DRAM M D之存取係藉由使記憶單元陣列內之1列啟動(activate)而進行。所謂使1列啟動，係意味著將連接於1列即1條字元線之記憶體單元內之選擇電晶體導通。使1列啟動之動作被稱為例如列開啟動作(row-open operation)或頁開啟動作(page-open operation)。又，被啟動之1列被稱為例如被開啟之列(opened row)或被開啟之頁(opened page)。 另一方面，所謂在DRAM M D中將1列去啟動(deactivate)，係意味著將連接於1列即1條字元線之記憶體單元內之選擇電晶體關斷。將1列去啟動之動作被稱為例如列關閉動作(row-close operation)或頁關閉動作(page-close operation)。又，被去啟動之1列被稱為例如被關閉之列(closed row)或被關閉之頁(closed page)。在1列被去啟動之狀態下準備下一存取，並進行位元線之預充電動作等。 緩衝記憶體M B例如可記憶在DRAM M D之被啟動之1列內之複數個記憶體單元(連接於1條字元線之複數個記憶體單元)內所記憶之資料(以下稱為頁資料)。緩衝記憶體M B係作為快取記憶體而發揮機能，該快取記憶體具有處理器10內之快取記憶體(例如L1～L3快取)13之記憶體階層與主記憶體11內之DRAM M D之記憶體階層之間之記憶體階層。 例如，處理器10藉由在成為存取對象之資料記憶於緩衝記憶體M B內之情形(緩衝記憶體命中之情形)下，不對DRAM M D存取，而是對緩衝記憶體M B存取，藉而使朝主記憶體11之存取高速化。 補償記憶體M R為如下之要件，即：即便在成為存取對象之資料未記憶於緩衝記憶體M B內之情形(緩衝記憶體未命中之情形下)下，亦不對DRAM M D存取，亦即於在DRAM M D中不進行頁開啟/關閉動作(列開啟/關閉動作)下，可進行成為存取對象之資料之讀出/寫入動作。 例如，在緩衝記憶體未命中之情形下，一般而言，在DRAM M D中，首先進行頁關閉動作，之後，為了存取成為存取對象之新的頁(列)，而必須進行頁開啟動作。然而，如此之頁開啟/關閉動作使朝主記憶體11之存取延遲。 因而，即便在緩衝記憶體未命中之情形下，亦會在成為存取對象之資料記憶於補償記憶體M R內之情形(補償記憶體命中之情形)下，使朝DRAM M D之存取延遲，亦即在DRAM M D中使頁開啟/關閉動作(列開啟/關閉動作)延遲，在當前時點，可在補償記憶體M R中執行成為存取對象之資料之讀出/寫入動作。 又，在寫入動作中，即便在緩衝記憶體未命中之情形下，且在成為存取對象之資料未記憶於補償記憶體M R內之情形(補償記憶體未命中之情形)下，亦能夠在當前時點，藉由將寫入資料記憶於補償記憶體M R，而使朝DRAM M D之存取亦即DRAM M D之頁開啟/關閉動作(列開啟/關閉動作)延遲。 補償記憶體M R具有與緩衝記憶體M B之記憶體階層相同之記憶體階層。亦即，補償記憶體M R與緩衝記憶體M B相同地作為快取記憶體而發揮機能，該快取記憶體具有處理器10內之快取記憶體13之記憶體階層與主記憶體11內之DRAM M D之記憶體階層之間之記憶體階層。 由於補償記憶體M R之記憶體階層與緩衝記憶體M B之記憶體階層相同，故處理器10所管理之同一位址之資料不會同時記憶於該等2個記憶體內。 具體而言，即便存在有主記憶體11之資料之正式之儲存部位即DRAM M D及作為快取記憶體之緩衝記憶體M B的兩者或主記憶體11之資料之正式之儲存部位即DRAM M D及作為快取記憶體之補償記憶體M R的兩者同時記憶同一位址之資料之情形，補償記憶體M R及緩衝記憶體M B之兩者亦不會同時記憶同一位址之資料。 補償記憶體M R由於作為主記憶體11內之快取記憶體而發揮機能，故較佳者係為可高速存取之記憶體。又，補償記憶體M R就在後述之記憶體存取控制之關係上而言較佳者係具有較緩衝記憶體M B之記憶體容量大之記憶體容量。再者，為了追求記憶體系統之低耗電化，且消除因再新等導致之存取限制，而補償記憶體M R較佳者係為非揮發性記憶體、或具有非常長之資料保持時間之揮發性記憶體。 作為如此之記憶體，存在有例如MRAM(magnetic random access memory，磁性隨機存取記憶體)、ReRAM(電阻變化記憶體)等之非揮發性RAM、或以記憶體單元內之選擇電晶體之通道為氧化物半導體(例如IGZO等)之DRAM(ULR DRAM：Ultra Long Retention DRAM，超長保持DRAM)。 記憶於緩衝記憶體M B內之頁資料例如在寫入動作中於緩衝記憶體命中之情形下被再新。因而，緩衝記憶體M B內之頁資料為例如利用寫入動作被更新，而另一方面不會被回寫至正式之儲存部位即DRAM M D的所謂之已變更資料(dirty data)。 相同地，記憶於補償記憶體M R內之頁資料例如在寫入動作中於補償記憶體命中之情形下亦被更新。因而，補償記憶體M R內之頁資料亦為例如利用寫入動作被更新，而另一方面不會回寫至正式之儲存部位即DRAM M D之所謂之已變更資料。 該等已變更資料最終回寫至正式之儲存部位即DRAM M D，而成為乾淨資料(clean data)。 在本實施例之記憶體系統中，例如，如圖5所示，3種記憶體亦即DRAM M D、緩衝記憶體M B、及補償記憶體M R間之資料之移動被控制為環狀。 首先，DRAM M D內之頁資料利用例如頁開啟動作移動至緩衝記憶體M B內(圖5之箭頭T1)。其次，緩衝記憶體M B內之頁資料利用例如頁關閉動作移動至補償記憶體M R內(圖5之箭頭T2)。最後，補償記憶體M R內之頁資料在特定時期被回寫至DRAM M D內(圖5之箭頭T3)。 將補償記憶體M R內之頁資料回寫至DRAM M D內之特定時期係例如設定為於空間在補償記憶體M R消失之後。又，由於即便為空間在補償記憶體M R消失之後，而在無需緊接著將新的頁資料寫入至補償記憶體M R時，亦不會對處理器10之性能(資料處理能力)造成影響，故於空間在補償記憶體M R消失之後，在滿足特定條件時，將補償記憶體M R內之頁資料回寫至DRAM M D內。 該特定條件例如為朝主記憶體11之存取無一定期間，或在DRAM M D中進行再新，且再新對象之頁存在於補償記憶體M R內等。 將補償記憶體M R內之頁資料回寫至DRAM M D內之特定時期除上述以外，還可設定為例如在處理器10內之資料處理量少之時期。如上述之時期係緣於處理器10及主記憶體11間之資料傳送量亦為少，在DRAM M D內之頁開啟/關閉動作不會對處理器10之性能造成影響之故。 如上述之時期為例如在處理器(複數個CPU核心)10進入低耗電模式後，或處理器10內之複數個CPU核心中的動作狀態之CPU核心數成為特定數目以下後，或在將處理器(複數個CPU核心)10之最大資料處理量設定為100%時，當前之資料處理量為特定%以下，或者在遮斷記憶體系統(DRAM M D)之電源等之產生將DRAM M D之資料回寫至存儲裝置(HDD、SSD等)之必要性後。 在產生將DRAM M D之資料回寫至存儲裝置之必要性之情形下，緩衝記憶體M B內之頁資料因頁關閉動作而不移動至補償記憶體M R內。在此一情形下，緩衝記憶體M B內之頁資料在頁關閉動作前被回寫至DRAM M D內(圖5之箭頭T4)。又，在頁關閉動作後，補償記憶體M R內之頁資料被回寫至DRAM M D內(圖5之箭頭T3)。 根據如此之一系列之資料控制，例如在處理器10進行資料處理之期間，可抑制在DRAM M D之頁開啟/關閉動作之發生。因而，在該期間內，處理器10及主記憶體11間之資料傳送能力提高，且記憶體系統之性能提高。 以上之資料控制係由控制器14控制。控制器14為了進行如上述之資料控制而具備顯示有效資料存在於何處之LUT 15。LUT 15可預先記憶於處理器10內之RAM，而自其獲取，或亦可預先記憶於DRAM M D內，而自其獲取。由控制器14進行之資料控制之具體例將於下文敘述。 (DRAM) 圖6顯示DRAM之例。 DRAM M D具備配置為陣列狀之複數個記憶體單元U 00～U ij。緩衝記憶體M B為DRAM M D之感測放大器SA j。 1個記憶體單元U ij具備串聯連接之電容器C ij及電晶體(FET：Field Effect Transistor，場效電晶體)T ij。其中，i為例如0、1、2、…1023，j為例如0、1、2、…4095。 電容器C ij具備第1及第2電極，電晶體T ij具備：電流路徑，其具有第1及第2端子；及控制端子，其控制該電流路徑之導通/關斷。電晶體T ij之第1端子連接於電容器C ij之第1電極。 位元線BL j連接於電晶體T ij之第2端子，並在第1方向上延伸。位元線BL j連接於緩衝記憶體M B亦即感測放大器SA j。字元線WL i連接於電晶體T ij之控制端子，在與第1方向交叉之第2方向上延伸。電容器C ij之第2電極被設定為例如接地電位V SS。 與字元線WL i連接之複數個記憶體單元U i0～U ij屬1個群組例如頁PG i內。記憶於頁PG i內之記憶體單元U i0～U ij之資料為頁資料。又，在DRAM M D中，頁開啟/關閉動作係以頁單位進行。 複數個感測放大器SA 0～SA j係對應於複數個行CoL 0～CoL j而設置。 在如此之DRAM M D中，寫入動作係例如藉由使位元線BL j自預充電電位(例如V dd/2)變化為相應於寫入資料之值之電位而進行。 例如，於在記憶體單元U ij寫入1位元資料(0或1)之情形下，只要如下述般即可，即：在寫入資料為0時，自感測放大器SA j朝位元線BL j傳送接地電位V SS，在寫入資料為1時，自感測放大器SA j朝位元線BL j傳送電源電位V dd。 又，讀出動作只要係例如將位元線BL j設定為預充電電位(例如V dd/2)且浮動即可。在此一情形下，若將字元線WL i設定為有效，則相應於記憶於記憶體單元U ij內之資料亦即蓄積於電容器C ij之電荷量，而位元線BL j之電位變化。 記憶於記憶體單元U ij內之資料(讀出資料)藉由利用感測放大器SA j感測該位元線BL j之電位變化而能夠檢測出。 圖7顯示緩衝記憶體之例。 緩衝記憶體M B為DRAM M D之感測放大器SA j。 記憶體單元U ij、電容器C ij、電晶體T ij、字元線WL i、及位元線BL j分別對應於圖6所示之記憶體單元U ij、電容器C ij、電晶體T ij、字元線WL i、及位元線BL j。 Q pre係在讀出/寫入動作(頁關閉動作)中，用於將預充電電位V pre施加至位元線BL j之電晶體(例如N通道FET)。例如，在讀出/寫入動作中，若控制信號φ pre變為有效(例如高位準)，則電晶體Q pre變為導通，V pre=V dd/2被傳送至位元線BLj。若控制信號φ pre變為非有效(例如低位準)，則電晶體Q pre變為關斷。 Q clamp係作為在讀出/寫入動作中用於將位元線BLj電性連接於感測放大器SA j之開關元件(嵌位電路)而發揮機能。Q clamp為例如N通道FET。在讀出/寫入動作中，若控制信號φ clamp變為有效，則電晶體Q clamp變為導通，位元線BLj與感測放大器SA j電性連接。若控制信號φ clamp變為非有效，則電晶體Q clamp變為關斷。 感測放大器SA j具備SRAM亦即被觸發器連結之2個反相器電路。若控制信號(感測放大器致能信號) φ SE變為有效，則感測放大器SA j變為動作狀態。又，若控制信號φ SE變為非有效，則感測放大器SA j變為非動作狀態。 感測放大器SA j具備2個輸入/輸出節點S1、S2。讀出/寫入資料係例如自輸入/輸出節點S1輸入/輸出。 Q eq為將2個輸入/輸出節點S1、S2之電位等化之電晶體(等化電路)。Q eq為例如N通道FET。若控制信號φ eq變為有效，則電晶體Q eq變為導通，2個輸入/輸出節點S1、S2之電位被等化。若控制信號φ eq變為非有效，則電晶體Q eq變為關斷。 Q rst為將2個輸入/輸出節點S1、S2之電位重設之電晶體(例如N通道FET)。若控制信號φ rst變為有效，則電晶體Q rst變為導通，2個輸入/輸出節點S1、S2之電位被重設。若控制信號φ rst變為非有效，則電晶體Q rst變為關斷。 (補償記憶體) 圖8顯示補償記憶體之例。 在本例中，補償記憶體M R為MRAM。又，補償記憶體M R之感測放大器SA j係與上述之DRAM M D相同地可用作緩衝記憶體M B。惟，補償記憶體M R之感測放大器SA j亦可不用作緩衝記憶體M B。 補償記憶體　M R具備：配置為陣列狀之複數個記憶體單元X 00～X ij。1個記憶體單元X ij具備：串聯連接之磁阻效應元件MTJ ij及電晶體(FET)Q ij。其中，i為例如0、1、2、…1023，j為例如0、1、2、…4095。 磁阻效應元件MTJ ij具備第1及第2電極，電晶體Q ij具備：電流路徑，其具有第1及第2端子；及控制端子，其控制該電流路徑之導通/關斷。電晶體Q ij之第1端子連接於磁阻效應元件MTJ ij之第1電極。 位元線BL j連接於磁阻效應元件MTJ ij之第2電極，並在第1方向上延伸。位元線BL j連接於緩衝記憶體M B亦即感測放大器SA j。源極線SL j連接於電晶體Q ij之第2端子並在第1方向上延伸。字元線WL i連接於電晶體Q ij之控制端子，並在與第1方向交叉之第2方向上延伸。 連接於字元線WL i之複數個記憶體單元X i0～X ij屬1個群組例如頁PG i內。記憶於頁PG i內之記憶體單元X i0～X ij之資料為頁資料。 複數個感測放大器SA 0～SA j係對應於複數個行CoL 0～CoL j而設置。 圖9顯示補償記憶體之感測放大器之例。 記憶體單元X ij、磁阻效應元件MTJ ij、電晶體Q ij、字元線WL i、位元線BL j、及源極線SL j分別對應於圖8所示之記憶體單元X ij、磁阻效應元件MTJ ij、電晶體Q ij、字元線WL i、位元線BL j、及源極線SL j。 Q pre及Q clamp對應於圖7之Q pre及Q clamp。 惟，Q pre係在讀出動作中用於將預充電電位V pre施加至位元線BL j之電晶體(例如N通道FET)，並在寫入動作中維持關斷。 又，Q clamp係作為在讀出動作中用於將位元線BLj電性連接於感測放大器SA j之開關元件(嵌位電路)而發揮機能。亦即，在寫入動作中，Q clamp維持關斷。 感測放大器SA j係與圖7之感測放大器SA j相同。 惟，補償記憶體M R之感測放大器SA j係在讀出動作中使用，在寫入動作中不使用。 Q eq及Q rst對應於圖7之Q eq及Q rst。由於該等電晶體Q eq、Q rst之機能與圖7之電晶體Q eq、Q rst之機能相同，故省略此處之說明。 補償記憶體M R具備寫入驅動器/接受器16。 寫入驅動器/接受器16具備：第1驅動器/接受器D/S_a、及第2驅動器/接受器D/S_b。 第1驅動器/接受器D/S_a被控制信號φ a控制，且具備串聯連接之P通道FET　Qa_p及N通道FET　Qa_n。第2驅動器/接受器D/S_b被控制信號φ b控制，且具備串聯連接之P通道FET　Qb_p及N通道FET　Qb_n。 在寫入動作中，若控制信號φ w變為有效，則第1驅動器/接受器D/S_a與位元線BL j電性連接。 例如，在「0」-寫入中，寫入脈衝係藉由將控制信號φ a設定為「0」，並將控制信號φ b設定為「1」而產生。其中，「0」對應於接地電位V SS，「1」對應於電源電位V dd。以下為相同。 在此一情形下，寫入電流在自磁阻效應元件MTJ ij朝向電晶體T ij之方向上流動，且磁阻效應元件MTJ ij變化為低電阻狀態。其結果為，在記憶體單元U ij中寫入「0」。 又，在「1」-寫入中，寫入脈衝藉由將控制信號φ a設定為「1」，將控制信號φ b設定為「0」而產生。 在此一情形下，寫入電流在自電晶體T ij朝向磁阻效應元件MTJ ij之方向上流動，且磁阻效應元件MTJ ij變化為高電阻狀態。其結果為，在記憶體單元U ij中寫入「1」。 另一方面，在讀出動作中，控制信號φ w被設定為非有效，第1驅動器/接受器D/S_a自位元線BL j被電性切斷。又，控制信號φ b被設定為「1」。在此一情形下，接地電位V SS被施加至源極線SL j。 (記憶體存取控制) 說明圖1至圖4之控制器14之記憶體存取控制之例。 圖10係顯示記憶體存取控制之例之流程圖。 首先，控制器14檢查是否發出對DRAM存取之命令(步驟ST00)。 若控制器14確認已發出對DRAM存取之命令，則基於LUT 15檢查成為存取對象之資料是否記憶於緩衝記憶體內(步驟ST01)。 若控制器14確認成為存取對象之資料記憶於緩衝記憶體內(緩衝記憶體命中)，則對緩衝記憶體存取，並執行讀出/寫入動作(步驟ST02)。 例如，如圖11A所示，在成為存取對象之資料被列位址RA_x指定，且列位址RA_x之資料(頁資料)PG_x被讀出至緩衝記憶體M B內之情形下，則可對緩衝記憶體M B存取，並對頁資料PG_x之全部或一部分執行讀出/寫入動作。 另一方面，若控制器14確認成為存取對象之資料未記憶於緩衝記憶體內(緩衝記憶體未命中)，則基於LUT 15檢查成為存取對象之資料是否記憶於補償記憶體內(步驟ST03)。 若控制器14確認成為存取對象之資料記憶於補償記憶體內(補償記憶體命中)，則對補償記憶體存取，並執行讀出/寫入動作(步驟ST04)。 例如，如圖11A所示，在成為存取對象之資料被列位址RA_y指定，且列位址RA_y之資料(頁資料)PG_y被讀出至補償記憶體M R之列位址ReA_y之情形下，可對補償記憶體M R之列位址ReA_y存取，並對頁資料PG_y之全部或一部分執行讀出/寫入動作。 此外，亦可調換步驟ST01與步驟ST03之順序。 又，若控制器14在確認成為存取對象之資料未記憶於緩衝記憶體內(緩衝記憶體未命中)，且亦未記憶於補償記憶體內(補償記憶體未命中)，則檢查來自處理器之指示為寫入動作或還是為讀出動作(步驟ST05)。 在來自處理器之指示為寫入動作之情形下，控制器14對補償記憶體存取，並執行寫入動作(步驟ST06)。 例如，如圖11B所示，在成為存取對象之資料被列位址RA_z指定，且列位址RA_z之資料(頁資料)PG_z未被讀出至緩衝記憶體M B及補償記憶體M R之情形下，將列位址RA_z之資料寫入至補償記憶體M R之位址ReA_z。 此處，緩衝記憶體及補償記憶體之資料管理係以頁單位或附掩碼之頁單位進行。 例如，利用頁開啟動作自DRAM被讀出至緩衝記憶體之資料係以頁單位進行管理。又，利用頁關閉動作自緩衝記憶體移動至補償記憶體之資料亦以頁單位進行管理。此係緣於利用如此之路徑，記憶於緩衝記憶體內或補償記憶體內之頁資料之全部可用作有效資料之故。 相對於此，在緩衝記憶體未命中及補償記憶體未命中之寫入動作中，自處理器寫入至補償記憶體之資料係以頁單位或附掩碼之頁單位進行管理。 亦即，於在成為存取對象之頁(列)內之全部之位元寫入資料之情形下，寫入至補償記憶體之頁資料之全部為有效資料。因而，在此一情形下，寫入至補償記憶體之資料係以頁單位進行管理。 又，於在成為存取對象之頁(列)內之一部分之位元寫入資料之情形下，寫入至補償記憶體之頁資料之全部不會變為有效資料。亦可有例如成為存取對象之頁內之一部分之位元(有效資料)被寫入至補償記憶體內，其餘之位元(有效資料)存在於DRAM內之情形。 因而，在此一情形下，寫入至補償記憶體之資料係以附掩碼之頁單位進行管理。所謂以附掩碼之頁單位管理，係意味著將頁資料之一部分之位元作為有效資料進行管理，將其餘之位元作為無效資料(附掩碼)進行管理。 在緩衝記憶體未命中、補償記憶體未命中，且來自處理器之指示為寫入動作之情形下，在結束對補償記憶體之寫入動作後，檢查在補償記憶體是否存在空間(步驟ST07)。 在因對補償記憶體之寫入動作，而導致空間在補償記憶體消失之情形下，執行補償記憶體之空間控制(步驟ST08)。 針對補償記憶體之空間控制，一面參照圖13一面進行說明。 首先，檢查DRAM是否為頁開啟狀態(步驟ST21)。在DRAM為頁開啟狀態之情形下，執行頁關閉動作(步驟ST22)。在頁開啟狀態時，記憶於緩衝記憶體內之資料(已變更資料)在進行頁關閉動作前被回寫至DRAM內。 例如，如圖14所示，在列位址RA_x之頁資料PG_x被讀出至緩衝記憶體M B之情形下，控制器14在將頁資料PG_x自緩衝記憶體M B回寫至DRAM M D後，執行頁關閉動作。 其次，決定自補償記憶體逐出(evict)之資料(步驟ST23)。 自補償記憶體逐出之資料係以補償記憶體之列位址單位亦即頁單位或附掩碼之頁單位進行。 例如，控制器14係以補償記憶體之列位址單位管理記憶於補償記憶體內之資料之使用頻率。使用頻率利用例如MRU(most recently used，最近最常使用)、或LRU(least recently used，最近最少使用)等之指標。 MRU係意味著最近最常使用之資料亦即自最終存取時點至當前時點為止之期間(a period from a final access time to a present time)為最小之資料。又，LRU係意味著最近最少使用之資料亦即自最終存取時點起直至當前時點為止之期間為最大之資料。 控制器14將例如包含LRU之列位址之資料選擇為來自補償記憶體之逐出之對象亦即自補償記憶體朝DRAM之回寫之對象。 此外，步驟ST23可與步驟ST21～ST22並行地進行，或亦可與該等步驟相比在之前進行。 其次，控制器14檢查成為來自補償記憶體之逐出之對象的列位址之資料是否1頁全部有效(步驟ST24)。 在成為來自補償記憶體之逐出之對象的列位址之資料1頁全部無效之情形下，亦即在成為來自補償記憶體之逐出之對象的列位址之資料為附掩碼之頁資料之情形下，基於LUT 15存取對應於該列位址之DRAM之列位址，並利用頁開啟動作將頁資料自DRAM讀出至緩衝記憶體(步驟ST25)。 例如，如圖14所示，在成為逐出之對象之補償記憶體M R之列位址ReA_y之資料為附掩碼之頁資料，且對應於列位址ReA_y之DRAM M D之列位址為RA_y之情形下，將列位址RA_y之資料自DRAM M D讀出至緩衝記憶體M B。 之後，控制器14使成為逐出之對象之資料自補償記憶體移動至緩衝記憶體(步驟ST26)。 例如，在不經由步驟ST25之情形下，頁資料(有效資料)之全部自補償記憶體被傳送至緩衝記憶體。又，在經由步驟ST25之情形下，頁資料之一部分(有效資料)自補償記憶體被傳送至緩衝記憶體，並覆寫在緩衝記憶體內之頁資料上。 且，緩衝記憶體之資料被回寫至DRAM。 此處，較佳者係如圖14所示，例如，自補償記憶體M R朝緩衝記憶體M B之資料之移動經由控制器14而進行。 之後，執行頁關閉動作(步驟ST27)。 例如，如圖14所示，控制器14在將列位址RA_y之資料自緩衝記憶體M B回寫至DRAM M D後，執行頁關閉動作。 最後，於在步驟ST21為頁開啟狀態之情形下，控制器14為了再次將在步驟ST22中被關閉之頁自DRAM讀出至緩衝記憶體，並返回至執行補償記憶體之空間控制之前之狀態，而執行頁開啟動作(步驟ST28～ST29)。 例如，如圖14所示，於在步驟ST22被關閉之列位址為ReA_x之情形下，控制器14將列位址RA_x之頁資料PG_x自DRAM M D讀出至緩衝記憶體M B。 根據以上之步驟，補償記憶體之空間控制完成。 返回圖10之記憶體存取控制之說明。 在緩衝記憶體未命中、補償記憶體未命中、且來自處理器之指示為讀出動作之情形下，控制器14對DRAM存取，並執行讀出動作(步驟ST09～ST13)。 具體而言，首先，檢查DRAM是否為頁開啟狀態(步驟ST09)。在DRAM為頁開啟狀態之情形下，控制器14使被讀出至緩衝記憶體內之頁資料移動至補償記憶體(步驟ST10)。又，控制器14製作顯示DRAM之列位址與補償記憶體之列位址之對應關係的LUT。 使緩衝記憶體之資料移動至補償記憶體係緣於由於被讀出至緩衝記憶體之資料在短時間內再次成為存取對象之可能性高，故與回寫至DRAM相比，較佳者係移動至無頁開啟/關閉動作之可高速存取之補償記憶體之故。 控制器14在使頁資料自緩衝記憶體移動至補償記憶體後，執行頁關閉動作(步驟ST11)。 例如，如圖11C所示，在列位址RA_x之頁資料PG_x被讀出至緩衝記憶體M B之情形下，控制器14在使頁資料PG_x自緩衝記憶體M B移動至補償記憶體M R後，執行頁關閉動作。較佳者係頁資料PG_x自緩衝記憶體M B經由控制器14寫入至補償記憶體M R之列位址ReA_x。 其次，控制器14利用頁開啟動作將成為存取對象之DRAM之列位址之頁資料自DRAM讀出至緩衝記憶體(步驟ST12)。 例如，如圖11C所示，在成為存取對象之DRAM之列位址為RA_y之情形下，控制器14利用頁開啟動作將列位址RA_y之頁資料PG_y自DRAM M D讀出至緩衝記憶體M B。 之後，控制器14對緩衝記憶體M B存取，並自緩衝記憶體MB讀出處理器所需要之資料(步驟ST13)。 例如，如圖11C所示，在處理器所需要之資料亦即成為存取對象之資料為頁資料PG_y之一部分之情形下，控制器自緩衝記憶體M B讀出該頁資料PG_y之一部分。 如此，僅在緩衝記憶體未命中、補償記憶體未命中、且來自處理器之指示為讀出動作之情形下，對DRAM存取，並執行頁開啟/關閉動作。 換言之其係意味著在上述以外之情形下即在緩衝記憶體命中(步驟ST01)、補償記憶體命中(步驟ST03)、及緩衝記憶體未命中、補償記憶體未命中、且來自處理器之指示為寫入動作之情形下，在當前時點，能夠在不進行DRAM之頁開啟/關閉動作下使其等延遲。 因而，在處理器必須進行朝主記憶體之存取時，不會發生因頁開啟/關閉動作而導致朝主記憶體之存取速度降低的事態。 圖12顯示比較例。 在比較例中，在緩衝記憶體未命中之情形下一定會發生DRAM之頁開啟/關閉動作。 在本實施例中，將圖12之緩衝記憶體未命中之情形分為圖11A、圖11B、及圖11C之3種情形，在其等中之圖11A及圖11B之情形下，在能夠使頁開啟/關閉動作延遲之點上具有特徵。 最後，檢查在補償記憶體是否存在空間(步驟ST07)。 此係緣於，於在步驟ST09為頁開啟狀態之情形下，由於控制器14使緩衝記憶體之頁資料移動至補償記憶體，而產生空間在補償記憶體消失之可能性之故。 因而，設想空間在補償記憶體消失之情形，控制器14在自緩衝記憶體讀出處理器所需要之資料後(步驟ST13)，檢查在補償記憶體是否存在空間(步驟ST07)。 另外，於在補償記憶體不存在空間之情形下，如上述般，執行補償記憶體之空間控制(圖13)(步驟ST08)。 根據以上之步驟，記憶體存取控制完成。 在上述之記憶體存取控制(圖10)中，補償記憶體之空間控制(圖13)係於在步驟ST07之時點在補償記憶體不存在空間之情形下執行。 然而，控制器14在上述以外之情形下亦能夠執行補償記憶體之空間控制。 例如，如圖15所示，於自處理器朝主記憶體之存取無一定期間之情形下，控制器14亦可執行補償記憶體之空間控制(圖13)(步驟ST31～ST32)。 又，如圖16所示，在進行DRAM之再新，且再新對象之列位址(頁)存在於補償記憶體內之情形下，控制器14亦可執行補償記憶體之空間控制(圖13)(步驟ST41～ST42)。 又，如上述般，記憶於補償記憶體內之資料為已變更資料。因而，最終，記憶於補償記憶體內之資料回寫至正式之儲存部位即DRAM，且必須設定為乾淨資料。 圖17顯示自補償記憶體朝DRAM之回寫動作之例。 首先，控制器14檢查是否滿足特定條件(步驟ST51)。 該特定條件為例如：處理器(複數個CPU核心)進入低耗電模式，或處理器內之複數個CPU核心中之動作狀態之CPU核心數為特定數目以下，或在將處理器(複數個CPU核心)之最大資料處理量設定為100%時，當前之資料處理量為特定%以下，或者產生遮斷記憶體系統(DRAM)之電源等之將DRAM之資料回寫至存儲裝置之必要性等。 其次，控制器14若確認滿足特定條件，則檢查DRAM是否為頁開啟狀態(步驟ST52)。在DRAM為頁開啟狀態之情形，執行頁關閉動作(步驟ST53)。在頁開啟狀態時記憶於緩衝記憶體內之資料(已變更資料)在進行頁關閉動作前被回寫至DRAM內。 之後，控制器14以頁單位、或附掩碼之頁單位將頁資料自補償記憶體回寫至DRAM(步驟ST54)。 此外，在將補償記憶體內之全部之頁資料回寫至DRAM之情形下，控制器14重複進行頁開啟/關閉動作。 (應用例) 圖18至圖21顯示應用例之記憶體系統。 該等應用例為例如將本實施例應用於將DRAM(包含緩衝記憶體)搭載於DIMM(dual-inline memory module，雙列直插式記憶體模組)等之記憶體模組之習用之技術之情形之例。 在圖18之例中，主記憶體(DRAM模組)11 D具備複數個記憶庫BA 0、BA 1、…BA n(n為2以上之自然數)。例如，1個記憶庫BA K具備：DRAM M D_k、及緩衝記憶體M B_k。其中，k為1～n中之一者。1個記憶庫BA K可對應於1個封裝件產品(晶片)，或亦可為複數個記憶庫BA 0、BA 1、…BA n包含於1個封裝件產品或複數個封裝件產品之內。 又，控制器14搭載於處理器10內，且補償記憶體M R搭載於控制器14內。 在此一情形下，主記憶體11採用例如習用之DRAM模組，本實施例可藉由變更控制器14之構造及記憶體存取控制(演算法)而執行。 在圖19之例中，主記憶體11具備：DRAM模組11 D、及補償記憶體模組11 R。 DRAM模組11 D具備複數個記憶庫BA 0、BA 1、…BA n。例如，1個記憶庫BA K具備：DRAM M D_k、及緩衝記憶體M B_k。其中，k為1～n中之一者。1個記憶庫BA k可對應於1個封裝件產品，或亦可為複數個記憶庫BA 0、BA 1、…BA n包含於1個封裝件產品或複數個封裝件產品之內。 補償記憶體模組11 R亦具備複數個記憶庫BA 0、BA 1、…BA n。例如，1個記憶庫BA K具備：補償記憶體M R_k、及感測放大器(可用作緩衝記憶體)SA k。其中，k為1～n中之一者。1個記憶庫BA K可對應於1個封裝件產品，或亦可為複數個記憶庫BA 0、BA 1、…BA n包含於1個封裝件產品或複數個封裝件產品之內。 在此一情形下，本實施例在習用之DRAM模組11 D內追加新的補償記憶體模組11 R，且可藉由變更控制器14之構造及記憶體存取控制(演算法)而執行。 在圖20之例中，主記憶體(DRAM模組)11 D具備：控制器14、複數個記憶庫BA 0、BA 1、…BA n、及補償記憶體M R。 控制器14對應於例如1個封裝件產品。 1個記憶庫BA K具備例如DRAM M D_k、及緩衝記憶體M B_k。其中，k為1～n中之一者。1個記憶庫BA k可對應於1個封裝件產品，或亦可為複數個記憶庫BA 0、BA 1、…BA n包含於1個封裝件產品或複數個封裝件產品之內。 補償記憶體M R對應於例如1個封裝件產品。 在此一情形下，本實施例可藉由例如在DRAM模組11 D內混合搭載控制器14及補償記憶體M R，且變更控制器14之構造及記憶體存取控制(演算法)而執行。 在圖21之例中，主記憶體(DRAM模組)11 D具備：控制器14、及複數個記憶庫BA 0、BA 1、…BA n。又，控制器14具備補償記憶體M R。 控制器14對應於例如1個封裝件產品。 1個記憶庫BA K具備例如DRAM M D_k、及緩衝記憶體M B_k。其中，k為1～n中之一者。1個記憶庫BA K可對應於1個封裝件產品，或亦可為複數個記憶庫BA 0、BA 1、…BA n包含於1個封裝件產品或複數個封裝件產品之內。 在此一情形下，本實施例可藉由例如在DRAM模組11 D內混合搭載包含補償記憶體M R之控制器14，且變更控制器14之構造及記憶體存取控制(演算法)而執行。 圖22至圖24分別顯示圖18至圖21之控制器14內之LUT 15之例。 圖22為緩衝記憶體命中表之例。 緩衝記憶體命中表係針對複數個記憶庫BA 0、BA 1、…BA n之各者，在頁資料是否被快取於緩衝記憶體M B內、及在頁資料被快取於緩衝記憶體M B內之情形下，規定被快取於緩衝記憶體M B內之頁資料之DRAM位址(列位址)。 例如，在列位址RA0_x之頁資料被讀出至記憶庫BA 0之緩衝記憶體M B之情形下，對應於記憶庫BA 0之標示被設定為1，對應於記憶庫BA 0之DRAM位址變為RA0_x。 又，在列位址RA0_y之頁資料被讀出至記憶庫BA 1之緩衝記憶體M B之情形下，對應於記憶庫BA 1之標示被設定為1，對應於記憶庫BA 1之DRAM位址變為RA0_y。 再者，在列位址RA0_z之頁資料被讀出至記憶庫BA n之緩衝記憶體M B之情形下，對應於記憶庫BA n之標示被設定為1，對應於記憶庫BA n之DRAM位址變為RA0_z。 圖23為補償記憶體命中表之例。 該表對應於圖18、圖20、及圖21之應用例。 亦即，圖18、圖20、及圖21所示之補償記憶體位址ReA_0、…ReA_7、及DRAM位址RA0_a、RA0_b、RA0_c、RA1_d、RA1_e、…RAn_f、RAn_g和圖23所示之補償記憶體位址ReA_0、…ReA_7、及DRAM位址RA0_a、RA0_b、RA0_c、RA1_d、RA1_e、…RAn_f、RAn_g彼此對應。 補償記憶體命中錶針對複數個補償記憶體位址(列位址)ReA_0、ReA_1、…ReA_7之各者，規定記憶於該位址內之頁資料為何處之DRAM(記憶庫)之何處之列位址的頁資料。 例如，在記憶於補償記憶體位址ReA_0之頁資料為記憶庫BA 0內之DRAM位址(列位址)RA0_a之頁資料之情形下，對應於補償記憶體位址ReA_0之標示變為1，對應於補償記憶體位址ReA_0之記憶庫變為BA 0，且對應於補償記憶體位址ReA_0之DRAM位址變為RA0_a。 又，在記憶於補償記憶體位址ReA_1之頁資料為記憶庫BA 0內之DRAM位址(列位址)RA0_b之頁資料之情形下，對應於補償記憶體位址ReA_1之標示變為1，對應於補償記憶體位址ReA_1之記憶庫變為BA 0，且對應於補償記憶體位址ReA_1之DRAM位址變為RA0_b。 再者，在記憶於補償記憶體位址ReA_6之頁資料為記憶庫BA n內之DRAM位址(列位址)RAn_g之頁資料之情形下，對應於補償記憶體位址ReA_6之標示變為1，對應於補償記憶體位址ReA_6之記憶庫變為BA n，且對應於補償記憶體位址ReA_6之DRAM位址變為RAn_g。 此外，在頁資料未記憶於補償記憶體位址ReA_7之情形下，亦即於在補償記憶體位址ReA_7存在空間之情形下，對應於補償記憶體位址ReA_7之標示變為0，對應於補償記憶體位址ReA_7之記憶庫及DRAM位址變為無效。 圖24為補償記憶體命中表之例。 該表對應於圖19之應用例。 亦即，圖19所示之補償記憶體位址ReA_0、…ReA_7、及DRAM位址RA0_a、RA0_b、RA0_c、RA1_d、RA1_e、…RAn_f、RAn_g和圖24所示之補償記憶體位址ReA_0、…ReA_7、及DRAM位址RA0_a、RA0_b、RA0_c、RA1_d、RA1_e、…RAn_f、RAn_g彼此對應。 在圖19之應用例中，DRAM模組11 D之複數個記憶庫BA 0、BA 1、…BA n和補償記憶體模組11 R之複數個記憶庫BA 0、BA 1、…BA n一一對應。因而，補償記憶體命中表係就每一記憶庫而設置。 在各記憶庫中，補償記憶體命中表規定補償記憶體位址(列位址)與DRAM位址之關係。 例如，在記憶庫BA 0中，在記憶於補償記憶體位址ReA_0之頁資料為DRAM位址(列位址)RA0_a之頁資料之情形下，對應於補償記憶體位址ReA_0之標示變為1，且對應於補償記憶體位址ReA_0之DRAM位址變為RA0_a。 又，在記憶庫BA 1中，在記憶於補償記憶體位址ReA_0之頁資料為DRAM位址(列位址)RA1_d之頁資料之情形下，對應於補償記憶體位址ReA_0之標示變為1，且對應於補償記憶體位址ReA_0之DRAM位址變為RA1_d。 再者，在記憶庫BA n中，在記憶於補償記憶體位址ReA_0之頁資料為DRAM位址(列位址)RAn_f之頁資料之情形下，對應於補償記憶體位址ReA_0之標示變為1，且對應於補償記憶體位址ReA_0之DRAM位址變為RAn_f。 此外，在各記憶庫中，在頁資料未記憶於補償記憶體位址之情形下，亦即於在補償記憶體位址存在空間之情形下，對應於該補償記憶體位址之標示變為0，對應於該補償記憶體位址之DRAM位址變為無效。 (總結) 以上，根據實施例能夠提高主處理器及主記憶體間之資料傳送能力。 雖然說明了本發明之若干個實施方式，但該等實施方式係作為例子而提出者，並非意圖限定本發明之範圍。該等實施方式可以其他各種方式實施，在不脫離本發明之要旨之範圍內能夠進行各種省略、置換、變更。該等實施方式及其變化係與包含於發明之範圍及要旨內相同地，包含於申請專利範圍所記載之發明及其均等之範圍內。 本發明申請案以日本發明申請案2016-183393(申請日2016年9月20日)為基礎，根據該發明申請案而享有優先利益。本發明申請案藉由參照該發明申請案而包含該發明申請案之所有內容。
10‧‧‧處理器/主機
11‧‧‧主記憶體
11D‧‧‧主記憶體/DRAM模組
11R‧‧‧補償記憶體模組
12‧‧‧中央處理單元
13‧‧‧快取記憶體
14‧‧‧控制器
15‧‧‧查找表
16‧‧‧寫入驅動器/接受器
BA0‧‧‧記憶庫
BA1‧‧‧記憶庫
BAn‧‧‧記憶庫
BL0‧‧‧位元線
BL1‧‧‧位元線
BLj‧‧‧位元線
C00‧‧‧電容器
C01‧‧‧電容器
C0j‧‧‧電容器
Ci0‧‧‧電容器
Ci1‧‧‧電容器
Cij‧‧‧電容器
CoL0‧‧‧行
CoL1‧‧‧行
CoLj‧‧‧行
D/S_a‧‧‧第1驅動器/接受器
D/S_b‧‧‧第2驅動器/接受器
MB‧‧‧緩衝記憶體
MB_0‧‧‧緩衝記憶體
MB_1‧‧‧緩衝記憶體
MB_n‧‧‧緩衝記憶體
MD‧‧‧動態隨機存取記憶體
MD_0‧‧‧動態隨機存取記憶體
MD_1‧‧‧動態隨機存取記憶體
MD_n‧‧‧動態隨機存取記憶體
MR‧‧‧補償記憶體
MR_0‧‧‧補償記憶體
MR_1‧‧‧補償記憶體
MR_n‧‧‧補償記憶體
MTJ00‧‧‧磁阻效應元件
MTJ01‧‧‧磁阻效應元件
MTJ0j‧‧‧磁阻效應元件
MTJi0‧‧‧磁阻效應元件
MTJi1‧‧‧磁阻效應元件
MTJij‧‧‧磁阻效應元件
PG0‧‧‧頁
PGi‧‧‧頁
PG_x‧‧‧資料/頁資料
PG_y‧‧‧資料/頁資料
PG_z‧‧‧資料/頁資料
Q00‧‧‧電晶體(FET)
Q01‧‧‧電晶體(FET)
Q0j‧‧‧電晶體(FET)
Qa_p‧‧‧P通道FET
Qa_n‧‧‧N通道FET
Qb_p‧‧‧P通道FET
Qb_n‧‧‧N通道FET
Qclamp‧‧‧電晶體
Qep‧‧‧電晶體
Qi0‧‧‧電晶體(FET)
Qi1‧‧‧電晶體(FET)
Qij‧‧‧電晶體(FET)
Qpre‧‧‧電晶體
Qrst‧‧‧電晶體
RA0_a‧‧‧DRAM位址
RA0_b‧‧‧DRAM位址
RA0_c‧‧‧DRAM位址
RA0_x‧‧‧列位址
RA0_y‧‧‧列位址
RA0_z‧‧‧列位址
RA1_d‧‧‧DRAM位址
RA1_e‧‧‧DRAM位址
RAn_f‧‧‧DRAM位址
RAn_g‧‧‧DRAM位址
RA_x‧‧‧列位址
RA_y‧‧‧列位址
RA_z‧‧‧列位址
ReA_0‧‧‧補償記憶體位址
ReA_1‧‧‧補償記憶體位址
ReA_2‧‧‧補償記憶體位址
ReA_3‧‧‧補償記憶體位址
ReA_4‧‧‧補償記憶體位址
ReA_5‧‧‧補償記憶體位址
ReA_6‧‧‧補償記憶體位址
ReA_7‧‧‧補償記憶體位址
ReA_x‧‧‧列位址
ReA_y‧‧‧列位址
ReA_z‧‧‧位址
S1‧‧‧輸入/輸出節點
S2‧‧‧輸入/輸出節點
SA0‧‧‧感測放大器
SA1‧‧‧感測放大器
SAj‧‧‧感測放大器
SL0‧‧‧源極線
SL1‧‧‧源極線
SLj‧‧‧源極線
T1‧‧‧箭頭
T2‧‧‧箭頭
T3‧‧‧箭頭
T4‧‧‧箭頭
Ti0‧‧‧電晶體
Ti1‧‧‧電晶體
Tij‧‧‧電晶體
U00‧‧‧記憶體單元
U01‧‧‧記憶體單元
U0j‧‧‧記憶體單元
Ui0‧‧‧記憶體單元
Ui1‧‧‧記憶體單元
Uij‧‧‧記憶體單元
Vdd‧‧‧電源電位
VSS‧‧‧接地電位
Vpre‧‧‧預充電電位
WL0‧‧‧字元線
WL1‧‧‧字元線
WLi‧‧‧字元線
X00‧‧‧記憶體單元
X01‧‧‧記憶體單元
X0j‧‧‧記憶體單元
Xi0‧‧‧記憶體單元
Xi1‧‧‧記憶體單元
Xij‧‧‧記憶體單元
φa‧‧‧控制信號
φb‧‧‧控制信號
φclamp‧‧‧控制信號
φeq‧‧‧控制信號
φpre‧‧‧控制信號
φrst‧‧‧控制信號
φSE‧‧‧控制信號/感測放大器致能信號
φw‧‧‧控制信號
圖1係顯示記憶體系統之例之圖。 圖2係顯示記憶體系統之例之圖。 圖3係顯示記憶體系統之例之圖。 圖4係顯示記憶體系統之例之圖。 圖5係顯示在3個記憶體間之資料移動之例之圖。 圖6係顯示DRAM之例之圖。 圖7係顯示緩衝記憶體(DRAM之感測放大器)之例之圖。 圖8係顯示補償記憶體之例之圖。 圖9係顯示補償記憶體之感測放大器之例之圖。 圖10係顯示記憶體存取控制(memory access controlling)之例之流程圖。 圖11A係將圖10之記憶體存取控制可視化(visualize)之圖。 圖11B係將圖10之記憶體存取控制可視化之圖。 圖11C係將圖10之記憶體存取控制可視化之圖。 圖12係顯示作為比較例之記憶體存取控制之流程圖。 圖13係顯示補償記憶體之空間控制(memory space controlling)之例的流程圖。 圖14係將圖13之補償記憶體之空間控制可視化之圖。 圖15係顯示補償記憶體之空間控制之條件之流程圖。 圖16係顯示補償記憶體之空間控制之條件之流程圖。 圖17係顯示自補償記憶體朝DRAM之回寫動作(write back operation)之例之流程圖。 圖18係顯示第1應用例之圖。 圖19係顯示第2應用例之圖。 圖20係顯示第3應用例之圖。 圖21係顯示第4應用例之圖。 圖22係顯示LUT(緩衝記憶體命中表)之例之圖。 圖23係顯示LUT(補償記憶體命中表)之例之圖。 圖24係顯示LUT(補償記憶體命中表)之例之圖。
10‧‧‧處理器/主機
11‧‧‧主記憶體
12‧‧‧中央處理單元
13‧‧‧快取記憶體
14‧‧‧控制器
15‧‧‧查找表
MB‧‧‧緩衝記憶體
MD‧‧‧動態隨機存取記憶體
MR‧‧‧補償記憶體

Claims (6)

  1. 一種記憶體系統，其具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶對應於前述第1記憶體之前述第1位址之資料；第3記憶體；及控制器，其控制朝前述第1、第2、及第3記憶體之存取；且 前述控制器， 在發出進行朝前述第1位址之第1存取之命令，且對應於前述第1位址之前述資料記憶於前述第2記憶體內之第1情形下，替代前述第1存取進行朝前述第2記憶體之第2存取； 在發出前述命令，且對應於前述第1位址之前述資料記憶於前述第3記憶體之第2位址內之第2情形下，替代前述第1存取進行朝前述第3記憶體之前述第2位址之第3存取； 在發出前述命令，前述命令指示朝前述第1位址之寫入動作，且前述第1及第2情形以外之第3情形下，替代前述第1存取進行朝前述第3記憶體之第3位址之第4存取。
  2. 一種處理器系統，其具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶對應於前述第1記憶體之前述第1位址之資料；第3記憶體；控制器，其控制朝前述第1、第2、及第3記憶體之存取；及處理器，其包含CPU核心；且 前述控制器， 在利用前述處理器發出進行朝前述第1位址之第1存取之命令，且對應於前述第1位址之前述資料記憶於前述第2記憶體內之第1情形下，替代前述第1存取進行朝前述第2記憶體之第2存取； 在利用前述處理器發出前述命令，且對應於前述第1位址之前述資料記憶於前述第3記憶體之第2位址內之第2情形下，替代前述第1存取進行朝前述第3記憶體之前述第2位址之第3存取； 在利用前述處理器發出前述命令，前述命令指示朝前述第1位址之寫入動作，且前述第1及第2情形以外之第3情形下，替代前述第1存取進行朝前述第3記憶體之第3位址之第4存取。
  3. 一種記憶體系統，其具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶對應於前述第1記憶體之前述第1位址之資料；第3記憶體；及控制器，其基於對前述第1記憶體存取之命令，控制朝前述第1、第2、及第3記憶體之存取；且 前述第2及第3記憶體為配置於同一記憶體階層內之前述第1記憶體之快取記憶體； 在對應於前述第1位址之前述資料記憶於前述第2記憶體內之情形下，對應於前述第1位址之前述資料不記憶於前述第3記憶體內，且在對應於前述第1位址之前述資料記憶於前述第3記憶體內之情形下，對應於前述第1位址之前述資料不記憶於前述第2記憶體內。
  4. 一種處理器系統，其具備：第1記憶體，其包含第1位址；第2記憶體，其可記憶對應於前述第1記憶體之前述第1位址之資料；第3記憶體；控制器，其基於對前述第1記憶體存取之命令，控制朝前述第1、第2、及第3記憶體之存取；及處理器，其發出前述命令；且 前述第2及第3記憶體為配置於同一記憶體階層內之前述第1記憶體之快取記憶體； 在對應於前述第1位址之前述資料記憶於前述第2記憶體內之情形下，對應於前述第1位址之前述資料不記憶於前述第3記憶體內，且在對應於前述第1位址之前述資料記憶於前述第3記憶體內之情形下，對應於前述第1位址之前述資料不會記憶於前述第2記憶體內。
  5. 如請求項1或3之記憶體系統，其中前述第2記憶體作為前述第1記憶體之感測放大器而發揮機能。
  6. 如請求項2或4之處理器系統，其中前述第2記憶體作為前述第1記憶體之感測放大器而發揮機能。
TW106108162A 2016-09-20 2017-03-13 記憶體系統及處理器系統 TWI612466B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016183393A JP2018049387A (ja) 2016-09-20 2016-09-20 メモリシステム及びプロセッサシステム
JP??2016-183393 2016-09-20

Publications (2)

Publication Number Publication Date
TWI612466B true TWI612466B (zh) 2018-01-21
TW201814495A TW201814495A (zh) 2018-04-16

Family

ID=61621105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106108162A TWI612466B (zh) 2016-09-20 2017-03-13 記憶體系統及處理器系統

Country Status (4)

Country Link
US (1) US20180081801A1 (zh)
JP (1) JP2018049387A (zh)
CN (1) CN107844430B (zh)
TW (1) TWI612466B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114500886A (zh) * 2022-01-28 2022-05-13 北京拙河科技有限公司 一种按列分段的图像处理系统与方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200737199A (en) * 2006-03-21 2007-10-01 Mediatek Inc Memory control method and apparatuses
CN102385503A (zh) * 2010-09-01 2012-03-21 络达科技股份有限公司 可执行外部程序码的集成电路和方法
TWI457753B (zh) * 2007-08-22 2014-10-21 Advanced Micro Devices Inc 記憶體控制器及用於管理記憶體存取之方法
TW201617879A (zh) * 2014-06-02 2016-05-16 美光科技公司 用於在記憶體系統中提高效率之系統及方法
TW201621910A (zh) * 2014-12-09 2016-06-16 華邦電子股份有限公司 記憶體編程方法以及記憶體裝置
TW201626207A (zh) * 2014-10-01 2016-07-16 三星電子股份有限公司 記憶體內處理方法以及記憶體模組

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8904115B2 (en) * 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US20120151232A1 (en) * 2010-12-12 2012-06-14 Fish Iii Russell Hamilton CPU in Memory Cache Architecture
US8874852B2 (en) * 2012-03-28 2014-10-28 International Business Machines Corporation Data cache block deallocate requests in a multi-level cache hierarchy
CN102664041B (zh) * 2012-05-22 2015-01-21 安徽大学 一种基于bist控制的可编程sram时序控制系统
JP6130758B2 (ja) * 2013-09-06 2017-05-17 株式会社東芝 メモリ制御回路およびキャッシュメモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200737199A (en) * 2006-03-21 2007-10-01 Mediatek Inc Memory control method and apparatuses
TWI457753B (zh) * 2007-08-22 2014-10-21 Advanced Micro Devices Inc 記憶體控制器及用於管理記憶體存取之方法
CN102385503A (zh) * 2010-09-01 2012-03-21 络达科技股份有限公司 可执行外部程序码的集成电路和方法
TW201617879A (zh) * 2014-06-02 2016-05-16 美光科技公司 用於在記憶體系統中提高效率之系統及方法
TW201626207A (zh) * 2014-10-01 2016-07-16 三星電子股份有限公司 記憶體內處理方法以及記憶體模組
TW201621910A (zh) * 2014-12-09 2016-06-16 華邦電子股份有限公司 記憶體編程方法以及記憶體裝置

Also Published As

Publication number Publication date
TW201814495A (zh) 2018-04-16
CN107844430B (zh) 2021-07-30
JP2018049387A (ja) 2018-03-29
US20180081801A1 (en) 2018-03-22
CN107844430A (zh) 2018-03-27

Similar Documents

Publication Publication Date Title
US7301791B2 (en) Semiconductor device
JP4989872B2 (ja) 半導体記憶装置および演算処理装置
US5646903A (en) Memory cell having a shared read/write line
US20180040358A1 (en) Nonvolatile memory
US9412443B2 (en) Processor system having variable capacity memory
US9606743B2 (en) Semiconductor memory device and driving method of the same
US9786389B2 (en) Memory system
US9899086B2 (en) Method and device to reduce leakage and dynamic energy consumption in high-speed memories
US20210118480A1 (en) Hybrid Memory Module
JP5337277B1 (ja) 磁気ランダムアクセスメモリ及びメモリシステム
US20210134371A1 (en) Sram memory having subarrays with common io block
KR102509654B1 (ko) 메모리에서의 지연된 후기록
JP5498526B2 (ja) キャッシュシステム
JP2004334996A (ja) 半導体装置
TWI612466B (zh) 記憶體系統及處理器系統
US6839807B2 (en) Multi-way set associative cache memory
CN107038126A (zh) 存储系统
JP6039772B1 (ja) メモリシステム
JP2005122852A (ja) 半導体記憶装置
US20090144507A1 (en) APPARATUS AND METHOD FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS
US11567868B2 (en) Method for copying data within memory device, memory device, and electronic device thereof
JP2004241004A (ja) 半導体記憶装置
JP2012018700A (ja) 演算処理装置、および記憶システム