KR20200032290A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20200032290A
KR20200032290A KR1020180110822A KR20180110822A KR20200032290A KR 20200032290 A KR20200032290 A KR 20200032290A KR 1020180110822 A KR1020180110822 A KR 1020180110822A KR 20180110822 A KR20180110822 A KR 20180110822A KR 20200032290 A KR20200032290 A KR 20200032290A
Authority
KR
South Korea
Prior art keywords
voltage
current
circuit
bit lines
selection
Prior art date
Application number
KR1020180110822A
Other languages
English (en)
Other versions
KR102550416B1 (ko
Inventor
강가사니 벤카타라마나
나태희
빌랄 아흐마드 잔주아
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180110822A priority Critical patent/KR102550416B1/ko
Priority to US16/379,148 priority patent/US10685707B2/en
Priority to CN201910836317.1A priority patent/CN110910931A/zh
Publication of KR20200032290A publication Critical patent/KR20200032290A/ko
Application granted granted Critical
Publication of KR102550416B1 publication Critical patent/KR102550416B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인 및 선택 비트라인을 결정하는 디코더 회로, 및 상기 복수의 비트라인들 중에서 상기 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 누설 전류를, 상기 선택 워드라인으로부터 제거하는 전류 보상 회로를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 동적 메모리 장치(DRAM: Dynamic RAM)와 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 누설 전류를 효과적으로 제거함으로써 읽기 동작의 성능을 개선할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인 및 선택 비트라인을 결정하는 디코더 회로, 및 상기 복수의 비트라인들 중에서 상기 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 누설 전류를, 상기 선택 워드라인으로부터 제거하는 전류 보상 회로를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 비트라인들과 복수의 워드라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 비트라인들 중에서 선택 비트라인, 및 비선택 비트라인들을 결정하는 제1 디코더 회로, 상기 복수의 워드라인들 중에서 선택 워드라인, 및 비선택 워드라인들을 결정하는 제2 디코더 회로, 상기 선택 워드라인에 연결되는 입력단을 갖는 센스 앰프, 및 제1 전원 노드와 상기 비선택 비트라인들 사이에 연결되는 제1 트랜지스터, 상기 제1 전원 노드에 연결되며 상기 제1 트랜지스터와 같은 제어 신호에 의해 제어되는 제2 트랜지스터, 상기 제2 트랜지스터와 제2 전원 노드 사이에 연결되는 제3 트랜지스터, 및 상기 센스 앰프의 상기 입력단과 상기 제2 전원 노드 사이에 연결되며 상기 제3 트랜지스터의 전류를 미러링하는 제4 트랜지스터를 갖는 전류 보상 회로를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 비트라인들 및 복수의 워드라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 워드라인들 중에서 선택 워드라인을 제1 시간 동안 프리차지하고, 상기 제1 시간 이후 도래하는 제2 시간 동안 상기 선택 워드라인을 플로팅시키는 디코더 회로, 상기 제2 시간 동안, 상기 복수의 비트라인들 중에서 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 누설 전류를 상기 선택 워드라인으로부터 끌어당기는 블리딩 회로, 및 상기 제2 시간 이후에 도래하는 제3 시간 동안, 상기 선택 워드라인을 통해 검출한 센싱 전압을 기준 전압과 비교하는 센스 앰프를 포함한다.
본 발명의 일 실시예에 따르면, 데이터를 읽어오고자 하는 선택 메모리 셀을 리드아웃 회로와 연결하여 읽기 동작을 실행할 때, 선택 메모리 셀과 같은 워드라인에 연결된 비선택 메모리 셀들에 흐르는 누설 전류를 검출하고 리드아웃 회로의 입력단으로부터 상기 누설 전류를 제거할 수 있다. 따라서, 누설 전류에 따른 센싱 마진 변화를 최소화함으로써 읽기 동작의 정확도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 5A 및 도 5B는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 아키텍처를 간단하게 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21) 및 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21)와 제2 디코더 회로(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하거나, 또는 선택 메모리 셀로부터 데이터를 읽어올 수 있다.
도 2는 메모리 셀 어레이(30)를 간단하게 나타낸 도면일 수 있다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시키고, 데이터를 기록할 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시키고, 데이터를 소거할 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 다르게 정의될 수도 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 워드라인인 경우, 제2 도전성 라인(102)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 비트라인인 경우, 제2 도전성 라인(102)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제3 도전성 라인(103)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(132) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 3을 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 데이터를 정확히 기록하거나 판독할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
본 발명의 일 실시예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 4를 참조하면, 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인 등을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시예에서, 메모리 셀(210)의 데이터를 판별하기 위한 읽기(read) 동작은 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력함으로써 실행될 수 있다. 읽기 동작에 의해 메모리 셀(210)에서 의도치 않은 정보 저장 소자(214)의 상태 변화가 발생하는 것을 방지하기 위하여, 읽기 동작 시에 메모리 셀(210)에 흐르는 전류는 프로그램 동작 시에 흐르는 전류에 비해 작을 수 있다. 일례로 메모리 컨트롤러(220)는 상부 전극(216)에 상대적으로 높은 제1 전압을, 하부 전극(211)에 상대적으로 낮은 제2 전압을 바이어스 전압으로 입력하여 메모리 셀(210)의 저항 값에 따른 읽기 전압을 검출할 수 있다. 메모리 컨트롤러(220)는 읽기 전압을 소정의 기준 전압과 비교하여 메모리 셀(210)의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
도 5A 및 도 5B는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
먼저 도 5A를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 메모리 셀 어레이(310)와 읽기/쓰기 회로(320)를 포함할 수 있다. 메모리 셀 어레이(310)는 제1 내지 제4 비트라인들(BL1-BL4), 제1 내지 제4 워드라인들(WL1-WL4) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC1)은, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
도 5A에 도시한 일 실시예에서, 읽기/쓰기 회로는 제1 비트라인(BL1)과 제4 워드라인(WL4)에 연결되는 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 선택 메모리 셀에 연결되는 제1 비트라인(BL1)은 선택 비트라인으로서 제1 전압(VB1)을 입력받으며, 선택 메모리 셀에 연결되는 제4 워드라인(WL4)은 선택 워드라인으로서 제2 전압(VB2)을 입력받을 수 있다. 한편, 선택 메모리 셀에 연결되지 않는 제2 내지 제4 비트라인들(BL2-BL4)과 제1 내지 제3 워드라인들(WL1-WL3)에는 제3 전압(VB3)이 입력될 수 있다.
일례로, 제1 전압(VB1)은 제2 전압(VB2)보다 크며, 제3 전압(VB3)은 제1 전압(VB1)보다 작고 제2 전압(VB2)보다 클 수 있다. 따라서, 선택 메모리 셀에 인가되는 전압 차가 비선택 메모리 셀에 인가되는 전압 차보다 클 수 있으며, 이상적으로는 선택 메모리 셀을 통해서만 전류가 흐를 수 있다. 읽기/쓰기 회로(320)는 선택 메모리 셀과 제4 워드라인(WL4)에 흐르는 센싱 전류(IS)로부터 읽기 전압을 생성하고, 읽기 전압을 소정의 기준 전압과 비교함으로써 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
다만, 메모리 장치(300)의 실제 읽기 동작에서는, 선택되지 않은 비선택 비트라인들인 제2 내지 제4 비트라인들(BL2-BL4) 각각으로부터 선택 워드라인인 제4 워드라인(WL4)으로 흐르는 오프 전류들(IOFF1-IOFF3)이 발생할 수 있다. 오프 전류들(IOFF1-IOFF3)의 합은 누설 전류로 정의될 수 있으며, 제4 워드라인(WL4)을 통해 읽기/쓰기 회로(320)에 유입될 수 있다. 누설 전류가 발생하면, 읽기/쓰기 회로(320)가 선택 메모리 셀의 데이터를 읽어오기 위해 제4 워드라인(WL4)에 흐르는 전류로부터 생성하는 읽기 전압이 증가할 수 있다. 따라서, 선택 메모리 셀의 데이터를 정확히 읽어오지 못 하는 문제가 발생할 수 있다.
상기와 같은 문제를 해결하기 위해, 선택 비트라인에 입력되는 제1 전압(VB1)을 증가시킬 수 있으나, 이는 메모리 장치(300)의 소모 전력 증가로 이어질 수 있다. 본 발명의 일 실시예에서는, 선택 워드라인으로부터 읽기/쓰기 회로(320)로 입력되는 전류에서 오프 전류들(IOFF1-IOFF3)의 합에 대응하는 누설 전류를 제거할 수 있다. 따라서, 소모 전력 증가 없이 메모리 장치(300)의 읽기 동작의 정확도를 개선할 수 있다.
선택 워드라인과 비선택 워드라인들, 선택 비트라인과 비선택 비트라인들에 입력되는 바이어스 전압들의 크기는 반드시 도 5A에 도시한 바와 같이 한정되지 않는다. 일례로, 선택 워드라인과 비선택 워드라인들, 선택 비트라인과 비선택 비트라인들에 입력되는 바이어스 전압들의 크기는 서로 다를 수 있다. 즉, 비선택 비트라인들과 달리, 비선택 워드라인들에는 제3 전압(VB3)이 아닌 제4 전압(VB4)이 입력될 수도 있다. 이때, 제4 전압(VB4)은 제3 전압(VB3)과 다른 크기를 가지며, 제1 전압(VB1)보다 작고 제2 전압(VB2)보다 큰 전압일 수 있다.
한편, 도 5A에 도시한 일 실시예와 달리, 읽기/쓰기 회로가 비트라인들(BL1-BL4)에 연결될 수도 있다. 이 경우, 오프 전류들(IOFF1-IOFF3) 및 센싱 전류(IS)가 워드라인들(WL1-WL4)로부터 비트라인들(BL1-BL4)로 흐르도록 선택 워드라인과 비선택 워드라인들, 선택 비트라인, 및 비선택 비트라인들 각각에 바이어스 전압이 입력될 수 있다. 이하, 도 5B를 참조하여 설명하기로 한다.
도 5B를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300A)는 메모리 셀 어레이(310A)와 읽기/쓰기 회로(320A)를 포함할 수 있다. 메모리 셀 어레이(310A)의 구조는 앞서 도 5A를 참조하여 설명한 바와 유사할 수 있다. 복수의 메모리 셀들(MC1)이, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
읽기/쓰기 회로(320A)는 제1 내지 제4 비트라인들(BL1-BL4)에 연결될 수 있으며, 도 5B에 도시한 일 실시예에서, 읽기/쓰기 회로(320A)는 제1 비트라인(BL1)과 제4 워드라인(WL4)에 연결되는 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 선택 메모리 셀에 연결되는 제1 비트라인(BL1)은 선택 비트라인으로서 제1 전압(VB1)을 입력받으며, 비선택 비트라인들인 제2 내지 제4 비트라인들(BL2-BL4)은 제2 전압(VB2)을 입력받을 수 있다. 한편, 제1 내지 제3 워드라인들(WL1-WL3)은 비선택 워드라인들로서 제3 전압(VB3)을 입력받으며, 선택 워드라인인 제4 워드라인(WL4)에는 제4 전압(VB4)이 입력될 수 있다. 일 실시예에서, 제1 내지 제4 전압들(VB1-VB4)의 대소 관계는 아래의 수학식 1과 같이 정의될 수 있다.
Figure pat00001
예를 들어, 선택 비트라인에 입력되는 제1 전압(VB1)은 접지 전압이고 선택 워드라인에 입력되는 제4 전압(VB4)은 전원 전압인 VDD일 수 있다. 이때, 제2 전원 전압(VB2)은 2/3*VDD이고, 제3 전원 전압은 1/3*VDD 일 수 있다. 선택 메모리 셀에는 VDD의 전압 차이가 인가되고, 비선택 메모리 셀들에는 1/3*VDD의 전압 차이가 인가될 수 있다. 따라서, 선택 메모리 셀이 턴-온되고 비선택 메모리 셀들은 턴-온되지 않을 수 있다.
다만, 앞서 도 5A를 참조하여 설명한 바와 마찬가지로, 메모리 장치(300A)의 실제 읽기 동작에서는, 선택되지 않은 비선택 워드라인들인 제1 내지 제3 워드라인들(WL1-WL3) 각각으로부터 선택 비트라인인 제1 비트라인(BL1)으로 흐르는 오프 전류들(IOFF1-IOFF3)이 발생할 수 있다. 오프 전류들(IOFF1-IOFF3)의 합은 누설 전류로 정의될 수 있으며, 제1 비트라인(BL1)을 통해 읽기/쓰기 회로(320A)에 유입될 수 있다. 본 발명의 일 실시예에서는, 읽기/쓰기 회로(320A)가 제1 비트라인(BL1)을 통해 검출하는 총 전류에서, 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 누설 전류를 제거하는 전류 보상 회로가 읽기/쓰기 회로(320A)에 포함될 수 있다. 따라서, 메모리 장치(300A)의 읽기 동작의 정확도를 개선할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 제1 디코더 회로(410), 제2 디코더 회로(420), 리드아웃 회로(430), 전류 보상 회로(440), 및 메모리 셀 어레이(450)를 포함할 수 있다. 메모리 셀 어레이(450)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 디코더 회로(410)는 제1 내지 제4 비트라인들(BL1-BL4)을 통해 복수의 메모리 셀들(MC)과 연결되며, 제2 디코더 회로(420)는 워드라인(WL)을 통해 복수의 메모리 셀들(MC)과 연결될 수 있다. 설명의 편의를 위하여 도 6의 일 실시예에서는 하나의 워드라인(WL)만을 도시하였으나, 메모리 셀 어레이(450)는 워드라인(WL)을 복수 개 포함할 수 있다. 또한, 비트라인들(BL1-BL4) 개수 역시 다양하게 변형될 수 있다.
도 6에 도시한 일 실시예에서 리드아웃 회로(430)는 제4 비트라인(BL4)에 연결된 선택 메모리 셀의 데이터를 읽어올 수 있다. 따라서, 제4 비트라인(BL4)이 선택 비트라인으로 결정되며, 제1 내지 제3 비트라인들(BL1-BL3)은 비선택 비트라인들이 될 수 있다. 제1 디코더 회로(410)는 제4 비트라인(BL4)에 제1 전압을 바이어스 전압으로 입력할 수 있으며, 제2 디코더 회로(420)는 워드라인(WL)에 제1 전압보다 작은 제2 전압을 바이어스 전압으로 입력할 수 있다. 또한 제1 디코더 회로(410)는 제1 내지 제3 비트라인들(BL1-BL3)에 제1 전압보다 작고 제2 전압보다 큰 제3 전압을 바이어스 전압으로 입력할 수 있다. 일례로, 제3 전압은 0V의 전압일 수 있으며, 제1 전압은 양의 전압, 제2 전압은 음의 전압일 수 있다. 제1 전압과 제2 전압의 절대값은 서로 같을 수 있다.
상기와 같이 비트라인들(BL1-BL4) 및 워드라인(WL)에 바이어스 전압이 입력되면, 이상적인 경우에는 상대적으로 큰 전압 차가 발생하는 선택 메모리 셀에만 전류가 흐를 수 있다. 선택 메모리 셀에 흐르는 전류는 센싱 전류(IS)일 수 있으며, 리드아웃 회로는 센싱 전류(IS)에 대응하는 읽기 전압을 검출하여 기준 전압과 비교함으로써, 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다.
다만 실제 동작에서는, 선택되지 않은 메모리 셀들, 즉 제1 내지 제3 비트라인들(BL1-BL3)에 연결된 비선택 메모리 셀들 각각에도 전류가 흐를 수 있다. 도 6을 참조하면, 제1 내지 제3 비트라인들(BL1-BL3)과 비선택 메모리 셀들, 및 워드라인(WL)을 통해 흐르는 전류를 제1 내지 제3 오프 전류들(IOFF1-IOFF3)로 정의할 수 있다. 워드라인(WL)을 통해 오프 전류들(IOFF1-IOFF3)이 센싱 전류(IS)에 더해짐으로써, 제2 디코더 회로(420)로 전달되는 총 전류(ITOT)가 증가할 수 있다. 따라서, 리드아웃 회로가 선택 메모리 셀의 상태를 정확하게 판단하지 못할 수 있다.
본 발명의 일 실시예에서는, 전류 보상 회로(440)를 이용하여 상기와 같은 문제를 해결할 수 있다. 전류 보상 회로(440)는 리드아웃 회로(430)의 입력단에 연결될 수 있으며, 워드라인(WL)에 흐르는 총 전류(ITOT)에서 누설 전류(ILEAK)를 제거할 수 있다. 일례로, 누설 전류(ILEAK)는 오프 전류들(IOFF1-IOFF3)의 합과 실질적으로 같은 크기의 전류일 수 있다. 오프 전류들(IOFF1-IOFF3)의 합과 실질적으로 같은 크기의 전류를 누설 전류(ILEAK)로서 제거할 수 있도록, 전류 보상 회로(440)는 제1 디코더 회로(410)를 통해 비선택 비트라인들인 제1 내지 제3 비트라인들(BL1-BL3)의 전류를 검출 및 미러링하는 회로를 포함할 수 있다. 전류 보상 회로(440)가 총 전류(ITOT)에서 누설 전류(ILEAK)를 제거함으로써, 리드아웃 회로(430)에 입력되는 읽기 전류(IRD)는 선택 메모리 셀을 통해 흐르는 센싱 전류(IS)와 실질적으로 같은 크기를 가질 수 있다.
즉, 본 발명의 일 실시예에서는 전류 보상 회로(440)를 이용하여 비선택 메모리 셀들에 흐르는 오프 전류들(IOFF1-IOFF3)을 보상함으로써, 읽기 동작의 정확도를 개선할 수 있다. 전류 보상 회로(440)는 비선택 메모리 셀들에 흐르는 오프 전류들(IOFF1-IOFF3)을 검출하기 위한 회로와, 오프 전류들(IOFF1-IOFF3)의 합에 대응하는 누설 전류(ILEAK)를 워드라인(WL)의 총 전류(ITOT)로부터 제거하기 위한 회로 등을 포함할 수 있다. 일례로, 전류 보상 회로(440)는 누설 전류(ILEAK)를 끌어오기 위한 블리딩 소자를 포함할 수 있다. 블리딩 소자는 트랜지스터 등으로 구현될 수 있으며, 블리딩 소자를 제공하는 트랜지스터의 게이트 전극은 비트라인들(BL1-BL4)을 제어하는 제1 디코더 회로(410)와 연결되어 오프 전류들(IOFF1-IOFF3)의 합에 대응하는 누설 전류(ILEAK)를 끌어올 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 제1 디코더 회로(510), 제2 디코더 회로(520), 리드아웃 회로(530), 전류 보상 회로(540), 및 메모리 셀 어레이(550)를 포함할 수 있다. 앞서 도 6을 참조하여 설명한 바와 마찬가지로, 도 7의 일 실시예에서는 하나의 워드라인(WL)만을 도시하였으나, 메모리 셀 어레이(550)는 워드라인(WL)을 복수 개 포함할 수 있다. 또한, 비트라인들(BL1-BL4) 개수 역시 다양하게 변형될 수 있다.
제1 디코더 회로(510)는 비트라인들(BL1-BL4)에 연결되며, 읽기/쓰기/소거 등의 제어 동작을 위해 비트라인들(BL1-BL4) 각각에 바이어스 전압을 입력할 수 있다. 도 7에 도시한 일 실시예에서는 리드아웃 회로(530)가 제1 비트라인(BL1)에 연결된 메모리 셀의 데이터를 읽어오는 읽기 동작이 실행되는 것을 가정하며, 제1 디코더 회로(510)는 제1 비트라인(BL1)을 선택 비트라인으로, 제2 내지 제4 비트라인들(BL2-BL4)을 비선택 비트라인들로 정의할 수 있다.
비트라인들(BL1-BL4) 각각은 한 쌍의 소자들에 연결될 수 있다. 제1 비트라인(BL1)을 예시로 설명하면, 제1 비트라인(BL1)은 제1 선택 소자(LYP1) 및 제1 비선택 소자(LYN1)에 연결될 수 있다. 제1 선택 소자(LYP1)는 제1 비트라인(BL1)이 선택 비트라인으로 정의될 때 턴-온되며, 제1 비선택 소자(LYN1)는 제1 비트라인(BL1)이 비선택 비트라인으로 정의될 때 턴-온될 수 있다. 제1 선택 소자(LYP1)는 PMOS 트랜지스터일 수 있으며, 제1 비선택 소자(LYN1)는 NMOS 트랜지스터일 수 있다. 제1 선택 소자(LYP1)와 제1 비선택 소자(LYN1)의 게이트 단자는 제1 비트라인 제어 신호(LBL1)를 동시에 입력받을 수 있다.
한편 비트라인들(BL1-BL4)은 하나의 공통 선택 소자(GYP) 및 공통 비선택 소자(GYN)를 공유할 수 있다. 공통 선택 소자(GYP)는 PMOS 트랜지스터일 수 있으며, 공통 비선택 소자(GYN)는 NMOS 트랜지스터일 수 있다. 공통 선택 소자(GYP)와 공통 비선택 소자(GYN)의 게이트 단자는 공통 비트라인 제어 신호(GBL)를 동시에 입력받을 수 있다.
제2 디코더 회로(520)를 참조하면, 워드라인(WL)은 한 쌍의 소자들에 연결될 수 있다. 도 7을 참조하면 워드라인(WL)은 개별 선택 소자(LX) 및 공통 선택 소자(GX)에 연결되며, 워드라인(WL)이 복수 개인 경우 복수의 워드라인(WL) 각각은 서로 다른 개별 선택 소자(LX)에 연결되고, 복수의 워드라인(WL)은 공통 선택 소자(GX)를 공유할 수 있다. 공통 선택 소자(GX)는 제1 커패시터(C1) 및 센스 앰프(SA)의 제1 입력단에 연결될 수 있다.
센스 앰프(SA)는 제1 커패시터(C1)의 전압을 소정의 기준 전압(VREF)과 비교할 수 있다. 센스 앰프(SA)는 제1 커패시터(C1)와 연결되는 제1 입력단, 및 기준 전압(VREF)을 입력받는 제2 입력단을 포함할 수 있다. 제1 입력단은 제2 디코더 회로(520)와 워드라인(WL)이 제공하는 제1 전류 경로, 및 전류 보상 회로(540)가 제공하는 제2 전류 경로에 연결될 수 있다. 제1 전류 경로를 제공하는 워드라인(WL)은 메모리 셀들을 통해 비트라인들(BL1-BL4)과 연결되므로, 제1 입력단은 워드라인(WL) 및 메모리 셀들을 통해 비선택 비트라인들과도 연결될 수 있다. 전류 보상 회로(540)가 활성화되면, 제1 커패시터(C1)를 충전하는 전류의 일부가 전류 보상 회로(540)에 의해 끌어당겨짐으로써, 제1 입력단의 전압이 감소할 수 있다. 전류 보상 회로(540)는 제1 커패시터(C1)를 충전하는 전류의 적어도 일부를 끌어당기는 블리딩 회로(541) 및 블리딩 회로(541)가 끌어당기는 전류량을 결정하는 전류 미러 회로(542)를 포함할 수 있다.
블리딩 회로(541)가 끌어당기는 전류의 크기, 즉 제2 전류 경로에 흐르는 전류의 크기는, 비트라인들(BL1-BL4) 중에서 선택되지 않는 비선택 비트라인들 중 적어도 하나에 흐르는 전류에 의해 결정될 수 있다. 일례로, 블리딩 회로(541)는 트랜지스터 등으로 구현되며, 트랜지스터의 게이트는 비선택 비트라인들 중 적어도 하나와 연결될 수 있다. 따라서, 블리딩 회로(541)는 비선택 비트라인들 중 적어도 하나에 흐르는 전류의 크기에 대응하는 전류를 미러링받아 제2 전류 경로에 흘릴 수 있다.
제1 비트라인(BL1)과 워드라인(WL)에 연결되는 선택 메모리 셀에 대한 읽기 동작이 시작되면, 제1 디코더 회로(510)는 인에이블 신호(ENB) 및 클램프 전압(VCLAMP)을 이용하여 인에이블 소자(M1)와 클램프 소자(M2)를 턴-온시킬 수 있다. 또한 제1 디코더 회로(510)는, 비트라인들(BL1-BL4)이 공유하는 공통 선택 소자(GYP)를 턴-온시키고 공통 비선택 소자(GYN)를 턴-오프시킬 수 있으며, 제1 비트라인(BL1)에 연결된 제1 선택 소자(LYP1)를 턴-온시키고 제1 비선택 소자(LYN1)를 턴-오프시킬 수 있다. 동시에 제1 디코더 회로(510)는, 제2 내지 제4 비트라인(BL2-BL4)에 연결된 비선택 소자들(LYN2-LYN4)를 턴-온시키고, 선택 소자들(LYP2-LYP4)을 턴-오프시킬 수 있다. 따라서, 제1 비트라인(BL1)은 제1 전압을 바이어스 전압으로 입력받고, 제2 내지 제4 비트라인들(BL2-BL4)은 접지 전압을 바이어스 전압으로 입력받을 수 있다.
한편, 제2 디코더 회로(520)는 개별 선택 소자(LX) 및 공통 선택 소자(GX)를 턴-온시켜 센스 앰프(SA)의 제1 입력단을 워드라인(WL)에 연결할 수 있다. 제2 디코더 회로(520)는 워드라인(WL)에 제2 전압을 바이어스 전압으로 입력할 수 있으며, 제2 전압은 접지 전압보다 작은 음의 전압일 수 있다. 일례로, 제2 전압의 절대값은 제1 전압의 절대값과 같을 수 있다.
따라서, 제1 비트라인(BL1)과 워드라인(WL)에 연결된 선택 메모리 셀에는 제1 전압과 제2 전압의 차이만큼의 전압이 인가될 수 있다. 또한, 제2 내지 제4 비트라인들(BL2-BL4)과 워드라인(WL)에 연결된 비선택 메모리 셀들 각각에는, 접지 전압과 제2 전압의 차이만큼의 전압이 인가될 수 있다. 이상적인 경우에는 선택 메모리 셀을 통해 흐르는 센싱 전류(IS)에 의해서만 제1 커패시터(C1)가 충전되지만, 실제 동작에서는 비선택 메모리 셀들 각각을 통해 흐르는 오프 전류들(IOFF1-IOFF3)이 워드라인(WL)에 더해진 총 전류(ITOT)에 의해 제1 커패시터(C1)가 충전될 수 있다. 따라서, 제1 커패시터(C1)가 더 빠르게 더 큰 전압까지 충전될 수 있으며, 센스 앰프(SA)가 선택 메모리 셀의 상태를 정확히 판단하지 못 할 수 있다.
본 발명의 일 실시예에서는 전류 보상 회로(540)를 이용하여 상기와 같은 문제를 해결할 수 있다. 전류 미러 회로(542)는 제2 내지 제4 비트라인들(BL2-BL4)과 워드라인(WL)의 전압 차에 의해 비선택 메모리 셀들에 흐르는 오프 전류들(IOFF1-IOFF3)을 검출하고, 오프 전류들(IOFF1-IOFF3)의 합과 실질적으로 같은 크기의 전류를 블리딩 회로(541)에 미러링할 수 있다. 블리딩 회로(541)는 오프 전류들(IOFF1-IOFF3)의 합에 대응하는 누설 전류(ILEAK)를 센스 앰프(SA)의 제1 입력단에서 제거할 수 있다. 따라서, 제1 커패시터(C1)를 충전하는 읽기 전류(IRD)는, 선택 메모리 셀에 흐르는 센싱 전류(IS)와 실질적으로 같을 수 있으며, 센스 앰프(SA)가 선택 메모리 셀의 상태를 정확히 판단할 수 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프들이다. 이하, 도 7에 도시한 메모리 장치(500)를 함께 참조하여 설명하기로 한다.
도 8 및 도 9는 읽기 동작을 설명하기 위한 그래프들일 수 있다. 도 8은 전류 보상 회로(540)가 누설 전류(ILEAK)를 제거한 실시예에 해당할 수 있으며, 도 9는 전류 보상 회로(540)가 누설 전류(ILEAK)를 제거하지 않은 실시예에 해당할 수 있다. 도 8 및 도 9에 도시한 그래프들에서 제1 시간(T1)은 비트라인들(BL1-BL4)과 워드라인(WL)에 바이어스 전압을 입력하는 프리-차지 구간일 수 있으며, 제2 시간(T2)은 디벨롭 구간일 수 있다. 한편 제3 시간(T3)은 센스 앰프(SA)가 읽기 전압을 기준 전압(VREF)과 비교하는 센싱 구간일 수 있다. 전류 보상 회로(540)는 제2 시간(T2) 동안 누설 전류(ILEAK)를 제거할 수 있다.
전류 보상 회로(540)가 누설 전류(ILEAK)를 제거한 도 8의 그래프를 참조하면, 기준 전압(VREF)을 기준으로 선택 메모리 셀이 리셋 상태일 때 제1 마진(ΔV1)이 존재하고, 선택 메모리 셀이 셋 상태일 때 제2 마진(ΔV2)이 존재할 수 있다. 기준 전압(VREF)을 기준으로 선택 메모리 셀이 리셋 상태 또는 셋 상태일 때 충분한 마진이 확보될 수 있다. 따라서, 외부에서 유입되는 노이즈 성분 등이 존재하는 경우에도 리드아웃 회로(530)가 선택 메모리 셀의 상태를 정확하게 판단할 수 있다.
반면, 전류 보상 회로(540)가 누설 전류(ILEAK)를 제거하지 않은 도 9의 그래프를 참조하면, 기준 전압(VREF)을 기준으로 선택 메모리 셀이 리셋 상태일 때 제1 마진(ΔV1`)이 존재하고, 선택 메모리 셀이 셋 상태일 때 제2 마진(ΔV2`)이 존재할 수 있다. 누설 전류(ILEAK)가 센싱 전류(IS)에 더해진 총 전류(ITOT)에 의해 제1 커패시터(C1)가 충전되므로, 도 8에 도시한 그래프에 비해 읽기 전압이 이른 시점에서부터 증가할 수 있다. 또한, 리셋 상태의 선택 메모리 셀로부터 검출되는 읽기 전압이 누설 전류(ILEAK)에 의해 증가함에 따라, 제1 마진(ΔV1`)이 감소할 수 있다. 따라서, 외부에서 유입되는 노이즈 성분 등이 존재할 경우, 리드아웃 회로(530)가 선택 메모리 셀의 상태를 잘못 판단할 수 있다.
도 10은 리드아웃 회로(530)가 메모리 셀 어레이(550)의 메모리 셀들(MC)로부터 읽어오는 읽기 전압의 분포를 나타낸 그래프일 수 있다. 도 10을 참조하면, 전류 보상 회로(540)가 누설 전류(ILEAK)를 제거할 경우, 리셋 상태의 메모리 셀들의 읽기 전압은 제1 리셋 분포(VDRST1)를 가지며, 셋 상태의 메모리 셀들의 읽기 전압은 제1 셋 분포(VDSET1)를 가질 수 있다. 따라서 리드아웃 회로(530)는 제1 센싱 마진(SM1)을 확보할 수 있으며, 제1 센싱 마진(SM1)에 위치하는 기준 전압(VREF)과 읽기 전압을 비교하여 메모리 셀들의 상태를 결정할 수 있다.
반면, 전류 보상 회로(540)가 누설 전류(ILEAK)를 제거하지 않을 경우, 리셋 상태의 메모리 셀들의 읽기 전압은 제2 리셋 분포(VDRST2)를 가지며, 셋 상태의 메모리 셀들의 읽기 전압은 제2 셋 분포(VDSET2)를 가질 수 있다. 선택 메모리 셀의 센싱 전류(IS)에 누설 전류(ILEAK)가 더해지므로, 제2 셋 분포(VDSET2)가 제1 셋 분포(VDSET1)보다 더 넓은 범위를 가질 수 있다. 따라서, 리드아웃 회로(530)의 센싱 마진이 제2 센싱 마진(SM2)으로 감소하게 되며, 읽기 동작의 정확도가 저하될 수 있다. 본 발명의 일 실시예에서는, 전류 보상 회로(540)로 누설 전류(ILEAK)를 제거함으로써, 센싱 마진을 충분히 확보하고 읽기 동작의 정확도를 개선할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 제1 디코더 회로(610), 제2 디코더 회로(620), 리드아웃 회로(630) 및 전류 보상 회로(640) 등을 포함할 수 있다. 제1 디코더 회로(610)는 복수의 비트라인들(BL1-BLn: BL)과 연결되며, 제2 디코더 회로(620)는 복수의 워드라인들(WL1-WLm: WL)과 연결될 수 있다. 복수의 비트라인들(BL)과 복수의 워드라인들(WL)은 복수의 메모리 셀들(MC)과 연결될 수 있다. 제1 디코더 회로(610), 제2 디코더 회로(620), 리드아웃 회로(630)의 동작은 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다.
전류 보상 회로(640)는 블리딩 회로(641)와 전류 미러 회로(642)를 포함할 수 있다. 블리딩 회로(641)는 제2 디코더 회로(620)가 리드아웃 회로(630)로 출력하는 전류의 적어도 일부를 끌어당겨 제거할 수 있다. 블리딩 회로(641)가 끌어당기는 전류량은 전류 미러 회로(642)가 블리딩 회로(641)로 미러링하는 전류의 크기에 의해 결정될 수 있다.
따라서, 특정한 선택 메모리 셀에 대한 읽기 동작이 진행되는 동안 발생하는 오프 전류들을 전류 미러 회로(642)가 검출함으로써, 리드아웃 회로(630)에 입력되는 전류로부터 오프 전류들의 합에 대응하는 누설 전류를 제거할 수 있다. 전류 미러 회로(640)는, 복수의 비트라인들(BL) 중에서 선택되지 않은 비선택 비트라인들에 연결되어, 비선택 비트라인들로부터 선택 워드라인으로 흐르는 오프 전류들을 검출할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 제1 디코더 회로(710), 제2 디코더 회로(720), 리드아웃 회로(730), 전류 보상 회로(741, 742) 및 메모리 셀 어레이(750) 등을 포함할 수 있다. 제1 디코더 회로(710), 제2 디코더 회로(720), 리드아웃 회로(730)의 구성 및 동작은, 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다. 또한, 메모리 셀 어레이(750)에 포함되는 비트라인들(BL1-BL4)과 워드라인(WL)의 개수는 설명의 편의를 위한 것이며, 다양하게 변형될 수 있다.
도 12에 도시한 일 실시예에서, 제1 디코더 회로(710)는 제1 비트라인(BL1)에 연결된 제1 선택 소자(LYP1)와, 제2 내지 제4 비트라인들(BL2-BL4)에 연결된 제2 내지 제4 비선택 소자들(LYN2-LYN4)을 턴-온시킬 수 있다. 따라서 제1 비트라인(BL1)이 선택 비트라인으로, 제2 내지 제4 비트라인들(BL2-BL4)은 비선택 비트라인으로 결정될 수 있다. 한편, 제2 디코더 회로(720)는 개별 선택 소자(LX)와 공통 선택 소자(GX)를 턴-온시킬 수 있다. 따라서 리드아웃 회로(730)는 제1 비트라인(BL1)과 워드라인(WL)에 연결된 선택 메모리 셀로부터 데이터를 읽어올 수 있다.
일 실시예에서 제1 비트라인(BL1)은 제1 전압으로 바이어스되며, 워드라인(WL)은 제1 전압보다 작은 제2 전압으로 바이어스될 수 있다. 또한, 제2 내지 제4 비트라인들(BL2-BL4)은 제1 전압보다 작고 제2 전압보다 큰 제3 전압으로 바이어스될 수 있다. 일례로 제2 전압은 음의 전압이고 제3 전압은 접지 전압일 수 있으며, 제1 전압과 제2 전압의 절대값은 서로 같을 수 있다.
선택 메모리 셀에는 제1 전압과 제2 전압에 의해 생성되는 센싱 전류(IS)가 흐를 수 있다. 센싱 전류(IS)의 크기는 선택 메모리 셀의 저항에 따라 달라질 수 있다. 일례로, 선택 메모리 셀에 포함된 정보 저장 소자가 결정질상을 갖는 셋 상태이면, 센싱 전류(IS)가 증가할 수 있다. 반대로, 선택 메모리 셀에 포함된 정보 저장 소자가 비정질상을 갖는 리셋 상태이면, 센싱 전류(IS)는 감소할 수 있다. 리드아웃 회로(730)의 센스 앰프(SA)는, 센싱 전류(IS)에 대응하는 읽기 전압을 기준 전압(VREF)과 비교함으로써, 선택 메모리 셀의 상태를 판단할 수 있다.
앞서 설명한 바와 같이 실제 읽기 동작에서는, 선택되지 않은 제2 내지 제4 비트라인들(BL2-BL4)과 비선택 메모리 셀들을 통해 워드라인(WL)으로 오프 전류들(IOFF1-IOFF3)이 유입될 수 있다. 따라서, 오프 전류들(IOFF1-IOFF3)과 센싱 전류(IS)를 더한 총 전류(ITOT)가 리드아웃 회로(730)로 입력될 수 있으며, 센스 앰프(SA)가 선택 메모리 셀의 상태를 정확히 판단하지 못 할 수 있다. 본 발명의 일 실시예에서는, 오프 전류들(IOFF1-IOFF3)에 대응하는 누설 전류(ILEAK)가 블리딩 회로(741)에 의해 제거되며, 총 전류(ITOT)에서 누설 전류(ILEAK)가 제거된 읽기 전류(IRD)에 의해 제1 커패시터(C1)가 충전되고 읽기 전압이 생성될 수 있다.
블리딩 회로(741)가 제거하는 누설 전류(ILEAK)가 오프 전류들(IOFF1-IOFF3)의 합에 대응할 수 있도록, 전류 미러 회로(742)가 비선택 비트라인들인 제2 내지 제4 비트라인들(BL2-BL4)로부터 오프 전류들(IOFF1-IOFF3)을 검출할 수 있다. 전류 미러 회로(742)는 제1 전원 전압(VDD)을 공급하는 제1 전원 노드와 비선택 비트라인들 사이에 연결되는 제1 트랜지스터(TR1), 제1 트랜지스터(TR1)와 같은 제어 신호에 의해 제어되는 제2 트랜지스터(TR2), 제2 트랜지스터(TR2)와 제2 전원 노드 사이에 연결되는 제3 트랜지스터(TR3) 등을 포함할 수 있다. 제2 전원 노드는 제2 전원 전압(VSS)을 공급할 수 있으며, 제2 전원 전압은 음의 전압일 수 있다. 선택적으로, 전류 미러 회로(742)는 제1, 제2 트랜지스터들(TR1, TR2) 각각과 제1 전원 노드 사이에 연결되는 풀-업 트랜지스터들(P1, P2)을 더 포함할 수도 있다.
제1 트랜지스터(TR1)는 비트라인들(BL1-BL4)에 연결된 비선택 소자들(LYN1-LYN4)에 연결될 수 있다. 제2 내지 제4 비트라인들(BL2-BL4)에 연결된 비선택 소자들(LYN2-LYN4)은 턴-온되므로, 제1 트랜지스터(TR1)에는 제2 내지 제4 비트라인들(BL2-BL4)에 흐르는 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 전류가 흐를 수 있다. 즉, 제1 트랜지스터(TR1)와, 제1 디코더 회로(710)를 통해 제2 내지 제4 비트라인들(BL2-BL4)로부터 오프 전류들(IOFF1-IOFF3)를 입력받는 연산 증폭기 등은, 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 전류를 검출하는 회로를 제공할 수 있다.
제1 트랜지스터(TR1)의 전류는 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 거쳐 블리딩 회로(741)에 포함되는 제4 트랜지스터(TR4)로 미러링될 수 있다. 즉, 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)는 미러링 회로를 제공할 수 있다. 블리딩 회로(741)는 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 전류를 미러링 회로로부터 전달받으며, 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 전류를 누설 전류(ILEAK)로서 제거할 수 있다. 또는, 블리딩 회로(741)가 오프 전류들(IOFF1-IOFF3)에 대한 정보를 획득하고, 해당 정보를 참조하여 누설 전류(ILEAK)로서 제거하는 전류의 크기 등을 결정할 수도 있다. 일례로, 오프 전류들(IOFF1-IOFF3)에 대한 정보는 래치 또는 메모리 셀 등에 저장될 수 있다.
블리딩 회로(741)는, 전류 미러 회로(742)를 통해 비트라인들(BL1-BL4)을 제어하기 위한 제1 디코더 회로(710)와 연결될 수 있다. 전류 미러 회로(742)는 제1 디코더 회로(741)를 통해 선택되지 않은 제2 내지 제4 비트라인들(BL2-BL4)에 흐르는 오프 전류들(IOFF1-IOFF3)의 합에 해당하는 전류를 미러링하여 블리딩 회로(741)에 전달할 수 있다. 블리딩 회로(741)에 포함되는 제4 트랜지스터(TR4)의 게이트는 전류 미러 회로(742)를 통해 제1 디코더 회로(710)와 연결되며, 특히 선택되지 않은 제2 내지 제4 비트라인들(BL2-BL4)의 비선택 소자들(LYN2-LYN4)에 연결될 수 있다.도 12에 도시한 일 실시예에서는, 전류 미러 회로(742)가 제1 디코더 회로(710)에 연결되어 선택되지 않은 제2 내지 제4 비트라인들(BL2-BL4)에 흐르는 전류를 검출하는 한편, 블리딩 회로(741)가 워드라인(WL) 및 제2 디코더 회로(720)를 통해 센스 앰프(SA)에 입력되는 전류 중 일부를 제거할 수 있다. 따라서, 블리딩 회로(741)와 전류 미러 회로(742)에 의해, 제1 디코더 회로(710)와 제2 디코더 회로(720)가 서로 연결될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위해 제공되는 그래프이다.
도 13은 전류 보상 회로가 비선택 비트라인들과 비선택 메모리 셀들을 통해 워드라인으로 유입되는 오프 전류들을 검출하여 누설 전류를 제거하는 실시예와, 오프 전류들에 관계없이 일정한 크기의 누설 전류를 제거하는 실시예를 비교 설명하기 위한 그래프일 수 있다. 도 13에 도시한 그래프에서, 제1 시간(T1)은 비트라인들과 워드라인들에 바이어스 전압을 입력하는 프리-차지 구간일 수 있으며, 제2 시간(T2)은 디벨롭 구간일 수 있다. 한편 제3 시간(T3)은 센스 앰프가 읽기 전압을 기준 전압(VREF)과 비교하는 센싱 구간일 수 있다.
본 발명의 일 실시예와 같이 전류 보상 회로가 실제 오프 전류들을 검출하여 누설 전류로서 제거하면, 셋 상태의 선택 메모리 셀의 읽기 전압과, 리셋 상태의 선택 메모리 셀의 읽기 전압은 각각 기준 전압(VREF)에 대해 제1 마진(ΔV1)과 제2 마진(ΔV2)을 가질 수 있다. 반면, 일정한 크기의 누설 전류를 제거할 경우, 셋 상태의 선택 메모리 셀에 흐르는 센싱 전류로부터 누설 전류가 과도하게 제거될 수 있다. 따라서, 셋 상태의 선택 메모리 셀의 읽기 전압이 갖는 센싱 마진(ΔV2`)이 감소할 수 있으며, 읽기 동작의 정확도가 개선되지 않을 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 아키텍처를 간단하게 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(800)는 패드 영역(810), 회로 영역(820) 및 뱅크 영역(830)을 가질 수 있다. 패드 영역(810)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있으며, 회로 영역(820)은 메모리 장치(800)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(830)에는 메모리 셀들을 갖는 복수의 뱅크들이 형성될 수 있다.
실시예들에 따라 변형될 수 있으나, 뱅크 영역(830)에 형성되는 복수의 뱅크들 각각은 다시 복수의 영역들로 분할될 수 있다. 일례로, 복수의 뱅크들 각각을 나누는 복수의 영역들 중 적어도 일부는, 앞서 설명한 디코더 회로 또는 읽기/쓰기 회로 등을 공유할 수도 있다. 이하, 도 15를 참조하여 더욱 자세히 설명하기로 한다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(900)는 제1 디코더 회로(910), 제2 디코더 회로(921, 922), 읽기/쓰기 회로(930), 전류 보상 회로(940), 및 메모리 셀 어레이(951, 952)를 포함할 수 있다. 메모리 셀 어레이(951, 952)는 복수의 메모리 셀들을 포함할 수 있으며, 비트라인들(BL1-BL2: BL)과 워드라인들(WL1-WL2: WL)의 개수는 다양하게 변형될 수 있다.
본 발명의 일 실시예에서, 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952) 각각에 포함되는 비트라인들(BL)은, 제1 디코더 회로(910)를 공유할 수 있다. 도 15를 참조하면, 제1 메모리 셀 어레이(951)의 제1 비트라인(BL1)과 제2 메모리 셀 어레이(952)의 제1 비트라인(BL1)은 제1 선택 소자(LYP1)와 제1 비선택 소자(LYN1), 공통 선택 소자(GYP) 및 공통 비선택 소자(GYN)를 공유할 수 있다. 마찬가지로, 제1 메모리 셀 어레이(951)의 제2 비트라인(BL2)과 제2 메모리 셀 어레이(952)의 제2 비트라인(BL2)은 제2 선택 소자(LYP2)와 제2 비선택 소자(LYN2), 공통 선택 소자(GYP) 및 공통 비선택 소자(GYN)를 공유할 수 있다. 한편, 인에이블 소자(M1)과 클램프 소자(M2) 역시 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952) 각각에 포함되는 비트라인들(BL)에 의해 공유될 수 있다.
반면, 제2 디코더 회로(921, 922)는 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952) 각각에 포함되는 워드라인들(WL)에 의해 공유되지 않을 수 있다. 따라서, 읽기/쓰기 회로(930)는 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952)에 포함되는 메모리 셀들(MC) 중 하나의 선택 메모리 셀에 대한 읽기/쓰기 동작을 실행할 수 있다.
일례로, 제1 메모리 셀 어레이(951)에서 제1 비트라인(BL1)과 제2 워드라인(WL2)에 연결된 메모리 셀이 선택 메모리 셀로 결정되는 경우를 가정하자. 제1 디코더 회로(910)는 공통 선택 소자(GYP)와 제1 선택 소자(LYP1) 및 제2 비선택 소자(LYN2)를 턴-온시켜 제1 비트라인(BL1)에 제1 전압을 입력할 수 있다. 앞서 설명한 바와 같이 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952) 각각에 포함되는 비트라인들(BL)이 제1 디코더 회로(910)를 공유하므로, 상기 제1 전압은 제1 메모리 셀 어레이(951)와 제2 메모리 셀 어레이(952)의 제1 비트라인(BL1)에 동시에 입력될 수 있다.
제1 메모리 셀 어레이(951)에 연결된 제2 디코더 회로(921)는 제1 개별 선택 소자(LX1)를 턴-오프하고 제2 개별 선택 소자(LX2)를 턴-온할 수 있다. 또한 제2 메모리 셀 어레이(952)에 연결된 제2 디코더 회로(922)는 제1 및 제2 개별 선택 소자들(LX1, LX2)을 모두 턴-오프할 수 있다. 따라서, 읽기/쓰기 회로(930)는 제1 메모리 셀 어레이(951)에서 제1 비트라인(BL1)과 제2 워드라인(WL2)에 연결된 메모리 셀을 선택 메모리 셀로 특정하고 읽기/쓰기 동작 등을 실행할 수 있다.
읽기/쓰기 회로(930)가 선택 메모리 셀에 대해 읽기 동작을 실행할 때, 전류 보상 회로(940)는 읽기/쓰기 회로(930)에 입력되는 전류 중 적어도 일부를 누설 전류로서 제거할 수 있다. 일례로, 전류 보상 회로(940)는 제1 메모리 셀 어레이(951)의 제2 비트라인(BL2)으로부터 제2 워드라인(WL2)으로 흐르는 전류를 검출하여, 누설 전류로서 제거할 수 있다. 전류 보상 회로(940)는 읽기/쓰기 회로(930)에 입력되는 전류 중 일부를 끌어오기 위한 블리딩 소자를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 16에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 입출력부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 20에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 입출력부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 16에 도시한 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 15를 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 300A, 400, 500, 600, 700, 800, 900: 메모리 장치
410, 510, 610, 710: 제1 디코더 회로
420, 520, 620, 720: 제2 디코더 회로
430, 530, 630, 730: 리드아웃 회로
440, 540, 640: 전류 보상 회로
450, 550, 750: 메모리 셀 어레이

Claims (10)

  1. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인 및 선택 비트라인을 결정하는 디코더 회로; 및
    상기 복수의 비트라인들 중에서 상기 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 누설 전류를, 상기 선택 워드라인으로부터 제거하는 전류 보상 회로; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 선택 워드라인에 연결되며 상기 선택 메모리 셀의 상태에 대응하는 센싱 전압을 입력받는 제1 입력단 및 소정의 기준 전압을 입력받는 제2 입력단을 포함하는 센스 앰프; 를 더 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 전류 보상 회로는, 상기 제1 입력단에 연결되며 상기 선택 워드라인으로부터 상기 누설 전류를 제거하는 블리딩(bleeding) 소자, 및 상기 오프 전류들을 검출하여 상기 누설 전류를 상기 블리딩 소자에 미러링하는 전류 미러 회로를 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 디코더 회로는, 제1 시간 동안 상기 선택 비트라인 및 상기 선택 워드라인을 충전하는 클램프 회로를 포함하며,
    상기 전류 보상 회로는, 상기 제1 시간 이후에 도래하는 제2 시간 동안 상기 선택 워드라인으로부터 상기 오프 전류를 제거하는 메모리 장치.
  5. 제4항에 있어서,
    상기 디코더 회로는 상기 제2 시간 동안 상기 선택 워드라인을 상기 전류 보상 회로가 제공하는 전류 경로에 연결하는 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각에서, 상기 정보 저장 소자는 상기 복수의 비트라인들 중 하나에 연결되고, 상기 스위치 소자는 상기 복수의 워드라인들 중 하나에 연결되는 메모리 장치.
  7. 제1항에 있어서,
    상기 디코더 회로는, 상기 선택 비트라인에 제1 전압을 입력하고, 상기 선택 워드라인에 상기 제1 전압보다 작은 제2 전압을 입력하며, 상기 비선택 비트라인에 상기 제1 전압보다 작고 상기 제2 전압보다 큰 제3 전압을 입력하는 메모리 장치.
  8. 복수의 비트라인들과 복수의 워드라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 비트라인들 중에서 선택 비트라인, 및 비선택 비트라인들을 결정하는 제1 디코더 회로;
    상기 복수의 워드라인들 중에서 선택 워드라인, 및 비선택 워드라인들을 결정하는 제2 디코더 회로;
    상기 선택 워드라인에 연결되는 입력단을 갖는 센스 앰프; 및
    제1 전원 노드와 상기 비선택 비트라인들 사이에 연결되는 제1 트랜지스터, 상기 제1 전원 노드에 연결되며 상기 제1 트랜지스터와 같은 제어 신호에 의해 제어되는 제2 트랜지스터, 상기 제2 트랜지스터와 제2 전원 노드 사이에 연결되는 제3 트랜지스터, 및 상기 센스 앰프의 상기 입력단과 상기 제2 전원 노드 사이에 연결되며 상기 제3 트랜지스터의 전류를 미러링하는 제4 트랜지스터를 갖는 전류 보상 회로; 를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS 트랜지스터이며, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS 트랜지스터인 메모리 장치.
  10. 복수의 비트라인들 및 복수의 워드라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 워드라인들 중에서 선택 워드라인을 제1 시간 동안 프리차지하고, 상기 제1 시간 이후 도래하는 제2 시간 동안 상기 선택 워드라인을 소정의 전류 경로에 연결하는 디코더 회로;
    상기 제2 시간 동안, 상기 복수의 비트라인들 중에서 선택 비트라인을 제외한 비선택 비트라인들에 흐르는 오프 전류들의 합에 대응하는 누설 전류를 상기 선택 워드라인으로부터 끌어당기는 상기 전류 경로를 제공하는 블리딩 회로; 및
    상기 제2 시간 이후에 도래하는 제3 시간 동안, 상기 선택 워드라인을 통해 검출한 센싱 전압을 기준 전압과 비교하는 센스 앰프; 를 포함하는 메모리 장치.
KR1020180110822A 2018-09-17 2018-09-17 메모리 장치 KR102550416B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180110822A KR102550416B1 (ko) 2018-09-17 2018-09-17 메모리 장치
US16/379,148 US10685707B2 (en) 2018-09-17 2019-04-09 Memory device
CN201910836317.1A CN110910931A (zh) 2018-09-17 2019-09-05 存储器设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180110822A KR102550416B1 (ko) 2018-09-17 2018-09-17 메모리 장치

Publications (2)

Publication Number Publication Date
KR20200032290A true KR20200032290A (ko) 2020-03-26
KR102550416B1 KR102550416B1 (ko) 2023-07-05

Family

ID=69772540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180110822A KR102550416B1 (ko) 2018-09-17 2018-09-17 메모리 장치

Country Status (3)

Country Link
US (1) US10685707B2 (ko)
KR (1) KR102550416B1 (ko)
CN (1) CN110910931A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210013896A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 저항성 메모리 장치
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells
US11342031B2 (en) * 2020-08-28 2022-05-24 Stmicroelectronics S.R.L. Circuit and method for process and temperature compensated read voltage for non-volatile memory
JP2022051347A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置およびその制御方法
WO2023272550A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Phase-change memory devices, systems, and methods of operating thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060022009A (ko) * 2004-09-06 2006-03-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR100587694B1 (ko) * 2005-02-16 2006-06-08 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR20150115534A (ko) * 2014-04-04 2015-10-14 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR20160005549A (ko) * 2014-07-07 2016-01-15 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20160050534A (ko) * 2014-10-30 2016-05-11 에스케이하이닉스 주식회사 누설 전류 감지부를 구비하는 반도체 집적 회로 장치 및 그 구동방법
KR20160073169A (ko) * 2014-12-16 2016-06-24 삼성전자주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
KR20170078649A (ko) * 2014-10-31 2017-07-07 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 메모리 셀에 액세스할 시 누설 전류를 재사용하는 기법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001126475A (ja) * 1999-10-25 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
EP1526548A1 (en) * 2003-10-22 2005-04-27 STMicroelectronics S.r.l. Improved bit line discharge method and circuit for a semiconductor memory
US7567458B2 (en) * 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US8068367B2 (en) 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
US7768865B2 (en) * 2008-04-21 2010-08-03 Vikram Bollu Address decoder and/or access line driver and method for memory devices
US8270240B2 (en) 2009-07-30 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Current leakage reduction
JP2011138571A (ja) * 2009-12-26 2011-07-14 Elpida Memory Inc 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
JP2011198445A (ja) 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
US9455032B2 (en) 2014-10-30 2016-09-27 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same
KR102265464B1 (ko) * 2014-12-12 2021-06-16 삼성전자주식회사 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법
KR102204389B1 (ko) * 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060022009A (ko) * 2004-09-06 2006-03-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR100587694B1 (ko) * 2005-02-16 2006-06-08 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR20150115534A (ko) * 2014-04-04 2015-10-14 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
KR20160005549A (ko) * 2014-07-07 2016-01-15 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20160050534A (ko) * 2014-10-30 2016-05-11 에스케이하이닉스 주식회사 누설 전류 감지부를 구비하는 반도체 집적 회로 장치 및 그 구동방법
KR20170078649A (ko) * 2014-10-31 2017-07-07 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 메모리 셀에 액세스할 시 누설 전류를 재사용하는 기법
KR20160073169A (ko) * 2014-12-16 2016-06-24 삼성전자주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법

Also Published As

Publication number Publication date
US10685707B2 (en) 2020-06-16
US20200090745A1 (en) 2020-03-19
CN110910931A (zh) 2020-03-24
KR102550416B1 (ko) 2023-07-05

Similar Documents

Publication Publication Date Title
KR102550416B1 (ko) 메모리 장치
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
JP2009020998A (ja) 読み出しエラーを減らすことができるマルチレベル相変化メモリ装置及びその読み出し方法
JP2011204302A (ja) 半導体記憶装置
KR102476770B1 (ko) 전자 장치
JP2019096374A (ja) メモリ装置及びその動作方法
US20230207007A1 (en) Memory device and operating method thereof
KR20170120446A (ko) 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
US10891998B2 (en) Memory device operating based on a write current for a given operation condition and a method of driving the write current
US10998038B2 (en) Memory device and method of operating the same
JP7097792B2 (ja) メモリ装置及びその動作方法
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
US20180268878A1 (en) Non-volatile semiconductor memory device
US11011228B2 (en) Memory device having an increased sensing margin
KR20220151056A (ko) 메모리 장치
KR102656527B1 (ko) 메모리 장치
KR20100013125A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법
US20180122461A1 (en) Resistive memory apparatus
CN112289359B (zh) 存储装置及操作该存储装置的方法
US10978113B2 (en) Page buffer and memory device including the same
KR20210081049A (ko) 저항성 메모리 장치 및 그의 동작 방법
KR20100050847A (ko) 저항 메모리 칩

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant