JP4377068B2 - 集積メモリ - Google Patents
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Description
【０００１】
本発明は、集積メモリであって、
書き込み可能なメモリセルと、一対のビット線と、制御ユニットとを有しており、
前記一対のビット線は、前記書き込み可能なメモリセルを差動読み出し増幅器と接続し、
前記差動読み出し増幅器を介して、読み出しアクセス時に、読み出すべきデータがメモリセルからメモリの外側に伝送され、書き込みアクセス時に、書き込むべきデータが前記メモリの外側から前記メモリセルに伝送され、
前記制御ユニットによって複数ステップで前記一対のビット線が電位調整され、それから読み出しアクセス時に前記メモリセルの１つが前記一対のビット線の１本と導電接続される形式の集積メモリに関する。
【０００２】
差動増幅器（センスアンプ）は、例えば、ＤＲＡＭ及びＦＲＡＭ（ＦｅＲＡＭ：Ferroelektrische（強誘電体） ＲＡＭ)で、メモリセルから読み出されたデータの増幅のため、及び、メモリセルにデータを書き込むために使用される。米国特許第５２４１５０３号明細書には、そのような読み出し増幅器が記載されている。読み出し増幅器は、差分信号の伝送のために使用されるビット対線を介してメモリセルと接続されている。各ビット線は、読み出しアクセスの前に、メモリセルを各ビット線の１本に導電接続して、当該ビット線の電位を制御する前に、所定の電位にプリチャージされる。続いて、読み出し増幅器が作動状態にされ、その結果、読み出し増幅器は、両ビット線間の電位差を増幅し、各ビット線は、続いて反対の論理レベルを有する。ＤＲＡＭメモリセルの読み出し時にＤＲＡＭメモリセルの記憶内容は消失される（破壊読み出し）ので、通常のように、読み出しアクセス時に読み出し増幅器によって増幅された信号は、予め読み出されたメモリセルに書き込まれる。このようにして、メモリセルの元のメモリ状態が再度形成される。
【０００３】
書き込みアクセスは、ＤＲＡＭ又はＦＲＡＭでは、読み出しアクセスとは僅かしか違いがない。主な差異は、読み出し増幅器の読み出しアクセス時に、増幅された差分信号がメモリの外側に伝送され、書き込みアクセス時にメモリの外側から、書き込むべきデータに相応した差分信号が読み出し増幅器に供給され、読み出し増幅器は、当該読み出し増幅器と接続されたビット対線を相応の電位状態に調整する点にある。読み出しアクセスの開始時にも書き込みアクセスの開始時にも、通常のように、各ビット線を同様に、即ち、同じステップでプリチャージすることができる。従って、書き込みアクセスと読み出しアクセスとが区別されるのは、ビット線のプリチャージ後、メモリの外側から供給されたデータが読み出し増幅器からビット線に供給されるかどうか、又は、読み出し増幅器がメモリセルの読み出し時にビット対線に形成された差分信号を増幅して外側に伝送するかどうかの点にある。
【０００４】
ＤＲＡＭ又はＦＲＡＭでの書き込み、及び、読み出しサイクルの上述の経過が有する利点は、ビット線のプリチャージ及びメモリセルとビット線との導電接続を、両方の場合に正確に同様に制御する点にある。従って、書き込みアクセスは、通常の、破壊読み出しメモリの場合、読み出しアクセスと同じ長さである。
米国特許出願公開第５４８７０４３号公報から、同時に２つのトランジスタを介して電荷を補償する信号を介して、ビット線をプリチャージ電位にプリチャージするメモリが公知である。
【０００５】
従って、本発明が基づく課題は、高速書き込みアクセスを行う集積メモリを提供することである。
【０００６】
本発明によると、この課題は、冒頭に挙げた形式の集積メモリにおいて、前記制御ユニットは書き込みアクセスの際には、前記読み出しアクセスのために行われる、前記一対のビット線の前記複数の電位調整ステップの一部分だけを実行し、それから前記読み出し増幅器がデータを一対のビット線に伝送することにより解決される。本発明の有利な実施例は、従属請求項２〜６の対象である。
【０００７】
本発明の集積メモリは、書き込み可能なメモリセルを有している。更に、集積メモリは、一対のビット線を有しており、このビット線は、メモリセルを差動読み出し増幅器と接続し、差動読み出し増幅器を介して、読み出しアクセス時に読み出されるべきデータが、メモリセルからメモリの外側に伝送され、書き込みアクセス時に書き込まれるべきデータがメモリの外側からメモリセルに伝送される。更に、集積メモリは、制御ユニットを有しており、この制御ユニットにより、読み出しアクセス時に各メモリセルが各ビット線の１本と導電接続される前に、複数ステップで各ビット線が電位調整される。制御ユニットは、書き込みアクセス時には、読み出し増幅器がデータをビット対線に伝送する前に、読み出しアクセスのために行われる、各ビット線の電位調整ステップの一部分だけを実行する。
【０００８】
書き込みアクセス時に、読み出しアクセス時に実行される各ビット線のプリチャージを、完全に、又は、少なくとも部分的になくすことができるので、有利にも、読み出しアクセスの実行に必要な時間よりも少ない時間しか必要としないような書き込みアクセスを達成することができる。本発明のメモリは、通常のメモリよりも高速で書き込むことができる。
【０００９】
本発明は、一般的に、差動増幅器を有する書き込み可能な集積メモリに用いることができる。
【００１０】
実施例によると、メモリセルの記憶内容は、読み出しアクセス時に破壊され、即ち、破壊読み出しされる。読み出し増幅器は、読み出しアクセス時にメモリセルをビット線と導電接続した後に、ビット対線上に調整される差分信号を増幅し、その際、メモリセルに書き込まれる。
【００１１】
破壊読み出しアクセスメモリは、例えば、ＤＲＡＭ及びＦＲＡＭである。この場合には、読み出し時にも書き込み時にも、メモリセルへのデータの書き込みが行われて、メモリアクセスが終了される。本発明によると、書き込みアクセス時には、読み出しアクセス時に各ビット線の電位調整に必要な各ステップの一部分が実行されるにすぎない。従って、書き込みアクセスは、読み出しアクセスとは、両アクセス形式で行われる書き込みに先行するプリチャージのステップの点で異なる。
【００１２】
本発明の実施例によると、読み出しアクセス中、読み出し増幅器を作動状態にする前に、各メモリセルが読み出され、その際、各メモリセルは、各ビット線の１本と導電接続されている。更に、書き込みアクセス中、先ず、読み出し増幅器が作動状態にされ、その結果、書き込まれるべきデータが、各メモリセルが各ビット線の１本と導電接続される前に、予めビット対線上に形成されている。
【００１３】
つまり、読み出しアクセスは、従来技術のＤＲＡＭ又はＦＲＡＭの場合と同様に行われ、書き込みアクセス時には、先ず、メモリセルが各ビット線の１本と導電接続される前に、読み出し増幅器が作動状態にされる。このようにした場合の利点は、読み出し増幅器の作動状態、それと共に場合によって行われるビット線のリチャージ（Umladen）によって、各メモリセルが相応のビット線と導電接続される迄の長い期間待機する必要がないという点にある。読み出し増幅器が作動状態にされた後、各メモリセルの１つにデータを書き込むために、メモリセルを相応のビット線と短時間導電接続すれば十分である。
【００１４】
以下、本発明について図示の実施例を用いて詳細に説明する。
【００１５】
その際、
図１は、本発明の集積メモリの実施例、
図２は、図１のビット線の、書き込みアクセス及び読み出しアクセス中の信号経過特性を示す図
である。
【００１６】
図１には、本発明の理解に必要な、ＦＲＡＭのコンポーネントの図である。ＦＲＡＭは、差動読み出し増幅器ＳＡを有しており、読み出し増幅器ＳＡは、例えば、米国特許第５２４１５０３号明細書に記載されているような読み出し増幅器に構成することができる。読み出し増幅器ＳＡは、差動データ対線ＤＬ，／ＤＬを一対の差動ビット線（差動ビット対線）ＢＬ，／ＢＬと接続する。データ対線ＤＬ，／ＤＬを介して、読み出し増幅器ＳＡは、メモリの外部端子と接続されている（図１には図示していない）。各メモリセルは、ｎチャネル型の選択トランジスタＴ並びに強誘電体製メモリコンデンサＣを有している。選択トランジスタＴ及びメモリコンデンサＣは、ビット線ＢＬとプレート電位Ｖｐとの間に直列接続されている。選択トランジスタＴのゲートは、ワード線ＷＬ１と接続されている。各ビット線ＢＬ，／ＢＬは、多数のメモリセルＭＣと接続されている。メモリセルは、各ワード線ＷＬ１を介して選択される。
【００１７】
更に、各ビット線ＢＬ，／ＢＬは、参照セルＲＣと接続されており、参照セルは、メモリセルＭＣと同様に構成されている。各参照セルＲＣは、従って、同様に選択トランジスタＴＲ及びメモリコンデンサＣＲを有しており、選択トランジスタＴＲ及びメモリコンデンサＣＲは、トランジスタＴ及びメモリセルＭＣのコンデンサＣと同様に回路定数選定されている。参照セルＲＣの選択トランジスタＴＲのゲートは、参照ワード線ＷＬＲと接続されている。
【００１８】
読み出し増幅器ＳＡは、第１のトランジスタＴ１乃至第２のトランジスタＴ２を介して、データ線ＤＬ，／ＤＬと接続されている。両トランジスタＴ１，Ｔ２のゲートは、列選択信号ＣＳＬと接続されており、列選択信号は、メモリに記憶可能な列アドレスに依存して作動状態にすることができる。読み出し増幅器ＳＡは、第３のトランジスタＴ３乃至第４のトランジスタＴ４を介してビット線ＢＬ，／ＢＬと接続されている。この両トランジスタＴ３，Ｔ４のゲートは、作動化信号ＡＫＴと接続されている。更に、両ビット線ＢＬ，／ＢＬは、第５のトランジスタＴ５を介して相互に接続されており、第５のトランジスタのゲートは、補償信号ＥＱと接続されている。更に、第１のビット線ＢＬは、第６のトランジスタＴ６を介してアースと接続されており、第６のトランジスタのゲートは、第１のプレチャージ信号ＰＲＥ１と接続されている。第２のビット線／ＢＬは、第７のトランジスタＴ７を介してアースと接続されており、第７のトランジスタＴ７のゲートは、第２のプリチャージ信号ＰＲＥ２と接続されている。
【００１９】
更に、第１のビット線ＢＬと第２のビット線／ＢＬは、第８のトランジスタＴ８と第９のトランジスタＴ９を介して相互に接続されている。このトランジスタＴ８，Ｔ９のゲートは、第３のプリチャージ信号ＰＲＥ３と接続されている。両トランジスタＴ８，Ｔ９間の回路ノードは、プリチャージ電位ＶＡと接続されている。図１のトランジスタＴ１〜Ｔ９は、ｎチャネルトランジスタである。
【００２０】
列選択信号ＣＳＬが作動状態にされている間、読み出しアクセスの際、データは、読み出し増幅器からデータ線ＤＬ，／ＤＬに読み出され、書き込みアクセスの際、データは、外部からデータ線ＤＬ，／ＤＬを介して読み出し増幅器に記録される。従来技術のメモリでは、読み出しアクセスと書き込みアクセスとは、列選択信号ＣＳＬの作動状態中データが交換される方向によってのみ区別される。本発明では、以下説明するような、別の相違点がある。
【００２１】
メモリは、制御ユニットＣＴＲを有しており、制御ユニットには、メモリセルアドレスＡＤＲ、書き込み信号ＷＥ並びに読み出し信号ＯＥが供給される。制御ユニットの出力側には、制御ユニットＣＴＲが作動化信号ＡＫＴ、補償信号ＥＱ、列選択信号ＣＳＬ、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥ２及び第３のプリチャージ信号ＰＲＥ３が形成される。更に、制御ユニットＣＴＲは、その出力側を介してワード線ＷＬｉ及び参照ワード線ＷＬＲと接続されている。制御ユニットＣＴＲは、列選択信号ＣＳＬ及びワード線ＷＬｉを、印加されているアドレスＡＤＲに依存して作動状態にする。書き込み信号ＷＥを介して、書き込みアクセスがスタートされ、読み出し信号ＯＥを介して、読み出しアクセスがスタートされる。読み出し又は書き込みアクセスかどうかに応じて、制御ユニットＣＴＲは、その出力信号の大部分を種々異なるやり方で制御する。これについては、以下、図２を用いて説明する。
【００２２】
図２には、書き込みアクセス（左側半部）と読み出しアクセス（右側半部）の間の両ビット線ＢＬ、／ＢＬの電位の電位経過特性が示されている。図２からは、書き込みアクセスの開始時に、両ビット線ＢＬ，／ＢＬが第３のプリチャージ信号ＰＲＥ３を介してプリチャージ電位ＶＡ＝１．２ボルトに電位調整されることが分かる。書き込みアクセスの前に、補償信号ＥＱ、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥ２並びに参照ワード線ＷＬＲは作動状態とされず、その結果、それらと接続されたトランジスタは導電接続されない。考察している事例では、論理"０"が、第１のビット線ＢＬと接続された、図１のメモリセルＭＣに書き込まれる。相応の差分データ信号は、既にメモリの外部からデータ線ＤＬ，／ＤＬ及び第１のトランジスタＴ１乃至第２のトランジスタＴ２（列選択信号ＣＳＬを介して導電接続されている）を介して、読み出し増幅器ＳＡに伝送され、読み出し増幅器は、相応の差分信号を、当該増幅器の、ビット線ＢＬ，／ＢＬ側の端子に形成する。時点３１０ｎｓの直ぐ後に、第３のトランジスタＴ３及び第４のトランジスタＴ４は、作動化信号ＡＫＴを介して導電接続され、その結果、読み出し増幅器ＳＡは、書き込むべき差分信号をビット線ＢＬ，／ＢＬに転送する。両トランジスタＴ３，Ｔ４を介して読み出し増幅器ＳＡをビット線ＢＬ，／ＢＬと接続することは、ここでは、読み出し増幅器の「作動化」（"Aktivierung"）とも呼ばれる。
【００２３】
図２から分かることは、読み出し増幅器の作動化の結果として、第１のビット線ＢＬが徐々に０ボルトの低いレベルとなり、第２のビット線／ＢＬが徐々に２．５ボルトの高いレベルとなる。時点３２０ｎｓの直ぐ前に、ワード線ＷＬ１は、高い電位となり、その結果、メモリセルＭＣの選択トランジスタＴは、第１のビット線ＢＬと導電接続されている。この場合、選択トランジスタＴが開く前に論理"１"がメモリセルＭＣ内に記憶されていたので、３２０ｎｓで、第１のビット線ＢＬの電位経過特性で小さなへこみが生じる。第１のビット線ＢＬと、当該第１のビット線ＢＬと接続されたメモリコンデンサＣの電極との間の電荷の平衡状態に基づいて、論理"０"がおよそ３３０ｎｓのところで確実にメモリセルＭＣに記憶される。
【００２４】
図２では、時点４００ｎｓのところから、図１のメモリセルＭＣ（上述のように、論理"０"が記憶されている）への読み出しアクセスが実行されることが示されている。４１０ｎｓでは、先ず、両ビット線ＢＬ，／ＢＬが第６のトランジスタＴ６及び第７のトランジスタＴ７を介して第１のプリチャージ信号ＰＲＥ１及び第２のプリチャージ信号ＰＲＥ２に依存してアースに放電される。４２０ｎｓでは、参照セルＲＣが参照ワード線ＷＬＲを介して各ビット線ＢＬ，／ＢＬと導電接続されている。その際、第１のビット線ＢＬと接続された参照セルＲＣは、予め論理"０"にプリチャージされており、第２のビット線／ＢＬと接続された参照セルＲＣは、論理"０"にプリチャージされている。従って、時点４２０ｎｓ後、種々異なる電位が、両ビット線ＢＬ，／ＢＬに生じる。第１のプリチャージ信号ＰＲＥ１及び第２のプリチャージ信号ＰＲＥ２は、再度低レベルとなり、４３０ｎｓでは、補償信号ＥＱが高いレベルとなる。そうすることによって、第５のトランジスタＴ５を介して、両ビット線ＢＬ，／ＢＬ上の電位が等しくされる。約４３５ｎｓで、補償信号ＥＱが再度低いレベルとなった後、第１のビット線ＢＬはアースに放電され、その際、第１のビット線ＢＬは第６のトランジスタＴ６を介して第１のプリチャージ信号ＰＲＥ１の高いレベルでアースに接続される。４４０ｎｓの直後に初めて、メモリセルＭＣは、ワード線ＷＬ１を介して第１のビット線ＢＬと導電接続され、それにより、この電位は、メモリセルＭＣ内に記憶された論理"０"に基づいてほんの僅かしか上昇しない。４５０ｎｓで、読み出し増幅器ＳＡは作動化され、その際、この増幅器は、作動化信号ＡＫＴで制御されたトランジスタＴ３，Ｔ４を介してビット線ＢＬ，／ＢＬと接続される。この時点で、読み出し増幅器ＳＡは、両ビット線ＢＬ，／ＢＬ間の電位差の極性を検出し、その結果、４５０ｎｓ直後に、第１のビット線ＢＬは、０ボルトの低電位となり、第２のビット線／ＢＬは、約２．５ボルトの高電位となる。読み出し増幅器ＳＡは、続いて、この増幅された差分信号を、列選択信号ＣＳＬで制御されるトランジスタＴ１，Ｔ２を介して、データ線路ＤＬ，／ＤＬに供給する。選択トランジスタＴは、時点４５０ｎｓ後初めて更に当該選択トランジスタのワード線ＷＬ１を介して導電接続されるので、出力された論理"０"は、自動的に再度読み出し増幅器ＳＡによって、差分信号の増幅中メモリセルＭＣ内に書き込まれて戻される。４８０ｎｓ直前に、読み出し増幅器ＳＡは再度非作動化状態となり、その際、作動化信号ＡＫＴは、低レベルを有している。続いて、第３のプリチャージ信号ＰＲＥ３を介して再度、ビット線ＢＬ，／ＢＬの電位調整は、プリチャージ電位ＶＡにされる。その後、ビット対線ＢＬ，／ＢＬと接続されたメモリセルＭＣへの新規の書き込み又は読み出しアクセスが実行される。
【００２５】
図２から分かるように、この実施例では、書き込みアクセスは全部でも４０ｎｓしか続かず、読み出しアクセスはほぼ８０ｎｓ続く。従って、書き込みアクセスは、このメモリでは、読み出しアクセスのほぼ２倍の速さである。これは、書き込みアクセスの前に、読み出しアクセスの際に実行される、両ビット線をプリチャージ電位ＶＡに電位調整することを除いて、ビット線の電位調整のステップを完全になくすことによって達成される。両プリチャージ信号ＰＲＥ１，ＰＲＥ２を介して両ビット線を０ボルトに放電すること、参照ワード線ＷＬＲを介して参照メモリセルＲＣを読み出すこと、続いて、補償信号ＥＱを介して各ビット線ＢＬ，／ＢＬ間の電位を等しくすること、並びに、メモリセルＭＣを第１のビット線ＢＬと導電接続する少し前に、第１のプリチャージ信号ＰＲＥ１を介して第１のビット線ＢＬを放電することをなくすことができる。このような、ビット線の電位調整ステップは、ＦＲＡＭの読み出しアクセスの際にしか必要でなく、従って、書き込みアクセスの際にはなくすことができる。何れにせよ、電位調整に必要な信号を、制御ユニットＣＴＲによって書き込みアクセス中に読み出しアクセスと比較して種々異なって形成する必要がある。
【００２６】
従来技術のメモリでは、書き込みアクセスに必要な時間は、読み出しアクセスに必要な時間と同様の長さである。従来技術のメモリでは、メモリアクセスの様式は、読み出し増幅器ＳＡに、選択信号ＣＳＬの高いレベルで、メモリの外側から書き込むべき情報が供給されるか、されないかの点でしか区別されないので、従来技術のメモリでは、書き込みアクセスの場合でも読み出しアクセスの場合でも、ビット線の電位調整は、その都度同じステップで行なわれる。
【００２７】
この実施例では、参照セルＲＣの読み出しは、読み出しアクセス毎にしか実行されず、書き込みアクセスでは実行されないので、有利には、参照セルへのアクセス回数は、従来技術のＦＲＡＭの場合よりも僅かである。ＦＲＡＭメモリセルは、公知のように、メモリセルアクセスに依存して経年変化するので、本願明細書で説明しているメモリの参照セルの経年変化過程は緩慢となる。各ビット線ＢＬには、多数のメモリセルＭＣと、参照セルが１つだけ配属されているので、その種の参照セルを有する従来技術のＦＲＡＭでは、読み出しアクセス毎及び書き込みアクセス毎にＦＲＡＭにアクセスされる。本発明のＦＲＡＭでは、参照セルＲＣへのアクセスは、読み出しアクセス時に限って行われ、書き込みアクセス時には行われない。
【図面の簡単な説明】
【図１】 本発明の集積メモリの実施例
【図２】 図１のビット線の、書き込みアクセス及び読み出しアクセス中の信号経過特性を示す図
本発明は、集積メモリであって、
書き込み可能なメモリセルと、一対のビット線と、制御ユニットとを有しており、
前記一対のビット線は、前記書き込み可能なメモリセルを差動読み出し増幅器と接続し、
前記差動読み出し増幅器を介して、読み出しアクセス時に、読み出すべきデータがメモリセルからメモリの外側に伝送され、書き込みアクセス時に、書き込むべきデータが前記メモリの外側から前記メモリセルに伝送され、
前記制御ユニットによって複数ステップで前記一対のビット線が電位調整され、それから読み出しアクセス時に前記メモリセルの１つが前記一対のビット線の１本と導電接続される形式の集積メモリに関する。
【０００２】
差動増幅器（センスアンプ）は、例えば、ＤＲＡＭ及びＦＲＡＭ（ＦｅＲＡＭ：Ferroelektrische（強誘電体） ＲＡＭ)で、メモリセルから読み出されたデータの増幅のため、及び、メモリセルにデータを書き込むために使用される。米国特許第５２４１５０３号明細書には、そのような読み出し増幅器が記載されている。読み出し増幅器は、差分信号の伝送のために使用されるビット対線を介してメモリセルと接続されている。各ビット線は、読み出しアクセスの前に、メモリセルを各ビット線の１本に導電接続して、当該ビット線の電位を制御する前に、所定の電位にプリチャージされる。続いて、読み出し増幅器が作動状態にされ、その結果、読み出し増幅器は、両ビット線間の電位差を増幅し、各ビット線は、続いて反対の論理レベルを有する。ＤＲＡＭメモリセルの読み出し時にＤＲＡＭメモリセルの記憶内容は消失される（破壊読み出し）ので、通常のように、読み出しアクセス時に読み出し増幅器によって増幅された信号は、予め読み出されたメモリセルに書き込まれる。このようにして、メモリセルの元のメモリ状態が再度形成される。
【０００３】
書き込みアクセスは、ＤＲＡＭ又はＦＲＡＭでは、読み出しアクセスとは僅かしか違いがない。主な差異は、読み出し増幅器の読み出しアクセス時に、増幅された差分信号がメモリの外側に伝送され、書き込みアクセス時にメモリの外側から、書き込むべきデータに相応した差分信号が読み出し増幅器に供給され、読み出し増幅器は、当該読み出し増幅器と接続されたビット対線を相応の電位状態に調整する点にある。読み出しアクセスの開始時にも書き込みアクセスの開始時にも、通常のように、各ビット線を同様に、即ち、同じステップでプリチャージすることができる。従って、書き込みアクセスと読み出しアクセスとが区別されるのは、ビット線のプリチャージ後、メモリの外側から供給されたデータが読み出し増幅器からビット線に供給されるかどうか、又は、読み出し増幅器がメモリセルの読み出し時にビット対線に形成された差分信号を増幅して外側に伝送するかどうかの点にある。
【０００４】
ＤＲＡＭ又はＦＲＡＭでの書き込み、及び、読み出しサイクルの上述の経過が有する利点は、ビット線のプリチャージ及びメモリセルとビット線との導電接続を、両方の場合に正確に同様に制御する点にある。従って、書き込みアクセスは、通常の、破壊読み出しメモリの場合、読み出しアクセスと同じ長さである。
米国特許出願公開第５４８７０４３号公報から、同時に２つのトランジスタを介して電荷を補償する信号を介して、ビット線をプリチャージ電位にプリチャージするメモリが公知である。
【０００５】
従って、本発明が基づく課題は、高速書き込みアクセスを行う集積メモリを提供することである。
【０００６】
本発明によると、この課題は、冒頭に挙げた形式の集積メモリにおいて、前記制御ユニットは書き込みアクセスの際には、前記読み出しアクセスのために行われる、前記一対のビット線の前記複数の電位調整ステップの一部分だけを実行し、それから前記読み出し増幅器がデータを一対のビット線に伝送することにより解決される。本発明の有利な実施例は、従属請求項２〜６の対象である。
【０００７】
本発明の集積メモリは、書き込み可能なメモリセルを有している。更に、集積メモリは、一対のビット線を有しており、このビット線は、メモリセルを差動読み出し増幅器と接続し、差動読み出し増幅器を介して、読み出しアクセス時に読み出されるべきデータが、メモリセルからメモリの外側に伝送され、書き込みアクセス時に書き込まれるべきデータがメモリの外側からメモリセルに伝送される。更に、集積メモリは、制御ユニットを有しており、この制御ユニットにより、読み出しアクセス時に各メモリセルが各ビット線の１本と導電接続される前に、複数ステップで各ビット線が電位調整される。制御ユニットは、書き込みアクセス時には、読み出し増幅器がデータをビット対線に伝送する前に、読み出しアクセスのために行われる、各ビット線の電位調整ステップの一部分だけを実行する。
【０００８】
書き込みアクセス時に、読み出しアクセス時に実行される各ビット線のプリチャージを、完全に、又は、少なくとも部分的になくすことができるので、有利にも、読み出しアクセスの実行に必要な時間よりも少ない時間しか必要としないような書き込みアクセスを達成することができる。本発明のメモリは、通常のメモリよりも高速で書き込むことができる。
【０００９】
本発明は、一般的に、差動増幅器を有する書き込み可能な集積メモリに用いることができる。
【００１０】
実施例によると、メモリセルの記憶内容は、読み出しアクセス時に破壊され、即ち、破壊読み出しされる。読み出し増幅器は、読み出しアクセス時にメモリセルをビット線と導電接続した後に、ビット対線上に調整される差分信号を増幅し、その際、メモリセルに書き込まれる。
【００１１】
破壊読み出しアクセスメモリは、例えば、ＤＲＡＭ及びＦＲＡＭである。この場合には、読み出し時にも書き込み時にも、メモリセルへのデータの書き込みが行われて、メモリアクセスが終了される。本発明によると、書き込みアクセス時には、読み出しアクセス時に各ビット線の電位調整に必要な各ステップの一部分が実行されるにすぎない。従って、書き込みアクセスは、読み出しアクセスとは、両アクセス形式で行われる書き込みに先行するプリチャージのステップの点で異なる。
【００１２】
本発明の実施例によると、読み出しアクセス中、読み出し増幅器を作動状態にする前に、各メモリセルが読み出され、その際、各メモリセルは、各ビット線の１本と導電接続されている。更に、書き込みアクセス中、先ず、読み出し増幅器が作動状態にされ、その結果、書き込まれるべきデータが、各メモリセルが各ビット線の１本と導電接続される前に、予めビット対線上に形成されている。
【００１３】
つまり、読み出しアクセスは、従来技術のＤＲＡＭ又はＦＲＡＭの場合と同様に行われ、書き込みアクセス時には、先ず、メモリセルが各ビット線の１本と導電接続される前に、読み出し増幅器が作動状態にされる。このようにした場合の利点は、読み出し増幅器の作動状態、それと共に場合によって行われるビット線のリチャージ（Umladen）によって、各メモリセルが相応のビット線と導電接続される迄の長い期間待機する必要がないという点にある。読み出し増幅器が作動状態にされた後、各メモリセルの１つにデータを書き込むために、メモリセルを相応のビット線と短時間導電接続すれば十分である。
【００１４】
以下、本発明について図示の実施例を用いて詳細に説明する。
【００１５】
その際、
図１は、本発明の集積メモリの実施例、
図２は、図１のビット線の、書き込みアクセス及び読み出しアクセス中の信号経過特性を示す図
である。
【００１６】
図１には、本発明の理解に必要な、ＦＲＡＭのコンポーネントの図である。ＦＲＡＭは、差動読み出し増幅器ＳＡを有しており、読み出し増幅器ＳＡは、例えば、米国特許第５２４１５０３号明細書に記載されているような読み出し増幅器に構成することができる。読み出し増幅器ＳＡは、差動データ対線ＤＬ，／ＤＬを一対の差動ビット線（差動ビット対線）ＢＬ，／ＢＬと接続する。データ対線ＤＬ，／ＤＬを介して、読み出し増幅器ＳＡは、メモリの外部端子と接続されている（図１には図示していない）。各メモリセルは、ｎチャネル型の選択トランジスタＴ並びに強誘電体製メモリコンデンサＣを有している。選択トランジスタＴ及びメモリコンデンサＣは、ビット線ＢＬとプレート電位Ｖｐとの間に直列接続されている。選択トランジスタＴのゲートは、ワード線ＷＬ１と接続されている。各ビット線ＢＬ，／ＢＬは、多数のメモリセルＭＣと接続されている。メモリセルは、各ワード線ＷＬ１を介して選択される。
【００１７】
更に、各ビット線ＢＬ，／ＢＬは、参照セルＲＣと接続されており、参照セルは、メモリセルＭＣと同様に構成されている。各参照セルＲＣは、従って、同様に選択トランジスタＴＲ及びメモリコンデンサＣＲを有しており、選択トランジスタＴＲ及びメモリコンデンサＣＲは、トランジスタＴ及びメモリセルＭＣのコンデンサＣと同様に回路定数選定されている。参照セルＲＣの選択トランジスタＴＲのゲートは、参照ワード線ＷＬＲと接続されている。
【００１８】
読み出し増幅器ＳＡは、第１のトランジスタＴ１乃至第２のトランジスタＴ２を介して、データ線ＤＬ，／ＤＬと接続されている。両トランジスタＴ１，Ｔ２のゲートは、列選択信号ＣＳＬと接続されており、列選択信号は、メモリに記憶可能な列アドレスに依存して作動状態にすることができる。読み出し増幅器ＳＡは、第３のトランジスタＴ３乃至第４のトランジスタＴ４を介してビット線ＢＬ，／ＢＬと接続されている。この両トランジスタＴ３，Ｔ４のゲートは、作動化信号ＡＫＴと接続されている。更に、両ビット線ＢＬ，／ＢＬは、第５のトランジスタＴ５を介して相互に接続されており、第５のトランジスタのゲートは、補償信号ＥＱと接続されている。更に、第１のビット線ＢＬは、第６のトランジスタＴ６を介してアースと接続されており、第６のトランジスタのゲートは、第１のプレチャージ信号ＰＲＥ１と接続されている。第２のビット線／ＢＬは、第７のトランジスタＴ７を介してアースと接続されており、第７のトランジスタＴ７のゲートは、第２のプリチャージ信号ＰＲＥ２と接続されている。
【００１９】
更に、第１のビット線ＢＬと第２のビット線／ＢＬは、第８のトランジスタＴ８と第９のトランジスタＴ９を介して相互に接続されている。このトランジスタＴ８，Ｔ９のゲートは、第３のプリチャージ信号ＰＲＥ３と接続されている。両トランジスタＴ８，Ｔ９間の回路ノードは、プリチャージ電位ＶＡと接続されている。図１のトランジスタＴ１〜Ｔ９は、ｎチャネルトランジスタである。
【００２０】
列選択信号ＣＳＬが作動状態にされている間、読み出しアクセスの際、データは、読み出し増幅器からデータ線ＤＬ，／ＤＬに読み出され、書き込みアクセスの際、データは、外部からデータ線ＤＬ，／ＤＬを介して読み出し増幅器に記録される。従来技術のメモリでは、読み出しアクセスと書き込みアクセスとは、列選択信号ＣＳＬの作動状態中データが交換される方向によってのみ区別される。本発明では、以下説明するような、別の相違点がある。
【００２１】
メモリは、制御ユニットＣＴＲを有しており、制御ユニットには、メモリセルアドレスＡＤＲ、書き込み信号ＷＥ並びに読み出し信号ＯＥが供給される。制御ユニットの出力側には、制御ユニットＣＴＲが作動化信号ＡＫＴ、補償信号ＥＱ、列選択信号ＣＳＬ、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥ２及び第３のプリチャージ信号ＰＲＥ３が形成される。更に、制御ユニットＣＴＲは、その出力側を介してワード線ＷＬｉ及び参照ワード線ＷＬＲと接続されている。制御ユニットＣＴＲは、列選択信号ＣＳＬ及びワード線ＷＬｉを、印加されているアドレスＡＤＲに依存して作動状態にする。書き込み信号ＷＥを介して、書き込みアクセスがスタートされ、読み出し信号ＯＥを介して、読み出しアクセスがスタートされる。読み出し又は書き込みアクセスかどうかに応じて、制御ユニットＣＴＲは、その出力信号の大部分を種々異なるやり方で制御する。これについては、以下、図２を用いて説明する。
【００２２】
図２には、書き込みアクセス（左側半部）と読み出しアクセス（右側半部）の間の両ビット線ＢＬ、／ＢＬの電位の電位経過特性が示されている。図２からは、書き込みアクセスの開始時に、両ビット線ＢＬ，／ＢＬが第３のプリチャージ信号ＰＲＥ３を介してプリチャージ電位ＶＡ＝１．２ボルトに電位調整されることが分かる。書き込みアクセスの前に、補償信号ＥＱ、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥ２並びに参照ワード線ＷＬＲは作動状態とされず、その結果、それらと接続されたトランジスタは導電接続されない。考察している事例では、論理"０"が、第１のビット線ＢＬと接続された、図１のメモリセルＭＣに書き込まれる。相応の差分データ信号は、既にメモリの外部からデータ線ＤＬ，／ＤＬ及び第１のトランジスタＴ１乃至第２のトランジスタＴ２（列選択信号ＣＳＬを介して導電接続されている）を介して、読み出し増幅器ＳＡに伝送され、読み出し増幅器は、相応の差分信号を、当該増幅器の、ビット線ＢＬ，／ＢＬ側の端子に形成する。時点３１０ｎｓの直ぐ後に、第３のトランジスタＴ３及び第４のトランジスタＴ４は、作動化信号ＡＫＴを介して導電接続され、その結果、読み出し増幅器ＳＡは、書き込むべき差分信号をビット線ＢＬ，／ＢＬに転送する。両トランジスタＴ３，Ｔ４を介して読み出し増幅器ＳＡをビット線ＢＬ，／ＢＬと接続することは、ここでは、読み出し増幅器の「作動化」（"Aktivierung"）とも呼ばれる。
【００２３】
図２から分かることは、読み出し増幅器の作動化の結果として、第１のビット線ＢＬが徐々に０ボルトの低いレベルとなり、第２のビット線／ＢＬが徐々に２．５ボルトの高いレベルとなる。時点３２０ｎｓの直ぐ前に、ワード線ＷＬ１は、高い電位となり、その結果、メモリセルＭＣの選択トランジスタＴは、第１のビット線ＢＬと導電接続されている。この場合、選択トランジスタＴが開く前に論理"１"がメモリセルＭＣ内に記憶されていたので、３２０ｎｓで、第１のビット線ＢＬの電位経過特性で小さなへこみが生じる。第１のビット線ＢＬと、当該第１のビット線ＢＬと接続されたメモリコンデンサＣの電極との間の電荷の平衡状態に基づいて、論理"０"がおよそ３３０ｎｓのところで確実にメモリセルＭＣに記憶される。
【００２４】
図２では、時点４００ｎｓのところから、図１のメモリセルＭＣ（上述のように、論理"０"が記憶されている）への読み出しアクセスが実行されることが示されている。４１０ｎｓでは、先ず、両ビット線ＢＬ，／ＢＬが第６のトランジスタＴ６及び第７のトランジスタＴ７を介して第１のプリチャージ信号ＰＲＥ１及び第２のプリチャージ信号ＰＲＥ２に依存してアースに放電される。４２０ｎｓでは、参照セルＲＣが参照ワード線ＷＬＲを介して各ビット線ＢＬ，／ＢＬと導電接続されている。その際、第１のビット線ＢＬと接続された参照セルＲＣは、予め論理"０"にプリチャージされており、第２のビット線／ＢＬと接続された参照セルＲＣは、論理"０"にプリチャージされている。従って、時点４２０ｎｓ後、種々異なる電位が、両ビット線ＢＬ，／ＢＬに生じる。第１のプリチャージ信号ＰＲＥ１及び第２のプリチャージ信号ＰＲＥ２は、再度低レベルとなり、４３０ｎｓでは、補償信号ＥＱが高いレベルとなる。そうすることによって、第５のトランジスタＴ５を介して、両ビット線ＢＬ，／ＢＬ上の電位が等しくされる。約４３５ｎｓで、補償信号ＥＱが再度低いレベルとなった後、第１のビット線ＢＬはアースに放電され、その際、第１のビット線ＢＬは第６のトランジスタＴ６を介して第１のプリチャージ信号ＰＲＥ１の高いレベルでアースに接続される。４４０ｎｓの直後に初めて、メモリセルＭＣは、ワード線ＷＬ１を介して第１のビット線ＢＬと導電接続され、それにより、この電位は、メモリセルＭＣ内に記憶された論理"０"に基づいてほんの僅かしか上昇しない。４５０ｎｓで、読み出し増幅器ＳＡは作動化され、その際、この増幅器は、作動化信号ＡＫＴで制御されたトランジスタＴ３，Ｔ４を介してビット線ＢＬ，／ＢＬと接続される。この時点で、読み出し増幅器ＳＡは、両ビット線ＢＬ，／ＢＬ間の電位差の極性を検出し、その結果、４５０ｎｓ直後に、第１のビット線ＢＬは、０ボルトの低電位となり、第２のビット線／ＢＬは、約２．５ボルトの高電位となる。読み出し増幅器ＳＡは、続いて、この増幅された差分信号を、列選択信号ＣＳＬで制御されるトランジスタＴ１，Ｔ２を介して、データ線路ＤＬ，／ＤＬに供給する。選択トランジスタＴは、時点４５０ｎｓ後初めて更に当該選択トランジスタのワード線ＷＬ１を介して導電接続されるので、出力された論理"０"は、自動的に再度読み出し増幅器ＳＡによって、差分信号の増幅中メモリセルＭＣ内に書き込まれて戻される。４８０ｎｓ直前に、読み出し増幅器ＳＡは再度非作動化状態となり、その際、作動化信号ＡＫＴは、低レベルを有している。続いて、第３のプリチャージ信号ＰＲＥ３を介して再度、ビット線ＢＬ，／ＢＬの電位調整は、プリチャージ電位ＶＡにされる。その後、ビット対線ＢＬ，／ＢＬと接続されたメモリセルＭＣへの新規の書き込み又は読み出しアクセスが実行される。
【００２５】
図２から分かるように、この実施例では、書き込みアクセスは全部でも４０ｎｓしか続かず、読み出しアクセスはほぼ８０ｎｓ続く。従って、書き込みアクセスは、このメモリでは、読み出しアクセスのほぼ２倍の速さである。これは、書き込みアクセスの前に、読み出しアクセスの際に実行される、両ビット線をプリチャージ電位ＶＡに電位調整することを除いて、ビット線の電位調整のステップを完全になくすことによって達成される。両プリチャージ信号ＰＲＥ１，ＰＲＥ２を介して両ビット線を０ボルトに放電すること、参照ワード線ＷＬＲを介して参照メモリセルＲＣを読み出すこと、続いて、補償信号ＥＱを介して各ビット線ＢＬ，／ＢＬ間の電位を等しくすること、並びに、メモリセルＭＣを第１のビット線ＢＬと導電接続する少し前に、第１のプリチャージ信号ＰＲＥ１を介して第１のビット線ＢＬを放電することをなくすことができる。このような、ビット線の電位調整ステップは、ＦＲＡＭの読み出しアクセスの際にしか必要でなく、従って、書き込みアクセスの際にはなくすことができる。何れにせよ、電位調整に必要な信号を、制御ユニットＣＴＲによって書き込みアクセス中に読み出しアクセスと比較して種々異なって形成する必要がある。
【００２６】
従来技術のメモリでは、書き込みアクセスに必要な時間は、読み出しアクセスに必要な時間と同様の長さである。従来技術のメモリでは、メモリアクセスの様式は、読み出し増幅器ＳＡに、選択信号ＣＳＬの高いレベルで、メモリの外側から書き込むべき情報が供給されるか、されないかの点でしか区別されないので、従来技術のメモリでは、書き込みアクセスの場合でも読み出しアクセスの場合でも、ビット線の電位調整は、その都度同じステップで行なわれる。
【００２７】
この実施例では、参照セルＲＣの読み出しは、読み出しアクセス毎にしか実行されず、書き込みアクセスでは実行されないので、有利には、参照セルへのアクセス回数は、従来技術のＦＲＡＭの場合よりも僅かである。ＦＲＡＭメモリセルは、公知のように、メモリセルアクセスに依存して経年変化するので、本願明細書で説明しているメモリの参照セルの経年変化過程は緩慢となる。各ビット線ＢＬには、多数のメモリセルＭＣと、参照セルが１つだけ配属されているので、その種の参照セルを有する従来技術のＦＲＡＭでは、読み出しアクセス毎及び書き込みアクセス毎にＦＲＡＭにアクセスされる。本発明のＦＲＡＭでは、参照セルＲＣへのアクセスは、読み出しアクセス時に限って行われ、書き込みアクセス時には行われない。
【図面の簡単な説明】
【図１】 本発明の集積メモリの実施例
【図２】 図１のビット線の、書き込みアクセス及び読み出しアクセス中の信号経過特性を示す図
Claims (6)
- 集積メモリであって、
書き込み可能なメモリセル（ＭＣ）と、一対のビット線（ＢＬ，／ＢＬ）と、制御ユニット（ＣＴＲ）とを有しており、
前記一対のビット線（ＢＬ，／ＢＬ）は、前記書き込み可能なメモリセル（ＭＣ）を差動読み出し増幅器（ＳＡ）と接続し、
前記差動読み出し増幅器（ＳＡ）を介して、読み出しアクセス時に、読み出すべきデータがメモリセルからメモリの外側に伝送され、書き込みアクセス時に、書き込むべきデータが前記メモリの外側から前記メモリセルに伝送され、
前記制御ユニット（ＣＴＲ）によって複数ステップで前記一対のビット線（ＢＬ，／ＢＬ）が電位調整され、それから読み出しアクセス時に前記メモリセル（ＭＣ）の１つが前記一対のビット線の１本（ＢＬ）と導電接続される形式の集積メモリにおいて、
前記制御ユニット（ＣＴＲ）は書き込みアクセスの際には、前記読み出しアクセスのために行われる、前記一対のビット線（ＢＬ，／ＢＬ）の前記複数の電位調整ステップの一部分だけを実行し、それから前記読み出し増幅器（ＳＡ）がデータを一対のビット線（ＢＬ，／ＢＬ）に伝送する、
ことを特徴とする集積メモリ。 - 請求項１記載の集積メモリであって、
メモリセルの記憶内容は、読み出しアクセス時に破壊され、
集積メモリの読み出し増幅器（ＳＡ）は、読み出しアクセス時にメモリセル（ＭＣ）をビット線（ＢＬ）と導電接続した後に、ビット対線（ＢＬ，／ＢＬ）上に調整される差分信号を増幅し、該増幅の際、前記差分信号を前記メモリセルに書き込む
集積メモリ。 - 集積メモリの制御ユニット（ＣＴＲ）は、読み出しアクセス時に前記両ビット線（ＢＬ，／ＢＬ）を共通電位にプリチャージし、
前記共通電位にプリチャージすることは、書き込みアクセス時には行われない
請求項１記載の集積メモリ。 - 集積メモリの制御ユニット（ＣＴＲ）は、読み出しアクセス時にビット線（ＢＬ，／ＢＬ）のプリチャージに加えて、ビット線（ＢＬ，／ＢＬ）上の参照メモリセル（ＭＣ）からの読み出しを実行し、続いて、各ビット線間の電位が等しくされ、
前記両過程は書き込みアクセス時には行われない
請求項１から３迄の何れか１記載の集積メモリ。 - 集積メモリの制御ユニット（ＣＴＲ）は、読み出しアクセス時にビット線（ＢＬ，／ＢＬ）のプリチャージに加えて、読み出すべきメモリセル（ＭＣ）と接続されたビット線（ＢＬ）を放電し、
前記放電は、時間的に、前記各ビット線（ＢＬ，／ＢＬ）間の電位を等しくすることに続いて行われ、
前記放電は書き込みアクセス時には行わない
請求項４記載の集積メモリ。 - 請求項１から５迄の何れか１記載の集積メモリであって、
読み出しアクセスの間、読み出し増幅器（ＳＡ）の作動化の前に、各メモリセル（ＭＣ）が読み出され、該読み出しの際、前記各メモリセル（ＭＣ）は、各ビット線（ＢＬ，／ＢＬ）の１本と導電接続され、
書き込みアクセスの間、前記読み出し増幅器（ＳＡ）が作動状態にされ、その結果、書き込むべきデータは、前記各メモリセル（ＭＣ）を前記各ビット線（ＢＬ）の１本と導電接続する前に予め前記ビット対線（ＢＬ，／ＢＬ）に入力されている集積メモリ。
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