KR100574592B1 - 차동 감지 증폭기를 갖춘 집적 메모리 - Google Patents

차동 감지 증폭기를 갖춘 집적 메모리 Download PDF

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Abstract

본 발명은 기록 가능 메모리 셀(MC) 및 상기 메모리 셀(MC)을 차동 증폭기(SA)에 연결하는 비트라인 쌍(BL, /BL)을 포함하는 메모리에 관한 것이다. 판독 액세스동안 메모리 셀(MC) 중 하나가 비트라인(BL) 중 하나에 도전 연결되기 전에 상기 비트라인을 여러 단계로 예비충전하기 위해 제어 장치(CTR)가 사용된다. 기록 액세스동안 상기 제어 장치는 감지 증폭기가 비트라인 쌍(BL, /BL)으로 데이터를 전송하기 전에, 판독 액세스시 비트라인 예비충전을 위해 실행된 단계 보다 적은 단계를 수행한다.

Description

차동 감지 증폭기를 갖춘 집적 메모리{INTEGRATED MEMORY WITH DIFFERENTIAL READ AMPLIFIER}
본 발명은 청구항 제 1항의 전제부에 따른 집적 메모리에 관한 것이다.
차동 증폭기(감지 증폭기)는 예컨대 DRAM 및 FRAM(강유전성 RAM)에서 메모리 셀로부터 판독된 데이터를 증폭시키고, 메모리 셀에 데이터를 기록하기 위해 사용된다. US 5,241,503 A에 상기 감지 증폭기가 기술되어있다. 상기 감지 증폭기는 차동 신호를 전달하는데 사용되는 비트라인 쌍을 통해 메모리 셀에 연결된다. 판독 액세스 이전에, 먼저 비트라인은 메모리 셀 중 하나가 상기 비트라인 중 하나와 도전 연결되어 그 전위에 영향을 미치기 전에 정해진 전위로 충전된다. 이어서 상기 감지 증폭기가 활성화됨에 따라 상기 두 비트라인간의 전위차가 증폭되고, 상기 비트라인들은 서로 반대되는 논리 레벨을 갖게 된다. DRAM-메모리 셀의 판독시 그의 메모리 셀 내용이 소실되기 때문에(파괴성 판독), 통상 판독 액세스시 감지 증폭기에 의해 증폭된 신호가 그 이전에 판독된 메모리 셀에 재기록된다. 이러한 방식으로 상기 메모리 셀의 초기 메모리 상태가 복원된다.
DRAM 또는 FRAM에서 기록 액세스는 판독 액세스와 약간 차이가 있다. 주요 차이점은, 판독 엑세시에는 감지 증폭기의 증폭된 차동 신호가 메모리의 외부로 전달되는 반면, 기록 액세스시에는 기록될 데이터에 상응하는 차동 신호가 메모리의 외부로부터 감지 증폭기에 전달되는데, 상기 감지 증폭기는 그에 연결된 비트라인 쌍에서 상응하는 전위 상태를 설정한다는 점이다. 판독 액세스 및 기록 액세스가 시작될 때 통상 비트라인이 동일한 방식으로, 즉 동일한 단계에 의해서 예비충전된다. 따라서 기록 및 판독 액세스는, 비트라인의 예비충전 후 메모리의 외부로부터 감지 증폭기로 전달된 데이터가 상기 감지 증폭기로부터 비트라인으로 공급되는지, 또는 상기 감지 증폭기가 메모리 셀의 판독시 비트라인 쌍에서 발생하는 차동 신호를 증폭시켜 외부로 전달하는지에 있어서만 차이가 난다.
DRAM 또는 FRAM에서 기록 및 판독 주기를 상기 방식으로 실행하는 경우, 비트라인의 예비충전 및 메모리 셀과 비트라인 중 하나의 도전 연결을 위한 제어가 두 경우 모두 완전히 동일한 방식으로 이루어진다는 장점이 제공된다. 따라서 파괴성 판독이 실행되는 종래의 메모리의 경우에는 기록 액세스를 실행하는데 소요되는 시간이 판독 액세스의 경우와 동일하다.
US-A-5,487,043에는 비트라인이 신호에 의해 예비충전 전위로 예비충전되는 메모리가 공지되어 있는데, 상기 신호는 동시에 2개의 트랜지스터에 의한 전하 균등화를 실시한다.
본 발명의 목적은 신속한 기록 액세스가 구현되는 집적 메모리를 제공하는 것이다.
상기 목적은 도입부에 언급한 방식으로 본 발명에 따라 청구항 제 1항의 특징부에 제시된 특징들에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예는 종속항 제 2항 내지 6항에 제시되어있다.
본 발명에 따른 집적 메모리는 기록 가능 메모리 셀 및 상기 메모리 셀을 차동 감지 증폭기에 연결하는 한 쌍의 비트라인을 가진다. 판독 액세스시 상기 감지 증폭기를 통해 판독될 데이터가 메모리 셀로부터 메모리의 외부로 전달되고, 기록 액세스시 기록될 데이터가 메모리의 외부로부터 메모리 셀로 전달된다. 또한 상기 집적 메모리는 판독 액세스시 메모리 셀 중 하나가 비트라인 중 하나와 도전 연결되기 전에 상기 비트라인을 여러 단계에 걸쳐서 예비충전하기 위한 제어 장치를 포함한다. 상기 제어 장치는 기록 액세스시, 감지 증폭기가 비트라인 쌍으로 데이터를 전송하기 전에 판독 액세스동안 비트라인의 예비충전을 위해 실행된 단계 보다 더 적은 단계를 수행한다.
판독 액세스시 수행되는 비트라인의 예비충전은 기록 액세스시 완전히 또는 적어도 부분적으로 생략되기 때문에, 바람직하게 기록 액세스는 판독 액세스의 수행을 위해 필요한 시간보다 더 적은 시간을 필요로 하게 된다. 따라서 본 발명에 따른 메모리는 종래의 메모리보다 더 빠르게 기록될 수 있다.
본 발명은 통상 차동 증폭기를 갖는 기록 가능한 집적 메모리에 적용될 수 있다.
한 개선예에 따르면 판독 액세스시 메모리 셀의 메모리 셀 내용이 손상된다 - 이를 파괴성 판독이라고 함 -. 감지 증폭기는 판독 액세스시 메모리 셀이 비트라인에 도전 연결된 후 비트라인 쌍에서 설정되는 차동 신호를 판독 액세스시 증폭시켜 메모리 셀에 재기록한다.
파괴성 판독 액세스를 갖는 메모리에는 예컨대 DRAM 또는 FRAM이 있다. 이러한 메모리의 경우에는 판독시뿐만 아니라 기록시에도 데이터가 메모리에 기록되는 것으로서 메모리 액세스가 종결된다. 본 발명에 따르면 판독 액세스시 비트라인의 예비충전을 위해 실행되는 단계 보다 더 적은 단계가 기록 액세스시 수행된다. 따라서 기록 액세스와 판독 액세스는, 이 두 방식의 액세스시 수행되는 기록에 선행하는 예비충전 단계에 의해 서로 구별된다.
본 발명의 한 개선예에 따르면 판독 액세스동안 감지 증폭기가 활성화되기 전에 각각의 메모리 셀이 판독되는데, 이는 상기 메모리 셀이 비트라인 중 하나에 도전 연결되는 방식으로 이루어진다. 또한 기록 액세스동안에는 먼저 감지 증폭기가 활성화됨에 따라, 각각의 메모리 셀이 비트라인 중 하나에 도전 연결되기 전에 상기 비트라인 쌍에 이미 기록될 데이터가 존재한다.
즉 판독 액세스는 종래의 DRAM 또는 FRAM에서와 동일한 방식으로 수행되는 반면, 기록 액세스시에는 메모리 셀이 비트라인 중 하나에 도전 연결되기 전에 감지 증폭기가 먼저 활성화된다. 이로써 각각의 메모리 셀이 상응하는 비트라인에 도전 연결될 때까지, 감지 증폭기의 활성화 및 경우에 따라 그에 이어지는 비트라인의 재충전을 오래 기다릴 필요가 없다. 이제 감지 증폭기가 활성화된 후 메모리 셀 중 하나에 데이터를 기록하기 위해서는 메모리 셀이 상응하는 비트라인에 잠깐 동안 도전 연결되는 것으로도 충분하다.
도면을 참고로 본 발명을 살펴보면 하기와 같다.
도 1은 본 발명에 따른 집적 메모리의 실시예를 나타낸 도이고,
도 2는 기록 액세스 및 판독 액세스동안 도 1에 도시된 비트라인에서의 신호 파형을 나타낸 도이다.
도 1은 본 발명을 이해하는데 필수적인 FRAM의 부품을 보여준다. FRAM은 예컨대 US 5,241,503에 공지된 것과 같이 형성될 수 있는 차동 감지 증폭기(SA)를 포함한다. 상기 차동 감지 증폭기(SA)는 차동 데이터 라인 쌍(DL, /DL)을 차동 비트라인 쌍(BL, /BL)에 연결한다. 상기 데이터 라인 쌍(DL, /DL)을 통해 상기 감지 증폭기(SA)가 메모리의 외부 연결단자에 연결된다(도 1에는 도시되지 않음). 비트라인 쌍(BL, /BL)을 통해 상기 감지 증폭기(SA)가 메모리 셀(MC)에 연결되는데, 도 1에는 상기 메모리 셀(MC) 중 하나만 도시되어있다. 각각의 메모리 셀은 n-채널 타입의 선택 트랜지스터(T) 및 강유전성 유전체를 갖는 메모리 커패시터(C)를 포함한다. 상기 선택 트랜지스터(T) 및 메모리 커패시터(C)는 비트라인(BL) 중 하나와 플레이트 전위(Vp)의 사이에 배치된다. 상기 선택 트랜지스터(T)의 게이트가 워드라인(WL1)에 연결된다. 각각의 비트라인(BL, /BL)이 다수의 메모리 셀(MC)에 연결된다. 각각의 워드라인(WL1)에 의해 상기 메모리 셀 중 하나가 선택된다.
또한 각각의 비트라인(BL, /BL)은 메모리 셀(MC)과 동일하게 설계된 기준 셀(RC)에 연결된다. 따라서 각각의 기준 셀(RC)도 역시 메모리 셀(MC)의 트랜지스터(T) 및 커패시터(C)와 동일하게 설계된 선택 트랜지스터(TR) 및 메모리 커패시터(CR)를 포함한다. 상기 기준 셀(RC)의 선택 트랜지스터(TR)의 게이트가 기준 워드라인(WLR)에 연결된다.
감지 증폭기(SA)는 제 1 트랜지스터(T1) 또는 제 2 트랜지스터(T2)를 통해 데이터 라인(DL, /DL)에 연결된다. 상기 두 트랜지스터(T1, T2)의 게이트는 메모리에 인가될 수 있는 열 어드레스에 따라 활성화될 수 있는 열 선택 신호(CSL)에 연결된다. 상기 감지 증폭기(SA)는 제 3 트랜지스터(T3) 또는 제 4 트랜지스터(T4)를 통해 비트라인(BL, /BL)에 연결된다. 상기 두 트랜지스터(T3, T4)의 게이트는 활성화 신호(AKT)에 연결된다. 또한 상기 두 비트라인(BL, /BL)은 제 5 트랜지스터(T5)를 통해 서로 연결되고, 상기 제 5 트랜지스터(T5)의 게이트는 균등화 신호(EQ)에 연결된다. 또한 제 1 비트라인(BL)은 제 6 트랜지스터(T6)를 통해 접지에 연결되고, 상기 제 6 트랜지스터의 게이트는 제 1 예비충전 신호(PRE1)에 연결된다. 제 2 비트라인(/BL)은 제 7 트랜지스터(T7)를 통해 접지에 연결되고, 상기 제 7 트랜지스터의 게이트는 제 2 예비충전 신호(PRE2)에 연결된다.
또한 상기 제 1 비트라인(BL) 및 제 2 비트라인(/BL)이 제 8 트랜지스터(T8) 및 제 9 트랜지스터(T9)의 직렬 회로를 통해 서로 연결된다. 상기 트랜지스터들(T8, T9)의 게이트는 제 3 예비충전 신호(PRE3)에 연결된다. 상기 두 트랜지스터(T8, T9) 사이의 회로 노드는 예비충전 전위(VA)에 연결된다. 도 1의 트랜지스터들(T1 내지 T9)은 n-채널 트랜지스터이다.
열 선택 신호(CSL)가 활성화 상태인 동안에는, 판독 액세스시 데이터가 감지 증폭기로부터 데이터 라인(DL, /DL)으로 판독된다. 그러나 기록 액세스시에는 데이터가 외부로부터 데이터 라인(DL, /DL)을 통해 감지 증폭기로 입력된다. 종래의 메모리의 경우에는 판독 액세스 및 기록 액세스가 열 선택 신호(CSL)가 활성화 상태인 동안 데이터가 교환되는 방향에 의해서만 구별된다. 본 발명에서는 그 외의 차이점들이 존재하는데, 하기에 그 차이점들을 설명하기로 한다.
메모리는 메모리 셀 어드레스(ADR), 기록 신호(WE) 및 판독 신호(OE)가 전달되는 제어 장치(CTR)를 포함한다. 상기 제어 장치(CTR)가 그의 출력부에서 활성화 신호(AKT), 균등화 신호(EQ), 열 선택 신호(CSL), 제 1 예비충전 신호(PRE1), 제 2 예비충전 신호(PRE2) 및 제 3 예비충전 신호(PRE3)를 발생시킨다. 또한 상기 제어 장치(CTR)는 그의 출력부를 통해 워드라인(WLi) 및 기준 워드라인(WLR)에 연결된다. 상기 제어 장치(CTR)는 공급된 어드레스(ADR)에 따라 열 선택 신호(CSL) 및 워드라인(WLi)을 활성화시킨다. 기록 신호(WE)에 의해 기록 액세스가 시작되고, 판독 신호(OE)에 의해 판독 액세스가 시작된다. 판독 액세스가 시작되느냐, 기록 액세스가 시작되느냐의 여부에 따라 상기 제어 장치(CTR)가 상이한 방식으로 그의 출력 신호의 대부분을 제어한다. 이에 대해 도 2를 참고로 하기에 설명한다.
도 2는 기록 액세스(좌측) 및 판독 액세스(우측)동안 두 비트라인(BL, /BL)상에서의 전위의 파형을 나타낸 것이다. 도 2는 기록 액세스가 시작될 때 상기 두 비트라인(BL, /BL)이 제 3 예비충전 신호(PRE3)를 통해 예비충전 전위 VA = 1.2 V로 예비충전되어 있음을 보여준다. 기록 액세스 이전에는 균등화 신호(EQ), 제 1 예비충전 신호(PRE1), 제 2 예비충전 신호(PRE2) 및 기준 워드라인(WLR)이 활성화되지 않기 때문에, 이들에 연결된 트랜지스터들이 턴-온되지 않는다. 이러한 경우 제 1 비트라인(BL)에 연결된 도 1의 메모리 셀(MC)에 논리 "0"이 기록되어야 한다. 이에 상응하는 차동 데이터 신호가, 열 선택 신호(CSL)에 의해 턴-온된, 제 1 트랜지스터(T1) 또는 제 2 트랜지스터(T2) 및 데이터 라인(DL, /DL)을 통해 이미 메모리 외부로부터 감지 증폭기(SA)로 전달된 상태이고, 상기 감지 증폭기(SA)는 그의 비트라인(BL, /BL)에 연결된 연결단자에서 이에 상응하는 차동 신호를 발생시킨다. 시점 310 ns 이후 곧바로 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)가 활성화 신호(AKT)에 의해 턴-온됨에 따라, 감지 증폭기(SA)가 비트라인(BL, /BL)으로 기록될 차동 신호를 전달한다. 감지 증폭기(SA)가 상기 두 트랜지스터(T3, T4)를 통해 비트라인(BL, /BL)에 연결되는 것을 여기서는 감지 증폭기의 "활성화"라고도 표기한다.
도 2는 감지 증폭기가 활성화됨에 따라 제 1 비트라인(BL)은 서서히 0 V의 낮은 레벨을 취하게 되고, 제 2 비트라인(BL)은 점차적으로 2.5 V의 높은 레벨을 취하게 되는 것을 보여준다. 시점 320 ns의 바로 앞에서 워드라인(WL1)에 높은 전위가 제공됨으로써 메모리 셀(MC)의 선택 트랜지스터(T)가 제 1 비트라인(BL)에 도전 연결된다. 이 경우 상기 선택 트랜지스터(T)가 턴-오프되기 전에 논리 "1"이 상기 메모리 셀(MC)에 저장되었기 때문에, 320 ns에서 상기 제 1 비트라인(BL)의 전위 파형에 일시적 하락이 나타난다. 제 1 비트라인(BL)과 그에 연결된, 메모리 커패시터(C)의 전극 사이의 전하의 균등화에 따라 대략 330 ns에서 논리 "0"이 메모리 셀(MC)에 확실히 저장된다.
도 2는 시점 400 ns부터 도 1의 메모리 셀(MC)에 대한 판독 액세스가 실행되는 것을 보여준다. 상기 메모리 셀에는 전술한 바와 같이 논리 "0"이 이미 저장되어 있는 상태이다. 410 ns에서는 먼저 두 개의 비트라인(BL, /BL)이 제 6 트랜지스터(T6) 및 제 7 트랜지스터(T7)를 통해 제 1 예비충전 신호(PRE1) 및 제 2 예비충전 신호(PRE2)에 따라 방전되어서 접지로 이어진다. 420 ns에서는 기준 셀(RC)이 기준 워드라인(WLR)을 통해 각각의 비트라인(BL, /BL)과 도전 연결된다. 이때 제 1 비트라인(BL)에 연결되는 기준 셀(RC)은 이미 논리 "1"로 예비충전된 상태이고, 제 2 비트라인(/BL)에 연결되는 기준 셀(RC)은 논리 "0"으로 예비충전된 상태이다. 따라서 시점 420 ns 이후에는 상기 두 비트라인(BL, /BL)에 상이한 전위가 주어진다. 상기 제 1 예비충전 신호(PRE1) 및 제 2 예비충전 신호(PRE2)는 다시 낮은 레벨을 취하는 반면, 430 ns에서는 균등화 신호(EQ)가 높은 레벨을 취한다. 그로 인해 제 5 트랜지스터(T5)를 통해 상기 두 비트라인(BL, /BL)에서의 전하의 균등화가 수행된다. 약 435 ns에서, 즉 상기 균등화 신호(EQ)가 다시 낮은 레벨을 취하게 된 후 제 1 비트라인(BL)이 방전되어서 접지로 이어지는데, 이는 상기 비트라인(BL)이 높은 레벨을 갖는 제 1 예비충전 신호(PRE1)를 이용하여 제 6 트랜지스터(T6)를 통해 접지에 연결되는 방식으로 이루어진다. 440 ns 직후에 비로소 메모리 셀(MC)이 워드라인(WL1)을 통해 제 1 비트라인(BL)에 도전 연결됨으로써, 상기 메모리 셀(MC)에 저장된 논리 "0"에 따라 상기 메모리 셀의 전위가 약간 상승한다. 450 ns에서 감지 증폭기(SA)가 활성화되는데, 이는 상기 감지 증폭기(SA)가 활성화 신호(AKT)에 의해 제어된 트랜지스터(T3, T4)를 통해 비트라인 쌍(BL, /BL)에 연결되는 방식으로 이루어진다. 이러한 시점에 감지 증폭기(SA)가 상기 두 비트라인(BL, /BL) 사이의 전위차의 수학 부호를 검출하고 이러한 차동 신호를 증폭시킴으로써, 450 ns 직후에 제 1 비트라인(BL)은 0 V의 낮은 전위를 나타내고 제 2 비트라인(/BL)은 약 2.5 V의 높은 전위를 나타낸다. 이어서 상기 감지 증폭기(SA)가 이러한 증폭된 상기 차동 신호를 열 선택 신호(CSL)에 의해 구동된 트랜지스터(T1, T2)를 통해 데이터 라인(DL, /DL)으로 계속 전달한다. 또한 상기 선택 트랜지스터(T)는 시점 450 ns 이후에 여전히 워드라인(WL1)에 의해 턴-온된 상태에 있으므로, 차동 신호가 증폭되는 동안 판독된 논리 "0"이 감지 증폭기(SA)에 의해 다시 자동적으로 메모리 셀(MC)에 재기록된다. 480 ns 직전에 상기 감지 증폭기(SA)가 다시 비활성화되는데, 이는 활성화 신호(AKT)가 낮은 레벨로 되는 방식으로 이루어진다. 이어서 제 3 예비충전 신호(PRE3)에 의해 다시 비트라인(BL, /BL)이 예비충전 전위(VA)로 예비충전된다. 그런 다음 상기 비트라인 쌍(BL, /BL)에 연결된 메모리 셀(MC) 중 하나에 대한 새로운 기록 액세스 또는 판독 액세스가 수행될 수 있다.
도 2는 이 실시예에서 전체 기록 액세스를 실행하는데 단지 40 ns만 소요되는 반면, 판독 액세스를 실행하는데 거의 80 ns가 소요됨을 보여준다. 따라서 본 메모리의 경우 기록 액세스는 판독 액세스보다 거의 2배 빠르게 수행된다. 이는 기록 액세스 이전에, 상기 두 비트라인이 예비충전 전위(VA)로 예비충전될 때까지, 판독 액세스시 비트라인의 예비충전을 위해 실행된 단계들이 완전히 생략되는 방식으로 이루어진다. 상기 두 비트라인이 두 개의 예비충전 신호(PRE1, PRE2)에 의해 0 V까지 방전되는 단계, 기준 메모리 셀(RC)이 기준 워드라인(WLR)에 의해 판독되는 단계, 이어서 균등화 신호(EQ)에 의해 상기 비트라인(BL, /BL) 사이의 전하의 균등화가 이루어지는 단계, 그리고 메모리 셀(MC)이 제 1 비트라인에 도전 연결되기 바로 직전에 제 1 예비충전 신호(PRE1)에 의해 제 1 비트라인이 방전되는 단계가 생략된다. 이러한 비트라인의 예비충전을 위한 단계들은 FRAM의 판독 액세스시에만 필요하므로 기록 액세스시에는 생략될 수 있다. 그러나 이로 인해 판독 액세스와 달리 기록 액세스동안에는 예비충전에 필요한 신호가 제어 장치(CTR)에 의해 상이하게 발생되어야만 한다.
종래의 메모리의 경우에는 기록 액세스에 필요한 시간이 판독 액세스에 필요한 시간과 동일하였다. 종래의 메모리에서 메모리 액세스 타입은 선택 신호(CSL)의 레벨이 높을 때 감지 증폭기에 메모리의 외부로부터 기록될 정보가 제공되는지 또는 그렇지 않은지에 따라 차이가 나기 때문에, 종래의 메모리에서는 기록 액세스시뿐만 아니라 판독 액세스시에도 비트라인의 예비충전이 각각 동일한 단계로 수행된다.
본 실시예에서는 기준 셀(RC)의 판독이 판독 액세스시에만 실행되고 기록 액세스시에는 실행되지 않기 때문에, 바람직하게는 기준 셀로의 액세스 횟수가 종래의 FRAM에서 보다 적다. FRAM-메모리 셀은 공지된 바와 같이 메모리 셀의 액세스에 따라 노화되기 때문에, 여기에 기술된 메모리의 기준 셀의 노화 속도는 더 느려진다. 각각의 비트라인(BL)에 다수의 메모리 셀(MC)이 배치되지만 기준 셀은 단 하나만 배치되므로 상기 방식의 기준 셀을 갖는 종래의 FRAM에서는 모든 판독 액세스 및 기록 액세스시 상기 기준 셀로의 액세스가 이루어진다. 본 발명에 따른 FRAM에서는 기준 셀(RC)로의 액세스가 판독 액세스시에만 이루어지고 기록 액세스시에는 실행되지 않는다.

Claims (6)

  1. 기록 가능 메모리 셀(MC);
    판독 액세스시에는 판독될 데이터를 상기 메모리 셀로부터 상기 메모리의 외부로 전달하고 기록 액세스시에는 기록될 데이터를 상기 메모리의 외부로부터 상기 메모리 셀로 전달하도록 구성된 차동 감지 증폭기;
    상기 메모리 셀(MC)을 상기 차동 감지 증폭기에 연결하는 한 쌍의 비트라인(BL, /BL); 및
    판독 액세스시 상기 메모리 셀(MC) 중 하나가 상기 비트라인(BL) 중 하나에 도전 연결되기 전에 상기 비트라인을 여러 단계로 예비충전하기 위한, 상기 비트라인(BL)에 연결된 제어 장치(CTR)를 포함하는 집적 메모리로서,
    상기 제어 장치(CTR)는 기록 액세스시에, 상기 차동 감지 증폭기(SA)에 의해 상기 비트라인 쌍(BL, /BL)으로 데이터가 전송되기 전에 판독 액세스시에 상기 비트라인(BL, /BL)의 예비충전을 위해 실행된 단계 보다 적은 단계를 수행함을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    판독 액세스시 상기 메모리 셀들의 메모리 셀 내용이 손상되고,
    상기 차동 감지 증폭기(SA)는 판독 액세스시 상기 메모리 셀(MC)이 상기 비트라인(BL)에 도전 연결된 후에 비트라인 쌍(BL, /BL)에서 나타나는 차동 신호를 증폭시킨 후, 상기 차동 신호를 다시 상기 메모리 셀에 기록하는, 집적 메모리.
  3. 제 1항에 있어서,
    상기 제어 장치(CTR)가 판독 액세스시 상기 비트라인(BL, /BL)의 예비충전을 위해, 상기 두 비트라인(BL, /BL)들을 공통 전위로 예비충전시키며, 상기 공통 전위가 기록 액세스시에는 생략되는, 집적 메모리.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 제어 장치(CTR)가 판독 액세스시 상기 비트라인(BL, /BL)의 예비충전을 위해 기준 메모리 셀(RC)을 상기 비트라인(BL, /BL)으로 판독하고, 그 뒤에 상기 비트라인간의 전하의 균등화를 수행하며, 이러한 두 개의 동작이 기록 액세스시에는 생략되는, 집적 메모리.
  5. 제 4항에 있어서,
    상기 제어 장치(CTR)가 판독 액세스시 상기 비트라인(BL, /BL)의 예비충전을 위해 판독될 상기 메모리 셀(MC)에 연결되는 비트라인(BL)을 방전시키고, 상기 방전이 시간적으로 상기 비트라인들(BL, /BL)간의 전하의 균등화 이후에 이루어지며 기록 액세스시에는 생략되는, 집적 메모리.
  6. 제 1항 내지 3항 중 어느 한 항에 있어서,
    판독 액세스시에는 상기 감지 증폭기(SA)의 활성화 이전에 상기 각각의 메모리 셀(MC)이, 상기 비트라인들(BL, /BL) 중 하나에 상기 메모리 셀이 도전 연결됨으로써 판독되고,
    기록 액세스시에는 상기 감지 증폭기(SA)의 활성화가 먼저 이루어지므로 상기 각각의 메모리 셀(MC)이 상기 비트라인들(BL, /BL) 중 하나에 도전 연결되기 전에 이미 기록될 데이터가 상기 비트라인 쌍(BL, /BL)에 존재하는, 집적 메모리.
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