CN1162864C - 具有差分读出放大器的集成存储器 - Google Patents

具有差分读出放大器的集成存储器 Download PDF

Info

Publication number
CN1162864C
CN1162864C CNB998114456A CN99811445A CN1162864C CN 1162864 C CN1162864 C CN 1162864C CN B998114456 A CNB998114456 A CN B998114456A CN 99811445 A CN99811445 A CN 99811445A CN 1162864 C CN1162864 C CN 1162864C
Authority
CN
China
Prior art keywords
bit lead
bit
memory cell
lead
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB998114456A
Other languages
English (en)
Other versions
CN1322360A (zh
Inventor
T・雷尔
T·雷尔
岣袷┟椎
T·贝姆
投
H·赫尼格施米德
G·布劳恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1322360A publication Critical patent/CN1322360A/zh
Application granted granted Critical
Publication of CN1162864C publication Critical patent/CN1162864C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

存储器有可写入的存储器单元(MC)。此外存储器有比特导线对(BT，/BT)，此比特导线对将存储器单元MC与差分读出放大器(SA)连接。在读存取时将存储器单元(MC)之一与比特导线(BL)之一导电连接之前，控制单元(CTR)用于将比特导线用多个步骤预充电。在读出放大器将数据传输到比特导线对(BL，/BL)之前，控制单元(CTR)在写存取时最多执行对于读存取安排的比特导线预充电步骤中的一部分。

Description

具有差分读出放大器的集成存储器
本发明涉及具有差分读出放大器的集成存储器。
将差分读出放大器(敏感放大器)例如使用在DRAM和FRAM(铁电RAM)中，作为将从存储器单元中读出的数据放大和用于将数据写入存储器单元。在US5,241,503A中叙述了这样的读出放大器。经过用于传输差分信号的比特导线对将读出放大器与存储单元连接。在将存储器单元之一与比特导线之一导电连接和影响其电势，将比特导线在读取之前预充电到一定的电势之前。然后将读出放大器激活，使得读出放大器将两个比特导线之间的电势差放大，和比特导线随后具有相反的逻辑电平。因为当读出DRAM存储器单元时，其存储器单元内容遗失(破坏性的读出)，一般来说将由读出放大器在读存取时被放大的信号重新写入在这之前被读出的存储器单元。用这种方法重新建立其原来的存储状态。
在DRAM或者FRAM中写存取与读存取只有很少的差别。主要的差别在于，在读存取时读出放大器将被放大的差分信号向存储器的外边传送，而在写存取时从存储器的外边将与写入数据对应的差分信号输入给读出放大器，读出放大器调整到对应于与其连接的比特导线对的电势状态。不仅在读存取而且在写存取的开始，一般来说用同样的方法，也就是说用同样的步骤进行比特导线的预充电。写存取和读存取仅区别于，是否在比特导线预充电之后，将从存储器外边输入的数据从读出放大器提供给比特导线，或者是否读出放大器在读存储器单元时将在比特导线对上产生的差分信号放大向外传送。
DRAM或者FRAM的上述写入循环和读出循环的优点是，控制比特导线预充电和控制存储器单元之一与比特导线之一导电连接，两种情况用同样的方法进行。因此当用破坏性读取的传统存储器时写存取和读存取持续同样长的时间。
在US-A-5,487,043中已知一种存储器，在其中将比特导线预充电到预充电电势是经过一个信号进行的，该信号经过两个晶体管同时执行电荷平衡。
作为本发明基础的任务是，提供一种集成存储器，在其中进行快速的写存取。
此任务通过本发明的各种技术方案得以解决。
按照本发明的集成存储器有可写入的存储器单元。此外还有一对比特导线，该导线对将存储器单元与有差分读出放大器连接在一起，经过有差分读出放大器，当读存取时，将准备读出的数据从存储器单元向存储器外边传输和当写存取时，将数据从存储器外边传输给存储器单元。此外，集成存储器有一个控制单元，在读存取时存储器单元之一与比特导线之一导电连接之前，将比特导线用多个步骤进行预充电。当写存取时控制单元最多执行对于读存取安排的比特导线预充电步骤中的一部分在读出放大器将数据传输给比特导线对之前。
因为在写存取时或者完全或者至少部分地取消比特导线的预充电，该预充电是在读存取时进行的，将优异地达到一种写存取，进行写存取比进行读存取需要少的时间。也就是按照本发明的存储器比传统的存储器可以比较快地写入。
一般来说本发明可以使用在可写入的集成的具有差分放大器的存储器上。
按照一个扩展结构，存储器单元的存储器单元内容被破坏，这意味着涉及破坏性的读取。在读存取时，在存储器单元与比特导线导电连接之后，读出放大器将在比特导线对上调整的差分信号放大和将其重新写入存储器单元。
具有破坏性的读存取的存储器例如是DRAM和FRAM。这些不仅在读取时而且也在写入时将结束存储器存取的数据写入存储器单元。按照本发明在写存取时最多执行在读存取时对于比特导线预充电需要的步骤中的一部分。因此写存取与读存取是由预充电步骤相互区别的，这些是在两种存取方式中进行写入之前发生的。
按照本发明的扩展结构，当读存取时在读出放大器激活之前从有关存储器单元读出，一旦存储器单元与比特导线之一导电连接时。此外在有关存储器单元与比特导线之一导电连接之前，当写存取时，首先激活读出放大器，使得准备写入的数据已经出现在比特导线对上。
如同传统的DRAM或者FRAM当进行读存取时，则在存储器单元与比特导线之一导电连接之前，当写存取时首先激活读出放大器。这个的优点是，与激活读出放大器时和因此与此相联系的可能的将比特导线再充电不必须等待那么长时间，直到有关存储器单元已经与相应的比特导线导电连接。为了将数据写入存储器单元之一，当读出放大器被激活之后，于是将存储器单元与相应的比特导线短时间的导电连接就足够了。
下面借助于附图详细叙述本发明。
附图1表示按照本发明的集成存储器的实施例和
附图2表示在附图1所示位线上的当写存取时和当读存取时的信号曲线。
附图1表示对于了解本发明FRAM必要的部件。FRAM有一个差分读出放大器SA，这例如可以如US 5,241,503中构成的。读出放大器SA将差分数据导线对DL，/DL与差分比特导线对BL，/BL连接在一起。经过数据导线对DL，/DL将SA读出放大器与存储器的外部接头连接(在附图1中没有示出)。经过比特导线BL，/BL将读出放大器SA与存储器单元MC连接，在附图1中只示出了其中一个存储器单元。每个存储器单元有n沟道型选择晶体管T以及具有铁电介质的存储器电容器C。将选择晶体管T和存储器电容器C串联地安排在比特导线之一BL和极板电位Vp之间。选择晶体管T的栅极与字导线WL1相连。每个比特导线BL，/BL与很多存储器单元MC相连。选择存储器单元之一是经过有关字导线WL1进行的。
此外，每个比特导线BL，/BL与一个参考单元RC相连，参考单元是与存储器单元MC同样构造的。因此每个参考单元RC同样有一个选择晶体管TR和一个存储器电容器CR，这些有与存储器单元MC的晶体管T和电容器C同样的参数。参考单元RC的选择晶体管TR是与参考字导线WLR相连的。
读出放大器SA经过第一个晶体管T1或者第二个晶体管T2与数据导线DL，/DL相连。两个晶体管T1，T2的栅极与列选择信号CSL相连，列选择信号依赖于可以加在存储器上的列地址是可以激活的。读出放大器SA经过第三个晶体管T3或者第四个晶体管T4与比特导线BL，/BL相连。这两个晶体管T3，T4的栅极与激活信号AKT相连。此外，两个比特导线BL，/BL经过第五个晶体管T5相互连接，其栅极与平衡信号EQ相连。此外第一个比特导线BL经过第六个晶体管T6接地，其栅极与第一个预充电信号PRE1相连。第二个比特导线/BL经过第七个晶体管T7接地，其栅极与第二个预充电信号PRE2相连。
此外第一个比特导线BL和第二个比特导线/BL经过第八个T8和第九个T9晶体管的串联相互连在一起。这些晶体管T8，T9的栅极与第三个预充电信号PRE3相连。在两个晶体管T8，T9之间的电路节点与预充电电势VA相连。附图1中的晶体管T1至T9是n沟道晶体管。
当列选择信号CSL是激活时，在读存取时将数据从读出放大器读出到数据导线DL，/DL上，然而在写存取时将数据从外边经过数据导线DL，/DL加在读出放大器。在传统的存储器上，读存取和写存取仅通过方向进行区别，在是激活列选择信号CSL期间，将数据在这个方向进行交换。在本发明中出现的其它区别将在下面叙述。
存储器有一个控制单元CTR，将存储器单元地址ADR，写入信号WE以及读出信号OE输入给控制单元。控制单元在其输出端产生激活信号AKT，平衡信号EQ，列选择信号CSL，第一个预充电信号PRE1，第二个预充电信号PRE2和第三个预充电信号PRE3。此外，控制单元CTR经过其输出端与字导线WLi和参考字导线WLR连接。控制单元CTR依赖于加上的地址ADR激活列选择信号CSL和字导线WLi。经过写入信号WE启动写存取和经过读出信号OE启动读存取。根据是否涉及读存取或者写存取，控制单元CTR用不同的方法控制其输出信号的大部分。这在下面借助于附图2进行叙述。
附图2示出了在写存取时(左半部分)和在读存取时(右半部分)两个比特导线BL，/BL上的电势的电势曲线。从附图2中获悉，在写存取开始时经过第三个预充电信号PRE3将两个比特导线BL，/BL预充电到预充电电势VA＝1，2伏特。在写存取之前不激活平衡信号EQ，第一个预充电信号PRE1，第二个预充电信号PRE2以及参考字导线WLR，使得与这些连接的晶体管不是导电连接的。在被分析的情况中，应该将一个逻辑“0”写入与第一个比特导线BL连接的附图1的存储器单元MC中。一个相应的有差分数据信号，已经从存储器外边经过数据导线DL，/DL和第一个晶体管T1或者第二个晶体管T2，这些经过列选择信号CSL是导电连接的，传输到读出放大器SA上，读出放大器在与其朝向比特导线的接头上产生相应的差分信号。在时间点310ns之后很短时间经过激活信号AKT将第三个晶体管T3和第四个晶体管T4导电连接，使得读出放大器SA将准备写入的差分信号传送到比特导线BL，/BL上。将读出放大器SA经过两个晶体管T3，T4与比特导线BL，/BL连接在这里也被称为读出放大器的“激活”。
从附图2中获悉，作为读出放大器激活的后果，第一个比特导线BL逐渐地得到一个低电平为0伏特，和第二个比特导线/BL逐渐地得到一个高电平为2.5伏特。在时间点320ns之前很短时间将字导线WL1置于高电势，使得存储器单元MC的选择晶体管T与第一个比特导线BL导电连接。因为在这种情况下，在打开选择晶体管T之前，在存储器单元MC中已经存储了一个逻辑“1”，在320ns时在第一个比特导线BL的电势曲线上出现一个短的凹陷。由于在第一个比特导线BL和与其连接的存储器电容器C的电极之间的电荷平衡，于是就将逻辑“0”大约在330ns时可靠地存储在存储器单元MC中。
附图2示出从时间点400ns开始在附图1的存储器单元MC上进行读存取，如前所述在此之前已将一个逻辑“0”存储在其中。在410ns时首先将两个比特导线BL，/BL经过第六个晶体管T6和第七个晶体管T7依赖于第一个预充电信号PRE1和第二个预充电信号PRE2接地放电。在420ns时参考单元RC经过参考字导线WLR与有关的比特导线BL，/BL导电连接。其中与第一个比特导线BL连接的参考单元RC在这之前已经预充电到逻辑“1”和与第二个比特导线/BL连接的参考单元RC预充电到逻辑“0”。因此，在时间点420ns之后，在两个比特导线BL，/BL上产生不同的电势。第一个PRE1和第二个PRE2预充电信号又得到低电平，而在430ns时平衡信号EQ得到高电平。因此在两个比特导线BL，/BL上经过第五个晶体管T5进行电荷平衡。在大约435ns时，当平衡信号EQ又得到低电平之后，借助第一个比特导线BL经过第六个晶体管T6与第一个预充电信号PRE1的高电平接地，第一个比特导线BL接地放电。只是在440ns之后很短时间存储器单元MC经过字导线WL1与第一个比特导线BL导电连接，因而由于在存储器单元MC中被存储的逻辑“0”的电势只升高得很少。借助读出放大器SA经过用激活信号AKT控制的晶体管T3，T4与比特导线对BL，/BL连接，在450ns时，读出放大器SA被激活。在这个时间点上读出放大器SA检测在两个比特导线BL，/BL之间的电势差的符号和将这个电势信号放大，使得在450ns之后很短时间，第一个比特导线有一个低电平为0伏特，和第二个比特导线/BL有一个高电平大约为2.5伏特。读出放大器SA然后将这个被放大的差分号经过用列选择信号CSL控制的晶体管T1，T2传送给数据导线DL，/DL。因为选择晶体管T在时间点450ns之后，首先继续经过其字导线WL1被导电连接，读出的逻辑“0”自动地又被读出放大器SA在差分信号放大期间重新写入存储器单元MC。借助激活信号AKT有低电平，在480ns之前很短时间将读出放大器SA又去解激活。随后又经过第三个预充电信号PRE3对比特导线BL，/BL进行预充电到预充电电势VA。然后可以在与比特导线对BL，/BL连接的存储器单元MC之一上进行新的写存取或者读存取。
从附图2获悉，在这个实施例中整个的写存取只持续40ns，而读存取几乎持续80ns。因此在这个存储器上进行一个写存取几乎比读存取快一倍。这是这样达到的，在写存取之前几乎完全取消了在读存取时进行的比特导线预充电步骤，直到两个比特导线预充电到预充电电势VA。取消了经过两个预充电信号PRE1，PRE2的两个比特导线放电到0伏特的放电，经过参考字导线WLR对参考存储器单元RC的读出，随后在比特导线BL，/BL之间经过平衡信号EQ的电荷平衡，以及在存储器单元MC与第一个比特导线BL导电连接之前经过第一个预充电信号PRE1第一个比特导线的放电。比特导线预充电的这些步骤只在FRAMs的读存取时是必要的，和因此可以在写存取时取消。当然这要求通过控制单元CTR在写存取期间与读存取期间相比较有区别地产生对于预充电需要的信号。
在传统的存储器上可能对于写存取需要的时间与对于读存取需要的时间同样长。因为在传统存储器上存储器存取方式的差别只在于，是否在选择信号CSL高电平时从存储器外边将准备写入的信息强加于或者不强加于读出放大器SA，在传统的存储器上不仅在写存取时，而且在读存取时用总是同样的步骤进行预充电。
因为在这个实施例中，只在每次读存取时然而不在写存取时读出参考单元RC，所以有益地在参考单元上的存取次数少于传统的FRAM。已知FRAM存储器单元随着存储器单元的存取而变化(altern)，在这里叙述的存储器的参考单元变化过程变慢。因为给每个比特导线BL安排了很多存储器单元MC，但是只安排了一个参考单元，所以在具有这种参考单元的传统的FRAM上，在这些上在每次读存取和在每次写存取时进行一次存取。在按照本发明的FRAM上在参考单元RC上的存取只在读存取时而不在写存取时进行。

Claims (7)

1.集成存储器，
-具有可写入的存储器单元(MC)，
-具有一对比特导线(BL，/BL)，该对导线将存储器单元(MC)与差分读出放大器(SA)连接，经过该放大器在读存取时将准备读出的数据从存储器单元向存储器外边传输，和在写存取时将准备写入的数据从存储器外边向存储器单元传输，
-具有连接到比特导线的控制单元，用于在读存取操作时将存储器单元之一与比特导线之一导电连接之前，用给定数目的步骤将比特导线预充电、放电和平衡，
-读出放大器将数据传输给比特导线对之前，控制单元在写存取操作时对比特导线进行预充电。
2.按照权利要求1的集成存储器，
-在其中存储器单元的存储器单元内容在读存取时被破坏
-和其读出放大器(SA)将读存取时在存储器单元(MC)与比特导线(BL)导电连接之后在比特导线(BL，/BL)上调整的差分信号放大，和同时重新写入存储器单元。
3.按照权利要求1的集成存储器，其特征在于，
-控制单元在读存取操作时为了对比特导线进行预充电，将比特导线对的两个比特导线预充电到第一共同的电势和第二共同的电势；
-控制单元在写存取操作时为了对比特导线进行预充电，将比特导线对的两个比特导线预充电到共同的第一电势。
4.按照权利要求1-3中任何一项的集成存储器，
其控制单元(CTR)在读存取时为了比特导线(BL，/BL)的预充电，从参考存储器单元(RC)读出到比特导线(BL，/BL)和在比特导线之间进行随后的电荷平衡，其中在写存取时取消这两个过程。
5.按照权利要求4的集成存储器，
其控制单元(CTR)在读存取时为了比特导线(BL，/BL)的预充电将与准备读出的存储器单元(MC)连接的比特导线(BL)进行放电，这在时间上跟随着在比特导线(BL，/BL)之间的电荷平衡和这在写存取时取消。
6.按照权利要求1-3和5中任何一项的集成存储器，
-其中当读存取期间在激活读出放大器(SA)之前，读出有关的存储器单元(MC)，借助其与比特导线(BL，/BL)之一导电连接，
-和其中在有关存储器单元(MC)与比特导线(BL)之一导电连接之前，当写存取时首先激活读出放大器(SA)，使得准备写入的数据已经出现在比特导线对(BL，/BL)上。
7.按照权利要求4的集成存储器，
-其中当读存取期间在激活读出放大器(SA)之前，读出有关的存储器单元(MC)，借助其与比特导线(BL，/BL)之一导电连接，
-和其中在有关存储器单元(MC)与比特导线(BL)之一导电连接之前，当写存取时首先激活读出放大器(SA)，使得准备写入的数据已经出现在比特导线对(BL，/BL)上。
CNB998114456A 1998-09-28 1999-09-13 具有差分读出放大器的集成存储器 Expired - Fee Related CN1162864C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19844479.6 1998-09-28
DE19844479A DE19844479C1 (de) 1998-09-28 1998-09-28 Integrierter Speicher mit einem differentiellen Leseverstärker

Publications (2)

Publication Number Publication Date
CN1322360A CN1322360A (zh) 2001-11-14
CN1162864C true CN1162864C (zh) 2004-08-18

Family

ID=7882539

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998114456A Expired - Fee Related CN1162864C (zh) 1998-09-28 1999-09-13 具有差分读出放大器的集成存储器

Country Status (8)

Country Link
US (1) US6351422B2 (zh)
EP (1) EP1118081B1 (zh)
JP (1) JP4377068B2 (zh)
KR (1) KR100574592B1 (zh)
CN (1) CN1162864C (zh)
DE (2) DE19844479C1 (zh)
TW (1) TW442797B (zh)
WO (1) WO2000019442A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3447640B2 (ja) * 1999-12-28 2003-09-16 日本電気株式会社 半導体記憶装置
US6848970B2 (en) * 2002-09-16 2005-02-01 Applied Materials, Inc. Process control in electrochemically assisted planarization
US7059948B2 (en) * 2000-12-22 2006-06-13 Applied Materials Articles for polishing semiconductor substrates
DE10062110B4 (de) * 2000-12-13 2009-04-09 Qimonda Ag Integrierter Speicher mit einem Zellenfeld und Ladungsausgleichseinrichtungen sowie Verfahren zum beschleunigten Schreiben eines Datums in einen integrierten Speicher
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6631093B2 (en) * 2001-06-29 2003-10-07 Intel Corporation Low power precharge scheme for memory bit lines
DE10135814C2 (de) * 2001-07-23 2003-09-18 Infineon Technologies Ag Halbleiterspeicher mit Precharge-Steuerung
US6876567B2 (en) * 2001-12-21 2005-04-05 Intel Corporation Ferroelectric memory device and method of reading a ferroelectric memory
US6587367B1 (en) * 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
US7023243B2 (en) * 2002-05-08 2006-04-04 University Of Southern California Current source evaluation sense-amplifier
US6721217B2 (en) * 2002-06-27 2004-04-13 Texas Instruments Incorporated Method for memory sensing
US6831871B2 (en) * 2002-12-30 2004-12-14 Intel Corporation Stable memory cell read
US6839294B2 (en) * 2003-03-03 2005-01-04 Windbond Electronics Corporation Memory device with high charging voltage bit line
US7130233B2 (en) * 2003-03-21 2006-10-31 Mediatek Incorporation Sensing circuit for single bit-line semiconductor memory device
DE102005029872A1 (de) * 2005-06-27 2007-04-19 Infineon Technologies Ag Speicherzelle, Lesevorrichtung für die Speicherzelle sowie Speicheranordnungen mit einer derartigen Speicherzelle und Lesevorrichtung
ES2520044T3 (es) 2007-03-30 2014-11-11 The Cleveland Clinic Foundation SDF-1 para su uso en el tratamiento de trastornos vasculares periféricos isquémicos
AU2008338525B2 (en) 2007-12-14 2015-04-02 Juventas Therapeutics, Inc. Compositions and methods of promoting wound healing
US20120283315A1 (en) 2009-08-28 2012-11-08 Penn Marc S Sdf-1 delivery for treating ischemic tissue
CN101714401B (zh) * 2009-11-06 2013-01-02 东南大学 用以增强存储单元阵列容量和密度的亚阈值敏感放大电路
US8320209B2 (en) 2010-05-05 2012-11-27 Stmicroelectronics International N.V. Sense amplifier using reference signal through standard MOS and DRAM capacitor
CN112863581A (zh) 2016-09-09 2021-05-28 硅存储技术公司 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
US9881676B1 (en) 2016-10-11 2018-01-30 Sandisk Technologies Llc Sense amplifier with program biasing and fast sensing
US10976589B2 (en) 2018-04-17 2021-04-13 Himax Display, Inc. Display panel having a patterned light shielding layer protected by a protective structure
KR102653251B1 (ko) * 2018-09-07 2024-04-01 에스케이하이닉스 주식회사 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서
KR102279048B1 (ko) 2020-04-06 2021-07-16 연세대학교 산학협력단 저항성 메모리용 고속 고안정성을 가진 혼합형 감지 증폭기

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400275A (en) * 1990-06-08 1995-03-21 Kabushiki Kaisha Toshiba Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected
US5241503A (en) 1991-02-25 1993-08-31 Motorola, Inc. Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
DE4228212C2 (de) * 1991-09-19 1994-11-24 Siemens Ag Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betreiben
JPH0785675A (ja) * 1993-09-17 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
KR0171954B1 (ko) * 1995-06-30 1999-03-30 김주용 데이타 버스 구동 회로
JPH10106286A (ja) 1996-09-24 1998-04-24 Mitsubishi Electric Corp 半導体記憶装置およびそのテスト方法
US5828612A (en) * 1997-10-27 1998-10-27 Motorola, Inc. Method and circuit for controlling a precharge cycle of a memory device

Also Published As

Publication number Publication date
WO2000019442A1 (de) 2000-04-06
JP4377068B2 (ja) 2009-12-02
KR20010079947A (ko) 2001-08-22
CN1322360A (zh) 2001-11-14
US6351422B2 (en) 2002-02-26
EP1118081A1 (de) 2001-07-25
DE19844479C1 (de) 2000-04-13
DE59903679D1 (de) 2003-01-16
TW442797B (en) 2001-06-23
KR100574592B1 (ko) 2006-04-28
EP1118081B1 (de) 2002-12-04
US20010038562A1 (en) 2001-11-08
JP2002526880A (ja) 2002-08-20

Similar Documents

Publication Publication Date Title
CN1162864C (zh) 具有差分读出放大器的集成存储器
KR0147448B1 (ko) 반도체 집적회로
JPH10214484A (ja) 半導体メモリのビットライン制御回路及びその制御方法と前記回路を含む半導体メモリ
CN101656101B (zh) 半导体存储装置
KR950015040B1 (ko) 반도체 기억장치
US6301173B2 (en) Memory device with faster reset operation
US6356491B1 (en) Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing
CN100345213C (zh) 通过将位线保持在固定电势来早写入存储器的系统和方法
US4669064A (en) Semiconductor memory device with improved data write function
US5706244A (en) Semiconductor memory device having shared sense amplifier arrays individually controlled for cache storage
US6654274B2 (en) Ferroelectric memory and method for driving the same
KR940008202B1 (ko) 다이내믹형 반도체 기억장치
EP0676767B1 (en) Dram page copy method
EP0851430B1 (en) Semiconductor storage device
US5732026A (en) Semiconductor memory device including main/sub-bit line arrangement
US6067270A (en) Multi-bank memory devices having improved data transfer capability and methods of operating same
US20030214866A1 (en) Semiconductor memory device having direct sense amplifier implemented in hierarchical input/output line architecture
US5020031A (en) Dynamic semiconductor memory device having improved voltage read-out
US4757476A (en) Dummy word line driving circuit for a MOS dynamic RAM
KR100442183B1 (ko) 메모리 셀 및 기준 셀로 구성된 집적 메모리 및 상응하는동작 방법
US6707738B2 (en) Semiconductor memory device having mesh-type structure of precharge voltage line
CN1303100A (zh) 具有双晶体管/双电容型存储单元的集成存储器
US6430080B1 (en) Integrated ferroelectric memory having plate lines selected by a column decoder
US6292416B1 (en) Apparatus and method of reducing the pre-charge time of bit lines in a random access memory
US6906972B2 (en) Integrated DRAM semiconductor memory and method for operating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Munich, Germany

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: INFINEON TECHNOLOGIES AG

TR01 Transfer of patent right

Effective date of registration: 20120914

Address after: Munich, Germany

Patentee after: QIMONDA AG

Address before: Munich, Germany

Patentee before: Infineon Technologies AG

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151230

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: QIMONDA AG

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040818

Termination date: 20160913

CF01 Termination of patent right due to non-payment of annual fee