KR0147448B1 - 반도체 집적회로 - Google Patents

반도체 집적회로

Info

Publication number
KR0147448B1
KR0147448B1 KR1019940019919A KR19940019919A KR0147448B1 KR 0147448 B1 KR0147448 B1 KR 0147448B1 KR 1019940019919 A KR1019940019919 A KR 1019940019919A KR 19940019919 A KR19940019919 A KR 19940019919A KR 0147448 B1 KR0147448 B1 KR 0147448B1
Authority
KR
South Korea
Prior art keywords
signal
node
nodes
level
circuit
Prior art date
Application number
KR1019940019919A
Other languages
English (en)
Other versions
KR950007119A (ko
Inventor
도시키 히사다
히로유키 고이누마
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR950007119A publication Critical patent/KR950007119A/ko
Application granted granted Critical
Publication of KR0147448B1 publication Critical patent/KR0147448B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은, 비트선 이퀄라이즈의 저전압 동작마진을 넓히는 것에 의해, 고신뢰성을 구비한 반도체 집적회로를 제공하는 것을 목적으로 한다.
차동형 증폭회로(S1)와, 제1전송수단(N1), 제2전송수단(N2), 제1 및 제2전송수단(N1 및 N2)을 제어하는 제2신호(), 이퀄라이즈수단(E2)과, 제3 및 제4노드(BL0 및 BL0#)를 비트선쌍으로 하여 접속하는 복수의 메모리셀(C1,C2), 제2 및 제3신호()를 프리챠지기간내에 전원전위(Vcc)로 하고, 메모리셀(C1,C2)로의 기록 혹은 독출하는 것이 활성화될 때에 전원전위(Vcc) 이상으로 승압하며, 워드선(WL0,WL1)의 선택에 동기하여 제2신호(

Description

반도체 집적회로
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로(DRAM)의 회로구성도.
제2도는 제1실시예에 따른 반도체 집적회로에서의 각부 신호 및 노드의 타이밍챠트.
제3도는 본 발명의 제2실시예에 따른 반도체 집적회로(분리 감지 증폭기를 사용한 DRAM)의 회로구성도.
제4도는 제2실시예에 따른 반도체 집적회로에서의 승압수단의 상세회로도.
제5도는 제2실시예의 반도체 집적회로에서의 각부 신호 및 노드의 리드싸이클에서의 타이밍챠트.
제6도는 종래의 반도체 집적회로(DRAM)의 회로구성도.
제7도(a)는 다른 구성의 이퀄라이즈의 회로도.
제7도(b)는 재저장 감지증폭기의 회로도.
제8도는 종래의 반도체 집적회로에서의 각부 신호 및 노드의 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명
C1,C2 : 메모리셀 S3 : 재저장용 감지증폭기
E2 : 이퀄라이즈(이퀄라이즈수단)
N1,N2,5 : 전송게이트(제1 및 제1전송수단)
10 : 승압수단 S1 : 감지증폭기(차동형 증폭회로)
L1,L2 : 제1 및 제2노드 SAN# : 활성화신호(제1신호)
SAP : 활성화신호 BLO : (제3의)노드, 비트선
BLO# : (제4의)노드, 비트선 L0,WL1 : 워드선
: 제어신호(제2신호) EQL# : 이퀄라이즈신호(제3신호)
RAS# : 행어드레스 스트로브(strobing)신호
EQLC : 이퀄라이즈 제어신호 RSL : 행어드레스신호
SEN : 감지증폭기 제어신호 Vcc : 전원전위
Vss : 접지전위 VBL: VBL레벨전위를 갖는 신호
C3,C4 및 C5,C6 : 2조의 메모리셀군
S3,S4 : 재저장용 감지증폭기(제1 및 제2재저장회로)
E2,E3 : 이퀄라이즈회로(제1 및 제2이퀄라이즈수단)
N9,N10,N16 및 N17 : 전송게이트(제1,제2,제3 및 제4전송수단)
N1~N40 : NMOS트랜지스터 P1~P14 : PMOS트랜지스터
L3,L4 : (제1 및 제2의)노드
BLaL,BLaL# : 제3 및 제4의노드, 비트선
BLaR,BLaR# : 제5 및 제6의 노드, 비트선
: 제어신호(제2신호): 제어신호(제5신호)
EQLL# : 이퀄라이즈신호(제3신호) EQLR# : 이퀄라이즈신호(제6신호)
SAPL : 활성화신호(제4신호) SAPR : 활성화신호(제7신호)
WL0L,WL1L,WL0R,WL1R : 워드선
DQ,DQ# : 데이터선 CSLi,CLSj : 행선택신호
11,12 : 구동신호 13,14 : 승압회로
15,16 : 승압레벨 제어회로 NA1~NA10 : NAND게이트
I1~I14 : NAT게이트 Ca1~Ca4 : 캐패시터
L7,L8 : 신호 L9,L10 : 구동회로의 출력
[산업상의 이용분야]
본 발명은, 특히 비트선 이퀄라이즈의 저전압 동작마진을 넓히는 것에 의해 고신뢰성을 실현한 DRAM등의 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제6도와, 제7도, 제8도를 사용하여 종래의 반도체 집적회로와 그 문제점을 설명한다. 더욱이, 이하의 설명에서 신호선 명칭의 최후에 기호(#)가 부가된 신호는 그 신호선이 부논리신호인 것을 표시한다.
제6도의 비트선쌍(BL0 및 BLO#)에는, 복수의 메모리셀(C1 및 C2)이 접속되고, 하위어드레스에서 선택되는 워드선(WL0 또는 WL1)의 작동개시로 메모리셀의 캐패시터에 축적된 전하를 이퀄라이즈한 비트선에 전하며, 비트선(BL0 및 BL0#)에 미소한 전위차가 생긴다.
전송게이트인 NMOS트랜지스터(N1 및 N2)는 비트선(BL0 및 BL0#)의 전위차를 노드(L1 및 L2)에 전하고, NMOS트랜지스터(N3 및 N4)로 구성된 감지증폭기(S1)에 있어서 활성화신호(SAN#)에 의해 미묘한 전위차를 감지한다.
이 때, 전송게이트(N1 및 N2)의 제어신호()는 전원전위(Vcc)레벨이 있고, 감지시에 비트선(BL0 및 BL0#)이 중간전위에 있기 때문에 전송게이트(N1 및 N2)의 소오스-백간 전압이 큰 것으로부터 전송게이트(N1 및 N2)의 임계치전압이 크게 되며, 비교적 큰 비트선용량이 노드(L1 및 L2)에 보이기 어렵게 감지마진을 올리는 효과가 있다.
다음, 프라챠지싸이클에 들어간 때에는, 이퀄라이즈회로(E1)의 이퀄라이즈 게이트인 NMOS트랜지스터(N5)의 제어신호(EQL#)가 H레벨로 되고, 비트선(BL0 및 BL0#)이 이퀄라이즈동작을 개시한다.
제7도(a)는 제6도에서의 이퀄라이즈회로(E1)에 1/2Vcc레벨을 갖는 신호(VBL)를 제공하는 NMOS트랜지스터(N7 및 N8)가 부가된 구성의 이퀄라이즈회로(E2)이다. 이 이퀄라이즈(E1)에 의해 비트선(BL0 및 BL0#)을 1/2Vcc에 프리챠지하는 것이 가능하다.
또한 제7도(b)는, 재저장용의 감지증폭기(S2)의 회로구성도이고, PMOS트랜지스터(P1 및 P2)로 구성되어 있다. 제6도에서의 감지증폭기(S1)은 활성화신호(SAN#1)의 작동멈춤으로 비트선(BL0 및 BL0#)의 내부, 전위의 낮은 측을 증폭하는 회로이기 때무에, H레벨에 있는 측의 비트선을 Vcc레벨로 형성하는 것이 바람직하여 재저장용의 감지증폭기(S2)가 필요로 된다.
재저장용의 감지증폭기(S2)에서는 활성화신호(SAP)의 작동개시에 의해 H레벨에 있는 측의 비트선의 증폭을 행하고, 활성화신호(SAN# 및 SAP)의 타이밍은 활성화신호(SAN#)가 작동을 멈추며, 노드(L1 및 L2)의 전위차가 있을 정도로 열리면 활성화신호(SAP)를 작동개시한다.
이상의 구성은 DRAM에서의 열 일부의 구성이고, 이와 같은 구성의 회로가 메모리칩상에 복수개 존재한다.
이와 같은 종래의 반도체 집적회로에서의 동작상의 문제점은, 전원전압을 낮게하여 동작시켰던 경우에 비트선(BL0 및 BL0#)의 이퀄라이즈가 프리챠지기간내에 종료할 수 없는 것이다. 이하, 각부 신호 및 노드의 상태를 실현한 제8도의 타이밍챠트를 참조하여 설명한다.
이전의 액티브싸이클에서 워드선(WL0)이 선택되고, 메모리셀(C2)의 정보가 비트선(BL0) 및 노드(L2)에 전하게 되어 L레벨을 출력하고 있다.
행어드레스 신호(RAS#)가 L레벨로부터 H레벨로 변화하여 프리챠지 싸이클에 들어가면 워드선(WL0)이 Vss레벨, 활성화신호(SAN# 및 SAP)가 VBL레벨, 제어신호()가 Vcc레벨, 제어신호(EQL#)가 Vcc레벨로 각각 되고, 비트선(BL0 및 BL0#)의 VBL프리챠지 및 이퀄라이즈 동작이 개시한다.
즉, L레벨에 있는 측의 비트선(BL0)은 이퀄라이즈회로(E2)내의 NMOS트랜지스터(N8)로부터 VBL레벨의 공급이 시작한다. 한편, H레벨에 있는 측의 비트선(BL0#)은 NMOS트랜지스터(N7)로부터 VBL레벨의 공급이 시작한다. 또한, NMOS트랜지스터(N6)에서는 H 및 L레벨에 있는 비트선(BL0 및 BL0#)을 단락하는 이퀄라이즈가 개시된다.
이 때의 각 트랜지스터의 전위관계를 보면, NMOS트랜지스터(N8)에 대해서 드레인에 VBL, 게이트에 Vcc레벨, 벌크에 VBB레벨이 각각 인가되고, 소오스에 접속되어 있는 L레벨측의 비트선(BL0)을 Vss레벨로부터 VBL까지 충전하는 것으로 된다.
한편, NMOS트랜지스터(N7)에 대해서, 소오스에 VBL레벨, 게이트에 Vcc레벨이 각각 인가되지만 벌크전압은 VBL-VBB의 레벨로 되어 NMOS트랜지스터(N8)보다 높게 된다. 이 때문에, 트랜지스터의 벌크바이어스 존재성으로 NMOS트랜지스터(N7)의 임계치는 갑자기 높게 되고, 상호컨덕트(gm)가 멈추는 온(ON)상태에 가깝다.
또한, NMOS트랜지스터(N6)에 대해서는 소오스에 L레벨측의 비트선(BL0), 드레인에 H레벨측의 비트선(BL0#)이 각각 접속되고, 게이트에 Vcc레벨, 벌크에 VBB레벨이 각각 인가된 상태로부터 시작하여 L레벨측의 비트선(BL0)이 떠옴에 따라서(비트선 BL0의 전위)-VBB에서 벌크바이어스특성이 서서히 오르고, 임계치 전압도 오르며, 다음에 NMOS트랜지스터(N7)의 트랜지스터특성에 가깝다.
노드(L1 및 L2)에는 프리챠지 및 이퀄라이즈 동작을 행하는 회로가 되게, 비트선(BL0# 및 BL0)으로부터의 공급으로 되기 때문에 노드(L1)에서의 H레벨은 NMOS트랜지스터(N1)의 임계치로 떨어진 전압으로 된다. NMOS트랜지스터(N1)의 소오스는 노드(L1)에 접속되어 있기 때문에 NMOS트랜지스터(N1)는 온상태에 가깝게, 노드(N1)를 VBB레벨로 하는 것은 비트선(BL0#)이 노드(N1)보다 전위가 낮아지면서 프리챠지동작이 개시되는 것으로 되고, 갑자기 효율이 나빠진다.
다음, 이 상태로부터 액티브싸이클에 들어가는 경우를 고려한다. 행어드레스 스트로브신호(RAS#)가 H레벨로부터 L레벨로 변화하고, 행어드레스의 선택이 확정하면서 이퀄라이즈회로(E2)의 제어신호(EQL#)가 L레벨로 되며, 선택된 워드선(WL1)이 작동개시 되고, 메모리셀(C1)의 정보를 비트선쌍(BL0 및 BL0#)에 전한다.
이 때, 셀정보는 0을 축적하고 있는 것으로 한다. 그러나, 제어신호(EQL#)가 떨어지기까지에 비트선쌍(BL0 및 BL0#), 또한 노드(L1 및 L2)의 이퀄라이즈가 종료할 수 없었기 때문에 비트선(BL0#)에 0을 독출해도 본래 H레벨측의 비트선으로 당연히 되는 비트선(BL0)의 방향이 전위가 낮기 때문에 1독출이 0독출로 되는 오동작으로 된다.
이상과 같이, 종래의 반도체 집적회로에서는 전원전압을 낮게하여 동작시켰던 경우에 비트선의 이퀄라이즈가 프리챠지기간내에 종료할 수 없고 오동작이 일어나버린다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 비트선 이퀄라이즈의 저전압 동작마진을 넓히는 것에 의해 고신뢰성을 구비한 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 그 제1특징이 제1도에 도시한 바와 같이 제1 및 제2노드(L1 및 L2)사이에서 구동하는 차동형 증폭회로(S1)와, 이 차동형증폭회로(S1)를 활성화시킨 제1신호(SAN#), 상기 제1노드(L1)와 제3노드(BL0)를 접속하는 제1전송수단(N1), 상기 제2노드(N2)와 제4노드(BL0#)를 접속하는 제2전송수단(N2), 상기 제1 및 제2전송수단(N1 및 N2)을 제어하는 제2신호(), 상기 제3 및 제4노드(BL0 및 BL0#)에 접속하는 이퀄라이즈수단(E2), 이 이퀄라이즈수단(E2)을 제어하는 제3신호(EQL#), 상기 제3 및 제4노드(BL0 및 BL0#)를 해당 메모리셀(C1,C2)의 비트선쌍으로 하여 접속하는 복수의 메모리셀(C1,C2), 상기 메모리셀(C1,C2)의 선택제어를 행하는 워드선(WL0,WL1) 및, 상기 제2 및 제3신호(및 EQL#)를 프리챠지기간내에 전원전위(Vcc)로 하고, 상기 메모리셀(C1,C2)로의 기록 혹은 독출이 활성화될 때에 전원전압(Vcc) 이상으로 승압하며, 상기 워드선(WL0,WL1)의 선택에 동기하여 상기 제2신호()를 전원전위(Vcc)로, 상기 제3신호(EQL#)를 접지전위(Vss)로 각각 변위시킨 승압수단(10)을 구비한 것이다.
또한, 본 발명의 제2특징은 제2도에 도시한 바와 같이 제1 및 제2노드(L3 및 L4) 사이에서 구동하는 차동형 증폭회로(S2)와, 이 차동형 증폭회로(S2)를 활성화시키는 제1신호(SAN#), 상기 제1노드(L3)와 제3노드(BLaL)를 접속하는 제1전송수단(N9), 상기 제2노드(L4)와 제4노드(BLaL#)를 접속하는 제2전송수단(N10), 상기 제1노드(L3)와 제5노드(BLaR)를 접속하는 제3전송수단(N16), 상기 제2노드(L4)와 제6노드(BLaR#)를 접속하는 제4전송수단(N17), 상기 제1 및 제2전송수단(N9 및 N10)을 제어하는 제2신호(), 상기 제3 및 제4전송수단(16 및 N17)을 제어하는 제5신호(), 상기 제3 및 제4노드(BLaL 및 BLaL#)에 접속되는 제1이퀄라이즈수단(E2), 상기 제5 및 제6노드(BLaR 및 BLaR#)에 접속되는 제2이퀄라이즈수단(E3), 상기 제1이퀄라이즈수단(E2)을 제어하는 제3신호(EQLL#), 상기 제2이퀄라이즈수단(E3)을 제어하는 제6신호(EQLR#), 상기 제3 혹은 제4노드(BLaL 및 BLaL#)간을 충전하는 제1재저장회로(S3), 상기 제5 혹은 제6노드(BLaR 및 BLaR#)간을 충전하는 제2재저장회로(S4), 상기 제1재저장회로(S3)의 레벨보상의 차동형증폭회로를 활성화시키는 제4신호(SAPL), 상기 제2재저장회로(S4)의 레벨보상 차동형 증폭회로를 활성화시키는 제7신호(SAPR), 상기 제3 및 제4노드(BLaL 및 BLaL#)와 또 상기 제5 및 제6노드(BLaR 및 BLaR#)를 각각 해당 2조의 메모리셀의 비트선쌍으로서 접속하고, 행어드레스에 의해 어느 하나가 선택되는 복수의 메모리셀(C3,C4 및 C5,C6)로 구성된 2개조의 메모리셀 어레이, 상기 메모리셀(C3,C4 및 C5,C6)의 선택제어를 행하는 워드선(WL0L,WL1L 및 WL0R,WL1R), 상기 제2,제3,제5 및, 제6신호()를 상기 메모리셀(C3,C4 및 C5,C6)로의 기록 혹은 독출이 활성화될 때에 전원전압(Vcc) 이상으로 승압하고, 상기 워드선(WL0L,WL1L 혹은 WL0R,WL1R)의 선택에 독기하여 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제2 또는 제5신호()를 전원전위(Vcc)로, 비선택된 메모리셀 어레이측의 상기 제2 또는 제5신호()를 접지전위(Vss)로, 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제3 또는 제6신호(EQLL# 또는 EQLR$)를 접지전위(Vss)로, 비선택된 메모리셀 어레이측의 상기 제3 또는 제6신호(EQLL# 또는 EQLR#)를 전원전위(Vcc)로 각각 변위시키는 승압수단(10)을 구비한 것이다.
또한 본 발명의 제3특징은, 제1항 또는 제2항에 기재된 반도체 집적회로에 있어서, 제3도에 도시한 바와 같이 상기 승압수단(10)은 상기 행어드레스에 기인하는 활성 또는 비활성을 선택하여 제8 및 또는 제9신호(L9 및 또는 L10)를 출력하는 구동회로(11 및 또는 12)와, 상기 제8신호(L9)를 승압하여 상기 제2 및 또는 제6신호()로 하여 출력하고, 및 또는 상기 제9신호(L10)을 승압하여 상기 제3 및 또는 제5신호()로서 출력하는 승압회로(13 및 또는 14)를 구비한 것이다.
더욱이, 본 발명의 제4특징은 제3항에 기재된 반도체 집적회로에 있어서, 제3도에 도시한 바와 같이 상기 승압수단(10)은 상기 메모리셀로의 기록 혹은 독출이 활성화될 때에 상기 제2 및 제3 및 제5 및 제6신호(및 EQL# 또는, EQLL#,및 EQLR#)의 승압전위를 전원전위(Vcc)와 트랜지스터의 임계치 합의 전압치 이하로 억제시키는 승압레벨 제어회로(15 및 또는 16)를 구비한 것이다.
[작용]
상기와 같이 구성된 본 발명의 제1과, 제3 및, 제4특징의 반도체 집적회로에서는, 제1도 및 제2도에 도시한 바와 같이 승압수단(10)에 의해 행어드레스 디코더로부터의 행어드레스신호(RSL) 및, 행어드레스 스트롭신호(RAS#)에 기입하여 소정의 지연수단을 주어 생성되는 이퀄라이즈신호(EQLC) 및 감지증폭기 제어회로(SEN)를 입력으로 하여, 제2신호(제어신호;) 및 제3신호(이퀄라이즈; EQL#)를 프리챠지기간내에는 전원전위(Vcc)로 하고, 메모리셀(C2 및 C2)로의 기록 혹은 독출이 활성화될 때에는 전원전압(Vcc) 이상으로 승압하며 워드선(WL0 및 WL1)의 선택에 동기하여 제2신호()를 전원전위(Vcc)에, 제3신호(EQL#)를 접지전위(Vss)에 각각 변위시키고 있다.
이와 같이, 행어드레스 스트로브신호(RAS#)의 작동멈춤으로부터 차동형 증폭회로(S1)의 활성화 전까지의 기간에, 비트선(BL0 및 BL0#)의 전수단(N1 및 N2), 또 이퀄라이즈수단(E2)에 공급하는 제어신호(및 EQL#)를 승압하는 것으로 했었기 때문에 벌크바이어스가 높게 되고 트랜지스터특성의 저하를 보상하는 것이 가능하며, 이퀄라이즈효율을 높여, 결과로서 비트선 이퀄라이즈의 저전압 동작마진을 넓힌 고신뢰성의 반도체 집적회로를 실현할 수 있다.
또한, 본 발명의 제2와, 제3 및, 제4특징의 반도체 집적회로에서는, 제3도와, 제4도 및, 제5도에 도시한 바와 같이 승압수단(10)에 의해 열어드레스 디코더로부터의 열어드레스신호(RSL0 및 RSL1) 또 행어드레스 스트롭신호(RAS#)에 기인하여 소정의 지연수단을 주어 생성되는 제어신호(EQLC 및 SEN)를 입력으로 하여, 제어신호() 및 이퀄라이즈신호(EQLL#,EQLR#)를 메모리셀(C3,C4 및 C5,C6)로의 기록 혹은 독출이 활성화될 때에는 전원전압(Vcc)상에서 승압하고, 워드선(WL0L,WL1L 및 WL0R,WL1R)의 선택에 동기하여 행어드레스에 의해 선택된 메모리셀 어레이측의 제2 또는 제5신호(제어신호;또는)를 전원전위(Vcc)에, 비선택된 메모리셀 어레이측의 제2 또는 제5신호(또는)를 접지전위(Vss)에, 행어드레스에 의해 선택된 메모리셀 어레이측의 제3 또는 제6신호(이퀄라이즈신호; EQLL# 또는 EQLR#)를 접지전위(Vss)에, 비선택된 메모리셀 어레이측의 제3 또는 제6신호(EQLL# 또는 EQLR#)를 전원전위(Vcc)에 각각 변화시키고 있다.
이와 같이, 행어드레스 스트롭신호(RAS#)의 작동멈춤으로부터 차동형증폭회로(S1)의 활성화 전까지의 기간에 비트선(BLaL 및 BLaL#)의 전송수단(N9 및 N10), 비트선(BLaR 및 BLaR#)의 전송수단(N16 및 N17), 또 제1 및 제2이퀄라이즈신수단(E2 및 E3)에 공급하는 제어신호(및 EQLL#, EQLR#)를 승압하는 것으로 했기 때문에 벌크바이어스가 높게 되고, 트랜지스터특성의 저하를 보상하는 것이 가능하며, 이퀄라이즈 효율을 높게, 결과로서 비트선 이퀄라이즈의 저전압 동작마진을 넓힌,고신뢰성의 반도체 집적회로를 실현할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도에 본 발명의 제1실시예에 따른 반도체 집적회로의 회로구성도를 도시한다. 같은 도면에 있어서, 종래예(제6도 및 제7도)와 중복하는 부분에는 동일부호를 붙여서 설명을 간략하게 한다.
본 실시예의 반도체 집저회로(DRAM)는, 메모리셀(C1 및 C2), 재저장용 감지증폭기(S3), 이퀄라이즈회로(이퀄라이즈수단 E2), 전송게이트(제1 및 제2의 전송수단; N1 및 N2), 또 감지증폭기(차동형 증폭회로; S1)를 갖추어 구성되어 있다.
감지증폭기(S1)는 활성화신호(제1신호; SAN#)에 의해 활성화되고, 제1 및 제2노드(L1 및 L2) 사이에서 구동한다.
전송게이트(N1)는 (제1의)노드(L1)과 (제3의)노드(BL0)를, 전송게이트(N2)는 (제2의)노드(L2)와, (제4의)노드(BL0#)을 각각 접속하고, 제어신호(제2의 신호;)에 의해 제어된다.
이퀄라이즈회로(E2)는, (제3 및 제4의)노드(BL0 및 BL0#)에 접속되어 이퀄라이즈신호(제3신호; EQL#)에 의해 제어된다.
메모리셀(C1 및 C2)은, 노드(BL0 및 BL0#)를 비트선쌍으로 하여 워드선(WL0,WL1)에 의해 선택된다.
단, 승압수단(10)은 행어드레스 디코더로부터의 행어드레스신호(RSL) 및 행어드레스 스트롭신호(RAS#)에 기입하여 소정의 지연시간을 주어 생성되는 제어신호(EQLC 및 SEN)를 입력으로서 제어신호() 및 이퀄라이즈신호(EQL#)를 생성한다.
즉, 제어신호() 및 이퀄라이즈신호(EQL#)는 프리챠지기간내에 전원전위(Vcc)로 되고, 메모리셀(C1 및 C2)로의 기록 혹은 독출이 활성화될 때에 전원전압(Vcc) 이상으로 승압되며, 워드선(WL0 및 WL1)의 선택에 동기하여 제어신호()는 전원전위(Vcc)로, 이퀄라이즈신호(EQL#)는 접지전위(Vss)로 각각 변위한다.
다음, 본 실시예의 동작을 설명한다. 제2도에 본 실시예에 따른 반도체 집적회로의 각부 신호 및 노드의 타이밍챠트를 도시한다.
1회째의 액티브싸이클로부터 프리챠지종료까지는 종래예(제8도)와 같은 모양의 동작을 하기 때문에 설명을 생략한다.
2회째의 액티브싸이클에서는 이하와 같이 동작한다. 즉, 감지증폭기(S1)의 활성화신호(SAN#) 및 재저장용 감지증폭기(S3)의 활성화신호(SAP)는 각각 VBL레벨로 변위하고, 이퀄라이즈회로(E2)의 이퀄라이즈신호(EQL#) 및 전송게이트(N1 및 N2)의 제어신호()는 Vcc레벨로 변위하며, 노드(L1 및 L2)는 이퀄라이즈중인 트랜지스터의 구비하는 특성으로부터 전위차가 생긴 그대로이다.
여기서, 승압수단(10)에 의해 행어드레스 스트로브신호(RAS#)의 L레벨(작동멈춤)에 동기하여 H레벨로(작동멈춤에)되는 제어신호(EQLC)에서 이퀄라이즈신호(EQL#) 및 제어신호()를 승압한다. 이 동작에 의해, 백바이어스가 높게 되는 트랜지스터특성이 저하하는 것을 보상할 수 있는(트랜지스터의 상호 컨덕턴스(gm)를 올려서), 비트선(BL0 및 BL#; 노드(L1 및 L2))의 VBL프리챠지 및 이퀄라이즈동작을 완전히 행하는 것이 가능하다.
활성화신호(SAN#)의 제어신호(SEN)에 의해 승압된 이퀄라이즈신호(EQL#) 및 제어신호()는 Vcc레벨로 되돌아간다. 그리고, 워드선택의 행어드레스신호(RSL)의 H레벨(작동개시)에 동기하여 이퀄라이즈신호(EQL#)는 Vss레벨로 된다. 이것은, 전송게이트의 목적인 감지시에 비트선 용량을 보이지 않는 것과 같이 하기 때문이다. 한편, 이퀄라이즈신호(EQL#)가 Vss레벨로 되면,워드선(WL0 또는 WL1)이 작동개시하고, 셀데이터의 독출로 들어가기 때문에 이퀄라이즈동작을 종료시킨다.
이상과 같이, 본 실시예의 반도체 집적회로에서는, 저전압동작으로 트랜지스터특성이 악화하여 비트선의 프리챠지 및 이퀄라이즈동작이 완료하지 않은 그대로 액티브싸이클에 들어가도 행어드레스 스트로브(RAS#)의 작동멈춤으로부터 제어신호(SEN#)의 작동개시까지의 기간내에 이퀄라이즈신호(EQL#) 및 제어신호()를 승압하는 것에 의해 트랜지스터특성을 개선하여 프리챠지 및 이퀄라이즈동작을 완료시킬 수 있다.
제3도에 본 발명의 제2실시예에 따른 반도체 집적회로의 회로구성도를 도시한다. 본 실시예는 본 발명을 분리 감지 증폭기에 응용한 것이다.
본 실시예의 반도체 집적회로(DRAM)는, 2조의 메모리셀군(C3,C4 및 C5,C6)으로 구성한 메모리셀 어레이, 재저장용 감지증폭기(제1 및 제2의 재저장회로; S3 및 S4), 이퀄라이즈회로(이퀄라이즈수단; E2 및 E3), 전송게이트(제1과, 제2, 제3 및, 제4전송수단; N9,N10,N16 및 N17), 또 감지증폭기(차동형증폭회로; S2)를 갖추어 구성되어 있다.
S2는 레벨검지용의 감지증폭기이고, (제1 및 제2의)노드(L3 및 L4)간의 미묘한 전위차를 검출하여 활성화신호(제1신호; SAN#)가 L레벨인 때 노드(L3 또는 L4)의 L레벨측을 증폭한다.
재저장회로(S3 및 S4)는, 비트선의 H레벨을 보상하는 PMOS트랜지스터(P3,P4 및 P5,P6)로 구성된 감지증폭기이다. 행어드레스에 의해 액티브동작중에 어느 한쪽이 선택되는 활성화신호(제4신호)SAPL 또는 (제7신호)SAPR의 H레벨을 받아서 제3 또는 제4노드(BLaL,BLaL#) 혹은 제5 또는 제6노드(BLaR,BLaR#)의 H레벨을 보상한다.
활성화신호(SAN#,SAPL 및 SAPR)는 프리챠지기간중에는 VBL이 공급된다.
전송게이트(NMOS트랜지스터; N9)는 (제1의)노드(BLaL#)를 각각 접속하고, 제어신호(제2신호;)에 의해 제어된다. 또한, 전송게이트(N16)는 (제1의)노드(L3)와 (제5의)노드(BLaR)를, 전송게이트(N17)는 (제2의)(L4)와 (제6의)노드(BLaR#)를 각각 접속하고, 제어신호(제5신호;)에 의해 제어된다. 제어신호()는 행어드레스에 의해 액티브동작중에 어느 한편이 선택된다.
이퀄라이즈회로(E2 및 E3)는, 각각 NMOS트랜지스터(N13,N14,N15 및 N18,N19,N20)로 구성된 비트선 이퀄라이즈 및 프리챠지동작을 위한 회로이다.
이퀄라이즈회로(E2)는, (제3 및 제4)노드(BLaL 및 BLaL#)에 접속되어 이퀄라이즈신호(제3신호; EQLL#)에 의해 제어된다. 또한, 이퀄라이즈(E3)는, (제5 및 제6의)노드(BLaR 및 BLaR#)에 접속되어 이퀄라이즈회로(제6신호; EQLR)에 의해 제어된다.
이퀄라이즈신호(EQLL# 및 EQLR#)는, 행어드레스에 의해 액티브동작중에 어느 하나가 선택되고, 이퀄라이즈 및 프리챠지동작이 이어진다.
메모리셀(C3 및 C4)은, 노드(BLaL 및 BLaL#)를 비트선쌍으로 하여, 워드선(WL0L,WL1L)에 의해 선택된다. 또한, 메모리셀(C5 및 C6)은, 노드(BLaL 및 BLaR#)를 비트선짝으로 하여 워드선(WL0R,WL1R)에 의해 선택된다. 즉, 선택된 워드선에 접속하고 있는 NMOS트랜지스터를 온시켜 캐패시터부에 축적된 셀데이터를 비트선에 전달한다.
또한, NMOS트랜지스터(N2 및 N22)는, 감지증폭기(S2)에서 증폭한 노드(L3 및 L4)의 전위차를 데이터선(DQ 및 DQ#)에 전하기 위한 것으로 열어드레스에 의해 선택되는 신호(CSLi)를 H레벨로 하는 것으로 실현된다. 단, 데이터선은 입출력계회로에 접속된다.
본 실시예의 반도체 집적회로는, 이상과 같은 구성의 회로를 복수개 구비하고 있다. 제3도중 하단의 회로는 위에서 설명한 구성회로의 n개 하방에 존재하는 것으로 열어드레스에 의해 선택되는 신호(CSLj)가 선택되었을 때에 NMOS트랜지스터(N35,N36)를 열고, 비트선(노드(L5 및 L6))과 데이터선(DQ 및 DQ#)을 접속한다.
실제에는, 메모리셀 및 워드선은 복수이고, 감지증폭기(S2,S5)으로부터 보아 좌우에 셀어레이를 구성하지만, 여기서는 편의상 워드선 2×2[개], 비트선 1[짝]×2의 구성에서 설명한다.
다음, 승압수단(10)은, 행어드레스 디코더로부터의 행어드레스신호(RSL0 및 RSL1), 또 행어드레스 스트로브신호(RAS#)에 기인하여 소정의 지연시간을 주어 생성되는 제어신호(EQLC 및 SEN)를 입력으로 하고, 제어신호() 및 이퀄라이즈신호(EQLL#,EQLR#)를 생성한다.
더우기, 제어신호() 및 이퀄라이즈신호(EQLL#,EQLR#)는, 메모리셀(C3,C4 및 C5,C6)로의 기록 혹은 독출이 활성될 때에 전원전압(Vcc) 이상으로 승압되고, 워드선(WL0L,WL1L 및 WL0R,WL1R)의 선택에 동기하여 행어드레스에 의해 선택된 메모리셀 어레이측의 제어신호()를 전원전위(Vcc)에, 비선택된 메모리셀 어레이측의 제어신호()를 접지전위(Vss)에, 행어드레스에 의해 선택된 메모리셀 어드레스측의 이퀄라이즈신호(EQLL# 또는 EQLR#)를 접지전위(Vss)에, 비선택된 메모리셀 이퀄라이즈신호(EQLL# 또는 EQLR#)를 전원전위(Vcc)에 각각 변위한다.
제4도에, 본 실시예에서 사용하는 승압수단(10)의 상세회로도를 도시한다. 승압수단(10)은, 대범하게 행어드레스에 기인하여 활성 또한 비활성을 선택하여 제8 및 제9신호(L9 및 L10)를 각각 출력하는 구동회로(11 및 12)와, 제8신호(L9)를 승압하여 제어신호() 및 이퀄라이즈신호(EQLR#)로 하여 출력하는 승압회로(13), 제9신호(L10)를 승압하여 제어신호() 및 이퀄라이즈신호(EQLL#)로 하여 출력하는 승압회로(14), 메모리셀로의 기록 혹은 독출이 활성화될 때에 제어신호() 및 이퀄라이즈신호(WQLL#,EQLR#)의 승압전위를 전원전위(Vcc)와 트랜지스터의 임계치 합의 전압치 이하에서 억제하는 승압레벨 제어회로(15,16)와, 그의 다른 제어회로로부터 구성되어 있다.
승압수단(10)의 프리챠지 및 액티브상태에서의 동작을 설명한다(제5도의 타이밍 챠트 참조).
프리챠지동작중의 각 신호의 상태는, 이퀄라이즈 제어신호(EQLC), 감지증폭기 제어신호(SEN), 또 행어드레스신호(RSL0 및 RSL1)는 L레벨, 제어신호( ), 또 이퀄라이즈신호(EQLL# 및 EQLR#)은 H레벨이다.
이퀄라이즈 제어신호(EQLC)가 행어드레스 스트로브신호(RAS#)의 L(작동멈춤)에 동기하여 H레벨로 된다(작동개시한다). 이 때, 신호(L7 및 L8)가 H레벨로 되기 때문에 승압레벨회로(15 및 16)내의 PMOS트랜지스터(P11,P12,P13 및 P14)는 온하고, NMOS트랜지스터(N37,N38,N39 및 N40)는 컷온상태로 되며, 제어신호(), 또 이퀄라이즈신호(EQLL# 및 EQLR#)는 프로킹 H레벨로 되고, 승압회로(13 및 14)내의 캐패시터(Ca1,Ca2,Ca3 및 Ca4)에 의해 제어신호(), 또 이퀄라이즈신호(EQLL# 및 EQLR#)가 승압된다.
승압레벨은 Vcc+PMOS트랜지스터의 임계치 전압, 또는 Vcc+NMOS트랜지스터의 임계치 전압으로 된다. 이 동작에 의해 레벨의 나오는 것이 지남에 의한 게이트 파괴를 막는다.
다음, 감지증폭기 제어신호(SEN)가 H레벨로 되고(작동개시), 신호(L7 및 L8)를 L레벨로 하여 PMOS트랜지스터(P11,P12,P13 및 P14)를 온시키며, 제어신호(), 또 이퀄라이즈신호(EQLL# 및 EQLR#)를 Vcc레벨로 되돌아간다.
다음, 행어드레스신호(RSL0및 RSL1)의 어느 하나가 선택되지만 여기서는 RSL1이 선택되는 것으로 설명한다. 선택된 행어드레스신호(RSL1)는 H레벨로 되고, 비선택의 행어드레스신호(RSL0)는 L레벨을 보유한다. 이 때, 신호(L9)는 H레벨을 보유하고, 전게이트를 매개로한 제어신호() 및 이퀄라이즈신호(EQLR#)는 H레벨을 출력한다. 또는 신호(L10)는 L레벨로 되기 때문에 제어신호() 및 이퀄라이즈신호(EQLR#)는 L레벨을 출력한다.
더우기, 액티브동작시의 선택측의 제어신호() 및 비선택측의 이퀄라이즈신호(EQL#)는 H레벨로, 비선택측의 제어신호() 및 선택측의 이퀄라이즈신호(EQL#)는 L레벨로 되어 전게이트 및 이퀄라이즈회로에 공급된다.
다음, 본 실시예의 반도체 집적회로 동작을 설명한다. 제5도는 본 실시예의 간부 신호 및 노드의 리드싸이클에서의 타이밍챠트이다.
액티브동작, 프리챠지동작 및, 액티브동작의 순으로 각 동작을 설명하고 있다. 단, 이하의 설명에서는(제3도중의)좌측의 메모리셀 어레이를 선택하고, 다음의 싸이클에서도 좌측의 메모리셀 어레이를 선택하는 것으로 하며, 선택되는 워드선은 WL1L로부터 WL0L에 이동하는 것으로 하고, 메모리셀 C3의 셀데이터는 0, 메모리셀 C4의 셀데이터는 1로 하여 이전 싸이클의 반전데이터를 독출하는 것으로 한다.
행어드레스 스트로브신호(RAS#)가 H레벨로 되고, 프리챠지동작으로 들어가면, 활성화신호(SAN#)는 L레벨로부터 VBL레벨로 충전되며, 선택되어 있던 활성화신호(SAPL)도 H레벨로부터 VBL레벨로 방전된다. 또한, 비선택의 활성화신호(SAPR)는 액티브동작시에서도 VBL을 보유하고, 동작하지 않는다.
선택측의 제어신호()는 액티브동작에서 H를 갖고, 전게이트(N9 및 N10)를 열어서 비트선 BLaL과 노드 L3 및, 비트선 BLaL#과 노드 L4를 접속한다. 또한, 프리챠지동작시에도 H레벨을 갖고, 비트선(BLaL, BLaL#) 및 노드(L3,L4)의 이퀄라이즈 및 프리챠지동작을 행한다. 액티브동작중의 노드(L3)는, 전송게이트(N9)를 매개로 비트선의 H레벨측에 접속하고 있지만 전게이트가 NMOS트랜지스터이고, 게이트전위가 Vcc이기 때문에 전송게이트(N9)의 임계치가 떨어진 레벨에서 이루어져 있다.
비선택측의은 액티브동작에서 L레벨을 갖고, 전송게이트(N16 및 N17)를 열어서 비트선 BLaR과 노드 L3 및 비트선 BLaR#과 노드 L4를 차단하고 있다. 또한 프리챠지동작에 들어가면 H레벨로 되고, 비트선(BLaL,BLaL#) 및 노드(L3,L4)의 이퀄라이즈동작을 행한다.
선택측의 이퀄라이즈신호(EQLL#)는 액티브동작시에, L레벨로 이퀄라이즈회로(E2)를 멈추고, 프리챠지동작에 들어가면 H레벨로 되는 이퀄라이즈 및 프리챠지동작을 개시한다. 비선택측의 이퀄라이즈신호(EQLR#)는 액티브동작시에 H레벨을 갖고, 이퀄라이즈회로(E3)를 동작시켜 비트선의 이퀄라이즈 및 프리챠지동작을 행한다. 이와 같은 제어를 받은 비트선은, 프리챠지싸이클에 들어가고, 비트선의 H레벨측 및 H레벨측 공통으로 VBL레벨로 향한다.
저전압에서 동작시켰을 때의 비트선의 충방전을 고려하면, L레벨측의 비트선을 VBL레벨로 충전하는 동작은 신호(VBL) 및 비트선(BLaL#)간의 NMOS트랜지스터(N15)와 비트선(BLaL#)간의 NMOS트랜지스터(N14)에서 행하여진다. 또한, 이퀄라이즈동작은 NMOS트랜지스터(N13)에서 행하여진다.
L레벨측의 비트선 충전은, NMOS트랜지스터(N15)의 소오스가 비트선(BLaL#)에 접속되어 있고, Vss레벨으로부터 시작하기 때문에 비교적 빠르게 행하여 진다. 다른 한편, H레벨측의 비트선을 VBL레벨로 충전하는 것에는 NMOS트랜지스터(N14)의 소오스가 신호(VBL)에 접속되어 1/2Vcc레벨에 있기 때문에 MOS트랜지스터의 임계치가 높게 되어 트랜지스터특성이 저하한다. 저전압 동작에서는 오히려 엄격하게 된다. NMOS 트랜지스터(N13)의 이퀄라이즈 게이트는,소오스가 비트선(BLaL#)에 접속되어 있고, 충전이 진행에 따라 소오스노드가 떠오기 때문에 다음 차례에서 트랜지스터특성이 저하한다.
노드(L3 및 L4)는, 이퀄라이즈시에 충방전하는 트랜지스터가 없고, 전송게이트(N9,N10,N16,N17)를 매개로 VBL프리챠지가 행해지기 때문에 비트선 같은 모양, H레벨로 이퀄라이즈가 지연되는 것으로 된다. 여기까지의 설명은 종래예의 설명과 같은 것이다.
액티브동작에 들어간 때를 고려한다. 우선, L레벨의 행어드레스 스트로브신호(RAS#)를 받는다면, 곧(소정 지연시간 후) 이퀄라이즈 제어신호(EQLC)를 H레벨로 하여 제어신호(), 또 이퀄라이즈신호(EQLL# 및 EQLR#)를 승압한다. 전송게이트(N9,N10,N16 및 N17), 또 이퀄라이즈회로(E2 및 E3)내의 NMOS트랜지스터의 게이트-소오스간 전압을 올려 트랜지스터특성을 올려준다. 이 동작에 의해 비트선 또 노드(N3 및 L4)의 이퀄라이즈를 완전히 행한다.
이후, 활성화신호(SAN#)의 제어신호(SEN)에 의해 승압레벨이 Vcc레벨까지 되돌아오고, 행어드레스(RSL1)가 확정한다면 비선택의 제어신호() 및 선택의 이퀄라이즈신호(EQLL#)를 Vss레벨로 한다.
더욱이 이후, 워드선(WL0L)이 작동개시하고, 셀데이터 0을 읽어 비트선에 미소한 전위차를 더하여 활성화신호(SAN#)에 의해 감지증폭기(S2)를 활성화시켜 L레벨측의 비트선(BLaL)을 증폭하여, 독출동작이 행하여진다.
한편, 본원 청구멈위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 행어드레스 스트로브신호(RAS#)의 작동멈춤으로부터 차동형증폭회로의 활성화 이전까지의 기간에 비트선의 전수단, 또 이퀄라이즈수단 또는 제1 및 제2의 이퀄라이즈수단에 공급하는 제어신호를 승압하는 것으로 했기때문에 벌크바이어스가 높게 되고, 트랜지스터특성의 저하를 보상하는 것이 가능하며, 이퀄라이즈효율을 높인, 결과로서 비트선 이퀄라이즈의 저전압 동작마진의 넓은, 고신뢰성의 반도체 집적회로를 제공할 수 있다.

Claims (4)

  1. 제1노드(L1,L3,L5) 및 제2노드(L2,L3,L5)간에서 구동하는 차동형 증폭회로(S1,S2,S5)와, 이 차동형 증폭회로를 활성화시키는 제1신호(SAN#), 상기 제1노드(L1,L3,L5)와 제3노드(BL0,BLaL~BLnL,BLaR,BLnR)를 접속하는 제1전송수단(N1,N9,N23,N16,N30), 상기 제2노드(L2,L4,L6)와 제4노드(BL0#,BLaL#~BLnL#,BaLR#,BLnR#)를 접속하는 제2전송수단(N2,N10,N24,N17,N31), 상기 제1전송수단(N1,N9,N23,N16,N30) 및 제2전송수단(N2,N10,N24,N17,N31)을 제어하는 제2신호(), 상기 제3노드(BL0,BLaL~BLnL,BLaR,BLnR) 및 제4노드(BL0#,BLaL#~BLnL#,BaLR#,BLnR#)에 접속되는 이퀄라이즈수단(E2~E5), 이 이퀄라이즈수단을 제어하는 제3신호(EQL#,EQLL#,EQLR#), 상기 제3노드 및 제4노드를 메모리에 대해 비트선쌍으로서 복수의 메모리셀을 접속하고, 행어드레스 의해 상기 메모리셀의 선택제어를 행하는 워드선(WL0,WL1,WL0L,WL1L,WL0R,WL1R)과, 상기 비트선, 메모리셀 및, 워드선은 메모리셀 어레이를 구성하며, 그 메모리셀 어레이는 복수이고, 행어드레스에 의해 선택되며, 상기 제2신호 및 제3신호를 프리챠지기간내에 전원전위로 하고, 상기 메모리셀로의 기록 혹은 독출이 활성화되는 때에 전원전압 이상으로 승압하며, 상기 워드선의 선택에 동기하여 상기 제2신호를 전원전위로, 상기 제3신호를 접지전위로 각각 변위시키는 승압수단을 갖추는 것을 특징으로 하는 반도체 집적회로.
  2. 제1노드(L3,L5) 및 제2노드(L4,L6)간에서 구동하는 차동형 증폭회로(S2,S5)와, 상기 차동형 증폭회로를 활성화시키는 제1신호(SAN#), 상기 제1노드와 제3노드(BLaL~BLnL)를 접속하는 제1전송수단(N9,N23), 상기 제2노드와 제4노드(BLaL#~BLnL#)를 접속하는 제2전송수단(N10,N24), 상기 제1노드와 제5노드(BLaR~BLnR)를 접속하는 제3전송수단(N16,N30) 상기 제2노드와 제6노드(BLaR#~BLnR#)를 접속하는 제4전송수단(N17,N31), 상기 제1 및 제2전송수단을 제어하는 제2신호(), 상기 제3 및 제4전송수단을 제어하는 제5신호(), 상기 제3 및 제4노드에 접속되는 제1이퀄라이즈수단(E2,E4), 상기 제5 및 제6노드에 접속되는 제2이퀄라이즈수단(E3,E5), 상기 제1이퀄라이즈수단을 제어하는 제3신호(EQLL#), 상기 제2이퀄라이즈수단을 제어하는 제6신호(EQLR#), 상기 제3 혹은 제4노드간을 충전하는 제1재저장회로(S3,S6), 상기 제5 혹은 제6노드간을 충전하는 제2재저장회로(S4,S7), 상기 제1재저장회로를 활성화시키는 제4신호(SAPL), 상기 제2재저장회로를 활성화시키는 제7신호(SAPR), 상기 제3 및 제4노드리스터용 상기 제5 및 제6노드를 각각 메로리에서의 비트선쌍으로서 복수의 메모리셀을 접속하고, 행어드레스에 의해 상기 메모리셀의 선택제어를 행하는 워드선, 상기 제2와, 제3, 제5 및 제6신호를 프리챠지기간내에 전원전압으로 하고, 상기 비트선과, 메모리셀 및, 워드선은 메모리셀 어레이를 구성하며, 그 메모리셀 어레이는 복수인 행어드레스에 의해 선택되고, 상기 제2와, 제3, 제5 및, 제6신호를 상기 메모리셀로의 기록 혹은 독출이 활성화될 때에 전원전압 이상으로 승압하고, 상기 워드선의 선택에 동기하여 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제2 또는 제5신호를 전원전위에, 비선택된 메모리셀 어레이측의 상기 제2 또는 제5신호를 접지전위에, 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제3 또는 제6신호를 접지전위로, 비선택된 메모리셀 어레이측의 상기 제3 또는 제6신호를 전원전위로, 각각 변위시켜 승압수단(10)을 갖춘 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 승압수단(10)은, 이 행어드레스를 기초로 활성 또는 비활성을 선택하여 제8신호(L9) 및 또는 제9신호(L10)를 출력하는 구동회로(11,12)와, 상기 제8신호를 승압해서 상기 제2신호() 및 제6신호(EQLL#)로서 출력하고, 더욱이 상기제9신호를 승압하여 상기 제3신호() 및 제5신호(EQLR#)로서 출력하는 승압회로(13,14)를 갖춘 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 승압수단(10)은, 상기 메모리셀로의 기록 혹은 독출이 활성화될 때에, 상기 제2신호() 및 제3신호(), 또는 제5신호(EQLL#) 및 제6신호(EQLR#)의 승압전위를 전원전위와 트랜지스터의 임계치의 합의 전압값 이하로 억제하는 승압레벨 제어회로(15,16를 갖춘 것을 특징으로 하는 반도체 집적회로.
KR1019940019919A 1993-08-12 1994-08-12 반도체 집적회로 KR0147448B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5200877A JPH0757466A (ja) 1993-08-12 1993-08-12 半導体集積回路
JP93-200877 1993-08-12

Publications (2)

Publication Number Publication Date
KR950007119A KR950007119A (ko) 1995-03-21
KR0147448B1 true KR0147448B1 (ko) 1998-11-02

Family

ID=16431731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019919A KR0147448B1 (ko) 1993-08-12 1994-08-12 반도체 집적회로

Country Status (3)

Country Link
US (1) US5623446A (ko)
JP (1) JPH0757466A (ko)
KR (1) KR0147448B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101223818B1 (ko) * 2009-02-10 2013-01-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템, 및 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016288A (ko) * 1992-12-25 1994-07-22 오가 노리오 반도체메모리 및 그 선별방법
KR100207497B1 (ko) * 1996-08-30 1999-07-15 윤종용 반도체장치의 신호 발생회로
JPH10106257A (ja) * 1996-09-06 1998-04-24 Texas Instr Inc <Ti> 集積回路のメモリ装置及びプリチャージ動作を与える方法
IT1286072B1 (it) * 1996-10-31 1998-07-07 Sgs Thomson Microelectronics Equalizzatore autoregolato,in particolare per amplificatore di rilevamento,o sense amplifier
JP3299910B2 (ja) * 1996-12-25 2002-07-08 シャープ株式会社 半導体記憶装置およびその読み出し方法
KR100224685B1 (ko) * 1997-01-30 1999-10-15 윤종용 비트라인 제어회로 및 방법
JPH10302472A (ja) * 1997-04-24 1998-11-13 Texas Instr Japan Ltd 半導体メモリ装置
US5901078A (en) * 1997-06-19 1999-05-04 Micron Technology, Inc. Variable voltage isolation gate and method
US5914627A (en) * 1997-10-09 1999-06-22 Exar Corporation Isolation circuit for I/O terminal
KR100329024B1 (ko) 1998-03-27 2002-03-18 아끼구사 나오유끼 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
JP3248576B2 (ja) * 1998-10-05 2002-01-21 日本電気株式会社 ブースト回路およびブースト方法
US6075733A (en) * 1998-11-23 2000-06-13 Lsi Logic Corporation Technique for reducing peak current in memory operation
JP2000298984A (ja) * 1999-04-15 2000-10-24 Oki Electric Ind Co Ltd 半導体記憶装置
KR100318321B1 (ko) * 1999-06-08 2001-12-22 김영환 반도체 메모리의 비트 라인 균등화 신호 제어회로
KR100322541B1 (ko) * 1999-07-14 2002-03-18 윤종용 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치
KR100518247B1 (ko) * 1999-12-29 2005-10-04 주식회사 하이닉스반도체 비트라인 평형장치 조정회로
US6353566B1 (en) * 2000-04-25 2002-03-05 Advanced Micro Devices System and method for tracking sensing speed by an equalization pulse for a high density flash memory device
WO2002005289A1 (en) * 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A method and apparatus for accelerating signal equalization between a pair of signal lines
KR100413065B1 (ko) * 2001-01-04 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조
KR100488542B1 (ko) * 2002-10-21 2005-05-11 삼성전자주식회사 비트라인 프리차아지 타임을 개선한 반도체 메모리 장치
DE10260602B3 (de) * 2002-12-23 2004-08-12 Infineon Technologies Ag Erfassungsverstärkervorrichtung für niedrige Spannungen
KR100562654B1 (ko) * 2004-04-20 2006-03-20 주식회사 하이닉스반도체 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
US7218564B2 (en) * 2004-07-16 2007-05-15 Promos Technologies Inc. Dual equalization devices for long data line pairs
JP4927356B2 (ja) * 2005-07-11 2012-05-09 エルピーダメモリ株式会社 半導体装置
KR100954112B1 (ko) * 2008-07-09 2010-04-23 주식회사 하이닉스반도체 반도체 메모리 소자
US8391094B2 (en) 2009-02-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and operating methods thereof
KR101069670B1 (ko) * 2009-03-12 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5693422A (en) * 1979-12-05 1981-07-29 Fujitsu Ltd Level-up circuit
JPS61273792A (ja) * 1985-05-28 1986-12-04 Toshiba Corp 半導体メモリ
JPH03283182A (ja) * 1990-03-30 1991-12-13 Nec Corp 半導体昇圧回路
JPH04186593A (ja) * 1990-11-21 1992-07-03 Mitsubishi Electric Corp 半導体記憶装置
US5291450A (en) * 1990-11-28 1994-03-01 Matsushita Electric Industrial Co., Ltd. Read circuit of dynamic random access memory
US5355343A (en) * 1992-09-23 1994-10-11 Shu Lee Lean Static random access memory with self timed bit line equalization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101223818B1 (ko) * 2009-02-10 2013-01-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비트 라인 등화 전압을 제공하기 위한 메모리 회로, 시스템, 및 방법

Also Published As

Publication number Publication date
JPH0757466A (ja) 1995-03-03
KR950007119A (ko) 1995-03-21
US5623446A (en) 1997-04-22

Similar Documents

Publication Publication Date Title
KR0147448B1 (ko) 반도체 집적회로
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
KR100276569B1 (ko) 강유전메모리장치
KR100574592B1 (ko) 차동 감지 증폭기를 갖춘 집적 메모리
US5220527A (en) Dynamic type semiconductor memory device
KR100776612B1 (ko) 반도체 기억 장치
US5953275A (en) Semiconductor memory device having sense amplifiers shared between open bit line less affected by adjacent ones
JPH05166365A (ja) ダイナミック型半導体記憶装置
KR0184088B1 (ko) 반도체기억장치
US4397003A (en) Dynamic random access memory
KR100275107B1 (ko) 강유전체메모리장치및그구동방법
US5719814A (en) Semiconductor memory device capable of storing high potential level of data
JPH0352187A (ja) ダイナミック型ランダムアクセスメモリ
EP0124868A2 (en) Semiconductor memory
US5323345A (en) Semiconductor memory device having read/write circuitry
JP3399787B2 (ja) 半導体記憶装置
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
KR100244862B1 (ko) 반도체 기억 장치 및 그 제어 방법
JP2003272383A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにｄｒａｍアレイを組込んだ集積回路装置
KR900008613B1 (ko) 쇄어드 센스앰프(Shared sense amplifier)회로의 구동방법
US5777934A (en) Semiconductor memory device with variable plate voltage generator
JP2698232B2 (ja) 半導体記憶装置
KR200349231Y1 (ko) 디램의센싱제어회로
KR100724517B1 (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120423

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee