JPS61273792A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61273792A JPS61273792A JP60114807A JP11480785A JPS61273792A JP S61273792 A JPS61273792 A JP S61273792A JP 60114807 A JP60114807 A JP 60114807A JP 11480785 A JP11480785 A JP 11480785A JP S61273792 A JPS61273792 A JP S61273792A
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- Japan
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- mos transistor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型の半導体メモリに関するもので
、特にダイナミ、り型ＲＡＭ （ＲａｎｄｏｍＡｃｃｅ
ａｓ Ｍ＠ｍｏｒｙ）のセンス回路に使用されるもので
ある。
、特にダイナミ、り型ＲＡＭ （ＲａｎｄｏｍＡｃｃｅ
ａｓ Ｍ＠ｍｏｒｙ）のセンス回路に使用されるもので
ある。
従来、ダイナミック型メモリ（ＲＡＭ）のセンス回路に
は、第１図に示すようにビット線とセンスアンプ間にバ
リアトランジスタを設ける方式が用いられる。図中ＢＬ
、、ＢＴは対をなすピ。
は、第１図に示すようにビット線とセンスアンプ間にバ
リアトランジスタを設ける方式が用いられる。図中ＢＬ
、、ＢＴは対をなすピ。
ト線であり、バリアトランジスタ１．２ｆ介してセンス
アンプのフリ、プフロ、デ部ノードＦＦ、ＦＦに各々接
続される＠ Ｉｌｏ ａ Ｉ／τは対をなす入出力線で
あり、データ・イングツト・パ、ファ、データ・アウト
デ、ドーパ、ファへのデータ転送用ノードである。φ１
．φａ２’ｄ各々プリセンス、メインセンス用のクロ、
りであり、φＣはカラム選択線の信号である。第５図は
バリアトランジスタ１．２のｆ−）制御信号４丁の発生
回路の従来例、第６図は制御クロックのタイミング及び
各ノードの時間変化である。
アンプのフリ、プフロ、デ部ノードＦＦ、ＦＦに各々接
続される＠ Ｉｌｏ ａ Ｉ／τは対をなす入出力線で
あり、データ・イングツト・パ、ファ、データ・アウト
デ、ドーパ、ファへのデータ転送用ノードである。φ１
．φａ２’ｄ各々プリセンス、メインセンス用のクロ、
りであり、φＣはカラム選択線の信号である。第５図は
バリアトランジスタ１．２のｆ−）制御信号４丁の発生
回路の従来例、第６図は制御クロックのタイミング及び
各ノードの時間変化である。
センス動作が開始される前の信号φＴは、電源電圧ＶＤ
ＤにＭＯＳトランジスタの閾値電圧ｖＴＨを加えた１ｖ
ＤＤ＋ｖＴ１）′以上のレベルであり、ビット線ＢＬ、
Ｂτに読み出されたデータは各々ノードＦＦ、？７に高
速に転送される。センス動作、時には、ノーｒφ８ムの
電位低下に伴ない容量１）でのカップリングで、φｉ電
位も一度ビット線のプリチャージ゛電位以下のレベルま
で低下し、容量１２でのカップリングによりノードＮ１
が＠ｖＤＤ＋ｖＴＨ″以上の変位になることによりトラ
ンジスタ１０がオンし、信号φＴは電源電圧ＶＤＤ ｔ
で回復して、ロー側ビット１ｓＢＬはトランジスタ２，
４．５及び６を介して接地電位Ｖ８１）に接続される。
ＤにＭＯＳトランジスタの閾値電圧ｖＴＨを加えた１ｖ
ＤＤ＋ｖＴ１）′以上のレベルであり、ビット線ＢＬ、
Ｂτに読み出されたデータは各々ノードＦＦ、？７に高
速に転送される。センス動作、時には、ノーｒφ８ムの
電位低下に伴ない容量１）でのカップリングで、φｉ電
位も一度ビット線のプリチャージ゛電位以下のレベルま
で低下し、容量１２でのカップリングによりノードＮ１
が＠ｖＤＤ＋ｖＴＨ″以上の変位になることによりトラ
ンジスタ１０がオンし、信号φＴは電源電圧ＶＤＤ ｔ
で回復して、ロー側ビット１ｓＢＬはトランジスタ２，
４．５及び６を介して接地電位Ｖ８１）に接続される。
φＴ電位が一度ビット線のプリチャージ電位以下のレベ
ルまで低下することによりトランジスタ１．２がオフす
るため、センス系からビット線ＢＬ、ＢＬの寄生容量の
影響を除外でき、高感度センスが行なえる。
ルまで低下することによりトランジスタ１．２がオフす
るため、センス系からビット線ＢＬ、ＢＬの寄生容量の
影響を除外でき、高感度センスが行なえる。
入出力線へのデータ転送時には、選択された信号φＣが
”ＶＤＤ ＋ＶＴ１’以上の電位となり、トランシスタ
フ、８がオンし、あらかじめ■ＤＤ電位まで充電されて
いたＩ１０線と、ビット線が導通状態になるｅ ＶＤＤ
レベルにあるハイ側ビット線ＢＬと接続される入出力線
Ｉ１０はＶＤＤレベルを維持Ｌ％ Ｖｓａレベルにある
ロー側ビット線「τ−と接続される入出力線ｖ賞のレベ
ルは、入出力線に充電されていた電荷が入出力線の寄生
容量とビット線の寄生容量とで再分配されるため低下す
る。この電荷の再分配によって生じる入出力線対間の電
位差を更に拡大するために、センス回路でロー側の入出
力線１２勺をトランジスタ８゜Ｊ！、４．５及び６を介
してＶｓｓｍ位につなぐことにより入出力線のプリセン
スを行なう。しかし従来回路では、このとき信号φ７ｔ
ｉＶＨ，レベルであるためトランジスタ２のコンダクタ
ンスが低く、入出力線Ｉ１０の放電が遅い。このセンス
回路での入出力線プリセンス動作が低速であることによ
り、入出力線センス回路での入出力線メインセンス動作
開始のタイミングも遅らさなければならず、データ転送
の高速性が犠牲となってい友。
”ＶＤＤ ＋ＶＴ１’以上の電位となり、トランシスタ
フ、８がオンし、あらかじめ■ＤＤ電位まで充電されて
いたＩ１０線と、ビット線が導通状態になるｅ ＶＤＤ
レベルにあるハイ側ビット線ＢＬと接続される入出力線
Ｉ１０はＶＤＤレベルを維持Ｌ％ Ｖｓａレベルにある
ロー側ビット線「τ−と接続される入出力線ｖ賞のレベ
ルは、入出力線に充電されていた電荷が入出力線の寄生
容量とビット線の寄生容量とで再分配されるため低下す
る。この電荷の再分配によって生じる入出力線対間の電
位差を更に拡大するために、センス回路でロー側の入出
力線１２勺をトランジスタ８゜Ｊ！、４．５及び６を介
してＶｓｓｍ位につなぐことにより入出力線のプリセン
スを行なう。しかし従来回路では、このとき信号φ７ｔ
ｉＶＨ，レベルであるためトランジスタ２のコンダクタ
ンスが低く、入出力線Ｉ１０の放電が遅い。このセンス
回路での入出力線プリセンス動作が低速であることによ
り、入出力線センス回路での入出力線メインセンス動作
開始のタイミングも遅らさなければならず、データ転送
の高速性が犠牲となってい友。
ダイナミック型メモリのセンス回路には、動作マーシン
拡大のためのセンス動作の高感度化と共に、高速アクセ
スのためのデータ転送用ノードへのデータ転送の高速化
が要求される。本発明は、センス動作の高感度化を図る
ために用いられるビット線とセンスアンプ間にバリアト
ランジスタを設けるメモリにおいて、従来技術で犠牲と
なっていたデータ転送の高速化を可能にすることを目的
としている。
拡大のためのセンス動作の高感度化と共に、高速アクセ
スのためのデータ転送用ノードへのデータ転送の高速化
が要求される。本発明は、センス動作の高感度化を図る
ために用いられるビット線とセンスアンプ間にバリアト
ランジスタを設けるメモリにおいて、従来技術で犠牲と
なっていたデータ転送の高速化を可能にすることを目的
としている。
本発明は、ダイナミック型メモリのセンス回路でビット
線とセンスアンプ間にバリアトランジスタを設けるもの
において、バリアトランジスタのゲート電位をセンス時
とデータ転送時で変化させる回路を設け、センス動作時
には／４リアトランノスタが一度オフし、センス系がビ
ット線の寄生容量の影響を受けないようにすることによ
り高感度センスを行なり、入出力線へのデータ転送時に
はバリアトランジスタ０ｒ−）電位を、電源電圧にＭＯ
Ｓ ）ランノスタの閾値電圧を加えた値以上に上げ、パ
リアトランゾスタのコンダクタンスを増大させることに
より、センス回路での入出力線グリセンスの高速化を図
っている。
線とセンスアンプ間にバリアトランジスタを設けるもの
において、バリアトランジスタのゲート電位をセンス時
とデータ転送時で変化させる回路を設け、センス動作時
には／４リアトランノスタが一度オフし、センス系がビ
ット線の寄生容量の影響を受けないようにすることによ
り高感度センスを行なり、入出力線へのデータ転送時に
はバリアトランジスタ０ｒ−）電位を、電源電圧にＭＯ
Ｓ ）ランノスタの閾値電圧を加えた値以上に上げ、パ
リアトランゾスタのコンダクタンスを増大させることに
より、センス回路での入出力線グリセンスの高速化を図
っている。
以下図面を参照して本発明の詳細な説明する。同実施例
においてセンス回路自体は第１図のものと同様であり、
バリアトランジスタのゲート電位発生回路例を第２図に
示す。同図に示される如くこの回路は、トランジスタ１
．２のｒ−）入力となるノードと電源端子２５とを接ａ
するＭＯＳトランジスタ２ノを有し、上記ノードと容量
２４１に介して接続されるノードＮ２とセンスアンプの
フリ、プフロップを構成するトランジスタ３・４が共有
するノードφｇ□とを接続するＭＯＳ ）ランゾスタ２
２を有し、ノードＮ２と電源２５とを接続するＭＯＳ
）ランゾスタ２３を有する。またノード■、■、■には
、これらのノードが第４図（ｂ）に示す電位変化を有す
るための回路が接続されている。
においてセンス回路自体は第１図のものと同様であり、
バリアトランジスタのゲート電位発生回路例を第２図に
示す。同図に示される如くこの回路は、トランジスタ１
．２のｒ−）入力となるノードと電源端子２５とを接ａ
するＭＯＳトランジスタ２ノを有し、上記ノードと容量
２４１に介して接続されるノードＮ２とセンスアンプの
フリ、プフロップを構成するトランジスタ３・４が共有
するノードφｇ□とを接続するＭＯＳ ）ランゾスタ２
２を有し、ノードＮ２と電源２５とを接続するＭＯＳ
）ランゾスタ２３を有する。またノード■、■、■には
、これらのノードが第４図（ｂ）に示す電位変化を有す
るための回路が接続されている。
しかしてセンス動作が開始される前には、／４リアトラ
ンノスタのＰ−）制御信号φｉは−ｖＤＤ＋ｖＴＨ”以
上の電位にあり、ノード−８ムは”ｖＤＤ−ｖ丁Ｈルベ
ルに６る。ノードのはＶＤＤレベルにありトランジスタ
２１Ｆｉオフしている。ノードＯもｖＤＤレベルにあり
、ノードＮ２はｗｖＤＤＶ？Ｍ’まで充電されており、
トランジスタ２２は力、トオフ状態にある。ノード０は
ｖｇａレベルにありトランジスタ２３はオフしている。
ンノスタのＰ−）制御信号φｉは−ｖＤＤ＋ｖＴＨ”以
上の電位にあり、ノード−８ムは”ｖＤＤ−ｖ丁Ｈルベ
ルに６る。ノードのはＶＤＤレベルにありトランジスタ
２１Ｆｉオフしている。ノードＯもｖＤＤレベルにあり
、ノードＮ２はｗｖＤＤＶ？Ｍ’まで充電されており、
トランジスタ２２は力、トオフ状態にある。ノード０は
ｖｇａレベルにありトランジスタ２３はオフしている。
センス動作時には、ノーｒφ８ムの電位が低下するのに
したか−、トランジスタ２２がオンしてノードＮ２の電
位も低下する。容ｆ２４での、 力、プリングにより
φ！鑞位もビット線のプリチャーノミ位取下のレベルま
で一度低下し、ノード［Ｆ］が″ｖＤＤ＋ｖ？Ｈ’以上
の電位となることにより、信号φｉはトランジスタ２１
を介してｖＤＤレベルまで回復する。φＴ電位の低下に
よりトランジスタ１．２がオフするため、高感度センス
が行なえる。センス動作が終了してノードφＳムの電位
がＶｌｌレベルまで低下し走時点で、ノード■の電位は
Ｖｆｉｌとな秒トランソスタ２２ｄオフする。
したか−、トランジスタ２２がオンしてノードＮ２の電
位も低下する。容ｆ２４での、 力、プリングにより
φ！鑞位もビット線のプリチャーノミ位取下のレベルま
で一度低下し、ノード［Ｆ］が″ｖＤＤ＋ｖ？Ｈ’以上
の電位となることにより、信号φｉはトランジスタ２１
を介してｖＤＤレベルまで回復する。φＴ電位の低下に
よりトランジスタ１．２がオフするため、高感度センス
が行なえる。センス動作が終了してノードφＳムの電位
がＶｌｌレベルまで低下し走時点で、ノード■の電位は
Ｖｆｉｌとな秒トランソスタ２２ｄオフする。
入出力線へのデータ転送時には、信号φＣが立ち上がる
タイミングでノード■の′電位を”Ｗｏｏ ＋ｖＴＨ’
以上のレベルからｖＤＤしくルまで低下すせ、トランジ
スタ２１をオフさせた後ノード■の電位を上昇させ、ト
ランジスタ２３を介してノードＮ２ｆ再び充電する。ノ
ー１’Ｎ２の電位が上昇するにしたがい、容量２４での
力。
タイミングでノード■の′電位を”Ｗｏｏ ＋ｖＴＨ’
以上のレベルからｖＤＤしくルまで低下すせ、トランジ
スタ２１をオフさせた後ノード■の電位を上昇させ、ト
ランジスタ２３を介してノードＮ２ｆ再び充電する。ノ
ー１’Ｎ２の電位が上昇するにしたがい、容量２４での
力。
プリングにより信号φ丁は”ＶＤＤ ＋ Ｖ？ＩＩ’以
上の電位まで上昇するものである。
上の電位まで上昇するものである。
第３図には第２図のトランジスタ２２のソースを、ノー
ド−８ムの代わりに接地ＶＳＳに接続した例を示す。こ
のときのトランジスタ２２のダート電位■はセンス前は
Ｖ１）８レベルにあり、センス動作時にＶＤＤレベルま
で上昇し、センス終了後再びＶ１ｍレベルまで低下する
ものである。
ド−８ムの代わりに接地ＶＳＳに接続した例を示す。こ
のときのトランジスタ２２のダート電位■はセンス前は
Ｖ１）８レベルにあり、センス動作時にＶＤＤレベルま
で上昇し、センス終了後再びＶ１ｍレベルまで低下する
ものである。
上述し九実施例によれば、第６図の従来方式と第４図の
本発明の実施例の波形図を見れば分るように、入出力線
へのデータ転送時の信号φ↑の電位が従来方式ではＶＤ
Ｄレベルであるのに対し、本発明では°ＶＤＤ＋ｖＴＨ
′以上のレベルにあるため、バリアトランジスタの；ン
ダクタンスが大きくロー側Ｉ１０線の電位低下が速い。
本発明の実施例の波形図を見れば分るように、入出力線
へのデータ転送時の信号φ↑の電位が従来方式ではＶＤ
Ｄレベルであるのに対し、本発明では°ＶＤＤ＋ｖＴＨ
′以上のレベルにあるため、バリアトランジスタの；ン
ダクタンスが大きくロー側Ｉ１０線の電位低下が速い。
従って本発明のφＴ同回路用いることにより、従来方式
で犠牲となっていたセンス回路でのＩ１０線プリセンス
動作の高速化が図れるため、高速アクセスのために必要
なデータ転送の高速化が可能となるものである。
で犠牲となっていたセンス回路でのＩ１０線プリセンス
動作の高速化が図れるため、高速アクセスのために必要
なデータ転送の高速化が可能となるものである。
以上説明した如く本発明によれば、センス動作の高感度
化を図るために用すられているピ。
化を図るために用すられているピ。
ト線トセンスアンプ間にバリアトランジスタを設けるダ
イナミ、クメそりにおいて、従来技術で犠牲となってい
たデータ転送の高速化が可能となるものである。
イナミ、クメそりにおいて、従来技術で犠牲となってい
たデータ転送の高速化が可能となるものである。
ｌ第１図はバリアトランジスタを有するセンス回路図、
第２図は同回路に接続される本発明の一実施例の要部回
路図、第３図は本発明の他の実施例の要部回路図、第４
図は上記実施例の動作を示す信号波形図、第５図は従来
方式のトランジスタ駆動信号発生回路図、第６図は従来
方式のセンス回路動作を示す信号波形図である。 １．２・・・パリアトランゾスタ、３，４・・・センス
用フリ、グフロ、デトランゾスタ、５・・・プリセンス
駆動用トランジスタ、６・・・メインセンス駆動用トラ
ンジスタ、２１〜２３・・・トランジスタ、２４・・・
容量、ＢＬ、ＢＬ・・・ビット線。 出願人代理人 弁理士 鈴 江 武 音導３図 第５図 ＾ 、０句
−一υ
で ｍ−−Ｉ
第２図は同回路に接続される本発明の一実施例の要部回
路図、第３図は本発明の他の実施例の要部回路図、第４
図は上記実施例の動作を示す信号波形図、第５図は従来
方式のトランジスタ駆動信号発生回路図、第６図は従来
方式のセンス回路動作を示す信号波形図である。 １．２・・・パリアトランゾスタ、３，４・・・センス
用フリ、グフロ、デトランゾスタ、５・・・プリセンス
駆動用トランジスタ、６・・・メインセンス駆動用トラ
ンジスタ、２１〜２３・・・トランジスタ、２４・・・
容量、ＢＬ、ＢＬ・・・ビット線。 出願人代理人 弁理士 鈴 江 武 音導３図 第５図 ＾ 、０句
−一υ
で ｍ−−Ｉ
Claims (3)
- （１）ダイナミックメモリのセンス回路とビット線間に
ＭＯＳトランジスタを接続する半導体メモリにおいて、
前記ＭＯＳトランジスタのゲート電位を、センス動作時
にビット線のプリチャージ電位以下のレベルまで低下さ
せ、かつデータ転送時に電源電圧にＭＯＳトランジスタ
の閾値電圧を加えた値以上のレベルまで上げる手段を具
備したことを特徴とする半導体メモリ。 - （２）前記ＭＯＳトランジスタのゲート入力となる第１
のノードと電源線とを接続する第１のＭＯＳトランジス
タを有し、前記ゲート入力となる第１のノードと容量を
介して接続される第２のノードと、前記センス回路のフ
リップフロップを構成する一対のＭＯＳトランジスタが
共有するノードとを接続する第２のＭＯＳトランジスタ
を有し、前記第２のノードと電源線とを接続する第３の
ＭＯＳトランジスタを有し、前記第２のノードをセンス
動作時に第２のＭＯＳトランジスタを介して放電し、デ
ータ転送時に第３のＭＯＳトランジスタを介して再充電
することにより、前記容量でのカップリングにより前記
第１のノードの電位がセンス動作時にビット線のプリチ
ャージ電位以下のレベルまで低下し、データ転送時に電
源電圧にＭＯＳトランジスタの閾値電圧を加えた値以上
のレベルまで上昇することを特徴とする特許請求の範囲
第１項に記載の半導体メモリ。 - （３）前記Ｅ２のＭＯＳトランジスタを前記第２のノー
ドと接地電位との間に接続することを特徴とする特許請
求の範囲第２項に記載の半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114807A JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
| US06/863,190 US4794569A (en) | 1985-05-28 | 1986-05-14 | Semiconductor memory having a barrier transistor between a bit line and a sensing amplifier |
| DE8686304009T DE3685993T2 (de) | 1985-05-28 | 1986-05-27 | Halbleiterspeicher. |
| EP86304009A EP0204488B1 (en) | 1985-05-28 | 1986-05-27 | Semiconductor memory |
| KR1019860004157A KR900008919B1 (ko) | 1985-05-28 | 1986-05-27 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114807A JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61273792A true JPS61273792A (ja) | 1986-12-04 |
Family
ID=14647180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114807A Pending JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4794569A (ja) |
| EP (1) | EP0204488B1 (ja) |
| JP (1) | JPS61273792A (ja) |
| KR (1) | KR900008919B1 (ja) |
| DE (1) | DE3685993T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623446A (en) * | 1993-08-12 | 1997-04-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a voltage booster and precharging circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931992B1 (en) * | 1986-01-17 | 1998-03-03 | Toshiba Kk | Semiconductor memory having barrier transistors connected between sense and restore circuits |
| FR2667193B1 (fr) * | 1990-09-25 | 1993-07-02 | Sgs Thomson Microelectronics | Circuit de precharge pour la lecture de memoires. |
Citations (2)
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|---|---|---|---|---|
| JPS5760589A (en) * | 1980-09-30 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS5816409A (ja) * | 1981-07-22 | 1983-01-31 | 住友電気工業株式会社 | 長尺ソリツド海底電力ケ−ブル |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3207498A1 (de) * | 1982-03-02 | 1983-09-08 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lese-speicher |
| JPS6048073A (ja) * | 1983-08-27 | 1985-03-15 | 富士ゼロックス株式会社 | 表示装置 |
| US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
-
1985
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