JPS61273792A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61273792A JPS61273792A JP60114807A JP11480785A JPS61273792A JP S61273792 A JPS61273792 A JP S61273792A JP 60114807 A JP60114807 A JP 60114807A JP 11480785 A JP11480785 A JP 11480785A JP S61273792 A JPS61273792 A JP S61273792A
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- Japan
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- mos transistor
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型の半導体メモリに関するもので
、特にダイナミ、り型RAM (RandomAcce
as M@mory)のセンス回路に使用されるもので
ある。
、特にダイナミ、り型RAM (RandomAcce
as M@mory)のセンス回路に使用されるもので
ある。
従来、ダイナミック型メモリ(RAM)のセンス回路に
は、第1図に示すようにビット線とセンスアンプ間にバ
リアトランジスタを設ける方式が用いられる。図中BL
、、BTは対をなすピ。
は、第1図に示すようにビット線とセンスアンプ間にバ
リアトランジスタを設ける方式が用いられる。図中BL
、、BTは対をなすピ。
ト線であり、バリアトランジスタ1.2f介してセンス
アンプのフリ、プフロ、デ部ノードFF、FFに各々接
続される@ Ilo a I/τは対をなす入出力線で
あり、データ・イングツト・パ、ファ、データ・アウト
デ、ドーパ、ファへのデータ転送用ノードである。φ1
.φa2’d各々プリセンス、メインセンス用のクロ、
りであり、φCはカラム選択線の信号である。第5図は
バリアトランジスタ1.2のf−)制御信号4丁の発生
回路の従来例、第6図は制御クロックのタイミング及び
各ノードの時間変化である。
アンプのフリ、プフロ、デ部ノードFF、FFに各々接
続される@ Ilo a I/τは対をなす入出力線で
あり、データ・イングツト・パ、ファ、データ・アウト
デ、ドーパ、ファへのデータ転送用ノードである。φ1
.φa2’d各々プリセンス、メインセンス用のクロ、
りであり、φCはカラム選択線の信号である。第5図は
バリアトランジスタ1.2のf−)制御信号4丁の発生
回路の従来例、第6図は制御クロックのタイミング及び
各ノードの時間変化である。
センス動作が開始される前の信号φTは、電源電圧VD
DにMOSトランジスタの閾値電圧vTHを加えた1v
DD+vT1)′以上のレベルであり、ビット線BL、
Bτに読み出されたデータは各々ノードFF、?7に高
速に転送される。センス動作、時には、ノーrφ8ムの
電位低下に伴ない容量1)でのカップリングで、φi電
位も一度ビット線のプリチャージ゛電位以下のレベルま
で低下し、容量12でのカップリングによりノードN1
が@vDD+vTH″以上の変位になることによりトラ
ンジスタ10がオンし、信号φTは電源電圧VDD t
で回復して、ロー側ビット1sBLはトランジスタ2,
4.5及び6を介して接地電位V81)に接続される。
DにMOSトランジスタの閾値電圧vTHを加えた1v
DD+vT1)′以上のレベルであり、ビット線BL、
Bτに読み出されたデータは各々ノードFF、?7に高
速に転送される。センス動作、時には、ノーrφ8ムの
電位低下に伴ない容量1)でのカップリングで、φi電
位も一度ビット線のプリチャージ゛電位以下のレベルま
で低下し、容量12でのカップリングによりノードN1
が@vDD+vTH″以上の変位になることによりトラ
ンジスタ10がオンし、信号φTは電源電圧VDD t
で回復して、ロー側ビット1sBLはトランジスタ2,
4.5及び6を介して接地電位V81)に接続される。
φT電位が一度ビット線のプリチャージ電位以下のレベ
ルまで低下することによりトランジスタ1.2がオフす
るため、センス系からビット線BL、BLの寄生容量の
影響を除外でき、高感度センスが行なえる。
ルまで低下することによりトランジスタ1.2がオフす
るため、センス系からビット線BL、BLの寄生容量の
影響を除外でき、高感度センスが行なえる。
入出力線へのデータ転送時には、選択された信号φCが
”VDD +VT1’以上の電位となり、トランシスタ
フ、8がオンし、あらかじめ■DD電位まで充電されて
いたI10線と、ビット線が導通状態になるe VDD
レベルにあるハイ側ビット線BLと接続される入出力線
I10はVDDレベルを維持L% Vsaレベルにある
ロー側ビット線「τ−と接続される入出力線v賞のレベ
ルは、入出力線に充電されていた電荷が入出力線の寄生
容量とビット線の寄生容量とで再分配されるため低下す
る。この電荷の再分配によって生じる入出力線対間の電
位差を更に拡大するために、センス回路でロー側の入出
力線12勺をトランジスタ8゜J!、4.5及び6を介
してVssm位につなぐことにより入出力線のプリセン
スを行なう。しかし従来回路では、このとき信号φ7t
iVH,レベルであるためトランジスタ2のコンダクタ
ンスが低く、入出力線I10の放電が遅い。このセンス
回路での入出力線プリセンス動作が低速であることによ
り、入出力線センス回路での入出力線メインセンス動作
開始のタイミングも遅らさなければならず、データ転送
の高速性が犠牲となってい友。
”VDD +VT1’以上の電位となり、トランシスタ
フ、8がオンし、あらかじめ■DD電位まで充電されて
いたI10線と、ビット線が導通状態になるe VDD
レベルにあるハイ側ビット線BLと接続される入出力線
I10はVDDレベルを維持L% Vsaレベルにある
ロー側ビット線「τ−と接続される入出力線v賞のレベ
ルは、入出力線に充電されていた電荷が入出力線の寄生
容量とビット線の寄生容量とで再分配されるため低下す
る。この電荷の再分配によって生じる入出力線対間の電
位差を更に拡大するために、センス回路でロー側の入出
力線12勺をトランジスタ8゜J!、4.5及び6を介
してVssm位につなぐことにより入出力線のプリセン
スを行なう。しかし従来回路では、このとき信号φ7t
iVH,レベルであるためトランジスタ2のコンダクタ
ンスが低く、入出力線I10の放電が遅い。このセンス
回路での入出力線プリセンス動作が低速であることによ
り、入出力線センス回路での入出力線メインセンス動作
開始のタイミングも遅らさなければならず、データ転送
の高速性が犠牲となってい友。
ダイナミック型メモリのセンス回路には、動作マーシン
拡大のためのセンス動作の高感度化と共に、高速アクセ
スのためのデータ転送用ノードへのデータ転送の高速化
が要求される。本発明は、センス動作の高感度化を図る
ために用いられるビット線とセンスアンプ間にバリアト
ランジスタを設けるメモリにおいて、従来技術で犠牲と
なっていたデータ転送の高速化を可能にすることを目的
としている。
拡大のためのセンス動作の高感度化と共に、高速アクセ
スのためのデータ転送用ノードへのデータ転送の高速化
が要求される。本発明は、センス動作の高感度化を図る
ために用いられるビット線とセンスアンプ間にバリアト
ランジスタを設けるメモリにおいて、従来技術で犠牲と
なっていたデータ転送の高速化を可能にすることを目的
としている。
本発明は、ダイナミック型メモリのセンス回路でビット
線とセンスアンプ間にバリアトランジスタを設けるもの
において、バリアトランジスタのゲート電位をセンス時
とデータ転送時で変化させる回路を設け、センス動作時
には/4リアトランノスタが一度オフし、センス系がビ
ット線の寄生容量の影響を受けないようにすることによ
り高感度センスを行なり、入出力線へのデータ転送時に
はバリアトランジスタ0r−)電位を、電源電圧にMO
S )ランノスタの閾値電圧を加えた値以上に上げ、パ
リアトランゾスタのコンダクタンスを増大させることに
より、センス回路での入出力線グリセンスの高速化を図
っている。
線とセンスアンプ間にバリアトランジスタを設けるもの
において、バリアトランジスタのゲート電位をセンス時
とデータ転送時で変化させる回路を設け、センス動作時
には/4リアトランノスタが一度オフし、センス系がビ
ット線の寄生容量の影響を受けないようにすることによ
り高感度センスを行なり、入出力線へのデータ転送時に
はバリアトランジスタ0r−)電位を、電源電圧にMO
S )ランノスタの閾値電圧を加えた値以上に上げ、パ
リアトランゾスタのコンダクタンスを増大させることに
より、センス回路での入出力線グリセンスの高速化を図
っている。
以下図面を参照して本発明の詳細な説明する。同実施例
においてセンス回路自体は第1図のものと同様であり、
バリアトランジスタのゲート電位発生回路例を第2図に
示す。同図に示される如くこの回路は、トランジスタ1
.2のr−)入力となるノードと電源端子25とを接a
するMOSトランジスタ2ノを有し、上記ノードと容量
241に介して接続されるノードN2とセンスアンプの
フリ、プフロップを構成するトランジスタ3・4が共有
するノードφg□とを接続するMOS )ランゾスタ2
2を有し、ノードN2と電源25とを接続するMOS
)ランゾスタ23を有する。またノード■、■、■には
、これらのノードが第4図(b)に示す電位変化を有す
るための回路が接続されている。
においてセンス回路自体は第1図のものと同様であり、
バリアトランジスタのゲート電位発生回路例を第2図に
示す。同図に示される如くこの回路は、トランジスタ1
.2のr−)入力となるノードと電源端子25とを接a
するMOSトランジスタ2ノを有し、上記ノードと容量
241に介して接続されるノードN2とセンスアンプの
フリ、プフロップを構成するトランジスタ3・4が共有
するノードφg□とを接続するMOS )ランゾスタ2
2を有し、ノードN2と電源25とを接続するMOS
)ランゾスタ23を有する。またノード■、■、■には
、これらのノードが第4図(b)に示す電位変化を有す
るための回路が接続されている。
しかしてセンス動作が開始される前には、/4リアトラ
ンノスタのP−)制御信号φiは−vDD+vTH”以
上の電位にあり、ノード−8ムは”vDD−v丁Hルベ
ルに6る。ノードのはVDDレベルにありトランジスタ
21Fiオフしている。ノードOもvDDレベルにあり
、ノードN2はwvDDV?M’まで充電されており、
トランジスタ22は力、トオフ状態にある。ノード0は
vgaレベルにありトランジスタ23はオフしている。
ンノスタのP−)制御信号φiは−vDD+vTH”以
上の電位にあり、ノード−8ムは”vDD−v丁Hルベ
ルに6る。ノードのはVDDレベルにありトランジスタ
21Fiオフしている。ノードOもvDDレベルにあり
、ノードN2はwvDDV?M’まで充電されており、
トランジスタ22は力、トオフ状態にある。ノード0は
vgaレベルにありトランジスタ23はオフしている。
センス動作時には、ノーrφ8ムの電位が低下するのに
したか−、トランジスタ22がオンしてノードN2の電
位も低下する。容f24での、 力、プリングにより
φ!鑞位もビット線のプリチャーノミ位取下のレベルま
で一度低下し、ノード[F]が″vDD+v?H’以上
の電位となることにより、信号φiはトランジスタ21
を介してvDDレベルまで回復する。φT電位の低下に
よりトランジスタ1.2がオフするため、高感度センス
が行なえる。センス動作が終了してノードφSムの電位
がVllレベルまで低下し走時点で、ノード■の電位は
Vfilとな秒トランソスタ22dオフする。
したか−、トランジスタ22がオンしてノードN2の電
位も低下する。容f24での、 力、プリングにより
φ!鑞位もビット線のプリチャーノミ位取下のレベルま
で一度低下し、ノード[F]が″vDD+v?H’以上
の電位となることにより、信号φiはトランジスタ21
を介してvDDレベルまで回復する。φT電位の低下に
よりトランジスタ1.2がオフするため、高感度センス
が行なえる。センス動作が終了してノードφSムの電位
がVllレベルまで低下し走時点で、ノード■の電位は
Vfilとな秒トランソスタ22dオフする。
入出力線へのデータ転送時には、信号φCが立ち上がる
タイミングでノード■の′電位を”Woo +vTH’
以上のレベルからvDDしくルまで低下すせ、トランジ
スタ21をオフさせた後ノード■の電位を上昇させ、ト
ランジスタ23を介してノードN2f再び充電する。ノ
ー1’N2の電位が上昇するにしたがい、容量24での
力。
タイミングでノード■の′電位を”Woo +vTH’
以上のレベルからvDDしくルまで低下すせ、トランジ
スタ21をオフさせた後ノード■の電位を上昇させ、ト
ランジスタ23を介してノードN2f再び充電する。ノ
ー1’N2の電位が上昇するにしたがい、容量24での
力。
プリングにより信号φ丁は”VDD + V?II’以
上の電位まで上昇するものである。
上の電位まで上昇するものである。
第3図には第2図のトランジスタ22のソースを、ノー
ド−8ムの代わりに接地VSSに接続した例を示す。こ
のときのトランジスタ22のダート電位■はセンス前は
V1)8レベルにあり、センス動作時にVDDレベルま
で上昇し、センス終了後再びV1mレベルまで低下する
ものである。
ド−8ムの代わりに接地VSSに接続した例を示す。こ
のときのトランジスタ22のダート電位■はセンス前は
V1)8レベルにあり、センス動作時にVDDレベルま
で上昇し、センス終了後再びV1mレベルまで低下する
ものである。
上述し九実施例によれば、第6図の従来方式と第4図の
本発明の実施例の波形図を見れば分るように、入出力線
へのデータ転送時の信号φ↑の電位が従来方式ではVD
Dレベルであるのに対し、本発明では°VDD+vTH
′以上のレベルにあるため、バリアトランジスタの;ン
ダクタンスが大きくロー側I10線の電位低下が速い。
本発明の実施例の波形図を見れば分るように、入出力線
へのデータ転送時の信号φ↑の電位が従来方式ではVD
Dレベルであるのに対し、本発明では°VDD+vTH
′以上のレベルにあるため、バリアトランジスタの;ン
ダクタンスが大きくロー側I10線の電位低下が速い。
従って本発明のφT同回路用いることにより、従来方式
で犠牲となっていたセンス回路でのI10線プリセンス
動作の高速化が図れるため、高速アクセスのために必要
なデータ転送の高速化が可能となるものである。
で犠牲となっていたセンス回路でのI10線プリセンス
動作の高速化が図れるため、高速アクセスのために必要
なデータ転送の高速化が可能となるものである。
以上説明した如く本発明によれば、センス動作の高感度
化を図るために用すられているピ。
化を図るために用すられているピ。
ト線トセンスアンプ間にバリアトランジスタを設けるダ
イナミ、クメそりにおいて、従来技術で犠牲となってい
たデータ転送の高速化が可能となるものである。
イナミ、クメそりにおいて、従来技術で犠牲となってい
たデータ転送の高速化が可能となるものである。
l第1図はバリアトランジスタを有するセンス回路図、
第2図は同回路に接続される本発明の一実施例の要部回
路図、第3図は本発明の他の実施例の要部回路図、第4
図は上記実施例の動作を示す信号波形図、第5図は従来
方式のトランジスタ駆動信号発生回路図、第6図は従来
方式のセンス回路動作を示す信号波形図である。 1.2・・・パリアトランゾスタ、3,4・・・センス
用フリ、グフロ、デトランゾスタ、5・・・プリセンス
駆動用トランジスタ、6・・・メインセンス駆動用トラ
ンジスタ、21〜23・・・トランジスタ、24・・・
容量、BL、BL・・・ビット線。 出願人代理人 弁理士 鈴 江 武 音導3図 第5図 ^ 、0句
−一υ
で m−−I
第2図は同回路に接続される本発明の一実施例の要部回
路図、第3図は本発明の他の実施例の要部回路図、第4
図は上記実施例の動作を示す信号波形図、第5図は従来
方式のトランジスタ駆動信号発生回路図、第6図は従来
方式のセンス回路動作を示す信号波形図である。 1.2・・・パリアトランゾスタ、3,4・・・センス
用フリ、グフロ、デトランゾスタ、5・・・プリセンス
駆動用トランジスタ、6・・・メインセンス駆動用トラ
ンジスタ、21〜23・・・トランジスタ、24・・・
容量、BL、BL・・・ビット線。 出願人代理人 弁理士 鈴 江 武 音導3図 第5図 ^ 、0句
−一υ
で m−−I
Claims (3)
- (1)ダイナミックメモリのセンス回路とビット線間に
MOSトランジスタを接続する半導体メモリにおいて、
前記MOSトランジスタのゲート電位を、センス動作時
にビット線のプリチャージ電位以下のレベルまで低下さ
せ、かつデータ転送時に電源電圧にMOSトランジスタ
の閾値電圧を加えた値以上のレベルまで上げる手段を具
備したことを特徴とする半導体メモリ。 - (2)前記MOSトランジスタのゲート入力となる第1
のノードと電源線とを接続する第1のMOSトランジス
タを有し、前記ゲート入力となる第1のノードと容量を
介して接続される第2のノードと、前記センス回路のフ
リップフロップを構成する一対のMOSトランジスタが
共有するノードとを接続する第2のMOSトランジスタ
を有し、前記第2のノードと電源線とを接続する第3の
MOSトランジスタを有し、前記第2のノードをセンス
動作時に第2のMOSトランジスタを介して放電し、デ
ータ転送時に第3のMOSトランジスタを介して再充電
することにより、前記容量でのカップリングにより前記
第1のノードの電位がセンス動作時にビット線のプリチ
ャージ電位以下のレベルまで低下し、データ転送時に電
源電圧にMOSトランジスタの閾値電圧を加えた値以上
のレベルまで上昇することを特徴とする特許請求の範囲
第1項に記載の半導体メモリ。 - (3)前記E2のMOSトランジスタを前記第2のノー
ドと接地電位との間に接続することを特徴とする特許請
求の範囲第2項に記載の半導体メモリ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60114807A JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
US06/863,190 US4794569A (en) | 1985-05-28 | 1986-05-14 | Semiconductor memory having a barrier transistor between a bit line and a sensing amplifier |
DE8686304009T DE3685993T2 (de) | 1985-05-28 | 1986-05-27 | Halbleiterspeicher. |
EP86304009A EP0204488B1 (en) | 1985-05-28 | 1986-05-27 | Semiconductor memory |
KR1019860004157A KR900008919B1 (ko) | 1985-05-28 | 1986-05-27 | 반도체 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60114807A JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61273792A true JPS61273792A (ja) | 1986-12-04 |
Family
ID=14647180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60114807A Pending JPS61273792A (ja) | 1985-05-28 | 1985-05-28 | 半導体メモリ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4794569A (ja) |
EP (1) | EP0204488B1 (ja) |
JP (1) | JPS61273792A (ja) |
KR (1) | KR900008919B1 (ja) |
DE (1) | DE3685993T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5623446A (en) * | 1993-08-12 | 1997-04-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a voltage booster and precharging circuit |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4931992B1 (en) * | 1986-01-17 | 1998-03-03 | Toshiba Kk | Semiconductor memory having barrier transistors connected between sense and restore circuits |
FR2667193B1 (fr) * | 1990-09-25 | 1993-07-02 | Sgs Thomson Microelectronics | Circuit de precharge pour la lecture de memoires. |
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JPS5816409A (ja) * | 1981-07-22 | 1983-01-31 | 住友電気工業株式会社 | 長尺ソリツド海底電力ケ−ブル |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53134337A (en) * | 1977-03-25 | 1978-11-22 | Hitachi Ltd | Sense circuit |
DE3207498A1 (de) * | 1982-03-02 | 1983-09-08 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lese-speicher |
JPS6048073A (ja) * | 1983-08-27 | 1985-03-15 | 富士ゼロックス株式会社 | 表示装置 |
US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
-
1985
- 1985-05-28 JP JP60114807A patent/JPS61273792A/ja active Pending
-
1986
- 1986-05-14 US US06/863,190 patent/US4794569A/en not_active Expired - Lifetime
- 1986-05-27 KR KR1019860004157A patent/KR900008919B1/ko not_active IP Right Cessation
- 1986-05-27 EP EP86304009A patent/EP0204488B1/en not_active Expired - Lifetime
- 1986-05-27 DE DE8686304009T patent/DE3685993T2/de not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5816409A (ja) * | 1981-07-22 | 1983-01-31 | 住友電気工業株式会社 | 長尺ソリツド海底電力ケ−ブル |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
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---|---|
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DE3685993D1 (de) | 1992-08-20 |
KR860009426A (ko) | 1986-12-22 |
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