KR900008919B1 - 반도체 메모리 - Google Patents

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KR900008919B1
KR900008919B1 KR1019860004157A KR860004157A KR900008919B1 KR 900008919 B1 KR900008919 B1 KR 900008919B1 KR 1019860004157 A KR1019860004157 A KR 1019860004157A KR 860004157 A KR860004157 A KR 860004157A KR 900008919 B1 KR900008919 B1 KR 900008919B1
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Abstract

내용 없음.

Description

반도체 메모리
제1도는 장벽트랜지스터를 갖춘 감지회로도.
제2도는 종래 방식에 따른 트랜지스터의 구동신호발생회로도.
제3도는 종래 방식에 따른 감지회로의 동작을 나타내는 신호파형도.
제4도는 제1도에 접속되는 본 발명의 1실시예에 따른 요부회로도.
제5a도는 본 발명에 따른 게이트전위의 발생회로에 공급되는 신호를 발생하도록 구성된 회로.
제5b도 내지 제5d도는 게이트전위의 발생회로를 나타낸 도면.
제6도는 제1도의 회로와 제4도의 회로를 접속시킨 것을 나타낸 도면.
제7도는 본 발명에 따른 1실시예의 동작을 나타내는 신호파형도.
제8도는 본 발명에 따른 다른 실시예의 요부회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 장벽트랜지스터 21∼23 : 감지용 플립플롭 트랜지스터
5 : 앞감지구동용 트랜지스터 6 : 구잠지구동용 트랜지스터
21∼23 : 트랜지스터 24 : 캐패시터
27, 29 : N채널트랜지스터 31, 33 : 캐패시터
35 : 인버터 BL, BL : 비트선
øT : 게이트제어신호입력단 N1, N2 : 접속점
①, ②, ③ : 게이트단자 I/O,
Figure kpo00001
: 입출력선
FF,
Figure kpo00002
: 플립플롭부의 노드
[산업상의 이용분야]
본 발명은 다이나믹형 반도체 메모리에 관한 것으로, 특허 다이나믹형 RAM(Random Access Memory)의 감지회로에 사용되는 반도체 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 다이나믹형 메모리(RAM)의 감지회로에서는 제1도에 나타낸 바와같이 장벽트랜지스터를 비트선과 센스앰프의 플립플롭부 노드(FF,
Figure kpo00003
)에 각각 접속되는 1쌍의 비트선이고, I/O와
Figure kpo00004
는 데이터입력버퍼와 데이터 출력버퍼에 대한 데이터전송용 노드로서 1쌍으로 이루어진 입출력선, øs1과 øs2는 각가 앞에 감지(Presense) 및 주감지(Main-sense)용 클럭신호이고, øC는 열선택선(列選擇線)의 신호이다.
제2도는 종래 방식에 따른 장벽트랜지스터(1, 2)의 게이트 제어신호입력단(øT)의 신호발생회로를 나타낸 것이고, 또 제3a도 내지 제3d도는 제어클럭신호의 타이밍 및 각 노드의 시간변화를 나타내는 신호파형도로서, 먼저 제3b도에 도시된 바와같이 감지동작이 개시되기 전의 게이트제어신호입력단(øT)의 신호는 전원전압(VDD)에 MOS트랜지스터의 임계치전압(VTH)을 더한 "VDD+VTH"이상의 레벨이 되므로 비트선(BL,
Figure kpo00005
)위에서 독출된 데이터가 각각 노드(FF,
Figure kpo00006
)로 고속으로 전송되어진다. 이때 제3d도 및 제3c도에 도시된 바와같이 비트선(BL) 및 노드(FF)는 VDD전위로 되어 있고, 이와 달리 비트선(BL) 및 노드(FF) 및 VDD전위 보다 조금 낮은 전위로 되어 있다.
감지동작시에는 제1도 및 제3a도에 도시되어 있듯이, 클럭신호(øS1, øS2)의 상승엣지(rising edge)에서 트랜지스터(5, 6)가 턴온되어 노드(øSA)의 전위를 전하시키게 되고, 그에 따라 제2도에 도시된 캐패시터(11)에서의 커플링에 의해 제3b도에 나타낸 바와같이, 상기 게이트제어신호 입력단(øT)의 전위도 일단비트선의 프리차지 전위, 예컨대 VDD전위 이하의 레벨까지 저하되며, 이로부터 제1도에 도시된 장벽트랜지스터(1, 2)가 턴오프되기 때문에 감지시스템으로부터 비트선(BL,
Figure kpo00007
)의 기생용량의 영향을 없앨 수 있고, 따라서 고감도의 감지를 행할 수 있다.
그후, 제2도에 도시된 캐패시터(12)에서의 커플링에 의해 접속점(N1)이 "VDD+VTH"이상의 전위가 됨으로써 트랜지스터(10)가 턴온되고, 그에 따라 게이트제어신호입력단(øT)의 신호가 전원전압(VDD)까지 회복되므로 로우레벨측의 비트선(
Figure kpo00008
)은 트랜지스터(2, 4, 5, 6)를 매개하여 접지전위(VSS)로 접속된다.
다음, 데이터가 입출력선으로 전송될 때에는 제1도 및 제3a도에 도시되어 있듯이 선택된 신호(øC)가 " VDD+VTH"이상의 전위로 되므로 트랜지스터(7, 8)는 턴온되어, 미리 VDD전위까지 충전되어 있던 입출력선과 비트선이 도통상태로 된다. 그러나, 여기서 VDD레벨로 있는 하이레벨측의 비트선(BL)과 접속되는 입출력선(I/O)은 VDD레벨로 유지되는 반면, VSS레벨로 있는 로우레벨측의 비트선(
Figure kpo00009
)과 접속되는 입출력선
Figure kpo00010
의 전위레벨은 입출력선에 충전되어 있던 전하가 입출력선의 기생용량과 비트선의 기생용량으로 재분배되기 때문에 저하되게 된다. 따라서, 이러한 전하의 재분배에 의해 발생하는 1쌍의 입출력선(BL,
Figure kpo00011
)사이의 전위차를 더 확대시키기 위해, 감지회로에서는 로우레벨측의 입출력선
Figure kpo00012
을 트랜지스터(8, 2, 4, 5, 6)를 매개하여 VSS전위로 연결함으로써 입출력선의 앞감지를 실행하게 된다.
그러나, 종래의 감지회로에서는 입출력선의 앞감지를 실행할 때 제3b도에 도시된 바와같이, 게이트제어신호입력단(øT)의 전위가 VDD레벨이기 때문에, 트랜지스터(2)의 전도성(Conductance)이 낮고 입출력선
Figure kpo00013
의 방전이 늦어지게 된다. 또, 이러한 감지회로에서의 입출력선의 앞감지동작의 속도가 늦어짐에 따라, 제3a도에 도시된 바와 같이 입출력선 감지 회로에서의 입출력선의 주감지동작을 개시시키는 신호(ø1)를 상승시킬 타이밍도 당연히 늦어지게 되므로 데이터를 고속으로 전송할 수 없게 된다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기와 사정을 감안하여 발명된 것으로서, 다이나믹형 메모리의 감지회로에는 동작여유를 크게하기 위해 감지동작을 고감도화함과 아울러 고속억세스를 위해 데이터전송 노드로의 데이터전송을 고속화하는 것이 요구되고 있는 바, 감지동작의 고감도화를 도모하기 위해 장벽트랜지스터를 비트선과 센스앰프의 사이에 설치한 반도체 메모리에 있어서, 종래기술에 문제점이 되고 있던 데이터전송의 고속화를 가능하게 한 반도체 메모리를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 다이나믹형 메모리의 감지회로에서 비트선과 센스앰프 사이에 장벽트랜지스터를 설치한 반도체메로리에 있어서, 장벽트랜지스터의 게이트전위를 감지시와 데이터전송시로 변화시키는 회로를 설치하여, 감지동작시에는 장벽트랜지스터가 일단 턴오프되어 감지 시스템이 비트선의 기생용량의 영향을 받지 않도록 함으로써 고감도의 감지를 행할 수 있고, 또 입출력선으로 데이터를 전송할 때에는 장벽트랜지스터의 게이트 전위를 전원전압에 MOS트랜지스터의 임계치전압을 더한 값 이상으로 올려, 장벽트랜지스터의 전도성(Conducance)을 증대시킴으로써 감지회로에서의 입출력선의 앞감지에 대한 고속화를 도모하고 있다.
[실시예 ]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
본 발명의 실시예에서의 감지회로자체는 제1도의 회로도와 마찬가지이며 제4도는 장벽트랜지스터의 게이트전위발생회로예를 나타내는 것인데, 여기서 상기 게이트전위발생회로는 트랜지스터(1, 2)의 게이트입력으로 되는 입력단(øT)과 전원단자(25)가 접속되는 MOS트랜지스터(21)와, 상기 게이트제어신호입력단(øT)과 캐패시터(24)를 매개로 접속되는 접속점(N2)과 센스앰프의 플립플롭을 구성하는 제1도의 트랜지스터(3, 4)가 공유하게 되는 노드(øSA)를 접속하는 MOS트랜지스터(22), 상기 접속점(N2)과 전원단자(25)를 접속하는 MOS트랜지스터(23)를 구비하고 있다. 또, 게이트단자(①, ②, ③)에는 이들 게이트단자(①, ②, ③)들이 제7e도에 도시한 전위변화를 갖도록 하기 위해, 제5도에 나타난 바와같은 회로가 접속되어 있다.
제5a도의 회로는 게이트단자(①, ②, ③)에 인가되는 전위를 발생시키는 게이트전위발생회로에 공급되는 신호를 발생하도록 된 회로로서, 예컨대 CPU등의 외부회로로부터 소정의 클럭 신호가 공급된다. 그리고, 회로를 구성하는 인버터의 수에 따라 소정의 지연시간이 주어져 신호(ø1∼ø6, øp, øS1∼øS2, øC, ø1) 등이 얻어진다.
제5b도는 게이트단자(①)의 전위를 발생하도록 된 회로를 나타낸 도면, 제5c도는 게이트단자(②)의 전위를 발생하도록 된 회로를 나타낸 도면이다.
게이트단자(①)의 전위발생회로인 제5b도에 대해 설명하면, N채널트랜지스터(27, 29)의 소스에 접속된 캐패시터(31, 33)에는 제5a도의 회로에 의해 얻어진 신호(ø4, øS2)가 공급되고, 신호(øS2)의 상승타이밍에서 게이트단자(①)의 전위는 VDD로부터 "VDD+VTH"이상의 레벨까지 상승한다. 그리고, 제4도의 게이트단자(③)의 전위가 상승하기 전에 VDD레벨로 떨어진다.
다음 게이트단자(②)의 전위발생회로인 제5c도에서, 인버터(35)에 제5a도의 회로로부터 얻어진 신호(ø3)가 공급되고, 그 출력이 게이트단자(②)의 전위로 된다. 동작으로는 신호(øS2)가 상승한 후, 노드(øSA)의 신호가 로우레벨로 된 후에 VDD로부터 VSS레벨로 되고, 프리차리되는 동안 VDD레벨로 돌아온다.
한편, 제8도의 실시예에 나타낸 게이트단자(②')의 전위를 공급하는 회로로서는 제5d도와 같은 회로를 생각할 수 있다. 즉, 제5a도의 회로에서 얻어지는 신호(ø1)와 신호(ø3)의 NOR에 따라 얻어진다.
또, 게이트단자(③)의 전위발생회로로서는 제5a도에 나타낸 신호(øC)가 이용되는데, 신호(øC)의 상승타이밍에서 VSS레벨로 되고 프리차리되는 동안 VSS레벨로 되돌아온다.
다음으로, 게이트단자(①, ②, ③)의 전위발생회로와 게이트제어신호입력단(øT), 노드(øSA)의 신호, 신호(øC)와의 관계를 명확하게 나타내기 위해 제1도의 회로와 제4도의 회로를 접속시킨 도면을 제6도에 나타내었다. 그 동작에 대해서는 제4도의 회로에 의해 얻어진 신호가 공급될 뿐이므로 특별히 설명하지는 않는다. 다만 이때, 신호(øC)는 게이트단자(③)의 전위발생회로를 설명한 바와같이 제5a도에 나타낸 부트스트랩회로(10)의 출력(øS)이 사용되고, 따라서 게이트단자(③)에 대한 전위의 상승타이밍에서 상승하는 신호로 된다.
한편, 감지동작이 재기되기 전에는 제7b도에 도시되어 있듯이 장벽트랜지스터의 게이트제어신호입력단(øT)의 신호는 "VDD+VTH"의 전위에 있고, 노드(øSA)는 "VDD-VTH"레벨에 있게 된다. 이에 따라, 제4도에 도시된 게이트단자(①)는 제7e도에 도시된 것처럼 VDD레벨로 유지되므로 트랜지스터(21)는 턴오프상태로 되고, 또 다른 게이트단자(②)도 VDD레벨로 유지되므로 접속점(N2)는 "VDD+VTH" 이상의 레벨까지 충전되어, 트랜지스터(22)는 컷오프(cut-off)상태에 있게 된다. 여기서, 상기 접속점(N2)는 다음과 같이 하여 "VDD+VTH"이상의 레벨로 충전되게 된다.
즉, 트랜지스터(23)가 턴온되어 접속점(N2)이 "VDD-VTH"로 충전되고, 그후 비트선(BL,
Figure kpo00014
)을 재충전할 때 트랜지스터(1, 2)에 기생하는 커플링용량에 의해 게이트제어신호입력단(øT)의 전위가 "VDD+VTH"이상의 레벨로 높여져서, 제4도에 도시된 캐패시터(24)에 의해 상기 접속점(N2)이 "VDD+VTH"이상의 레벨로 높여저서, 제4도에 도시된 캐패시터(24)에 의해 상기 접속점(N2)이 "VDD+VTH"이상의 전위레벨로 충전되게 되는 것이다. 다음, 제7e도에 나타낸 것처럼 게이트전위(③)가 VSS레벨로 유지되므로, 트랜지스터(23)는 오프상태로 된다.
한편, 감지동작시에는 제7c도에 나타낸 바와같이 노드(øSA)의 전위가 저하됨에 따라 제4도에 도시되어 있는 트랜지스터(22)가 턴온되므로 상기 접속점(N2)의 전위도 저하되고, 또한 제7b도에 도시되어 있듯이 게이트제어신호입력단(øT)의 전위도 캐패시터(24)에서의 커플링에 의해 비트선의 프리차지전위 이하의 레벨까지 일단 저하되고, 상기 게이트단자(①)를 "VDD+VTH"이상의 전위로 유지시킴으로써 상기 입력신호(øT)는 트랜지스터(21)를 통하여 VDD레벨까지 회복되게 된다. 이때, 게이트제어신호입력단(øT)의 전위가 저하됨에 따라 제1도에 도시된 트랜지스터(1, 2)가 턴오프되기 때문에 고감도의 감지동작이 실행되는 것이다.
다음, 감지동작이 종료되어 노드(øSA)의 전위가 VSS레벨까지 저하되는 시점에서는 제7e도에 도시된 것처럼 게이트단자(②)의 전위를 VSS레벨로 하여 트랜지스터(22)에 오프상태로 한다.
한편, 입출력선으로 데이터를 전송할 때에는 제7a도 및 제7e도에 도시한 바와같이, 신호(øC)가 상승하는 타이밍에서 상기 게이트단자(①)의 전위를 "VDD+VTH"이상의 레벨로부터 VDD레벨까지 저하시켜 트랜지스터(21)를 오프시킨 후, 게이트단자(③)의 전위를 상승시켜서 트랜지스터(23)를 통하여 상기 접속점(N2)을 재충전시키게 된다. 다음, 제7b도에 도시되어 있듯이 상기 접속점(N2)의 전위가 상승함에 따라 캐패시터(24)에서의 커플링에 의해 게이트제어신호입력단(øT)의 신호는 "VDD+VTH이상의 전위레벨까지 상승하게 된다.
제8도에는 제4도에 도시된 트랜지스터(22)의 소스를 노드(øSA)대신에 접지전위(VSS)에 접속시킨 일례를 나타낸 것으로, 이때 트랜지스터(22)의 게이트단자(②＇)의 전위는 제7e도에 도시된 바와 밭이, 감지동작전에는 VSS레벨로 유지되고 감지동작시에는 VDD레벨까지 상승하게 되며, 감지동작이 종료한 후에는 다시 VSS레벨까지 저하되게 된다.
이상 설명한 본 실시예에 의하면, 제3도의 종래방식에 따른 신호파형도와 제7도의 본 발명의 실시예에 따른 신호파형도를 통해 알 수 있듯이, 입출력선으로 데이터를 데이터를 전송할 때에 게이트제어신호입력단(øT)의 전위가 종래방식에서는 VDD레벨인 반면, 본 발명에서는 "VDD+VTH"이상의 레벨로 되어 있기 때문에 장벽트랜지스터의 전도성(Conductance)이 크고 로우레벨측 입출력선(I/O)의 전위저하가 빠르게 진행된다. 즉, 제7a도에서 신호(øT)의 상승과, 제7c도 및 제7d도에서 노드(
Figure kpo00015
)와 입출력선
Figure kpo00016
및 비트선(
Figure kpo00017
)의 하강이 빠르게 진행된다. 따라서, 본 발명에 따른 감지회로를 사용함으로써 종래의 방식에서 문제점이 되었던 감지회로에서의 입출력선(I/O)에 대한 앞감지동작의 고속화를 도모할 수 있을 뿐만 아니라, 고속 억세스를 위해 필요한 데이터전송의 고속화가 가능하게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 따르면 감지동작의 고감도화를 도모하기 위해 비트선과 센스앰프 사이에 장벽트랜지스터를 설치한 다이나믹형 반도체메모리에 있어서, 종래기술에서 문제점이 되고 있던 데이터전송의 고속화를 도모할 수 있다.

Claims (3)

  1. 다이나믹형 메모리의 감지회로(3, 4)와 비트선(BL,
    Figure kpo00018
    )사이에 MOS트랜지스터(1, 2)를 접속시킨 반도체메모리에 있어서, 감지동작시에는 상기 MOS트랜지스터(1, 2)의 게이트제어신호입력단(øT)의 전위를 비트선의 프리차지전위(VDD)이하의 레벨까지 저하시키고, 데이터 전송시에는 전원전압(VDD)에 MOS트랜지스터의 임계치전압(VTH)을 더한 값 이상의 레벨까지 상승시키는 수단을 구비하여 구성된 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 수단은 상기 MOS트랜지스터(1, 2)의 게이트제어신호입력단(øT)의 전원단자(25)를 접속시키는 제1MOS트랜지스터(21)와, 상기 MOS트랜지스터(1, 2)의 게이트제어신호입력단(øT)과 캐패시터(24)를 매개하여 접속되는 접속점(N2)을 상기 감지회로(3, 4)의 플립플롭을 구성하는 1쌍의 MOS트랜지스터가 공유하고 있는 노드(øSA)와 접속시키는 제2 MOS트랜지스터(22), 상기 접속점(N2)과 전원단자(25)를 접속시키는 제3MOS트랜지스터(23)로 구성되어, 감지동작시에는 상기 접속점(N2)을 제2MOS트랜지스터(22)를 매개하여 방전시키고 데이터전송시에는 제3MOS트랜지스터(23)를 매개하여 재충전시킴으로써, 감지동작시에는 상기 캐패시터(24)에서의 커플링에 의해 상기 게이트제어신호입력단(øT)의 전위가 비트선의 프리차지전위 이하의 레벨까지 저하되고, 데이터전송시에는 상기 게이트제어신호입력단(øT)의 전위가 전원전압에 MOS트랜지스터(1, 2)의 임계치전압(VTH)을 더한 값 이상의 레벨까지 상승하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 제2 MOS트랜지스터(22)를 상기 접속점(N2)과 접지전위(VSS)의 사이에 접속시켜 이루어진 것을 특징으로 하는 반도체 메모리.
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KR860009426A KR860009426A (ko) 1986-12-22
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