DE2623219A1 - Leseverstaerkerschaltung fuer einen dynamischen mos-speicher - Google Patents

Leseverstaerkerschaltung fuer einen dynamischen mos-speicher

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Description

SIEMENS AKTIENGt1GELLSCHAPT Unser Zeichen
Berlin und München k VPA 76 Ψ 2 0 8 4 BRD
Leseverstärkerschaltung für einen dynamischen MOS-Speieher»
Die Erfindung bezieht sich auf eine Lesevertärkerschaltung für einen dynamibchen MOS-Speicher, bei der zwei Zweige aus jeweils einem Schalttransistor und einem Lasttransistor dadurch rückgekoppelt sind, daß der Verbindungspunkt des Schalttransistors und des Lasttransistors jedes Zweiges jeweils mit der Steuerelektrode des Schalttransistors des anderen Zweiges verbunden ist, bei der an den Verbindungspunkt jedes Zweiges jeweils ein Teilabschnitt einer Bitleitung angeschlossen ist und die Verbindungspunkte beider Zweige über einen Transistor miteinander verbunden sind und bei der die Quellenelektroden der Schalttransistoren mit einem Knoten verbunden sind, der vor Zyklusbeginn aufgeladen wird und zum Bewerten eines Lesesignales so entladen wird, daß derjenige Schalttransistor leitend gesteuert wird, an dessen Senkenelektrode die das Lesesignal verursachende Spannungsänderung auftritt.
Zum Bewerten der Lesesignale von dynamischen MOS-Speichern ist es bekannt, jede Bitleitung in zwei Teilabschnitte zu unterteilen und zwischen die beiden Teilabschnitte eine als Flip-Flop ausgeführte Leseverstärkerschaltung anzuordnen (s. Z. B. IEEE Journal of Solid-state Circuits Vol. SC 7, Nr. 5, Okt. 1972, S. 336 bis 340) Eine solche Leseverstärkerschaltung ist nach der Art eines getasteten Flip-Flops aufgebaut. Wesentliche Eigenschaften dieser Leseverstärkerschaltung bestehen in der Symmetrie, der geringen Abhängigkeit von Parameterschwankungen und der automatischen Regeneration der gespeicherten Signale. Solche Leseverstärkerschaltungen werden insbesondere in MOS-Speichern verwendet, bei denen die einzelnen Speicherzellen aus Eintranistorspeicherzellen bestehen.
VPA 75 E 2154a· Il 13 Gbr / 17.5.1976
709848/0538
Eie weitere Entwicklung der Technologie bei MOS-Speichern hat es mit sich gebracht, daß die Speicherdichte pro Speicherbaustein immer mehr erhöht worden ist. Dies führte zu kleineren Lesesignalen und stärker schwankenden Bauelemente-Parametern. Zur Bewertung von Lesesignalen aus solchen MOS-Speichern ist eine Verstärkerschaltung besser geeignet, wie sie z. B. in IEEE Journal of Solidstate Circuits, Vol. SC 8, Nr. 5, Okt. 1973, S. 31O bis 318, und IEEE Journal of Solid-state Circuits, Vol. 9, Nr. 2, April 19 74, Seiten 49 bis 54, beschrieben ist. Bei. dieser Leseverstärkerschaltung dienen die Lasttransistoren des Flip-Flops nur zur Vorladung der Teilabschnitte der Bitleitungen an den Verbindungspunkten zwischen Lasttransistor und Schalttransistor. Während des Bewertungsvorganges eines Lesesignales bleiben die Lasttrara.storen gesperrt. Hat sich auf den Teilabschnitten einer Bitleitung nach dem Auslesen einer Information aus einer Speicherzelle eine Signalspannung eingestellt, dann wird anschließend an dem Verbindungspunkt zwischen den Quellenelektroden der Schalttransistoren die Spannung langsam abgesenkt. Dadurch wird erreicht, daß nur einer der Schalttransistoren, nämlich der, an dessen Senkenelektrode das Lesesignal anliegt, leitend gesteuert wird. Die Verstärkung des Flip-Flops ist bei dieser Betriebsweise sehr groß, Schwankungen der Geometrie der Transistoren und der Kapazitäten der Bitleitung sind nahezu ohne Einfluß. Nachteilig an dieser Leseverstärkerschaltung ist die relativ lange*Bewertungszeit. Es sind darum Versuche unternommen worden, die Spannung an dem Verbindungspunkt der Quellenelektroden der Schalttransistoren entsprechend einer optimal verlaufenden Kurve abzusenken. Die Kurve ist dabei so berechnet, daß einer der Schalttransistoren genau an der Sperrgrenze liegt, oder alternativ in einem schwach leitenden Zustand, in dem der Strom konstant ist, arbeitet. Durch diese Maßnahme wird die sich ergebende Bewertungszeit verkürzt. Trotzdem ist die Bewertungszeit immer noch verhältnismäßig lang.
Die der Erfindung'zugrundeliegende Aufgabe besteht darin, eine Leseverstärkerschaltung gemäß den oben genannten Merkmalen so aufzubauen und zu betreiben, daß die Bewertungszeit eines Lesesignales wesentlich verkürzt wird, ohne daß dabei die Bewertungssicherheit gestört wird.
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Die Aufgabe wird dadurch gelöst, daß nach der Aufladung des Knotens die Lasttransistoren abgeschaltet sind, der zwischen den Verbindungspunkten der beiden Zweige liegende Transistor aber im leitenden Zustand ist, so. daß die am Knoten gegebene Spannung sich auf die Verbindungspunkte der Zweige in gleicher Weise auswirkt, daß dann der zwischen den Verbindungspunkten liegende Transistor abgeschaltet wird, und daß bei der anschließenden Bewertung eines Lesesignales die Entladungskurve des Knotens derart ist, daß zeitweise auch der andere Schalttransistor in den leitenden Zustand gelangt.
Während beim Stand der Technik während des Bewertungsvorganges nur einer der Schalttransistoren in den leitenden Zustand gebracht wird, ist erfindungsgemäß die Entladekurve des Knotens derart, daß während der Bewertungszeit des Lesesignales auch der Schalttransistor kurzzeitig in den leitenden Zustand gelangt, an dessen Senkenelektrode der Bitleitungsabschnitt liegt, zu dem keine Information ausgslesen wurde. Die Entladungskurve verläuft dann so weiter, daß das F.^ip-Flop der Leseverstärkerschaltung wieder in den Zustand kippt, dar der zu bewertenden Information entspricht.
Wird der Transistor zwischen den Verbindungspunkten abgeschaltet, dann wird infolge von parasitären Kapazitäten dieses Transistors die Spannung an den Verbindungspunkten der beiden Zweige gesenkt.
Dadurch sind nach der Beendigung dieses Vorganges die beiden Schalttransistoren des Flip-Flops auf jeden Fall gesperrt, gleichgültig, welche Schwellspannungen die Schalttransistören haben, und gleichgültig, wie groß die Kapazitäten der Teilabschnitte der Bitleitung sind.
Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen: • Fig. 1 ein erstes Ausführungsbeispiel einer Leseverstärkerschaltung mit einem Funktionsgenerator zur Erzeugung der Entladungskurve,
Fig. 2 eine erste Ausführung des Funktionsgenerators, Fig. 3 eine Kennlinie einer Inverterschaltung, die bei dem Funktionsgenerator nach Fig. 2 ve<rwendet wird,
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* Fig. 4 ein Impulsdiagramm zur Leseverstärkerschaltung nach Fig. 1, Fig. 5 ein weiteres Ausführungsbeispiel des Funktionsgenerators, Fig. 6 eine Teilschaltung zum Betrieb der Schaltungsanordnung gemäß Fig. 5,
- Fig. 7 eine weitere Teilschaltung zum Betrieb der Schaltungsanordnung nach Fig. 6.
Die Leseverstärkerschaltung nach Fig. 1 besteht aus einem Flip-Flop FF und einem Funktionsgenerator FG.
Das Flip-Flop FF besteht aus jeweils zwei Zweigen aus einem Last— transistor TL und einem Schalttransistor TS. Der eine Zweig enthält den Lasttransistor TL1 und den Schalttransistor TS1, der zweite Zweig den Lasttransistor TL 2 und den Schalttransistor TS2.
Am Verbindungspunkt zwischen Schalttransistor TS und Lasttransistor TL ist jeweils ein Teilabschnitt einer Bitleitung B angeschlossen. Am Verbindungspunkt p1 zwischen dem Lasttransistor TL1 und dem Schalttransistor TS1 liegt demgemäß der Teilabschnitt BL der Bitleitung, während an dem Verbindungspunkt p2 zwischen dem Lasttransistor TL2 und dem Schalttransistor TS2 der Teilabschnitt BR der Bitleitung angeschlossen ist. Weiterhin sind die Verbindungspunkte p1 und p2 über einen Transistor TO, Symmetrxertransistor ' genannt, verbunden. Der Verbindungspunkt der Quellenelektroden der Schalttransistoren TS1 und TS2 wird Knoten K genannt. Die Lasttransistoren TL1 und TL2 werden mit Hilfe eines Taktsignales S3 angesteuert. An den Lasttransistoren TL1 und TL2 liegt weiterhin die feste Spannung VDD.
Der Funktionsgenerator kann aus einer Entladeschaltung E und einem Inverter I aufgebaut sein (Fig. 2\. Die Entladeschaltung E besteht aus Transistoren T1, T2, T3 und einem Kondensator C1. Sie ist an den Knoten K angeschlossen. Dabei liegt der Transistor T3, der von einem Taktsignal SI angesteuert wird, zwischen' dem Knoten K und der Parallelschaltung aus dem Transistor T1 und dem Kondensator C1. Der Transistor T1 ist mit seher Steuerelektrode weiterhin mit dem Ausgang des Inverters I verbunden. Der Transistor T2, der von dem Taktsignal S2 angesteuert wird, verbindet den Knoten K mit einer weiteren festen Spannung VSS. Der Kondensator C1 und der Transistor T1 liegen ebenfalls an dieser festen Spannung VSS.
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Der Inverter I setzt sich zusammen aus einem Transistor T5 und zwei als Dioden geschalteten Transistoren T4 und T6. An die Steuerelektrode des Transistors T5 ist der. Knoten K angeschlossen. Am Knoten K bildet sich die Spannung U3. Der Ausgang des Inverters I ist mit dem Transistor T1 der Entladeschaltung E verbunden. An der Diode T6 liegt die feste Spannung VDD, an der Diode T4 die feste Spannung VSS.
In Verbindung mit den Figuren 3 und 4 soll die Wirkungsweise der Leseverstärkerschaltung nach Fig. 1 erläutert werden. Dabei wird davon ausgegangen, daß als Transistoren n-Kanal-Transistoren verwendet werden. Demgemäß sind die in Fig. 4 angegebenen Spannungen positive Spannungen.
Bevor ein an den Bitleitungsabschnitten BL und BR anliegendes Lesesignal ausgewertet werden kann, muß die Leseverstärkerschaltung vorgeladen werden. Dazu wird der Symmetriertransistor TO leitend gesteuert, es wird ihm ein Signal S3 zugeführt. Ebenfalls können die Lasttransistoren TL1 und TL2 durch Anlegen eines Taktsignales S2 in den leitenden Zustand gebracht werden. Am Knoten K liegt, wie Fig. 3 zeigt, in diesem Falle noch ein niedriges Potential an. Bei diesen Gegebenheiten laden sich die Bitleitungsabschnitte BL und BR auf die Spannung UDD- UT auf. Dabei ist UT die Schwellspannung der Lasttransistoren Hl bzw. TL2. Selbstverständlich ist es auch möglich, die Bitleitungsabschnitte BL und BR über nicht dargestellte Transistoren aufzuladen, etwa dadurch, daß an diese Transistoren ein Signal SO (Fig. 4) angelegt wird. Dabei ist es möglich, die Bitleitungsabschnitte BR und BL auf die Spannung, z. B. UDD - 2UT aufzuladen. Aus diesem Grunde ist in Fig. 4 das Signal S2 während des Vorladens nur gestrichelt eingezeichnet. Da die Schalttransistoren TS1 und TS2 jedenfalls im leitenden Zustand sind, lädt sich auch der Knoten K auf und zwar etwa auf die Spannung U3 = UDD - UT - (UT + A UT max) . Dabei ist AUT max die größte auftretende Schnellspannungsdifferenz aller Schalttransistoren TS, die an dem Knoten K angeschlossen sind.
Am Ende der Vorladephase, die von der Zeit ti bis t2 läuft, hat sich der Knoten K aufgeladen und das Signal SO zur Vorladung bzw.
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S2 wird abgeschaltet. Das bedeutet, daß die Lasttransistoren TL1 und TL2 in den Sperrzustand übergehen.
An die Vorladung schließt- sich der Zeitbereich für die Lesevorbereitung an. Dieser setzt sich zusammen aus den Zeitbereichen t2 bis t3 und t3 bis t4.
Im Zeitbereich t2 bis t3 liegt an dem Symmetriertransistor TO noch das Taktsignal S3 an, dieser ist also noch leitend gesteuert, und die Bitleitungsabschnitte BL und CR sind noch miteinander verbunden. Weiterhin sind die Schalttransistoren TS1 und TS2 im leitenden Zustand.
Im Zeitbareich von t3 bis £4 wird das Taktsignal S3 abgeschaltet und der Symmetriertransistor TO gesperrt. Damit werden die Bitleitungsabschnitte BR und BL aufgetrennt. Die Absenkung des Taktsignales S3 hat außerdem zur Folge, daß die Spannung der Bitleitungsabschnitte BR und BL durch die parasitären Kapazitäten des Symmetriertransistors T10 abgesenkt wird. Dadurch sind die Schalttransistoren TS1, TS2 nach der Zeit t4 mit Sicherheit gesperrt.
Im Bereich t4 bis t5 wird eine Information aus einer Speicherzelle ausgelesen und entsprechend stellt sich auf den beiden Bitleitungshälften eine Spannungsdifferenz ein, das Lesesignal USig. Dies ist durch zwei Pfeile in Fig. 3 im Zeitbereich t4 bis t5 bei den Spannungen UBL bzw. UBR in den Bitleitungsabschnitten BL bzw. BR gezeigt. Es ist zu sehen, daß sich auf den Bitleitungsabschnitten BR und BL eine Spannungsdifferenz USig einstellt. Die Schalttransistoren TS1, TS2 des Flip-Flops FF sind weiterhin gesperrt.
Mit der Zeit t5 beginnt der BewertungsVorgang. Zunächst wird mit dem Signal S1 der Transistor T3 der Entladeschaltung E eingeschaltet. Die Spannung U3 am Knoten K bestimmt über den Inverter I mit der Kennlinie nach Fig. 3 die Spannung U4 an der Steuerelektrode des Transistors T1. Dabei ist der Transistor T1 zu Beginn noch im leitenden Zustand. Aus der Fig. 3 ergibt sich, daß die bei dieser Lage von dem Inverter I abgegebene Spannung U4 ca. 2mal UT ist, wobei UT die Schwellspannung der Diode T4 und des Transistors T5
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ist. Der Transistor T5 ist nämlich durch die Spannung U3 in seinem leitenden Zustand.
Wird nun an den Transistor T3 das Signal S1 angelegt, so wird dieser leitend, und es kann ein Strom "VOm Knoten K über den Transistor T3 und den Kondensator C1 fließen. Zunächst wird dadurch die Spannung am Knoten K sehr schnell abgesenkt (s. Fig. 4, Spannung U3). Die schnelle Absenkung der Spannung ü3 am Knoten K bedingt nun, daß derjenige Schalttransistor im Flip-Flop FF leitend
1C gesteuert wird, an dessen Senkenelektrode die durch das Auslesen der Information bedingte Spannungsänderung anliegt. Wenn angenommen wird, daß eine Speicherzelle ausgelesen wird, die an dem Bitleitmigsabschnitt BL liegt, dann wird der Schalttransistor TS1 leitend gesteuert. Somit kann ein Strom-durch diesen Schalttransistor fließen (Stroms durch die Schalttransistoren IS1, IS2 sind ebenfalls in Fig. 4 dargestellt).
Während der Seit t6 bis t7 wird die Spannung U3 am Knoten K nur sehr langsam abgesenkt, sie bleibt nahezu konstant. Der Grund liegt darin, daß der Transistor T1 der Entladeschaltung, wie die Kennlinie der Fig. 3 zeigt, ixa gleichen Zustand bleibt.
Der Knoten K entlädt sich nun immer mehr, ein Vorgang der durch der. Inverter I verstärkt wird. Ih Seitbereich t7 bis t8 ändert sich
"5 Ui nun entsprechend der stell ansteigenden Kennlinie (Fig. 3) sehr schnell,und entsprechend schnell kommt der Transistor T1 in seinen leitenden Zustand. Dies hat eine Absenkung der Spannung U3 mit zunehmender Steigung der Kennlinie (Fig. 3) zur Folge. Der bisher gesperrte Schalttransistor (s. B. TS2) wird leitend. (Siehe den Verlauf der Spannungen UBL? UBR und der Ströme IS1 und IS2 in Fig. 4). Der Verlauf der Absenkung der Spannung U3 ist aber nun so gestaltet, dai3 trotz Differenzen der Geometrie der Schalttransistoren TS1, TS2 und der Kapazitäten der Bitleitungsabschnitte BR und BL, also unter ungünstigen Bedingungen, das Flip-Flop wieder seinen Kippunkt erreicht, also der Schalttransistor TS2 wieder gesperrt wird. Dieser Zustand ist zur Zeit t8 gegeben» Entsprechend nimmt der Strom durch aezi Schalttransistor TS2 wieder ab. Die Spannungsdifferenzen auf den Bitleitungsabschnitten wächst dagegen schnell an.
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Zum Zeitpunkt td wird das Taktsignal S2 an die Lasttransistoren TL1, TL2 und an den Transistor T2 der Entladeschaltung gelegt. Diese werden leitend gesteuert. Die Folge ist, daß sich die Bitleitungsabschnitte BR und BL auf den "0" bzw. "1"-Pegel einstellen. Durch den Transistor T2 wird weiterhin die Entladung des Knotens K weiter beschleunigt. Der Knoten ist bis zum Zeitpunkt t10 entladen, und- entsprechend ist der Transistor T5 des Inverters I gesperrt. Auf dem Bitleitungsabschnitt, z. B. BR, auf dem das Lesesignal vorlag, hat sich ein Pegel eingestellt, der dazu verwendet werden kann, die ausgelesene Speicherzelle zu regenerieren.
Zum Zeitpunkt t10 wird das Taktsignal S1 abgeschaltet und damit die Entladeschaltung vom Flip-Flop FF getrennt. Zum Zeitpunkt ti 1 ist der Lese- und Regeneriervorgang beendet.
Aus den«Figuren 5, 6 und 7 ergibt sich eine andere Ausführung des Funktionsgenerators. Dabei fällt der Inverter I der Fig. 2 weg. Die Schaltung nach Fig. 5 und nach Fig. 7 werden so zusammengesetzt, daß beide an dem Knoten K liegen und gemeinsam den Funktionsgenerator bilden. Dabei ist die Schaltungsanordnung nach Fig. 7 dafür verantwortlich, daß im Zeitbereich t5 bis t6 nach Fig. 4 die Spannung am Knoten K sehr schnell abgesenkt wird, während der übrige Entladevorgang des Knoten K durch die Schaltungsanordnung der Fig.5 bestimmt wird/ Die Schaltungsanordnung nach Fig. 7 soll als Sprungfunktionsgenerator benannt werden.
Der Sprungfunktionsgenerator nach Fig. 7 besteht aus einer Parallelschaltung aus einem Kondensator C10 und einem Transistor T8. In Serie zu dieser Parallelschaltung liegt ein Transistor T9. Der Transistor T9 wird druch das Taktsignal S1 angesteuert. Weiterhin ist noch die parasitäre Kapazität C3 des Knotens K in Fig. 7 angedeutet.
Der Verbindungspunkt P5 des Sprungfunktionsgenerators nach Fig. 7 wird im Zeitbereich von t2 bis t3 auf die Spannung U3 des Knotens K aufgeladen, und zwar dadurch, daß der Transistor T8 leitend gesteuert wird. Zu Beginn des Bewertungsvorganges wird mit dem Taktsignal S1 der Transistor T9 leitend gesteuert, dagegen der Tran-
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sistor T8 gesperrt. Wird aber der Transistor T9 leitend gesteuert, so bedingt dies einen Ladungsausgleich zwischen der Kapazität C3 des Knotens K und der Kapazität C10. Dabei entsteht am Knoten K ein Sprung, wie er in Fig. 4 im Zeitbereich t5 und t6 dargestellt ist. , ·
Am Knoten K ist weiterhin die Schaltung gemäß Fig. 5 angeschaltet, die gesteuerte Spannungsquelle genannt werden soll. Diese besteht aus Transistoren T10, T11, T12, deren gesteuerte Strecken parallel geschaltet s-'nd. Das Taktsignal S1 wird dem ersten Transistor T10 direkt und über eine Verzögerungsschaltung VS12 dem Transistor T11 und über eine weitere Verzögerungsschaltung VS23 dem Transistor T12 zugeführt. Somit wird bei Anliegen eines Taktsignales S1 zunächst der Transistor T10 leitend gesteuert, der Knoten K entlädt sich zunächst über diesen Transistor TTO. Nach Ablauf der Verzögerungszeit der Verzögerungsschaltung VS12 wird zusätzlich der Transistor T11 in den leitenden Zustand gebracht, wodurch der Entladungsvorgang beschleunigt wird. Nach dem weiteren Ablauf der Verzögerungszeit der Verzögerungsschaltung VS23 wird schließlich auch der Transistor T12 leitend gesteuert, so daß nun alle drei Transistoren T10, T11, T12 im leitenden Zustand sind. Durch entsprechende Wahl der Verhältnisse W/L der Transistoren T10, T11, T12 kann die Form der Entladungskurve festgelegt werden. Dabei ist W die Breite des Kanals und L die Länge des Kanals eines Transistors. Zweckmäßig ist es z.B., das Verhältnis W zu L für den Transistor T10 = 5, für den Transistor T11 =20 und für den Transistor T12 = 200 zu wählen. Weiterhin wird die Form der Entladungskurve durch die Verzögerungszeiten*der Verzögerungsschaltungen VS12 und-VS23 beeinflußt.
■■■■.■ Den Aufbau einer Verzögerungsschaltung zeigt Fig. 6. Sie besteht aus Transistoren T20, T21, T22, T23, T24. An den Transistor T22 - wird ein Taktsignal CE, an den Transistor T23 ein Taktsignal CE angelegt. Dem Transistor T20 wird ein Eingangssignal UE zugeleitet,
J5 nach Ablauf der Verzögerungszeit erscheint dieses Eingangssignal am Ausgang als Ausgangssignal UA. Die Verzögerungszeit selbst wird durch den Transistor T20 wesentlich mitbestimmt, und zwar durch das Verhältnis W zu L dieses Transistors. Wenn an der Verxögerung·-
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COPY «·
schaltung am Eingang kein Signal anliegt, so ist der Transistor T23 leitend gesteuert und der Knoten p4 aufgeladen. Entsprechend leitet der Transistor T24, und die Ausgangsspannung UA entspricht ungefähr Massepotential.
5.
Wird an den Eingang des Transistors T2O ein Signal angelegt und das Taktsignal CE umgeschaltet, so wird der Knoten p4 entladen, und nach einer gewissen Zeit wird der Transistor T24 gesperrt. Dann steigt die Spannung UA an.
Mit dem Funktionsgenerator nach den iiguren 5 bis 7 kann somit ebenfalls die Entladungskurve entsprechend Fig. 4 gebildet werden. Der Aufladevorgang im Zeitbereich ti bis t2 des Knotens K und auch der Verlauf der Spannung am Knoten K zwischen der Aufladung des Knotens und der Entladung entspricht vollständig den Verhältnissen die bei der Erläuterung der Fig. 1 dargelegt worden sind. Soll die Entladung des Knotens K eingeleitet werden, dann wird wiederum ein Taktsignal Si an den Funktionsgenerator angelegt und damit der Sprungfunktionsgenerator nach Fig. 7 und die gesteuerte Spannungsquelle nach Fig. 5 eingeschaltet. Mit Hilfe des Sprungfunktionsgenerators wird im Zeitbereich t5 bis t6 die Spannung am Knoten sehr schnell abgesenkt; anschließend sorgt die gesteuerte Spannungs quelle durch zeitlich gestaffeltes Einschalten der Transistoren T10, T11 und T12 dafür, daß die Entladekurve des Knotens K eine Form erhält, die gewährleistet, daß im Zeitbereich t7 bis t9 beide Schalttransistoren TS des Flip-Flops FF im leitenden Zustand sind, nach Ablauf dieses Zeitbereiches jedoch das Flip-Flop in den Zustand kippt, der durch das Lesesignal auf den Bitleitungsabschnitten festgelegt wird.
Die Erfindung ist im Ausführungsbeispiel anhand von n-Kanaltransi-· stören beschrieben worden. Selbstverständlich ist eine Realisierung auch mit p-Kanal-Transistoren möglich.
Die Vorteile der erfindungsgemäßen Leseverstärkerschaltung be-.
stehen insbesondere darin, daß die Bewertungszeit wesentlich verkürzt wird. Diese Verbesserung ergibt sich dadurch, daß während der Bewertung der Lesesignale beide Schalttransistoren eines
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COPY
Flip-Flops in einem ganz bestimmten Zeitbereich leitend gesteuert werden. Zur Realisierung der entsprechenden Entladekurve am Knoten K v/erden sehr einfache Schaltungsanordnungen vorgeschlagen.
9 Patentansprüche
.7 Figuren
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/09848/053·?

Claims (9)

  1. . P. a t e. η t a η s ρ χ .ü c h e
    1J Leseverstärkerschaltung für einen dynamischen MOS-Speicher, bei der zwei Zweige aus jeweils einem Schalttransistor und einem Lasttransistor dadurch rückgekoppelt sind, daß der Verbindungspunkt des Schalttransistors und des Lasttransistors jedes Zweiges jeweils mit der Steuerelektrode dos Schalttransistors des anderen Zweiges verbunden ist, bei der an den Verbindungspunkt jedes Zweiges jeweils ein Teilabschnitt einer Bitleitung angeschlossen ist und die Verbindungspunkte der beiden Zweige über einen Transistor miteinander verbunden sind und bei der die Quellenelektroden der Schalttransistoren mit einem Knoten verbunden sind, der vor Zyklusbeginn aufgeladen wird und zum Bewerten eines Lesesignales so entladen wird, daß derjenige Schalttransistor leitend gesteuert wird, an dessen Senkenelektrode die das Lesesignal verursachende Spannungsänderung anliegt, dadurch gekennzeichnet, daß nach der Aufladung des .Knotens (K) die Lasttransistoren (TL1, TL2) abgeschaltet sind, daß der die beiden Verbindungspunkte (p1, p2) verbindende Transistor (TO) aber im leitenden Zustand ist, so daß die am Knoten gegebene Spannung sich auf die Verbindungspunkte (p1, p2) der Zweige auswirkt, daß dann der zwischen den Verbindungspunkten (p1, p2) liegende Transistor (T10) abgeschaltet wird, und daß bei der anschließenden Bewertung eines Lesesignales die Entladungskurve des Knotens (K) derart ist, daß zeitweise auch der andere Schalttransistor in den leitenden Zustand gelangt»
  2. 2. Leseverstärkerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß an den Knoten (K) ein Funktionsgenerator angeschlossen ist, der die Entladungskurve des Knotens (K) erzeugt.
  3. 3. Leseverstärkerschaltung nach Anspruch 2, dadurch gekennzeichnet , daß die Aufladung des Knotens (K) über die Schalttransistoren (TS) erfolgt.
    VPA 75 E 2,54a 7O9848,O538
    OfNGSNAL
  4. 4. Leseverstärkerschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß nach der Bewertung des Lesesignales die Lasttransistoren (TLl/ tl2) eingeschaltet werden, so daß sich auf den Bitleitungsabschnitten (BR, BL) Spannungen einstellen, die. einer binären 1 oder binären 0 entsprechen.
  5. 5. Leseverstärkerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Funktionsgenerator aus einer Entladeschaltung (E) und einem an den Knoten (K) angeschlossenen Inverter (I) aufgebaut ist, daß die Entladeschaltung besteht aus einem während der Bewertungszeit leitend gesteuerten dritten Transistor (T3), der mit dem Knoten (K) verbunden ist und aus einer Parallelschaltung aus einem vierten Transistor (T1) und einem Kondensator (C1), die einerseits mit dem dritten Transistor (T3), andererseits mit einer festen Spannung (VSS) verbunden sind, und bei der die Steuerelektrode des vierten Transistors (T1) an den Ausgang des Inverters (I) angeschlossen ist und aus einem fünften Transistor (T2), der zwischen dem Kröten (K) und der festen Spannung (VSS) liegt, und der dann leitend gesteuert wird, wenn die Lasttransistoren (TL1, TL2) leitend gesteuert sind.
  6. 6. Leseverstärkerscha-ltung nach Anspruch 5, gekennzeichne, t durch einen Inverter (I) aus einem sechsten Transistor (T5), dessen Steuerelektrode mit dem Knoten (K) verbunden ist, dessen zweite Anschlußelektrode über einen als Diode geschalteten Transistor (T4) an eine feste Spannung (VSS) und dessen dritte Anschlußelektrode über einen weiteren als Diode geschalteten Transistor (T6) an einer zweiten festen Spannung (VDD) liegt, wobei die dritte Anschlußelektrode der Ausgang des Inverters (I) ist.
  7. 7. Leseverstärkerschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Funktionsgenerator einen Sprungfunktionsgenerator zur schnellen Entladung des Knotens zu Beginn der Entladung und zur restlichen Entladung eine gesteuerte Spannungsquelle hat.
    VPA 75 E 2154a
    709848/0538
  8. 8. Leseverstärkerschaltung nach Anspruch 7, dadurch gekennzeichnet, daß der Sprungfunktionsgenerator aus einer Parallelschaltung aus einem achten Transistor (T8) und einem Kondensator (ClO) und einer zwischen der Parallelschaltung und eineir festen Spannung CVSS) liegenden neunten Transistor (T9) besteht, daß die Parallelschaltung andererseits an dem Knoten CK) angeschlossen ist, daß der achte Transistor (T8J während der Zeit zwischen der Aufladung und Entladung des Knotens leitend gesteuert ist, und daß der neunte Transistor (T9) während der Bewertungszeit leitend gesteuert ist.
  9. 9. Leseverstärkerschaltung nach Anspruch 7 oder 8, gekennzeichnet durch eine gesteuerte Spannungsquelle aus einem zehnten Transistor (TtO), dessen gesteuerte Strecke zwischen einer festen Spannung (VSS) und dem Knoten (K) liegt und dessen Steuerelektrode ein Taktsignal (S1) zugeführt wird, aus einer ersten Verzögarungsschaltung (VS 12) , deren Eingang das Taktsignal (S1) zugeführt wird, aus einem elften Transistor (T11), dessen gesteuerte Strecke zwischen der festen Spannung (VSS) und dem Knoten (K) liegt, und dessen Steuerelektrode mit dem Ausgang der ersten Verzögerungsschaltung (VS12) verbunden ist, aus einer zweiten Verzögerungsschaltung (VS23), die an den Ausgang der ersten Verzögerungsschaltung (VS12) angeschlossen ist, und aus einem zwölften Transistor (T12), dessen gesteuerte Strecke zwischen der festen Spannung (VSS) und dem dritten Knoten (K) liegt, und dessen Steuerelektrode an den Ausgang der zweiten Verzögerungsschaltung (VS2 3) angeschlossen ist, wobei das Verhältnis W durch L des zehnten Transistors (TS10) kleiner ist als dasjenige des elften Transistors (T11) und dasjenige des elften Transistors (T11) kleiner ist als dasjenige des zwölften Transistors (T12).
    VPA 75 E 2154a
    709848/053^
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