JPS6044748B2 - ダイナミツクｍｏｓ記憶器に対する読出し増幅回路 - Google Patents

ダイナミツクｍｏｓ記憶器に対する読出し増幅回路

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JPS6044748B2
JPS6044748B2 JP52060391A JP6039177A JPS6044748B2 JP S6044748 B2 JPS6044748 B2 JP S6044748B2 JP 52060391 A JP52060391 A JP 52060391A JP 6039177 A JP6039177 A JP 6039177A JP S6044748 B2 JPS6044748 B2 JP S6044748B2
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Description

【発明の詳細な説明】 この発明はダイナミツクＭＯＳ記憶器に対する読出し増
幅回路において、それぞれスイツチングトランジスタお
よび負荷トランジスタから成る２個の分岐が、各分岐の
スイツチングトランジスタと負荷トランジスタとの接続
点を、他方の分岐のスイツチングトランジスタの制御電
極と接続することにより反結合され、各分岐の接続点に
ビツト線のそれぞれ部分区間と接続され、両分岐の接続
ｊ点がトランジスタを経て相互に接続され、スイツチン
グトランジスタのソース電極は節点と接続され、この節
点はサイクル開始前に充電され、しかして読出し信号の
評価のため下記のように放電する、すなわち読出し信号
に原因する電圧変化が現・われるドレイン電極を持つス
イツチングトランジスタが導通制御されるように放電す
る如くなる読出し増幅回路に係る。
ダイナミツクＭＯＳ記憶器の読出し信号の評価のため、
各ビツト線を２個の部分区間に分割し、゛しかして両部
分区間の間にフリツプフロツプとして構成された読出し
増幅回路を配置することは公知である（例えばＩＥＥＥ
（７）ＪＯｕｒｒｌａｌＯｆＳＯｌｌｄＳｔａｔｅＣｉ
ｒｃｕｉｔｓ巻ＳＣ７，ＮＯ．５，ｌ９η年１０月、３
３６乃至３４０頁参照）。
かかる読出し増幅回路は制御されるフリツプフロツプの
形式に構成される。この読出し増幅回路の重要な性質は
、対称性、パラメータ変化への依存性が小、記憶された
信号の自動再生にある。かかる読出し増幅回路は特にＭ
ＯＳ記憶器において使用され、各個の記憶セルは１トラ
ンジスタ記憶セルから成る。ＭＯＳ記憶器技術の発展に
より、記憶器構成単位当りの記憶器密度は益々高められ
てきた。このため読出し信号が小さくなり、構成素子パ
ラメータの変化が大きくなる。かかるＭＯＳ記憶器から
読出し信号を評価するため、例えばＩＥＥＥＪＯｕｒｎ
ａｌＯｆＳＯＩｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｅ巻Ｓ
Ｃ８，ＮＯ．５，ｌ９７３年１０月、３１０乃至３１８
頁、および巻９＋ＮＯ．２，ｌ９７詳４月、４９乃至５
４頁に記載されているような増幅回路が一層適当である
。この読出し増幅回路においてフリツプフロツプの負荷
トランジスタは、負荷トランジスタとスイツチングトラ
ンジスタとの間の接続点におけるビツト線の部分区間の
予備充電のみに役立つ。読出し信号の評価過程の期間中
負荷トランジスタは閉塞されたままである。記憶セルか
ら情報の読出し後にビツト線の部分区間上に信号電圧が
設定されたとき、続いてスイツチングトランジススタの
ソース電極間の接続点において電圧が緩慢に低下する。
之によリスイツチングトランジスタの一方のみ、すなわ
ちそのドレイン電極に読出し信号が印加されたもののみ
か導通制御される如く成る。この動作仕方においてフリ
ツプフロツプの増幅度は極めて大きく、トランジスタの
幾何およびビツト線の容量の変化は殆んど影響しない。
この読出し増幅回路は評価時間が比較的長いのが欠点で
ある。スイツチングトランジスタのソース電極の接続点
における電圧を、最適な形の曲線に対応して低下させる
研究が行われた。その際曲線は、スイツチングトランジ
スタの一方が正確に閉塞限界にあり、或は電流が一定で
ある所の弱い導通状態て動作するように算定される。こ
の方法により得られる評価時間は短縮される。それにも
拘らず評価時間はなお比較的長い。この発明の目的は上
記の特徴の読出し増幅回路を、評価確実性を損うこと無
しに、読出し信号の゛評価時間が著しく短縮されるよう
に構成し動作させることにある。
この目的を達成するためこの発明によれば、節点の充電
後負荷トランジスタは遮断されるが、両分岐の接続点の
間に存在するトランジスタは導通状態にあり、よつて節
点から与えられる電圧は分岐の接続点上に同じ仕方で作
用し、その際接続点の間に存在するトランジスタは遮断
され、読出し信号の続いての評価の際節点の放電曲線は
、一時的に他のスイツチングトランジスタも導通状態に
達する如きものである。
公知技術においては評価過程中スイツチングトランジス
タの一方のみが導通状態にもたらされるのに対し、この
発明によれば節点の放電曲線は、読出し信号の評価時間
中、情報が読出されないビツト線区間がドレイン電極に
存在する所のスイツチングトランジスタも短時間導通状
態に達する如きものである。
その際放電曲線は、読出し増幅回路のフリツプフロツプ
が再び、評価されるべき情報に対応する状態に転換され
るまで更に経過する。接続点間のトランジスタが遮断さ
れたとき、このトランジスタの寄生容量の結果、両分岐
の接続点における電圧は低下する。
之によりこの過程の終了後フリツプフロツプの両スイツ
チングトランジスタは如何なる場合にも、スイツチング
トランジスタがどんなしきい値電圧を持つとも、および
ビツト線の部分区間の容量がどんな大きさを持つても同
じように閉塞される。次に図示実施例によつてこの発明
を説明する。
第１図は放電曲線発生用の関数発生器を持つ読出し増幅
回路の実施例、第２図は関数発生器の第１実施例、第３
図は第２図の関数発生器に使用されるインバータ回路の
特性、第４図は第１図の読出し増幅回路のパルスダイヤ
グラム、第５図は関数発生器の他の実施例、第６図は第
５図の回路の動作のための部分回路、第７図は第６図の
回路の動作のための他の部分回路を示す。第１図の読出
し増幅回路はフリツプフロツプＦＦおよび関数発生器Ｆ
Ｇから成る。
フリップフロップ下Ｆはそれぞれ負荷トランジスタＴＬ
およびスイツチングトランジスタ胚から成る２つの分岐
から成る。
一方の分岐は負荷トランジスタＴＬｌおよびスイツチン
グトランジスタ丁Ｉを包含し、第２の分岐は負荷トラン
ジスタＴＬ２およびスイツチングトランジスタＴＳ２を
包含する。スイツチングトランジスタＴＳおよび負荷ト
ランジスタＴＬの接続点に、それぞれビツト線Ｂの部分
区間ＢＬが接続される。トランジスタＴＬｌとＴＳｌと
の接続点ｐ１にビツト線の部分区間ＢＬがあり、トラン
ジスタＴＬ２とＴＳ２との接続点Ｐ２にビツト線の部分
区間ＢＲが接続され゛る。更に接続点Ｐｌ，ｐ２はトラ
ンジスタＴＯ（対称トランジスタと呼ぶ）を介して接続
される。スイツチングトランジスタＴＳｌ，ＴＳ２のソ
ース電極の接続点を節点Ｋと呼ぶことにする。負荷トラ
ンジスタＴＬｌ，ＴＬ２はクロツク信号Ｓ２・の補助に
より制御される。負荷トランジスタＴＬｌ，ＴＬ２には
更に固定電圧ＶＤＤが印加される。関数発生器ＦＧは放
電回路ＥおよびインバータＩから構成することができる
（第２図）。放電回路ＥはトランジスタＴｌ，Ｔ２，Ｔ
３およびコンノデンサＣ１から成り、節点Ｋに接続され
る。その際クロツク信号Ｓ１により制御されるトランジ
スタＴ３は、節点ＫとトランジスタＴ１およびコンデン
サＣ１の並列接続との間に存在する。トランジスタＴ１
はその制御電極をもつて更にインバー夕１の出力と接続
される。クロツク信号Ｓ２により制御されるトランジス
タＴ２は、節点Ｋを他の固定電圧ＳＳと接続する。コン
デンサＣ１およびトランジスタＴ１はやはりこの固定電
圧ＶＳＳにある。インバータＩはトランジスタＴ５、お
よびダイオードとして結線された２個のトランジスタＴ
４，Ｔ６から成る。
トランジスタＴ５の制御電極に節点Ｋが接続される。節
点Ｋには電圧Ｕ３が形成される。インバータＩの出力は
放電回路ＥのトランジスタＴ１と接続される。ダイオー
ドＴ６には固定電ＤＤ、ダイオードＴ４には固定電圧Ｓ
Ｓが印加される。第３図および第４図と関連して第１図
の読出し増幅回路の作用を説明する。
その際トランジスタとしてｎチヤネルトランジスタを使
用することから出発する。それにより第４図に示された
電圧は正電圧である。ビツト線区叩Ｌ，ＢＲに印加され
た読出し信号が評価され得る前に、読出し増幅回路が予
備充電されねばならない。
そのために対称トランジスタＴＯが導通制御され、信号
Ｓ３が導入される。負荷トランジスタＴＬｌ，ＴＬ２が
やはりクロツク信号Ｓ２の印加により導通状態にされる
。第３図に示すように節点Ｋにはこの場合なお低い電圧
が存在する。この状態においてビツト線区旧？Ｌ，ＢＲ
は電圧［ＪＤＤ−ＵＴに充電される。ここでＵＴは負荷
トランジスタＴＬｌ或はＴＬ２のしきい値電圧である。
もちろんビツト線区附？Ｌ，ＢＲを図示しないトランジ
スタを介して、このトランジスタに信号ＳＯ（第４図）
を印加することにより充電することも可能である。その
際ビツト線区附猥Ｒ，ＢＬを電圧例えはＵＤＤ−２ＵＴ
に充電することが可能である。この理由から第４図にお
いて信号Ｓ２は予備充電中鎖線で示すのみである。スイ
ツチングトランジスタＴＳｌ，ＴＳ２はいづれにせよ導
通状態であるので、節点Ｋも殊にほぼ電圧Ｕ３＝ＬＩＤ
Ｄ−ＵＴ−（ＵＴ＋ΔＵＴ．．〜）に充電される。ここ
でΔＵＴｍａ，，は節点Ｋに接続された全スイツチング
トランジスタＬの最大のしきい値電圧差である。時間ｔ
１乃至Ｔ２にわたる予備充電相の終りに節点Ｋは充電さ
れ、予備充電のための信号ＳＯ或はＳ２は遮断される。
このことは負荷トランジスタＴＬｌ，ＴＬ２が閉塞状態
に移行したことを意味する。予備充に読出し準備のため
の時間範囲が続き、之は時間範囲Ｔ２乃至Ｔ３およびＴ
３乃至Ｔ４から形成される。
時間範囲Ｔ２乃至Ｔ３に対称トランジスタＴＯになおり
ロツク信号Ｓ３が存在し、このトランジスタはなお導通
制御され、ビツト線区叩Ｌ，ＢＲがなお互に接続される
。更にスイッチングトランジスタＭｌ，Ｔｓ２が導通状
態にある。Ｔ３乃至Ｔ４の時間範囲にクロツク信号Ｓ３
が遮断され、対称トランジスタＴＯが閉塞される。
従つてビツト線区間ＢＲ，ＢＬが分離される。更にクロ
ツク信号Ｓ３の低下の結果、ビツト線区間ＢＲ，ＢＬの
電圧が対称トランジスタＴｌＯの寄生容量により低下す
ることになる。之によりスイツチングトランジスタＴＳ
ｌ，ＴＳ２は時間Ｔ４後確実に閉塞される。Ｔ４乃至Ｔ
５の範囲において情報が記憶セルから読出され、対応し
て両ビツト線半部に読出し信号Ｕｓｉｇの電圧差が設定
される。
このことはビツト線区間ＢＬ或はＢＲにおける電圧［Ｊ
ＢＬ或はＵＢＲにおいて、時間範囲Ｔ４乃至Ｔ５中の第
４図の２個の矢印で示す。之はビツト線区間ＢＲ，ＢＬ
上に電圧差ＵＳｉ８が設定されたと見らるべきである。
フリップフロップ下ＦのスイツチングトランジスタＴＳ
ｌ，′ＹＳ２は更に閉塞される。時間Ｔ５に評価過程が
始まる。
まず信号Ｓ１により放電回路ＥのトランジスタＴ３が接
続される。節点Ｋの電圧Ｕ３は第３図の特性を持つイン
バータＩを経て、トランジスタＴ１の制御電極における
電圧Ｕ４を決定する。その際トランジスタＴ１は始めな
お導通状態にある。第３図からこの位置においてインバ
ータＩから与えられる電圧Ｕ４はほぼＵＴの２倍であり
、ここでＵＴはダイオードＴ４およびトランジスタＴ５
のしきい値電圧である。すなわちトランジスタＴ５は電
圧Ｕ３により導通状態にある。さてトランジスタＴ３に
信号Ｓ１が印加されたとき、之は導通し、節点Ｋから電
流がトランジスタＴ３およびコンデンサＣ１を経て流れ
る。
之により最初に節点Ｋにおける電圧は急激に低下する（
第４図の電圧Ｕ３を参照）。さてこのことによりフリツ
プフロツプＦＦにおいて、情報の読出しにより生じる電
圧変化が印加されたドレイン電極を持つスイツチングト
ランジスタが導通制御されることになる。ビツト線区間
ＢＬに存在する記憶セルが読出されると仮定するとき、
スイツチングトランジスタπＩが導通制御される。従つ
てこのトランジスタＴＳｌを経て電流が流れる（スイツ
チングトランジスタＴＳｌ，ＴＳ２を経る電流はやはり
第４図に示してある）。時間Ｔ６乃至Ｔ７の間節点Ｋの
電圧Ｕ３は極めて緩慢にのみ低下し、ほぼ一定のままで
ある。
この理由は放電回路のトランジスタＴ１が第３図の特性
が示すように同じ状態のままであることによる。節点Ｋ
は益々放電され、インバータＩにより増強された過程を
とる。
時間範囲Ｔ７乃至Ｔ８においてＵ４は急峻に上昇する特
性（第３図）に対応して極めて急峻に変化し、対応して
トランジスタＴ１は迅速に導通状態になる。その結果特
性（第３図）の傾斜の増大と共に電圧Ｕ３が低下する。
今まで閉塞されたスイツチングトランジスタ例え−は′
ＹＳ２は導通する（第４図の電圧ＵＢＬ，ＵＢＲおよび
電流１１．および１２２の経過参照）。しかし電圧Ｕ３
の低下の曲線は、スイツチングトランジスタ′ＩＳｌ，
ＴＳ２の幾何およびビツト線区間ＢＲ，ＢＬの容量の差
にも拘らず、すなわち不満足な条件の下でフリツプフロ
ツプは再びその転換点に達し、すなわちスイツチングト
ランジスタＴＳ２は再ぼ閉塞されるようにされる。この
状態は時間Ｔ８で与えられる。対応してスイツチングト
ランジスタ′ＴＳ２を通る電流は減少する。それに反し
ビツト線区間の電圧差は迅速に増加する。時刻Ｔ９にク
ロツク信号Ｓ２が負荷トランジスタＴＬｌ，ＴＬ２およ
び放電回路のトランジスタＴ２に印加され、これらは導
通制御される。その結果ビツト線区叩Ｒ，ＢＬぱ゜０゛
或は“１゛レベルに設定される。トランジスタＴ２によ
り更に節点Ｋの放電が一層促進される。節点は時刻Ｔｌ
Ｏまで放電され、対応してインバータＩのトランジスタ
Ｔ５は閉塞される。読出し信号が現われたビツト線区間
例えばＢＲに、読出された記憶セルを再生するのに使用
することができる所のレベルが設定される。時刻ＴｌＯ
にクロツク信号Ｓ１が遮断され、従つてフリップフロッ
プ下Ｆから放電回路が分離される。
時刻Ｔｌｌに読出しおよび再生過程が終了する。第５，
６，７図から関数発生器の他の実施例が与えられる。
その際第２図のインバータＩは省略される。第５および
７図の回路は、双方が節点Ｋに存在し、かつ共通に関数
発生器を構成するように総合される。その際第７図の回
路は、第４図の時間範囲Ｔ５乃至Ｔ６において節点中の
電圧が極めて迅速に低下し、それに対し節点Ｋの残りの
放電過程は、第５図の回路により決定される。第７図の
ステツプ関数発生器はコンデンサＣｌＯおよびトランジ
スタＴ８の並列接続から成る。この並列接続に直列にト
ランジスタＴ９が存在する。トランジスタＴ９はクロツ
ク信号Ｔ１により制御される。更に第７図に節点Ｋの寄
生容量Ｃ３が示される。第７図のステツブ関数発生器の
接続点Ｐ５は時間範囲Ｔ２乃至Ｔ３に、節点Ｋの電圧Ｕ
３に充電され、殊にトランジスタＴ８が導通制御される
ことにより充電される。
評価過程の始めにクロツク信号Ｓ１によりトランジスタ
Ｔ９が導通制御され、之に反しトランジスタＴ８は閑塞
される。しかしトランジスタＴ９が導通制御される場合
、之は節点Ｋの容量Ｃ３と容量ＣｌＯとの間の電荷平衡
を可能にする。その際第４図に時間範囲Ｔ５およびＴ６
に示すように節点Ｋで飛躍が生じる。更に節点Ｋに第５
図の回路が接続され、之は制御される電圧源ど呼ぶべき
である。之は制御される区間が並列なトランジスタＴｌ
Ｏ，Ｔｌｌ，Ｔ）１２から成る。クロツク信号Ｓ１は第
１トランジスタＴｌＯに直接に、しかして遅延回路ＶＳ
ｌ２を経てトランジスタＴｌｌに、他の遅延回路Ｓ２３
を経てトランジスタＴｌ２に導かれる。従つてクロツク
信号Ｓ１の印加の際まずトランジスタＹＴｌＯが導通制
御され、その際節点ＫがトランジスタＴｌＯを経て放電
される。遅延回路Ｓｌ２の遅延時間の経過後、付加的に
トランジスタＴｌｌが導通状態にされ、之により放電過
程が促進される。遅延回路ＶＳ２３の遅延時間を更に経
過しフた後最後のトランジスタＴｌ２も導通制御され、
よつて今や全３個のトランジスタＴｌＯ，Ｔｌｌ，Ｔｌ
２が導通状態にある。トランジスタＴｌＯ，Ｔｌｌ，Ｔ
ｌ２の比Ｙの対応する選択により放電曲線の形が決定さ
れる。ここでＷはトランジスタのチヤネルの巾、Ｌはチ
ヤネルの長さである。例えばトランジスタＴｌＯに対し
比Ｙ＝５、トランジスタＴｌｌに対し２０１トランジス
タＴｌ２に対し２００に選定すると良い。更に放電曲線
の形は遅延回路Ｓｌ２，ＶＳ２３の遅延時間により影響
される。第６図は遅延回路の構成を示し、トランジスタ
Ｔ２Ｏ，Ｔ２ｌ，Ｔ２２，Ｔ２３，Ｔ２４から成る。
トランジスタＴ２２にクロツク信号℃Ｒ１、トランジス
タＴ２３にクロツク信号ＣＥが印加される。トランジス
タＴ２Ｏには入力信号腫が導かれ、遅延時間の経過後に
この入力信号は出力信号ＵＡとして出力に現われる。遅
延時間自体はトランジスタＴ２Ｏにより、殊にその比Ｙ
により決定される。遅延回路の入力に信号が印加されな
いとき、トランジスタＴ２３は導通制御され、節点Ｐ４
は充電される。対応してトランジスタＴ２４は導通し、
出力電圧ＵＡはほぼ大地電位に対応する。トランジスタ
Ｔ２Ｏの入力に信号が印加され、クロツク信号ＣＥが切
替えられた場合、節点Ｐ４は放電され、或る時間後トラ
ンジスタＴ２４は閉塞される。
次に電圧ＵＡが上昇する。従つて第５乃至７図の関数発
生器によりやはり第４図に対応して放電曲線が形成され
る。
節点Ｋの時間範囲ｔ１乃至Ｔ２における充電過程、およ
び節点の充電と放電との間の節点Ｋの電圧の経過．も、
第１図の説明で示したような関係に完全に対応する。節
点Ｋの放電を開始させたい場合、やはりク咄ンク信号Ｓ
１を関数発生器に印加し、従つて第７図のステツプ関数
発生器および第５図の制御される電圧源を接続する。ス
テツプ関数発生器．の補助により時間範囲Ｔ５乃至Ｔ６
において節点の電圧は極めて迅速に低下し、続いて制御
される電源はトランジスタＴｌＯ，Ｔｌｌ，Ｔｌ２の時
間的に段階的な接続により、節点Ｋの放電曲線が下記の
ような形を得るように考慮される。すなわち時間範囲Ｔ
７乃至Ｔ９においてフリツプフロツプＦＦの両スイツチ
ングトランジスタＴＳが導通状態にあり、しかしこ時間
範囲の経過後フリツプフロツプは、ビツト線区間上の読
出し信号により決・定される状態に転換されることを保
証する如き放電曲線を得るのである。この発明はｎチヤ
ネルトランジスタについての実施例で説明したが、もち
ろんｐチヤネルトランジスタによつても実現可能である
。
この発明の読出し増幅回路の利点は、評価時間が極めて
短縮されたことにある。
この改善は読出し信号の評価の間フリツプフロツプの両
トランジスタが全く所定の時間範囲において導通制御さ
れることによつて与えられる。節点Ｋの対応する放電曲
線の実現のため極めて簡単な回路を提案した。
【図面の簡単な説明】
第１図は放電曲線を生じるための関数発生器を持つ読出
し増幅回路の実施例、第２図は関数発生器の第１実施例
、第３図は第２図の関数発生器に使用されるインバータ
回路の特性、第４図は第１図の読出し増幅回路のインパ
ルスダイヤグラム、第５図は関数発生器の他の実施例、
第６図は第５図の回路の動作のための部分回路、第７図
は第６図の回路の動作のための他の部分回路を示す。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれ１個のスイッチングトランジスタおよび１
    個の負荷トランジスタから成る２つの分岐が各分岐のス
    イッチングトランジスタと負荷トランジスタとの間の接
    続点と他方の分岐のスイッチングトランジスタの制御電
    極との間の接続により交差結合されており、各分岐の接
    続点が１つのビット線のそれぞれ１つの部分区間と接続
    され、また１つのトランジスタを介して互いに接続され
    ており、スイッチングトランジスタのソース電極が、読
    出しサイクル開始前に充電され且つその後の読出し信号
    の評価の際に当該スイッチングトランジスタをを導通状
    態に切換えてその制御電極に読出し信号の評価に必要な
    電圧変化を与えるように放電される１つの節点と接続さ
    れているダイナミックＭＯＳ記憶器用読出し増幅回路に
    おいて、節点にの充電がスイッチングトランジスタＴＳ
    １，ＴＳ２を介して行われ、節点にの充電後は負荷トラ
    ンンジスタＴＬ１，ＴＬ２は遮断されており、しかし両
    接続点ｐ１，ｐ２を接続するトランジススタＴ０は導通
    状態にあり、その結果、節点に与えられた電圧が両分岐
    の接続点ｐ１，ｐ２に作用し、それにより両接続点ｐ１
    ，ｐ２の間に位置するトランジスタＴ１０が遮断され、
    またそれに続く読出し信号の評価の際に節点Ｋの放電が
    、節点Ｋに接続されている関数発生器ＦＧの作用により
    、一時的に他のスイッチングトランジスタをも導通状態
    に達せしめるような放電曲線に従つて行われることを特
    徴とするダイナミックＭＯＳ記憶器用読出し増幅回路。 ２ 読出し信号の評評価後に負荷トランジスタＴＬ１，
    ＴＬ２が導通状態に切換られ、その結果、ビット線部分
    区間ＢＲ，ＢＬ上に、２値状態の１または０に相当する
    電圧が現れることを特徴とする特許請求の範囲第１項記
    載の読出し増幅回路。３ 関数発生器が１個の放電回路
    Ｅと節点Ｋに接続された１個のインバータ I とから構
    成されており、放電回路は、節点にと接続されており評
    価時間中は導通状態に切換られる１個の第３のトランジ
    スタＴ３と、一方では第３のトランジスタＴ３とまた他
    方では固定電圧ＶＳＳと接続されている１個の第４のト
    ランジスタＴ１および１個のコンデンサＣ１の並列回路
    であつて第４のトランジスタＴ１の制御電極でインバー
    タＩの出力端と接続されている並列回路と、節点にと固
    定電圧ＶＳＳとの間に位置しており負荷トランジスタＴ
    Ｌ１，ＴＬ２の導通状態への切換と同時に導通状態に切
    換えられる１個の第４のトランジスタＴ２とから成つて
    いることを特徴とする特許請求の範囲第１項または第２
    項記載の読出し増幅回路。 ４ インバータＩが、制御電極で節点Ｋに、被制御電流
    路の一方の電極でダイオードとして接続された１個のト
    ランジスタＴ４を介して１つの固定電圧ＶＳＳに、また
    他方の電極でダイオードとして接続された１個のトラン
    ジスタＴ６を介して第２の固定電圧ＶＤＤに接続された
    １個の第６のトランジスタＴ５を含んでおり、前記他方
    の電極がインバータの出力端をなしていることを特徴と
    する特許請求の範囲第３項記載の読出し増幅回路。 ５ 関数発生器が放電の開始時における節点の迅速な放
    電のための１個のステップ関数発生器と、残りの放電の
    ための１個の制御される電圧源とを有することを特徴と
    する特許請求の範囲第１項または第２項記載の読出し増
    幅回路。 ６ ステップ関数発生器が１個の第８のトランジスタＴ
    ８および１個のコンデンサＣ１０の並列回路と、この並
    列回路と固定電圧ＶＳＳとのあいだに位置する１個の第
    ９のトランジスタＴ９とから成つており、該並例回路が
    他方では節点Ｋに接続されており、第８のトランジスタ
    Ｔ８は節点の充電とと放電との間の時間中は導通状態に
    切換えられており、また第９のトランジスタＴ９は評価
    時間中は導通状態に切換えられていることを特徴とする
    特許請求の範囲第５項記載の読出し増幅回路。 ７ 制御される電圧源が、被制御電流路が固定電圧ＶＳ
    Ｓと節点Ｋとの間に位置しておりまた制御電極に１つの
    クロック信号Ｓ１を与えられる１個の第１０のトランジ
    スタＴ１０と、入力端に同じクロック信号Ｓ１を与えら
    れる１個の第１の遅延回路ＶＳ１２と、被制御電流路が
    固定電圧ＶＳＳと節点Ｋとの間に位置しておりまた制御
    電極で第１の遅延回路ＶＳ１２の出力端と接続されてい
    る１個の第１１のトランジスタＴ１１と、第１の遅延回
    路ＶＳ１２の出力端に接続されている第２の遅延回路Ｖ
    Ｓ２３と、被制御電流路が固定電圧ＶＳＳと節点Ｋとの
    間に位置しておりまた制御電極で第２の遅延回路ＶＳ２
    ３の出力端に接続されている１個の第１２のトランジス
    タＴ１２とから成つており、第１０のトランジスタＴ１
    ０のＷ／Ｌ比は第１１のトランジスタＴ１１のそれより
    も小さく、また第１１のトランジスタＴ１１のそれは第
    １２のトランジスタＴ１２のそれよりも小さいことを特
    徴とする特許請求の範囲第５項記載の読出し増幅回路。
JP52060391A 1976-05-24 1977-05-24 ダイナミツクｍｏｓ記憶器に対する読出し増幅回路 Expired JPS6044748B2 (ja)

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DE2623219.9 1976-05-24

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JPS52144240A JPS52144240A (en) 1977-12-01
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FR2353116B1 (ja) 1984-02-24
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JPS52144240A (en) 1977-12-01
DE2623219A1 (de) 1977-12-01
FR2353116A1 (fr) 1977-12-23
DE2623219B2 (de) 1978-10-12
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