JPH033317B2 - - Google Patents
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- JPH033317B2 JPH033317B2 JP3021081A JP3021081A JPH033317B2 JP H033317 B2 JPH033317 B2 JP H033317B2 JP 3021081 A JP3021081 A JP 3021081A JP 3021081 A JP3021081 A JP 3021081A JP H033317 B2 JPH033317 B2 JP H033317B2
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- 230000015654 memory Effects 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 16
- 230000010355 oscillation Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010291 electrical method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、情報の書込み特性を改善した不揮
発性半導体記憶装置に関する。
発性半導体記憶装置に関する。
浮遊ゲート構造を有する二重ゲート形のMOS
トランジスタをメモリセルとし、浮遊ゲート上に
設けられた制御ゲートとドレインに高電圧を印加
し、ソースをほぼアース電位にしてインパクト・
アイオナイゼーシヨンを発生させ、このとき発生
した電子、正孔対のうち電子を浮遊ゲート内に捕
獲してこれによりしきい値電圧を変化させること
によつて情報を記憶させる、情報の電気的な書込
みが可能な不揮発性半導体記憶装置は、EPROM
（Erasable Programable ROM）として良く知
られている。
トランジスタをメモリセルとし、浮遊ゲート上に
設けられた制御ゲートとドレインに高電圧を印加
し、ソースをほぼアース電位にしてインパクト・
アイオナイゼーシヨンを発生させ、このとき発生
した電子、正孔対のうち電子を浮遊ゲート内に捕
獲してこれによりしきい値電圧を変化させること
によつて情報を記憶させる、情報の電気的な書込
みが可能な不揮発性半導体記憶装置は、EPROM
（Erasable Programable ROM）として良く知
られている。
第１図は従来EPROMの一例を示す回路構成図
である。図においてR1〜Rmは行線、D1〜Dnは
列線であり、これら行線R1〜Rmと列線D1〜Dn
との各交点には前記二重ゲート形のMOSトラン
ジスタからなるメモリセルTM11〜TMmnが設け
られ、これらメモリセルTM11〜TMmnの制御ゲ
ートは各行線R1〜Rmに、ドレインは各列線D1〜
Dnにそれぞれ接続され、さらにすべてのメモリ
セルTM11〜TMmnのソースはアース電位に接続
されている。そして上記行線R1〜Rm、列線D1〜
DnおよびメモリセルTM11〜TMmnはメモリセ
ル部１０を構成している。
である。図においてR1〜Rmは行線、D1〜Dnは
列線であり、これら行線R1〜Rmと列線D1〜Dn
との各交点には前記二重ゲート形のMOSトラン
ジスタからなるメモリセルTM11〜TMmnが設け
られ、これらメモリセルTM11〜TMmnの制御ゲ
ートは各行線R1〜Rmに、ドレインは各列線D1〜
Dnにそれぞれ接続され、さらにすべてのメモリ
セルTM11〜TMmnのソースはアース電位に接続
されている。そして上記行線R1〜Rm、列線D1〜
DnおよびメモリセルTM11〜TMmnはメモリセ
ル部１０を構成している。
上記行線R1〜Rmは、情報読出し、書込み制御
信号Ｒ／ をゲート入力とするデイプレツシヨ
ン形（以下Ｄ形と略少する）の各MOSトランジ
スタTR1〜TRmを介して行デコーダ２０に接続
されている。この行デコーダ２０は供給される行
デコーダ信号に応じて一つの行線を選択し、この
選択した行線に対応する出力端から高レベル信号
を出力する。
信号Ｒ／ をゲート入力とするデイプレツシヨ
ン形（以下Ｄ形と略少する）の各MOSトランジ
スタTR1〜TRmを介して行デコーダ２０に接続
されている。この行デコーダ２０は供給される行
デコーダ信号に応じて一つの行線を選択し、この
選択した行線に対応する出力端から高レベル信号
を出力する。
上記列線D1〜Dnは、列線選択回路３０内のエ
ンハンスメント形（以下Ｅ形と称する）の各列線
選択用MOSトランジスタTD1〜TDnを介して信
号ノードＮ１に接続される。そしてこのノードＮ
１の信号は、センスアンプ４０によつて検出さ
れ、さらにこの検出信号は出力回路５０を介して
外部に出力される。また上記列線選択用MOSト
ランジスタTD1〜TDnのゲートには列選択線C1
〜Cnが接続され、これら列選択線C1〜Cnは上記
信号Ｒ／ をゲート入力とするＤ形の各MOSト
ランジスタTC1〜TCnを介して列デコーダ６０に
接続されている。この列デコーダ６０は供給され
る列アドレス信号に応じて一つの列選択線を選択
し、この選択した列選択線に対応する出力端から
高レベル信号を出力する。
ンハンスメント形（以下Ｅ形と称する）の各列線
選択用MOSトランジスタTD1〜TDnを介して信
号ノードＮ１に接続される。そしてこのノードＮ
１の信号は、センスアンプ４０によつて検出さ
れ、さらにこの検出信号は出力回路５０を介して
外部に出力される。また上記列線選択用MOSト
ランジスタTD1〜TDnのゲートには列選択線C1
〜Cnが接続され、これら列選択線C1〜Cnは上記
信号Ｒ／ をゲート入力とするＤ形の各MOSト
ランジスタTC1〜TCnを介して列デコーダ６０に
接続されている。この列デコーダ６０は供給され
る列アドレス信号に応じて一つの列選択線を選択
し、この選択した列選択線に対応する出力端から
高レベル信号を出力する。
また上記行線R1〜Rmおよび列選択線C1〜Cn
の他端には、書込み用トランジスタ回路７０内の
それぞれドレインが書込み電圧VP印加端に接続
されたＤ形のMOSトランジスタWR1〜WRm、
WC1〜WCnのソースおよびゲートが接続される。
なお上記書込み用トランジスタ回路７０内のすべ
ての書込み電圧印加端は図示しない書込み用電源
端子に共通接続されている。
の他端には、書込み用トランジスタ回路７０内の
それぞれドレインが書込み電圧VP印加端に接続
されたＤ形のMOSトランジスタWR1〜WRm、
WC1〜WCnのソースおよびゲートが接続される。
なお上記書込み用トランジスタ回路７０内のすべ
ての書込み電圧印加端は図示しない書込み用電源
端子に共通接続されている。
上記信号検出ノードＮ１と他の書込み電圧印加
端との間にはＥ形の情報書込み用MOSトランジ
スタＴ１が接続され、このMOSトランジスタＴ
１のゲートには書込み情報入力制御回路８０の出
力ノードＮ２の信号が供給される。この書込み情
報入力制御回路８０は、外部入力情報Dinを受け
この情報に応じた内部情報dinを発生する内部情
報発生回路８５と、書込み電圧VP印加端とアー
ス電位との間にＤ形のMOSトランジスタＴ２と
Ｅ形のMOSトランジスタＴ３とを直列挿入して
構成され、上記内部情報dinを反転して前記出力
ノードＮ２に与えるインバータＩ１と、出力ノー
ドＮ２とアース電位との間に挿入された前記信号
Ｒ／ をゲート入力とするＥ形のMOSトランジ
スタＴ４とから構成されている。
端との間にはＥ形の情報書込み用MOSトランジ
スタＴ１が接続され、このMOSトランジスタＴ
１のゲートには書込み情報入力制御回路８０の出
力ノードＮ２の信号が供給される。この書込み情
報入力制御回路８０は、外部入力情報Dinを受け
この情報に応じた内部情報dinを発生する内部情
報発生回路８５と、書込み電圧VP印加端とアー
ス電位との間にＤ形のMOSトランジスタＴ２と
Ｅ形のMOSトランジスタＴ３とを直列挿入して
構成され、上記内部情報dinを反転して前記出力
ノードＮ２に与えるインバータＩ１と、出力ノー
ドＮ２とアース電位との間に挿入された前記信号
Ｒ／ をゲート入力とするＥ形のMOSトランジ
スタＴ４とから構成されている。
上記のように構成されている従来のEPROMに
おいて、情報読出し時には信号Ｒ／ が高レベ
ル（“１”レベル）、書込み電圧VPが５ボルトと
なり、MOSトランジスタTC1〜TCn、TR1〜
TRmがオンし、またMOSトランジスタＴ４がオ
ンしてノードＮ２が低レベル（“０”レベル）と
なることによりMOSトランジスタＴ１はオフす
る。書込み用トランジスタ回路７０内の各MOS
トランジスタWC1〜WCn、WR1〜WRmのコン
ダクタンスgmは極めて小さく設定されれている
ために、行線R1〜Rmおよび列選択線C1〜Cnの
うち、行デコーダ２０あるいは列デコーダ６０に
よつて選択されたものが高レベルに、それ以外の
ものは低レベルにそれぞれ設定され、選択された
行線および列線の交点に位置するメモリセルが選
択駆動される。そしてこのメモリセルのしきい値
電圧が低い状態であれば、オンしてドレイン、ソ
ース間に電流が流れるために信号検出ノードＮ１
は低レベルとなり、一方、このメモリセルに予め
情報の書込みが行なわれていてしきい値電圧が高
い状態にあれば、このメモリセルはオフとなりノ
ードＮ１は高レベルとなる。したがつて、このと
きのノードＮ１の信号がセンスアンプ４０および
出力回路５０を介して外部に出力される。
おいて、情報読出し時には信号Ｒ／ が高レベ
ル（“１”レベル）、書込み電圧VPが５ボルトと
なり、MOSトランジスタTC1〜TCn、TR1〜
TRmがオンし、またMOSトランジスタＴ４がオ
ンしてノードＮ２が低レベル（“０”レベル）と
なることによりMOSトランジスタＴ１はオフす
る。書込み用トランジスタ回路７０内の各MOS
トランジスタWC1〜WCn、WR1〜WRmのコン
ダクタンスgmは極めて小さく設定されれている
ために、行線R1〜Rmおよび列選択線C1〜Cnの
うち、行デコーダ２０あるいは列デコーダ６０に
よつて選択されたものが高レベルに、それ以外の
ものは低レベルにそれぞれ設定され、選択された
行線および列線の交点に位置するメモリセルが選
択駆動される。そしてこのメモリセルのしきい値
電圧が低い状態であれば、オンしてドレイン、ソ
ース間に電流が流れるために信号検出ノードＮ１
は低レベルとなり、一方、このメモリセルに予め
情報の書込みが行なわれていてしきい値電圧が高
い状態にあれば、このメモリセルはオフとなりノ
ードＮ１は高レベルとなる。したがつて、このと
きのノードＮ１の信号がセンスアンプ４０および
出力回路５０を介して外部に出力される。
一方、情報の書込み時には信号Ｒ／ が低レ
ベルになり、VPが25ボルトとなる。このとき、
たとえば行線R1と列選択線C1とが行デコーダ２
０および列デコーダ６０により選択されたとする
と、MOSトランジスタTR1，TC1がカツトオフ
して行線R1と列選択線C1とが書込み用トランジ
スタ回路７０内のMOSトランジスタWR1，WC1
それぞれを介して25ボルトまで充電されるが、そ
の他の行線および列選択線は行デコーダ２０、列
デコーダ６０の出力が低レベルとなり、MOSト
ランジスタTR2〜TRm，TC2〜TCnがオンする
ため低レベルすなわちアース電位となる。またこ
のとき、外部入力情報Dinが低レベルならば内部
情報dinも低レベルとなり、ノードＮ２には25ボ
ルトが出力されるため、MOSトランジスタＴ１
がオンしてノードＮ１はVP−VTH(T1)（VTH(T1)は
MOSトランジスタＴ１のしきい値電圧）で与え
られる約22ボルトまで充電される。したがつて、
行線R1と列線D1とにより選択されたメモリセル
TM11の制御ゲートには25ボルトの電圧が、ドレ
インには25−VTH(T1)あるいは25−VTH(TD1)（VTH(T1)、
VTH(TD1)はMOSトランジスタＴ１あるいはTD1の
しきい値電圧）で与えられる約22ボルトの電圧が
それぞれ印加され、このとき前記インパクト・ア
イオナイゼーシヨンによつてこのメモリセル
TM11に情報が書込まれる。外部入力情報Dinが
高レベルならばMOSトランジスタＴ１がウツト
オフするため、メモリセルTM11のドレインには
電圧が印加せれず、書込みは行なわれない。また
一度書込みの行なわれたメモリセルでは、消去が
行なわれない限り情報が記憶されるため、情報は
不揮発生となる。
ベルになり、VPが25ボルトとなる。このとき、
たとえば行線R1と列選択線C1とが行デコーダ２
０および列デコーダ６０により選択されたとする
と、MOSトランジスタTR1，TC1がカツトオフ
して行線R1と列選択線C1とが書込み用トランジ
スタ回路７０内のMOSトランジスタWR1，WC1
それぞれを介して25ボルトまで充電されるが、そ
の他の行線および列選択線は行デコーダ２０、列
デコーダ６０の出力が低レベルとなり、MOSト
ランジスタTR2〜TRm，TC2〜TCnがオンする
ため低レベルすなわちアース電位となる。またこ
のとき、外部入力情報Dinが低レベルならば内部
情報dinも低レベルとなり、ノードＮ２には25ボ
ルトが出力されるため、MOSトランジスタＴ１
がオンしてノードＮ１はVP−VTH(T1)（VTH(T1)は
MOSトランジスタＴ１のしきい値電圧）で与え
られる約22ボルトまで充電される。したがつて、
行線R1と列線D1とにより選択されたメモリセル
TM11の制御ゲートには25ボルトの電圧が、ドレ
インには25−VTH(T1)あるいは25−VTH(TD1)（VTH(T1)、
VTH(TD1)はMOSトランジスタＴ１あるいはTD1の
しきい値電圧）で与えられる約22ボルトの電圧が
それぞれ印加され、このとき前記インパクト・ア
イオナイゼーシヨンによつてこのメモリセル
TM11に情報が書込まれる。外部入力情報Dinが
高レベルならばMOSトランジスタＴ１がウツト
オフするため、メモリセルTM11のドレインには
電圧が印加せれず、書込みは行なわれない。また
一度書込みの行なわれたメモリセルでは、消去が
行なわれない限り情報が記憶されるため、情報は
不揮発生となる。
上記従来のEPROMでは書込み電圧VPが25ボ
ルトに固定されているため、一つのメモリセルに
情報を書込むのが通常50ｍS.を要し、大規模化さ
れたメモリでは情報の書込み時間に要する時間が
長くなるという欠点がある。たとえば記憶容量が
4Kワード×８ビツトのメモリのすべてのメモリ
セルに情報を書込む場合には３分近くもの時間が
かかることになる。
ルトに固定されているため、一つのメモリセルに
情報を書込むのが通常50ｍS.を要し、大規模化さ
れたメモリでは情報の書込み時間に要する時間が
長くなるという欠点がある。たとえば記憶容量が
4Kワード×８ビツトのメモリのすべてのメモリ
セルに情報を書込む場合には３分近くもの時間が
かかることになる。
ところで第２図ａ〜ｃは浮遊ゲート構造を有す
るMOSトランジスタおよびその特性を示すもの
であり、第２図ａはそのMOSトランジスタのシ
ンボル図、第２図ｂはドレイン電圧VDおよび書
込み時間tPを一定として情報の書込みを行なつた
場合の、制御ゲート電圧VGに対するしきい値電
圧の変化量ΔVTHを表わす特性図、第２図ｃは制
御ゲート電圧VGを一定としドレイン電圧VDをパ
ラメータとして情報の書込みを行なつた場合の、
書込み時間tPの対数をとつたものに対するしきい
値電圧の変化量ΔVTHを表わす特性図である。な
お第２図ｃ中曲線イはVDが大きい場合のもので
あり、曲線ロは小さいものである。第２図ｂから
明らかなように、書込み時間tPが一定のとき、制
御ゲート電圧VGが高い程、しきい値電圧の変化
量ΔVTHは大きくなる。また、第２図ｃからは、
VGによらず、tPとΔVTHとの間には単調増加特性
があることがわかる。ここで、第２図ｃにおい
て、1ogtpを一定としたとき、VGをより高くする
と、ΔVTHは第２図ｂの特性で示される値よりも
高くなることがわかる。例えばVGを高くしたこ
とによりΔVTHは第２図ｂ中の点ハの値になつた
とする。上記のように、tPとΔVTHとの間には単
調増加特性があるため、この点ハを通る特性曲線
ニは図中の破線で示すようになる。ここでデータ
が書き込まれたと判断するΔVTHを例えば5Vと仮
定し、制御ゲート電圧の値が異なる曲線イとニが
ΔVTHの5Vと交わる点の1ogtpの値を比較すると、
曲線イにおける1ogtp１に比べて曲線ニにおける
1ogtp２の方が小さくなる。この結果、制御ゲー
ト電圧VGが高い程、書込み時間tpは短くて済む。
また、第２図ｃから明らかなように、tPが比較的
長い場合にはΔVTHはVDに依存しないが、tPが短
かい場合にはVDが大きい方が所定のΔVTHを得る
のに短かい時間で済む。したがつて、第１図の
EPROMにおいて書込み時間の短縮化を図るに
は、各メモリセルの制御ゲート電圧あるいはドレ
イン電圧を高くすればよい。
るMOSトランジスタおよびその特性を示すもの
であり、第２図ａはそのMOSトランジスタのシ
ンボル図、第２図ｂはドレイン電圧VDおよび書
込み時間tPを一定として情報の書込みを行なつた
場合の、制御ゲート電圧VGに対するしきい値電
圧の変化量ΔVTHを表わす特性図、第２図ｃは制
御ゲート電圧VGを一定としドレイン電圧VDをパ
ラメータとして情報の書込みを行なつた場合の、
書込み時間tPの対数をとつたものに対するしきい
値電圧の変化量ΔVTHを表わす特性図である。な
お第２図ｃ中曲線イはVDが大きい場合のもので
あり、曲線ロは小さいものである。第２図ｂから
明らかなように、書込み時間tPが一定のとき、制
御ゲート電圧VGが高い程、しきい値電圧の変化
量ΔVTHは大きくなる。また、第２図ｃからは、
VGによらず、tPとΔVTHとの間には単調増加特性
があることがわかる。ここで、第２図ｃにおい
て、1ogtpを一定としたとき、VGをより高くする
と、ΔVTHは第２図ｂの特性で示される値よりも
高くなることがわかる。例えばVGを高くしたこ
とによりΔVTHは第２図ｂ中の点ハの値になつた
とする。上記のように、tPとΔVTHとの間には単
調増加特性があるため、この点ハを通る特性曲線
ニは図中の破線で示すようになる。ここでデータ
が書き込まれたと判断するΔVTHを例えば5Vと仮
定し、制御ゲート電圧の値が異なる曲線イとニが
ΔVTHの5Vと交わる点の1ogtpの値を比較すると、
曲線イにおける1ogtp１に比べて曲線ニにおける
1ogtp２の方が小さくなる。この結果、制御ゲー
ト電圧VGが高い程、書込み時間tpは短くて済む。
また、第２図ｃから明らかなように、tPが比較的
長い場合にはΔVTHはVDに依存しないが、tPが短
かい場合にはVDが大きい方が所定のΔVTHを得る
のに短かい時間で済む。したがつて、第１図の
EPROMにおいて書込み時間の短縮化を図るに
は、各メモリセルの制御ゲート電圧あるいはドレ
イン電圧を高くすればよい。
この発明は上記にような情報を考慮してなされ
たものであり、その目的とするところは、情報書
込みの際に外部から供給される書込み電圧を電圧
昇圧回路を用いて昇圧し、この昇圧電圧を行線に
印加あるいはこの昇圧電圧を用いて列線に書込み
電圧をそのまま印加することにより、選択されて
いるメモリセルのドレイン電圧あるいは制御ゲー
ト電圧とドレイン電圧の両方を従来よりも高く
し、これにより書込み時間の短縮化が実現できる
不揮発性半導体記憶装置を提供することにある。
たものであり、その目的とするところは、情報書
込みの際に外部から供給される書込み電圧を電圧
昇圧回路を用いて昇圧し、この昇圧電圧を行線に
印加あるいはこの昇圧電圧を用いて列線に書込み
電圧をそのまま印加することにより、選択されて
いるメモリセルのドレイン電圧あるいは制御ゲー
ト電圧とドレイン電圧の両方を従来よりも高く
し、これにより書込み時間の短縮化が実現できる
不揮発性半導体記憶装置を提供することにある。
この発明他の目的は、データ書込みの際に使用
される書込み電圧を昇圧回路から供給すると共
に、この昇圧回路の昇圧電圧からの電流流出量が
少なくでき、昇圧電圧のレベル低下が生じない不
揮発性半導体記憶装置を提供することにある。
される書込み電圧を昇圧回路から供給すると共
に、この昇圧回路の昇圧電圧からの電流流出量が
少なくでき、昇圧電圧のレベル低下が生じない不
揮発性半導体記憶装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第３図において２０は従来と同様に行デコ
ーダ、TRiは一端がこの行デコーダ２０の出力端
に、他端が行線Riに接続されかつ情報読出し、
書込み制御信号Ｒ／ をゲート入力とするＤ形
のMOSトランジスタ（ただし１≦ｉ≦ｍ）であ
る。そして上記行線Riの他端には前記書込み用
トランジスタ回路７０代りに書込み制御回路１０
０が設けられていて、行線Riの他端はこの書込
み制御回路１００内の一つの書込み回路１０５ｉ
の出力ノードＮ３に接続されている。
する。第３図において２０は従来と同様に行デコ
ーダ、TRiは一端がこの行デコーダ２０の出力端
に、他端が行線Riに接続されかつ情報読出し、
書込み制御信号Ｒ／ をゲート入力とするＤ形
のMOSトランジスタ（ただし１≦ｉ≦ｍ）であ
る。そして上記行線Riの他端には前記書込み用
トランジスタ回路７０代りに書込み制御回路１０
０が設けられていて、行線Riの他端はこの書込
み制御回路１００内の一つの書込み回路１０５ｉ
の出力ノードＮ３に接続されている。
上記書込み回路１０５ｉは、前記書込み電圧
VP（25ボルトに固定されている）が後述する電圧
昇圧回路によつてVP以上に昇圧された電圧VH印
加端と上記ノードＮ３との間に挿入されたＥ形の
トランジスタＴ５、上記ノードＮ３の信号を入力
とするＤ形のMOSトランジスタＴ６およびＥ形
のMOSトランジスタＴ７からなるＥ／Ｄ形のイ
ンバータＩ２、上記MOSトランジスタＴ５のゲ
ートノードＮ４とアース電位との間に挿入され、
上記インバータＩ２の出力をゲート入力とするＥ
形のMOSトランジスタＴ８、このMOSトランジ
スタＴ８と並列接続され前記信号Ｒ／ をゲー
ト入力とするＥ形のMOSトランジスタＴ９、上
記ノードＮ４とノードＮ５との間に挿入された、
しきい値電圧が０ボルト付近にある中立形（以下
Ｎ形と略称する）のMOSトランジスタＴ１０、
上記ノードＮ５と書込み電圧VP印加端との間に
挿入されたＥ形のMOSトランジスタＴ１１、上
記ノードＮ５と後述するパルス信号OSC印加端
との間に挿入される容量CP１から構成されてい
る。なお上記MOSトランジスタＴ１０のゲート
はノードＮ５に、MOSトランジスタＴ１１のゲ
ートは書込み電圧VP印加端にそれぞれ接続され
ている。なお、上記書込み制御回路１００と後述
する電圧昇圧回路を含む回路は前記メモリセル等
と同じ集積回路内に構成されている。
VP（25ボルトに固定されている）が後述する電圧
昇圧回路によつてVP以上に昇圧された電圧VH印
加端と上記ノードＮ３との間に挿入されたＥ形の
トランジスタＴ５、上記ノードＮ３の信号を入力
とするＤ形のMOSトランジスタＴ６およびＥ形
のMOSトランジスタＴ７からなるＥ／Ｄ形のイ
ンバータＩ２、上記MOSトランジスタＴ５のゲ
ートノードＮ４とアース電位との間に挿入され、
上記インバータＩ２の出力をゲート入力とするＥ
形のMOSトランジスタＴ８、このMOSトランジ
スタＴ８と並列接続され前記信号Ｒ／ をゲー
ト入力とするＥ形のMOSトランジスタＴ９、上
記ノードＮ４とノードＮ５との間に挿入された、
しきい値電圧が０ボルト付近にある中立形（以下
Ｎ形と略称する）のMOSトランジスタＴ１０、
上記ノードＮ５と書込み電圧VP印加端との間に
挿入されたＥ形のMOSトランジスタＴ１１、上
記ノードＮ５と後述するパルス信号OSC印加端
との間に挿入される容量CP１から構成されてい
る。なお上記MOSトランジスタＴ１０のゲート
はノードＮ５に、MOSトランジスタＴ１１のゲ
ートは書込み電圧VP印加端にそれぞれ接続され
ている。なお、上記書込み制御回路１００と後述
する電圧昇圧回路を含む回路は前記メモリセル等
と同じ集積回路内に構成されている。
次の上記のように構成された回路の動作を説明
する。まず、情報の書込み時にVPが25ボルトに
なると、VHは約30ボルトに昇圧される。このと
き行デコーダ２０によつて行線Riが選択されて
この行線RiおよびノードＮ３が高レベルになる
と、インバータＩ２の出力は低レベルになるた
め、MOSトランジスタＴ８はカツトオフする。
また、信号Ｒ／ が低レベルとなつているため、
MOSトランジスタＴ９もカツトオフする。した
がつて、ノードＮ４はMOSトランジスタＴ１１，
Ｔ１０を介しVPによつて充電される。一方、容
量CP１の一端に与えられているパルス信号OSC
はほぼアース電位とVPとの間の振幅をもつてい
るため、ノードＮ５の電圧V5は原理的には次式
で示すような電圧となる。
する。まず、情報の書込み時にVPが25ボルトに
なると、VHは約30ボルトに昇圧される。このと
き行デコーダ２０によつて行線Riが選択されて
この行線RiおよびノードＮ３が高レベルになる
と、インバータＩ２の出力は低レベルになるた
め、MOSトランジスタＴ８はカツトオフする。
また、信号Ｒ／ が低レベルとなつているため、
MOSトランジスタＴ９もカツトオフする。した
がつて、ノードＮ４はMOSトランジスタＴ１１，
Ｔ１０を介しVPによつて充電される。一方、容
量CP１の一端に与えられているパルス信号OSC
はほぼアース電位とVPとの間の振幅をもつてい
るため、ノードＮ５の電圧V5は原理的には次式
で示すような電圧となる。
V5＝｛VP−VTH(T11)｝＋V′P
VTH(T1)：MOSトランジスタＴ１１のしきい値電
圧 V′P：信号OSCの振幅 またノードＮ４の電圧V4はV5よりもMOSトラ
ンジスタＴ１０のしきい値電圧VTH(T10)分低くな
るため、 V4＝｛VP−VTH(T11)｝＋V′P−VTH(T10) となる。また実際にはノードＮ５には寄生容量が
存在していて、ノードＮ４の電圧V4は前記容量
CP１とこの寄生容量との容量分割によつてわず
かながら低下するため、V4として約35ボルトが
得られる。この結果、MOSトランジスタT5は三
極管動作し、ノードＮ３すなわち行線Riには約
30ボルトである電圧VHがそのまま与えられる。
したがつてこの行線Riにその制御ゲートが接続
されているメモリセルでは、従来に比較して制御
ゲート電圧が約５ボルト高くなるため、前記第２
図ｂに示す特性図から明らかに従来よりも短時間
に情報の書込みが行なえる。すなわち書込み時間
の短縮化が実現できる。
圧 V′P：信号OSCの振幅 またノードＮ４の電圧V4はV5よりもMOSトラ
ンジスタＴ１０のしきい値電圧VTH(T10)分低くな
るため、 V4＝｛VP−VTH(T11)｝＋V′P−VTH(T10) となる。また実際にはノードＮ５には寄生容量が
存在していて、ノードＮ４の電圧V4は前記容量
CP１とこの寄生容量との容量分割によつてわず
かながら低下するため、V4として約35ボルトが
得られる。この結果、MOSトランジスタT5は三
極管動作し、ノードＮ３すなわち行線Riには約
30ボルトである電圧VHがそのまま与えられる。
したがつてこの行線Riにその制御ゲートが接続
されているメモリセルでは、従来に比較して制御
ゲート電圧が約５ボルト高くなるため、前記第２
図ｂに示す特性図から明らかに従来よりも短時間
に情報の書込みが行なえる。すなわち書込み時間
の短縮化が実現できる。
他方、上記のような構成において、非選択の行
線Ｒ、すなわちノードＮ３が低レベルにされてい
る書込み回路１０５については、インバータＩ２
の出力が高レベルになり、トランジスタＴ８によ
りノードＮ４が低レベルにされる。このため、昇
圧電圧VHが印加されているトランジスタＴ５は
オフし、昇圧電圧VHからの電流の流出は生じな
い。この結果、昇圧電圧VHのレベル低下が生じ
ないで選択された行線Ｒにのみこの電圧VHが選
択的に供給される。
線Ｒ、すなわちノードＮ３が低レベルにされてい
る書込み回路１０５については、インバータＩ２
の出力が高レベルになり、トランジスタＴ８によ
りノードＮ４が低レベルにされる。このため、昇
圧電圧VHが印加されているトランジスタＴ５は
オフし、昇圧電圧VHからの電流の流出は生じな
い。この結果、昇圧電圧VHのレベル低下が生じ
ないで選択された行線Ｒにのみこの電圧VHが選
択的に供給される。
第４図はこの発明の他の実施例の回路構成図で
あり、上記実施例回路とは書込み回路が異なつて
いる。すなわちこの実施例回路における書込み回
路１０６ｉは、前記電圧VH印加端とノードＮ６
との間に挿入されノードＮ３の信号をゲート入力
とするＤ形のMOSトランジスタＴ１２、ノード
Ｎ３の信号を入力とするＤ形のMOSトランジス
タＴ１３とＥ形のMOSトランジスタＴ１４とか
らなるＥ／Ｄ形のインバータＩ３、５ボルトの電
源電圧VC印加端と上記ノードＮ６との間に挿入
され、上記インバータＩ３の出力をゲート入力と
するＤ形のMOSトランジスタＴ１５、上記ノー
ドＮ６とノードＮ３との間に挿入され、ゲートが
ノードＮ３に接続され、ノードＮ３とＮ６とを分
離するインピーダンス素子としてのＤ形のMOS
トランジスタＴ１６から構成されている。
あり、上記実施例回路とは書込み回路が異なつて
いる。すなわちこの実施例回路における書込み回
路１０６ｉは、前記電圧VH印加端とノードＮ６
との間に挿入されノードＮ３の信号をゲート入力
とするＤ形のMOSトランジスタＴ１２、ノード
Ｎ３の信号を入力とするＤ形のMOSトランジス
タＴ１３とＥ形のMOSトランジスタＴ１４とか
らなるＥ／Ｄ形のインバータＩ３、５ボルトの電
源電圧VC印加端と上記ノードＮ６との間に挿入
され、上記インバータＩ３の出力をゲート入力と
するＤ形のMOSトランジスタＴ１５、上記ノー
ドＮ６とノードＮ３との間に挿入され、ゲートが
ノードＮ３に接続され、ノードＮ３とＮ６とを分
離するインピーダンス素子としてのＤ形のMOS
トランジスタＴ１６から構成されている。
上記にような構成において電圧VHは、情報読
出し時はVC（５ボルト）、書込み時は30ボルトと
する。いま行線Riが非選択状態とき、情報読出
し時あるいは情報書込み時にかかわらず、最初ノ
ードＮ３は低レベルとなる。したがつてインバー
タＩ３の出力は高レベルとなり、MOSトランジ
スタＴ１５がオンする。そしていま、MOSトラ
ンジスタＴ１５とＴ１６とのgm比を十分大きく
設定しておけば、ノードＮ６はほぼVCレベルと
なるためにMOSトランジスタＴ１２はカツトオ
フし、電圧VH印加端はノードＮ３すなわち行線
Riから切り離される。一方、行線Riが選択され
て高レベルになると、インバータＩ３の出力は低
レベルとなり、MOSトランジスタＴ１５がカツ
トオフする。このときVHが30ボルトになつてい
れば、MOSトランジスタＴ１２，Ｔ１６を介し
てノードＮ３がVHにより充電され、行線Riには
30ボルトである電圧VHが与えられる。
出し時はVC（５ボルト）、書込み時は30ボルトと
する。いま行線Riが非選択状態とき、情報読出
し時あるいは情報書込み時にかかわらず、最初ノ
ードＮ３は低レベルとなる。したがつてインバー
タＩ３の出力は高レベルとなり、MOSトランジ
スタＴ１５がオンする。そしていま、MOSトラ
ンジスタＴ１５とＴ１６とのgm比を十分大きく
設定しておけば、ノードＮ６はほぼVCレベルと
なるためにMOSトランジスタＴ１２はカツトオ
フし、電圧VH印加端はノードＮ３すなわち行線
Riから切り離される。一方、行線Riが選択され
て高レベルになると、インバータＩ３の出力は低
レベルとなり、MOSトランジスタＴ１５がカツ
トオフする。このときVHが30ボルトになつてい
れば、MOSトランジスタＴ１２，Ｔ１６を介し
てノードＮ３がVHにより充電され、行線Riには
30ボルトである電圧VHが与えられる。
この実施例回路では、非選択の行線Ｒに接続さ
れている書込み回路１０６については、対応する
非選択状態の行線Ｒの低レベルによりインバータ
Ｉ３の出力が高レベルになり、トランジスタＴ１
５がオンしてノードＮ６がVCにされる。このと
き、昇圧電圧VHが印加されているトランジスタ
Ｔ１２のゲート電圧は低レベル（0V）にされて
いるのでこのトランジスタＴ１２はオフする。従
つて、昇圧電圧VHからの電流の流出は生じない。
この結果、昇圧電圧VHのレベル低下が生じない
で選択された行線Ｒにのみこの電圧VHが選択的
に供給される。
れている書込み回路１０６については、対応する
非選択状態の行線Ｒの低レベルによりインバータ
Ｉ３の出力が高レベルになり、トランジスタＴ１
５がオンしてノードＮ６がVCにされる。このと
き、昇圧電圧VHが印加されているトランジスタ
Ｔ１２のゲート電圧は低レベル（0V）にされて
いるのでこのトランジスタＴ１２はオフする。従
つて、昇圧電圧VHからの電流の流出は生じない。
この結果、昇圧電圧VHのレベル低下が生じない
で選択された行線Ｒにのみこの電圧VHが選択的
に供給される。
第５図は、前記電圧VHおよびパルス信号OSC
を得るための電圧昇圧回路の一例を示す回路構成
図である。図において１１０は５ボルトの電圧
VCを電源とする三段のインバータ１１１〜１１
３からなるリング発振器ROSと、このリング発
振器ROSの出力ノードＮ７とアース電位との間
に挿入され前記信号Ｒ／ をゲート入力とする
発振制御用のＥ形のMOSトランジスタＴ１７か
らなる発振回路である。この発振回路１１０の出
力ノードＮ７の信号は、Ｄ形のMOSトランジス
タＴ１８とＥ形のMOSトランジスタＴ１９とか
らなるＥ／Ｄ形のインバータＩ４によつて、その
振幅がアース電位とVPとの間に拡大され、前記
パルス信号OSCが得られる。また上記パルス信
号OSCは、容量CP２を介してノードＮ８に与え
られる。このノードＮ８には、ドレインおよびゲ
ートが電圧VP印加端に接続されたＥ形のMOSト
ランジスタＴ２０のソースと、ドレインが電圧
VC印加端に接続されかつ前記信号Ｒ／ をゲー
ト入力とするＤ形のMOSトランジスタＴ２１の
ソースと、Ｎ形のMOSトランジスタＴ２２のド
レインおよびゲートとが接続される。また上記
MOSトランジスタＴ２２のソースは前記電圧VH
を得るための出力ノードＮ９に接続されている。
さらに上記ノードＮ９には、ドレイン、ゲートが
電圧VP印加端に接続されたＥ形のMOSトランジ
スタＴ２３のソースと、ドレインが電圧VC印加
端に接続され前記信号Ｒ／ をゲート入力とす
るＤ形のMOSトランジスタＴ２４のソースとが
それぞれ並列接続されている。
を得るための電圧昇圧回路の一例を示す回路構成
図である。図において１１０は５ボルトの電圧
VCを電源とする三段のインバータ１１１〜１１
３からなるリング発振器ROSと、このリング発
振器ROSの出力ノードＮ７とアース電位との間
に挿入され前記信号Ｒ／ をゲート入力とする
発振制御用のＥ形のMOSトランジスタＴ１７か
らなる発振回路である。この発振回路１１０の出
力ノードＮ７の信号は、Ｄ形のMOSトランジス
タＴ１８とＥ形のMOSトランジスタＴ１９とか
らなるＥ／Ｄ形のインバータＩ４によつて、その
振幅がアース電位とVPとの間に拡大され、前記
パルス信号OSCが得られる。また上記パルス信
号OSCは、容量CP２を介してノードＮ８に与え
られる。このノードＮ８には、ドレインおよびゲ
ートが電圧VP印加端に接続されたＥ形のMOSト
ランジスタＴ２０のソースと、ドレインが電圧
VC印加端に接続されかつ前記信号Ｒ／ をゲー
ト入力とするＤ形のMOSトランジスタＴ２１の
ソースと、Ｎ形のMOSトランジスタＴ２２のド
レインおよびゲートとが接続される。また上記
MOSトランジスタＴ２２のソースは前記電圧VH
を得るための出力ノードＮ９に接続されている。
さらに上記ノードＮ９には、ドレイン、ゲートが
電圧VP印加端に接続されたＥ形のMOSトランジ
スタＴ２３のソースと、ドレインが電圧VC印加
端に接続され前記信号Ｒ／ をゲート入力とす
るＤ形のMOSトランジスタＴ２４のソースとが
それぞれ並列接続されている。
上記構成でなる電圧昇圧回路では、情報読出し
時には信号Ｒ／ が高レベルになり発振回路１
１０内のMOSトランジスタＴ１７がオンするた
め、リング発振器ROSは発振しない。またMOS
トランジスタＴ２１，Ｔ２４もオンするため、ノ
ードＮ８およびノードＮ９はともにVC（５ボル
ト）となる。
時には信号Ｒ／ が高レベルになり発振回路１
１０内のMOSトランジスタＴ１７がオンするた
め、リング発振器ROSは発振しない。またMOS
トランジスタＴ２１，Ｔ２４もオンするため、ノ
ードＮ８およびノードＮ９はともにVC（５ボル
ト）となる。
一方、情報書込み時、信号Ｒ／ が低レベル、
VP＝25ボルトになると、発振回路１１０が動作
し、インバータＩ４からパルス信号OSCが出力
される。このときMOSトランジスタＴ２１，Ｔ
２４はカツトオフし、上記発振回路１１０の発振
開始直後では、ノードＮ８はMOSトランジスタ
Ｔ２０を介してVP−VTH(T20)（VTH(T20)はMOSトラ
ンジスタＴ２０のしきい値電圧）まで、ノードＮ
９はMOSトランジスタＴ２３を介してVP−
VTH(T23)（VTH(T23)はMOSトランジスタＴ２３のし
きい値電圧）までそれぞれ充電される。そして上
記発振開始後は、ノードＮ８の電圧がパルス信号
OSCに応じてVP−VTH(T20)とVP−VTH(T20)＋V′P
（V′Pは信号OSCの振幅）の間で変動し、この電
圧はMOSトランジスタＴ２２によつて整流され
るため、ノードＮ９の電圧すなわちVHは最終的
に次式のようになる。
VP＝25ボルトになると、発振回路１１０が動作
し、インバータＩ４からパルス信号OSCが出力
される。このときMOSトランジスタＴ２１，Ｔ
２４はカツトオフし、上記発振回路１１０の発振
開始直後では、ノードＮ８はMOSトランジスタ
Ｔ２０を介してVP−VTH(T20)（VTH(T20)はMOSトラ
ンジスタＴ２０のしきい値電圧）まで、ノードＮ
９はMOSトランジスタＴ２３を介してVP−
VTH(T23)（VTH(T23)はMOSトランジスタＴ２３のし
きい値電圧）までそれぞれ充電される。そして上
記発振開始後は、ノードＮ８の電圧がパルス信号
OSCに応じてVP−VTH(T20)とVP−VTH(T20)＋V′P
（V′Pは信号OSCの振幅）の間で変動し、この電
圧はMOSトランジスタＴ２２によつて整流され
るため、ノードＮ９の電圧すなわちVHは最終的
に次式のようになる。
VH＝｛VP−VTH(T20)｝＋V′P−VTH(T22)
VTH(T22)：MOSトランジスタＴ２２のしきい値電
圧 ただし実線はノードＮ８に存在している寄生容
量と容量CP２との容量比によつてVHは変化する
ので、この比を適当に設定することによつて前記
30ボルトにすることができる。
圧 ただし実線はノードＮ８に存在している寄生容
量と容量CP２との容量比によつてVHは変化する
ので、この比を適当に設定することによつて前記
30ボルトにすることができる。
第６図はこの発明のさらに他の実施例の回路構
成図である。この実施例回路では、前記各列選択
線C1〜Cnの他端にも前記第３図あるいは第４図
に示すように書込み回路１０５，１０６を設ける
とともに、書込み情報入力制御回路８０内のイン
バータＩ１を構成するＤ形のMOSトランジスタ
Ｔ２の代りに第４図に示す回路１０６と同様の回
路を設けたものである。
成図である。この実施例回路では、前記各列選択
線C1〜Cnの他端にも前記第３図あるいは第４図
に示すように書込み回路１０５，１０６を設ける
とともに、書込み情報入力制御回路８０内のイン
バータＩ１を構成するＤ形のMOSトランジスタ
Ｔ２の代りに第４図に示す回路１０６と同様の回
路を設けたものである。
このような構成とすることによつて、列選択線
C1〜Cnでも30ボルトの電圧が得られ、またノー
ドＮ１はVPとすることができるため、列線D1〜
DnにはほぼVPが得られる。すなわちこの実施例
の場合、選択されたメモリセルの制御ゲートには
30ボルトの電圧が、ドレインには25ボルトの電圧
がそれぞれ印加され、従来に比較して制御ゲート
電圧は５ボルト、ドレイン電圧は３ボルトそれぞ
れ高められている。このため情報の書込み時間の
短縮化が効果的に実現できる。
C1〜Cnでも30ボルトの電圧が得られ、またノー
ドＮ１はVPとすることができるため、列線D1〜
DnにはほぼVPが得られる。すなわちこの実施例
の場合、選択されたメモリセルの制御ゲートには
30ボルトの電圧が、ドレインには25ボルトの電圧
がそれぞれ印加され、従来に比較して制御ゲート
電圧は５ボルト、ドレイン電圧は３ボルトそれぞ
れ高められている。このため情報の書込み時間の
短縮化が効果的に実現できる。
なお、この発明は上記した実施例に限定される
ものではなく、たとえば電圧昇圧回路は必ずしも
第５図に示すような構成のものでなくともよく、
また昇圧電圧VHも30ボルト以上であつてもよい。
ものではなく、たとえば電圧昇圧回路は必ずしも
第５図に示すような構成のものでなくともよく、
また昇圧電圧VHも30ボルト以上であつてもよい。
以上説明したようにこの発明によれば、情報書
込みの際に外部から供給される書込み電圧を電圧
昇圧回路を用いて昇圧し、この昇圧電圧を行線に
印加あるいはこの昇圧電圧を用いて列線に書込み
電圧をそのまま印加するようにしたことによつ
て、書込み時間の短縮化が実現できる不揮発性半
導体記憶装置を提供することができる。
込みの際に外部から供給される書込み電圧を電圧
昇圧回路を用いて昇圧し、この昇圧電圧を行線に
印加あるいはこの昇圧電圧を用いて列線に書込み
電圧をそのまま印加するようにしたことによつ
て、書込み時間の短縮化が実現できる不揮発性半
導体記憶装置を提供することができる。
第１図は従来のEPROMの一例を示す回路構成
図、第２図ａ〜ｃは浮遊ゲート構造を有する
MOSトランジスタおよびその特性を示すもので
あり、第２図ａはシンボル図、第２図ｂおよび同
図ｃはそれぞれ特性図、第３図はこの発明の一実
施例の回路構成図、第４図はこの発明の他の実施
例の回路構成図、第５図は第３図および第４図に
示す実施例回路で用いられる電圧昇圧回路の一例
を示す回路構成図、第６図はこの発明のさらに他
の実施例の回路構成図である。 １０……メモリセル部、２０……行デコーダ、
３０……列線選択回路、４０……センスアンプ、
５０……出力回路、６０……列デコーダ、７０…
…書込み用トランジスタ回路、８０……書込み情
報入力制御回路、８５……内部情報発生回路、１
００……書込み制御回路、１０５，１０６……書
込み回路、１１０……発振回路、１１１〜１１３
……インバータ、TM11〜TMmn……メモリセ
ル．TR1〜TRm，TC1〜TCn，WR1〜WRm，
WC1〜WCn，Ｔ２，Ｔ６，Ｔ１２，Ｔ１３，Ｔ
１５，Ｔ１８，Ｔ２１，Ｔ２４……デイプレツシ
ヨン形のMOSトランジスタ、Ｔ１，Ｔ３，Ｔ４，
Ｔ５，Ｔ７，Ｔ８，Ｔ９，Ｔ１１，Ｔ１４，Ｔ１
７，Ｔ１９，Ｔ２０，Ｔ２３……エンハンスメン
ト形のMOSトランジスタ、Ｔ１０，Ｔ２２……
イントリンジツク形のMOSトランジスタ、Ｉ１
〜Ｉ４……Ｅ／Ｄ形のインバータ、Ｎ１〜Ｎ９…
…ノード、CP１，CP２……容量。
図、第２図ａ〜ｃは浮遊ゲート構造を有する
MOSトランジスタおよびその特性を示すもので
あり、第２図ａはシンボル図、第２図ｂおよび同
図ｃはそれぞれ特性図、第３図はこの発明の一実
施例の回路構成図、第４図はこの発明の他の実施
例の回路構成図、第５図は第３図および第４図に
示す実施例回路で用いられる電圧昇圧回路の一例
を示す回路構成図、第６図はこの発明のさらに他
の実施例の回路構成図である。 １０……メモリセル部、２０……行デコーダ、
３０……列線選択回路、４０……センスアンプ、
５０……出力回路、６０……列デコーダ、７０…
…書込み用トランジスタ回路、８０……書込み情
報入力制御回路、８５……内部情報発生回路、１
００……書込み制御回路、１０５，１０６……書
込み回路、１１０……発振回路、１１１〜１１３
……インバータ、TM11〜TMmn……メモリセ
ル．TR1〜TRm，TC1〜TCn，WR1〜WRm，
WC1〜WCn，Ｔ２，Ｔ６，Ｔ１２，Ｔ１３，Ｔ
１５，Ｔ１８，Ｔ２１，Ｔ２４……デイプレツシ
ヨン形のMOSトランジスタ、Ｔ１，Ｔ３，Ｔ４，
Ｔ５，Ｔ７，Ｔ８，Ｔ９，Ｔ１１，Ｔ１４，Ｔ１
７，Ｔ１９，Ｔ２０，Ｔ２３……エンハンスメン
ト形のMOSトランジスタ、Ｔ１０，Ｔ２２……
イントリンジツク形のMOSトランジスタ、Ｉ１
〜Ｉ４……Ｅ／Ｄ形のインバータ、Ｎ１〜Ｎ９…
…ノード、CP１，CP２……容量。
Claims (1)
- 【特許請求の範囲】 １ 行線と、 この行線を選択的に駆動する行デコーダと、 上記行デコーダと上記行線との間に挿入され、
情報読出し／書込み制御信号でスイツチ制御さ
れ、情報の書込み時、選択された行数のみが高レ
ベルとなるように制御するデイプレツシヨン形の
MOS型スイツチ素子と、 上記行線により駆動され浮游ゲート構造を有す
るMOSトランジスタからなるメモリセルと、 上記メモリセルに結合された列線と、 この列線を選択する列デコーダと、 情報書込み時に電源電圧を定常的に昇圧する電
圧昇圧回路と、 ソース、ドレインの一方が上記電圧昇圧回路で
得られる昇圧電圧の印加点に接続され、ソース、
ドレインの他方が上記行線に結合された第１の
MOSトランジスタと、 上記行線の信号が供給され、上記行デコーダに
より対応する行線が選択された際は対応する上記
第１のMOSトランジスタを導通させ、対応する
行線が非選択の際には対応する第１のMOSトラ
ンジスタを非導通にさせる第１の制御手段と を同一集積回路内に形成したことを特徴とする不
揮発性半導体記憶装置。 ２ 行線と、 この行線を選択的に駆動する行デコーダと、 上記行デコーダと上記行線との間に挿入され、
情報読出し／書込み制御信号でスイツチ制御さ
れ、情報の書込み時、選択された行線のみが高レ
ベルとなるように制御するデイプレツシヨン形の
MOS型スイツチ素子と、 上記行線により駆動され浮游ゲート構造を有す
るMOSトランジスタからなるメモリセルと、 上記メモリセルに結合された列線と、 この列線を選択する列デコーダと、 情報書込み時に電源電圧を定常的に昇圧する電
圧昇圧回路と、 ソース、ドレインの一方が上記電圧昇圧回路で
得られる昇圧電圧の印加点に接続され、ソース、
ドレインの他方が上記行線に結合された第１の
MOSトランジスタと、 上記行線の信号が供給され、上記行デコーダに
より対応する行線が選択された際は対応する上記
第１のMOSトランジスタを導通させ、対応する
行線が非選択の際には対応する第１のMOSトラ
ンジスタを非導通にさせる第１の制御手段と、 情報の読み出し時には読み出し用の電源電圧
が、書き込み時には書き込み用の電源電圧がそれ
ぞれ供給される電源端子と、 書き込みデータに応じた信号が得られる内部ノ
ードと、 ソース、ドレインの一方が上記電源端子に接続
され、他方が上記列線に結合され、ゲートが上記
内部ノードに接続された第２のMOSトランジス
タと、 ソース、ドレインの一方が上記電圧昇圧回路で
得られる昇圧電圧の印加点に接続され、ソース、
ドレインの他方が上記内部ノードに結合された第
３のMOSトランジスタと、 書き込みデータに応じて上記内部ノードの放電
制御を行う第４のMOSトランジスタと、 上記内部ノードの信号が供給され、上記第４の
MOSトランジスタにより上記内部ノードが放電
される際には上記第３のMOSトランジスタを非
導通にさせ、上記内部ノードが放電されない際に
は第３のMOSトランジスタを導通させる第２の
制御手段と を同一集積回路内に形成したことを特徴とする不
揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021081A JPS57143795A (en) | 1981-03-03 | 1981-03-03 | Nonvolatile semiconductor storage device |
| GB8205687A GB2094086B (en) | 1981-03-03 | 1982-02-26 | Non-volatile semiconductor memory system |
| US06/353,515 US4506350A (en) | 1981-03-03 | 1982-03-01 | Non-volatile semiconductor memory system |
| DE3249671A DE3249671C2 (ja) | 1981-03-03 | 1982-03-02 | |
| DE3207485A DE3207485C2 (de) | 1981-03-03 | 1982-03-02 | Nichtflüchtige Halbleiter-Speichervorrichtung |
| US06/630,863 US4597062A (en) | 1981-03-03 | 1984-07-16 | Non-volatile semiconductor memory system |
| GB08420735A GB2144006B (en) | 1981-03-03 | 1984-08-15 | Non-volatile semiconductor memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021081A JPS57143795A (en) | 1981-03-03 | 1981-03-03 | Nonvolatile semiconductor storage device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037512A Division JPS59185091A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体記憶装置 |
| JP59037513A Division JPS59185092A (ja) | 1984-02-29 | 1984-02-29 | 電圧切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143795A JPS57143795A (en) | 1982-09-06 |
| JPH033317B2 true JPH033317B2 (ja) | 1991-01-18 |
Family
ID=12297362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021081A Granted JPS57143795A (en) | 1981-03-03 | 1981-03-03 | Nonvolatile semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143795A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
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-
1981
- 1981-03-03 JP JP3021081A patent/JPS57143795A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143795A (en) | 1982-09-06 |
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