JPS6224879B2

JPS6224879B2 -

Info

Publication number: JPS6224879B2
Application number: JP3751284A
Authority: JP
Inventors: Masamichi Asano; Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1984-02-29
Filing date: 1984-02-29
Publication date: 1987-05-30
Also published as: JPS59185091A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、情報の書込み特性を改善した不揮
発性半導体記憶装置に関する。

〔発明の技術的背景とその問題点〕

浮遊ゲート構造を有する二重ゲート形のMOS
トランジスタをメモリセルとし、浮遊ゲート上に
設けられた制御ゲートとドレインに高電圧を印加
し、ソースをほぼアース電位にしてインパクト・
アイオナイゼーシヨンを発生させ、このとき発生
した電子、正孔対のうち電子を浮遊ゲート内に捕
獲してこれによりしきい値電圧を変化させること
によつて情報を記憶させる、情報の電気的な書込
みが可能な不揮発性半導体記憶装置は、EPROM
（Erasable Programable ROM）として良く知ら
れている。

第１図は従来のEPROMの一例を示す回路構成
図である。図においてR₁〜Ｒ_nは行線、D₁〜Ｄ_o
は列線であり、これら行線R₁〜Ｒ_nと列線D₁〜Ｄ
_oとの各交点には前記二重ゲート形のMOSトラン
ジスタからなるメモリセルTM₁₁〜TM_noが設けら
れ、これらメモリセルTM₁₁〜TM_noの制御ゲート
は各行線R₁〜Ｒ_nに、ドレインは各列線D₁〜Ｄ_o
にそれぞれに接続され、さらにすべてのメモリセ
ルTM₁₁〜TM_noのソースはアース電位に接続され
ている。そして上記行線R₁〜Ｒ_n、列線D₁〜Ｄ_o
およびメモリセルTM₁₁〜TM_noはメモリセル部１
０を構成している。

上記行線R₁〜Ｒ_nは、情報読出し、書込み制御
信号Ｒ／をゲート入力とするデイプレツシヨン
形（以下Ｄ形と略称する）の各MOSトランジス
タTR₁〜TR_nを介して行デコーダ２０に接続され
ている。この行デコーダ２０は、供給される行ア
ドレス信号に応じて一つの行線を選択し、この選
択した行線に対応する出力端から高レベル信号を
出力する。

上記列線D₁〜Ｄ_oは、列線選択回路３０内のエ
ンハンスメント形（以下Ｅ形と称する）の各列線
選択用MOSトランジスタTD₁〜TD_oを介して信号
検出ノードＮ１に接続される。そしてこのノード
Ｎ１の信号は、センスアンプ４０によつて検出さ
れ、さらにこの検出信号は出力回路５０を介して
外部に出力される。また上記列線選択用MOSト
ランジスタTD₁〜TD_oのゲートには列選択線C₁〜
Ｃ_oが接続され、これら列選択線C₁〜Ｃ_oは上記信
号Ｒ／をゲート入力とするＤ形の各MOSトラ
ンジスタTC₁〜TC_oを介して列デコーダ６０に接
続されている。この列デコーダ６０は、供給され
る列アドレス信号に応じて一つの列選択線を選択
し、この選択した列選択線に対応する出力端から
高レベル信号を出力する。

また上記行線R₁〜Ｒ_nおよび列選択線C₁〜Ｃ_o
の他端には、書込み用トランジスタ回路７０内の
それぞれドレインが書込み電圧Vp印加端に接続
されたＤ形のMOSトランジスタWR₁〜WR_n、
WC₁〜WC_oのソースおよびゲートが接続され
る。なお上記書込み用トランジスタ回路７０内の
すべての書込み電圧印加端は図示しない書込み用
電源端子に共通接続されている。

上記信号検出ノードＮ１と他の書込み電圧印加
端との間にはＥ形の情報書込み用MOSトランジ
スタＴ１が接続され、このMOSトランジスタＴ
１のゲートには書込み情報入力制御回路８０の出
力ノードＮ２の信号が供給される。この書込み情
報入力制御回路８０は、外部入力情報Dinを受
け、この情報に応じた内部情報dinを発生する内
部情報発生回路８５と、書込み電圧Ｖ_p印加端と
アース電位との間にＤ形のMOSトランジスタＴ
２とＥ形のMOSトランジスタＴ３とを直列挿入
して構成され、上記内部情報dinを反転して前記
出力ノードＮ２に与えるインバータＩ１と、出力
ノードＮ２とアース電位との間に挿入され前記信
号Ｒ／をゲート入力とするＥ形のMOSトラン
ジスタＴ４とから構成されている。

上記のように構成されている従来のEPROMに
おいて、情報読出し時には信号Ｒ／が高レベル
（“１”レベル）、書込み電圧Ｖ_pが５ボルトとな
り、MOSトランジスタTC₁〜TC_o，TR₁〜TR_nが
オンし、またMOSトランジスタＴ４がオンして
ノードＮ２が低レベル（“０”レベル）となるこ
とによりMOSトランジスタＴ１はオフする。書
込み用トランジスタ回路７０内の各MOSトラン
ジスタWC₁〜WC_o，WR₁〜WR_nのコンダクタン
スgmは極めて小さく設定されているために、行
線R₁〜Ｒ_nおよび列選択線C₁〜Ｃ_oのうち、行デ
コーダ２０あるいは列デコーダ６０によつて選択
されたものが高レベルに、それ以外のものは低レ
ベルにそれぞれ設定され、選択された行線および
列線の交点に位置するメモリセルが選択駆動され
る。そしてこのメモリセルのしきい値電圧が低い
状態であれば、オンしてドレイン、ソース間に電
流が流れるために信号検出ノードＮ１は低レベル
となり、一方、このメモリセルに予め情報の書込
みが行なわれていてしきい値電圧が高い状態にあ
れば、このメモリセルはオフとなりノードＮ１は
高レベルとなる。したがつて、このときのノード
Ｎ１の信号がセンスアンプ４０および出力回路５
０を介して外部に出力される。

一方、情報の書込み時には信号Ｒ／が低レベ
ルになり、Ｖ_pが25ボルトとなる。このとき、た
とえば行線R₁と列選択線C₁とが行デコーダ２０
および列デコーダ６０により選択されたとする
と、MOSトランジスタTR₁，TC₁がカツトオフし
て行線R₁と列選択線C₁とが書込み用トランジス
タ回路７０内のMOSトランジスタWR₁，WC₁そ
れぞれを介して25ボルトまで充電されるが、その
他の行線および列選択線は行デコーダ２０、列デ
コーダ６０の出力が低レベルとなり、MOSトラ
ンジスタTR₂〜TR_n，TC₂〜TC_oがオンするため
低レベルすなわちアース電位となる。またこのと
き、外部入力情報Dinが低レベルならば内部情報
dinも低レベルとなり、ノードN₂には25ボルトが
出力されるため、MOSトランジスタＴ１がオン
してノードＮ１はＶ_p−Ｖ_TH(T1)（Ｖ_TH(T1)は
MOSトランジスタＴ１のしきい値電圧）で与え
られる約22ボルトまで充電される。したがつて、
行線R₁と列線D₁とにより選択されたメモリセル
TM₁₁の制制ゲートには25ボルトの電圧が、ドレ
インには25−Ｖ_TH(T1)あるいは25−Ｖ_TH(TD1)
（Ｖ_TH(T1)，Ｖ_TH(TD1)はMOSトランジスタＴ１あ
るいはTD₁のしきい値電圧）で与えられる約22ボ
ルトの電圧がそれぞれ印加され、このとき前記イ
ンパクト・アイオナイゼーシヨンによつてこのメ
モリセルTM₁₁に情報が書込まれる。外部入力情
報Dinが高レベルならばMOSトランジスタＴ１が
カツトオフするため、メモリセルTM₁₁のドレイ
ンには電圧が印加されず、書込みは行なわれな
い。また一度書込みの行なわれたメモリセルで
は、消去が行なわれない限り情報が記憶されるた
め、情報は不揮発性となる。

上記従来のEPROMでは書込み電圧Ｖ_pが25ボ
ルトに固定されているため、一つのメモリセルに
情報を書込むのに通常50mS.を要し、大規模化さ
れたメモリでは情報の書込み時間に要する時間が
長くなるという欠点がある。たとえば記憶容量が
4Kワード×８ビツトのメモリのすべてのメモリ
セルに情報を書込む場合には３分近くもの時間が
かかることになる。

ところで第２図ａ〜ｃは浮遊ゲート構造を有す
るMOSトランジスタおよびその特性を示すもの
であり、第２図ａはそのMOSトランジスタのシ
ンボル図、第２図ｂはドレイン電圧Ｖ_Dおよび書
込み時間ｔ_pを一定として情報の書込みを行なつ
た場合の、制御ゲート電圧Ｖ_Gに対するしきい値
電圧の変化量ΔＶ_THを表わす特性図、第２図ｃは
制御ゲート電圧Ｖ_Gを一定としドレイン電圧Ｖ_Dを
パラメータとして情報の書込みを行なつた場合
の、書込み時間tpの対数をとつたものに対するし
きい値電圧の変化量ΔＶ_THを表わす特性図であ
る。なお第２図ｃ中曲線イはＶ_Dが大きい場合の
ものであり、曲線ロは小さい場合のものである。
第２図ｂ，ｃから明らかなように、制御ゲート電
圧Ｖ_Gが高い程、書込み時間tpは短かくて済み、
またtpが比較的長い場合にはΔＶ_THはＶ_Dに依存
しないが、tpが短かい場合にはＶ_Dが大きい方が
所定のΔＶ_THを得るのに短かい時間で済む。した
がつて、第１図のEPROMにおいて書込み時間の
短縮化を図るには、各メモリセルのドレイン電圧
をより高くすればよい。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、情報書
込み時間の短縮化が実現できる不揮発性半導体記
憶装置を提供することにある。

〔発明の概要〕

この発明では、情報書込みの際に外部から供給
される書込み電圧を電圧昇圧回路を用いて昇圧
し、この昇圧電圧を列線と書込み電圧端との間に
設けられた、書込み制御用の絶縁ゲート形電界効
果トランジスタのゲートに印加することにより、
選択されているメモリセルのドレイン電圧を従来
よりも高くし、これにより書込み時間の短縮化を
図るようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明を説明するための回路の
構成を示す。第３図において２０は従来と同様に
行デコーダ、TRiは一端がこの行デコーダ２０の
出力端に、他端が行線Riに接続されかつ情報読
出し、書込み制御信号Ｒ／をゲート入力とする
Ｄ形のMOSトランジスタ（ただし１≦ｉ≦ｍ）
である。そして上記行線Riの他端には前記書込
み用トランジスタ回路７０の代りに書込み制御回
路１００が設けられていて、行線Riの他端はこ
の書込み制御回路１００内の一つの書込み回路１
０５ｉの出力ノード３に接続されている。

上記書込回路１０５ｉは、前記書込み電圧Ｖ_p
（25ボルトに固定されている）が後述する電圧昇
圧回路によつてＶ_p以上に昇圧された電圧Ｖ_H印加
端と上記ノードＮ３との間に挿入されたＥ形の
MOSトランジスタＴ５、上記ノードＮ３の信号
を入力とするＤ形のMOSトランジスタＴ６およ
びＥ形のMOSトランジスタＴ７からなるＥ／Ｄ
形のインバータＩ２、上記MOSトランジスタＴ
５のゲートノードＮ４とアース電位との間に挿入
され、上記インバータＩ２の出力をゲート入力と
するＥ形のMOSトランジスタＴ８、このMOSト
ランジスタＴ８と並列接続され前記信号Ｒ／を
ゲート入力とするＥ形のMOSトランジスタＴ
９、上記ノードＮ４とノードＮ５との間に挿入さ
れた、しきい値電圧が０ボルト付近にある中立形
（以下Ｎ形と略称する）のMOSトランジスタＴ１
０、上記ノードＮ５と書込み電圧Ｖ_p印加端との
間に挿入されたＥ形のMOSトランジスタＴ１
１、上記ノードＮ５と後述するパルス信号OSC
印加端との間に挿入される容量CP１から構成さ
れている。なお上記MOSトランジスタＴ１０の
ゲートはノードＮ５に、MOSトランジスタＴ１
１のゲートは書込み電圧Ｖ_p印加端にそれぞれ接
続されている。

次に上記のように構成された回路の動作を説明
する。まず、情報の書込み時にＶ_pが25ボルトに
なると、Ｖ_Hは約30ボルトに昇圧される。このと
き行デコーダ２０によつて行線Riが選択されて
この行線RiおよびノードＮ３が高レベルになる
と、インバータＩ２の出力は低レベルになるた
め、MOSトランジスタＴ８はカツトオフする。
また、信号Ｒ／が低レベルとなつているため、
MOSトランジスタＴ９もカツトオフする。した
がつて、ノードＮ４はMOSトランジスタＴ１
１，Ｔ１０を介しＶ_pによつて充電される。一
方、容量CP１の一端に与えられているパルス信
号OSCはほぼアース電位とＶ_pとの間の振幅をも
つているため、ノードＮ５の電圧V₅は原理的に
は次式で示すような電圧となる。

V₅＝｛Ｖ_p−Ｖ_TH(T11)｝＋Ｖ_p′ Ｖ_TH(T11)：MOSトランジスタＴ１１のしきい
値電圧Ｖ_p′：信号OSCの振幅またノードＮ４の電圧V₄はV₅よりもMOSトラ
ンジスタＴ１０のしきい値電圧Ｖ_TH(T10)分低く
なるため、 V₄＝｛Ｖ_p−Ｖ_TH(T11)｝＋Ｖ_p′−Ｖ_TH(T10) となる。また実際にはノードＮ５には寄生容量が
存在していて、ノードＮ４の電圧V₄は前記容量
CP１とこの寄生容量との容量分割によつてわず
かながら低下するため、V₄として約35ボルトが
得られる。この結果、MOSトランジスタT₅は三
極管動作し、ノードＮ３すなわち行線Riには約
30ボルトである電圧Ｖ_Hがそのまま与えられる。
したがつてこの行線Riにその制御ゲートが接続
されているメモリセルでは、従来に比較して制御
ゲート電圧が約５ボルト高くなるため、前記第２
図ｂに示す特性図から明らかに従来よりも短時間
に情報の書込みが行なえる。すなわち書込み時間
の短縮化が実現できる。

第４図は上記第３図と同様にこの発明を説明す
るための回路の構成を示す。この回路における書
込み回路１０６ｉは、前記電圧Ｖ_H印加端とノー
ドＮ６との間に挿入されノードＮ３の信号をゲー
ト入力とするＤ形のMOSトランジスタＴ１２、
ノードＮ３の信号を入力とするＤ形のMOSトラ
ンジスタＴ１３とＥ形のMOSトランジスタＴ１
４とからなるＥ／Ｄ形のインバータＩ３、５ボル
トの電源電圧Ｖ_c印加端と上記ノードＮ６との間
に挿入され、上記インバータＩ３の出力をゲート
入力とするＤ形のMOSトランジスタＴ１５、上
記ノードＮ６とノードＮ３との間に挿入され、ゲ
ートがノードＮ３に接続されたＤ形のMOSトラ
ンジスタＴ１６から構成されている。

上記のような構成において電圧Ｖ_Hは、情報読
出し時はＶ_c（５ボルト）、書込み時は30ボルトと
する。いま行線Riが非選択状態のとき、情報読
出し時あるいは情報書込み時にかかわらず、最初
ノードＮ３は低レベルとなる。したがつてインバ
ータＩ３の出力は高レベルとなり、MOSトラン
ジスタＴ１５がオンする。そしていま、MOSト
ランジスタＴ１５とＴ１６とのgm比を十分大き
く設定しておけば、ノードＮ６はほぼＶ_cレベル
となるためにMOSトランジスタＴ１２はカツト
オフし、電圧Ｖ_H印加端はノードＮ３すなわち行
線Riから切り離される。一方、行線Riが選択さ
れて高レベルになると、インバータＩ３の出力は
低レベルとなり、MOSトランジスタＴ１５がカ
ツトオフする。このときＶ_Hが30ボルトになつて
いれば、MOSトランジスタＴ１２，Ｔ１６を介
してノードＮ３がＶ_Hにより充電され、行線Riに
は30ボルトである電圧Ｖ_Hが与えられる。

第５図は、前記電圧Ｖ_Hおよびパルス信号OSC
を得るための電圧昇圧回路の一例を示す回路構成
図である。図において１１０は５ボルトの電圧Ｖ
_cを電源とする三段のインバータ１１１〜１１３
からなるリング発振器ROSと、このリング発振
器ROSの出力ノードＮ７とアース電位との間に
挿入され前記信号Ｒ／をゲート入力とする発振
制御用のＥ形のMOSトランジスタＴ１７からな
る発振回路である。この発振回路１１０の出力ノ
ードＮ７の信号は、Ｄ形のMOSトランジスタＴ
１８とＥ形のMOSトランジスタＴ１９とからな
るＥ／Ｄ形のインバータＩ４によつて、その振幅
がアース電位とＶ_pとの間に拡大され、前記パル
ス信号OSCが得られる。また上記パルス信号
OSCは、容量CP２を介してノードＮ８に与えら
れる。このノードＮ８には、ドレインおよびゲー
トが電圧Ｖ_p印加端に接続されたＥ形のMOSトラ
ンジスタＴ２０のソースと、ドレインが電圧Vc
印加端に接続されかつ前記信号Ｒ／をゲート入
力とするＤ形のMOSトランジスタＴ２１のソー
スと、Ｎ形のMOSトランジスタＴ２２のドレイ
ンおよびゲートとが接続される。また上記MOS
トランジスタＴ２２のソースは前記電圧Ｖ_Hを得
るための出力ノードＮ９に接続されている。さら
に上記ノードＮ９には、ドレイン、ゲートが電圧
Ｖ_p印加端に接続されたＥ形MOSトランジスタＴ
２３のソースと、ドレインが電圧Ｖ_c印加端に接
続され前記信号Ｒ／をゲート入力とするＤ形の
MOSトランジスタＴ２４のソースとがそれぞれ
並列接続されている。

上記構成でなる電圧昇圧回路では、情報読出し
時には信号Ｒ／が高レベルになり発振回路１１
０内のMOSトランジスタＴ１７がオンするた
め、リング発振器ROSは発振しない。またMOS
トランジスタＴ２１，Ｔ２４もオンするため、ノ
ードＮ８およびノードＮ９はともにＶ_c（５ボル
ト）となる。

一方、情報書込み時、信号Ｒ／が低レベル、
Ｖ_p＝25ボルトになると、発振回路１１０が動作
し、インバータＩ４からパルス信号OSCが出力
される。このときMOSトランジスタＴ２１，Ｔ
２４はカツトオフし、上記発振回路１１０の発振
開始直後では、ノードＮ８はMOSトランジスタ
Ｔ２０を介してＶ_p−Ｖ_TH(T20)（Ｖ_TH(T20)は
MOSトランジスタＴ２０のしきい値電圧）ま
で、ノードＮ９はMOSトランジスタＴ２３を介
してＶ_p−Ｖ_TH(T23)（Ｖ_TH(T23)はMOSトランジ
スタＴ２３のしきい値電圧）までそれぞれ充電さ
れる。そして上記発振開始後は、ノードＮ８の電
圧がパルス信号OSCに応じてＶ_p−Ｖ_TH(T20)とＶ
_p−Ｖ_TH(T20)＋Ｖ_p′（Ｖ_p′は信号OSCの振幅）の
間で変動し、この電圧はMOSトランジスタＴ２
２によつて整流されるため、ノードＮ９の電圧す
なわちＶ_Hは最終的に次式のようになる。

Ｖ_H＝｛Ｖ_p−Ｖ_TH(T20)｝＋Ｖ_p′−Ｖ_TH(T22) Ｖ_TH(T22)：MOSトランジスタＴ２２のしきい
値電圧ただし実際はノードＮ８に存在している寄生容
量と容量CP２との容量比によつてＶ_Hは変化する
ので、この比を適当に設定することによつて前記
30ボルトにすることができる。第６図はこの発明
の実施例回路の構成を示す。この実施例回路は、
前記各列選択線C₁〜Cnの他端にも前記第３図あ
るいは第４図に示すような構成の書込み回路１０
５（または１０６）を設けるとともに、書込み情
報入力制御回路８０内のインバータＩ１を構成す
るＤ形のMOSトランジスタＴ２の代りに第４図
に示す回路１０６と同様の回路を設けたものであ
る。

このような構成とすることによつて、列選択線
C₁〜Ｃ_oのうち列デコーダ６０で選択されたもの
には電圧昇圧回路で昇圧された30Vの電圧Ｖ_Hが
印加される。また、ノードＮ１は昇圧された電圧
Ｖ_Hがゲートに印加されるトランジスタＴ１を介
して書き込み用の25Vの高電圧Ｖ_pがそのまま印
加されている。ここで、選択された列選択線Ｃに
は電圧昇圧回路の昇圧電圧Ｖ_Hが印加されてお
り、この列選択線Ｃにゲートが接続されている列
線選択用のトランジスタTDは十分にオン状態と
なるため、列線D₁〜Ｄ_oには上記ノードＮ１で得
られた書き込み用の高電圧Ｖ_pが選択的にそのま
ま印加される。すなわちこの実施例の場合、選択
されたメモリセルの制制ゲートには30ボルトの電
圧が、ドレインには25ボルトの電圧がそれぞれ印
加され、従来に比較して制御ゲート電圧は５ボル
ト、ドレイン電圧は３ボルトそれぞれ高められて
いる。このために情報の書込み時間の短縮化が効
果的に実現できる。

なお、この発明は上記した実施例に限定される
ものではなく、たとえば電圧昇圧回路は必ずしも
第５図に示すような構成のものでなくともよく、
また昇圧電圧Ｖ_Hも30ボルト以上であつてもよ
い。

〔発明の効果〕

以上説明したようにこの発明によれば、情報書
込みの際に外部から供給される書込み電圧を電圧
昇圧回路を用いて昇圧し、この昇圧電圧を列線に
印加するようにしたことによつて、書込み時間の
短縮化が実現できる不揮発性半導体記憶装置を提
供することができる。

【図面の簡単な説明】

第１図は従来のEPROMの一例を示す回路構成
図、第２図ａ〜ｃは浮遊ゲート構造を有する
MOSトランジスタおよびその特性を示すもので
あり、第２図ａはシンボル図、第２図ｂおよび同
図ｃはそれぞれ特性図、第３図および第４図はそ
れぞれこの発明を説明するための回路構成図、第
５図はこの発明の記憶装置で使用される電圧昇圧
回路の一例を示す回路構成図、第６図はこの発明
の一実施例の回路構成図である。１０……メモリセル部、２０……行デコーダ、
３０……列線選択回路、４０……センスアンプ、
５０……出力回路、６０……列デコーダ、７０…
…書込み用トランジスタ回路、８０……書込み情
報入力制御回路、８５……内部情報発生回路、１
００……書込み制御回路、１０５，１０６……書
込み回路、１１０……発振回路、１１１〜１１３
……インバータ、TM₁₁〜TM_no……メモリセル、
TR₁〜TR_n，TC₁〜TC_o，WR₁〜WR_n，WC₁〜
WC_o，Ｔ２，Ｔ６，Ｔ１２，Ｔ１３，Ｔ１５，
Ｔ１８，Ｔ２１，Ｔ２４……デイプレツシヨン形
のMOSトランジスタ、Ｔ１，Ｔ３，Ｔ４，Ｔ
５，Ｔ７，Ｔ８，Ｔ９，Ｔ１１，Ｔ１４，Ｔ１
７，Ｔ１９，Ｔ２０，Ｔ２３……エンハンスメン
ト形のMOSトランジスタ、Ｔ１０，Ｔ２２……
イントリンジツク形のMOSトランジスタ、Ｉ１
〜Ｉ４……Ｅ／Ｄ形のインバータ、Ｎ１〜Ｎ９…
…ノード、CP１，CP２……容量。

Claims

【特許請求の範囲】１行線と、この行線を選択する行デコーダと、上記行デコーダで選択された行線により駆動さ
れ、それぞれ浮遊ゲート構造を有する絶縁ゲート
形電界効果トランジスタで構成された複数のメモ
リセルと、上記メモリセルに接続された複数の列線と、データの書込み時に上記複数の各列線の一端に
高電圧を印加するデータ書込み用の絶縁ゲート形
電界効果トランジスタと、複数の列選択線と、上記複数の列選択線を選択する列デコーダと、上記複数の各列線の途中にそれぞれ介在され、
ゲートが上記複数の各列選択線それぞれに接続さ
れた複数の列線選択用の絶縁ゲート形電界効果ト
ランジスタと、上記複数の列選択線に対して共通に設けられ、
電源電圧を定常的に昇圧する電圧昇圧回路と、上記メモリセルに情報を書込む際に、上記電圧
昇圧回路の昇圧電圧を上記複数の列選択線に対し
て選択的に供給してその列選択線に接続されてい
る上記列線選択用の絶縁ゲート形電界効果トラン
ジスタを選択的にオン状態にさせる複数の書込み
回路とを具備したことを特徴とする不揮発性半導体記憶
装置。