DE3207485C2 - Nichtflüchtige Halbleiter-Speichervorrichtung - Google Patents

Abstract

Die beschriebene nichtflüchtige bzw. leistungslose Halbleiter-Speichervorrichtung umfaßt eine Speicherzellenanordnung (10) mit MOS-Transistoren (Tm ↓1 ↓1-TM ↓m ↓n) mit freischwebendem Gate bzw. FAMOS-Transistoren sowie eine Verstärkungsschaltung (110) zur Verstärkung oder Anhebung einer an die Speichervorrichtung angelegten Einschreibspannung (V ↓p). Weiterhin dient eine Verteilungsschaltung zur selektiven Verteilung einer verstärkten Spannung (VH) von der Verstärkungsschaltung (110) auf mindestens einen Teil der Speichervorrichtung, z.B. Zeilenleitungen (R ↓1-R ↓m), nach Maßgabe eines Steuersignals.

Description

Die Erfindung bezieht sich auf eine nichtflüchtige HalbHter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 bzw. 9.

Eine nichtflüchtjge Halbleiter-Speichei vorrichtung unter Verwendung von nichtflüchtigen Speicherzellen, z. B. von sog. FAMOS-Transistoren (MOS-Transistoren mit freischwebendem Gate), ist als EPROM (löschbarer programmierbarer Festwertspeicher) bekannt. Beim Speichern von Daten in einer Speicherzelle mit freischwebendem Gate wird eine hohe Spannung an das unter Zwischenfügung einer Isolierschidit über dem freischwebenden Gate (floating gate) angeordnete Steuer-Gate und die Drainelektrode der Speicherzelle angelegt, während eine Beiugsspannung Vs mit etwa Massepotential an der Sourceelektrode anliegend gehalten wird, so daß zwischen Drain und Source eine Stoßionisierung hervorgerufen wird. Von den durch die Stoßionisierung erzeugten Elektronenlochpaaren wer-

den die Elektronen unter Änderung der Schwellenwertspannung der Speicherzelle vom freischwebenden Gate eingefangen. Entsprechend der Änderung der Schwellenwertspannung werden Daten gespeichert. Bei Speicherzellen dieser Art wird das substantielle Gate-Potential in Abhängigkeit von der Menge der vom Gate eingefangenen Elektronen geändert. Die in der Speicherzelle gespeicherten Daten können daher mittels einer Änderung des Kanalstroms des MOS-Transistors ausgelesen werden. In der Praxis wird beim Einschreiben von Daten in die Speicherzelle üblicherweise eine hohe Spannung von 20—25 V an das Steuer-Gate über dem freischwebenden Gate und die Drainelektrode angelegt. Zum Auslesen der Daten wird dabei eine Spannung in der Größenordnung von 5 V an das Steuer-Gate angelegt.

Beim bisherigen EPROM ist die an das Steuer-Gate angelegte Einschrcibspannung mit 25 V festgelegt. Demzufolge dauert das Einschreiben von Daten in eine Speicherzelle normalerweise 50 ms. Beim Einschreiben von Daten in alle Speicherzellen in z. B. 4 K Worten χ 8 Bits dauert dieser Vorgang demzufolge etwa 3 min. Zur Verkürzung der Einschreibzeit müssen eine an das Steuer-Gate jeder Speicherzelle angelegte Gate-Spannung und/oder eine an die Drainelektrode angelegte Drainspannung höher eingestellt werden als beim bisherigen Speicher. In der Praxis wird zur Realisierung dieser Bedingung eine von außen her der Speichervorrichtung zugeführte Stromquellenspannung, z. B. eine Einschreib-Stromquellenspannung, durch eine Spannungsanhebungseinheit angehoben. Die angehobene Spannung kann dann an das Steuer-Gate der Speicherzelle angelegt werden, oder sie wird an das Steuer-Gate angelegt, während gleichzeitig eine Spannung, die höher ist als bei der bisherigen Vorrichtung und die mittels der angehobenen Spa.mung erhalten wird, an die Drainelektrode der Speicherzelle angelegt wird. Die Spannungsanhebungseinheit ist im allgemeinen so ausgebildet, daß sie im integrierten Schaltkreis der Speichervorrichtung enthalten ist, wobei eine gegebene Stromquellenspannung, z. B. eine Einschreibspannung, unter Ausnutzung einer Kapazitätsankopplung auf eine vorgegebene Spannung angehoben wird. Bei dieser Speichervorrichtung ist der Ausgangsstrom der Spannungsanhebungseinheit stark begrenzt. Bei neueren Speichervorrichtungen mit äußerst kleinen Transistoren ist die Speicherkapazität erheblich größer, und es ist eine größere Zahl von Zeilen- und Spaltenleitungen vorhanden, wobei auch in den Dekodiererabschnitten erheblich mehr Strom verbraucht v=;rd. Zur Herabsetzung des Strom-Verbrauchs in den Dekodiererabschnitten beim Einschreiben von Daten in die Speicherzellenanordnung ist es daher nötig, die angehobene Spannung nur der jeweils gewählten Spalten- oder Zeilenleitung aufzuprägen. Dennoch ist die bisherige nichtflüchtige Halbleiter-Speichervorrichtung nicht so ausgelegt, daß der Ausgangsstrom der Spannungsanhebungseinheit durch selektive Anlegung der angehobenen Spannung an eine periphere Schaltung der Speicherzellenanordnung, z. B. die Einschreibschaltung, herabgesetzt wird.

Zum besseren Verständnis der Erfindung ist im folgenden der Aufbau einer bisherigen nichtflüchtigen Halbleiter-Speichervorrichtung anhand von F i g. 1 beschrieben. Dabei sind Zeilenleitungen Ri bis R_n, und Spaltenleitungen D_x bis D_n vorgesehen. Speicherzellen TMi ι bis TM_mn, die jeweils aus einem MOS-Transistor mit freischwebendem Gate (FAMOS-Transistor) bestehen, sind an den Schnittstellen der Zeilen- und Spaltenleitungen vorgesehen und in Matrixform angeordnet. Die Steuer-Gates der Speicherzellen TM_XX bis TM_111n sind jeweils an die betreffenden Zeilenleitungen R₁ bis R_n, angeschlossen. Auf ähnliche Weise sind die Drains mit den betreffenden Spaltenleitungen D\ bis D_n verbunden. Eine Bezugsspannung V_s z. B. Massepotential, wird an die Sourceelektroden aller Speicherzellen TMi 1 — TM_m„ angelegt. Die Zeilenleitungen R\ — R_n,, die Spaltenleitungen D\ — D_n und die Speicherzellen TM\\ — TM_mn bilden gemeinsam eine Speicherzellenanordnung 10.

Die Zeilenleitungen R\ — R_m sind über MOS-Transistoren TR\ — TR_n, des Verarmungstyps (D-Typs) an einen Zeilendekodierer 20 angeschlossen, wobei an ihre Gate-Elektroden ein Lese/Einschreib-Steuersignal R/ W angelegt wird. Der Zeilendekodierer 20 spricht auf ein Adressensignal an, um eine Zeilenleitung zu wählen und 2P. seiner Ausgangskiemme ein einen hohen Pcg^l besitzendes, der gewählten Zeilenleitung entsprechendes Signal zu liefern.

Die Spaltenleitungen Dt-D_n sind über den Transistoren TD_x-TD_n in einer Spaltenleitungs-Wählschaltung 30 zum Wählen einer Spaltenleitung entsprechenden MOS-Transistoren an einen Signalabgriff-Knotenpunkt N1 angeschlossen. Das Signal am Knotenpunkt N1 wird durch einen Leseverstärker 40 abgegriffen und über eine Ausgangsschaltung 50 aus der Speichervorrichtung ausgegeben. An die Gate-Elektroden der MOS-Transistoren TD_x-TD_n sind zugeordnete Spaltenwählleitungen Ci-C_n angeschlossen, die über entsprechend angeordnete MOS-Transistoren TCi-TC_n mit einem Spaltendekodierer 60 verbunden sind. Letzterer spricht auf die ihm zugeführten Wähladressensignale unter Wahl einer der Spaltenwählleitungen an, und er liefert an der mit der gewählten Spaltenwählleitung verbundenen Ausgangsklemme ein hochpegeliges Signal.

Die anderen Anschlüsse der Zeilenleitungen R\ — R_1n und der Spaltenleitungen Ci-C_n sind jeweils auf entsprechende Weise mit D-Typ-MOS-Transistoren WR₁-WR_n, und WCi-WC_n verbunden. Die Drains dieser Transistoren sind mit einem Anschluß zur Anlegung der Einschreibspannung Vp verbunden, während ihre Source- und Gate-Elektroden an die betreffenden Zeilen- und Spaltenleitungen angeschlossen sind. Die MOS-Transistoren WR_x-WR_n, und WC_x-WC_n sind sämtlich in einem Einschreibtransistorkreis 70 enthalten. Ein Einschreibtransistor T\ des Anreicherungs-(E-)Typs ist zwischen den Knotenpunkt Ni und den Anschluß zur Anlegung der Einschreibspannung Vp eingeschaltet Ein Signal an einem Ausgangsknotenpu.ikt N 2 einer Einschreibdaten-Steuerschaltung 80 wird der Gate-Elektrode des Einschreib-MOS-Transistors 7*1 zugeführt. Diese Steuerschaltung 80 besteht aus einem internen Datenerzeuger 85, welcher die externen Eingabe- oder Eingangsdaten D_m zur Erzeugung von diesen Daten entsprechenden internen Eingangsdaten d_m abnimmt, einem zwischen die Klemme zur Anlegung der Spannung V> und die Bezugsspannung Vs (Massepotential) geschalteten Inverter /Nl sowie einem E-Typ-MOS-Transistor T4, der an der Gate-Elektrode ein Lese/Einschreibsignal R/W abnimmt, weil er zwischen den Ausgangsknotenpunkt N 2 und die Bezugsspannung Vs (Massepotential) geschaltet ist Der Inverter INi besteht aus einem D-Typ-MOS-Transistor T2, der an der Source-Drainstrecke zwischen einen Anschluß zur Anlegung der Spannung Vp und den Knotenpunkt N 2 geschaltet und an der Gate-Elektrode an den Knotenpunkt N 2 angeschlossen ist sowie einem F.-Typ-MOS-

Transistor 73, dessen Source-Drainstrecke zwischen den Knotenpunkt Λ/2 und die Bezugsspannung Vs geschaltet ist und der an der Gate-Elektrode die internen Daten dj„ abnimmt.

Die Speichervorrichtung gemäß Fig. 1 arbeitet wie folgt: Zum Auslesen von Daten aus der Speicherzellenanordnung 10 besitzt des Lese/Einschreibsignal R/W den hv'..ien Pegel (»1«), und eine Einschreibspannung beträgt 5 V. Aus diesem Grund werden die MOS-Transistoren TCt-TC_n sowie TR₁-TRm, ebenso wie der MOS-Transistor T4, durchgeschaltet, während der MOS-Transistor Ti sperrt. Der Wirkleitwert g_m aller MOS-Transistoren WQ - WC_n und WR₁ - WR_n, im Einschreibtransistorkreis 70 ist auf einen äußerst kleinen Wert gesetzt. Demzufolge werden von den Zeilenleitungen Ri-R_n, und den Spaltenwählleitungen Ci-C_n nur die durch den Zeilendekodierer 20 und den Spahendekodierer 60 angewählten Leitungen auf den hohen Pegei gesetzt, während die nicht gewählten Leitungen einen niedrigen Pegel besitzen. Infolgedessen wird eine am Kreuzungs- bzw. Schnittpunkt der gewählten Zeilen- und Spaltenleitungen angeordnete Speicherzelle angesteuert. Wenn in die gewählte Speicherzelle keine Daten eingeschrieben sind, wird diese Speicherzelle durchgeschaltet, weil hierbei die Schwellenwertspannung der gewählten, keine Daten enthaltenden Speicherzelle niedrig ist. Beim Durchschalten der Speicherzelle fließt ein Strom über die Source-Drainstrecke, so daß der Signalabgriff-Knotenpunkt N1 auf den niedrigen Pegel übergeht. Wenn dagegen in der gewählten Speicherzelle Daten eingeschrieben sind, wird diese Speicherzelle in den Sperrzustand versetzt, weil hierbei die Schwellenwertspannung der gewählten, eingeschriebene Daten enthaltenden Speicherzelle hoch ist, und der Knotenpunkt N1 geht auf den hohen Pegel über. Das hochpegelige Signal am Knotenpunkt Nl wird über den Leseverstärker 40 und die Ausgangsschaltung 50 nach außen abgeführt.

In der Einschreibbetriebsart ist das Lese/Einschreibsignal Λ/Wniedrig, während die Einschreibspannung Vp 25 V beträgt. Es sei nun angenommen, daß durch den Zeilendekodierer 20 die Zeilenleitung R\ und durch den Spaltendekodierer 60 die Spaltenleitung Ci gewählt worden sind. Dabei sperren die MOS-Transistoren TR₁ und TC]. Unter diesen Bedingungen wird die Zeilenleitung R, über den MOS-Transistor WR₁ auf 25 V (entsprechend der Einschreibspannung Vp) aufgeladen, und die Spaltenwählleitung Ci wird über den MOS-Transistor IVCi auf 25 V aufgeladen. Die nicht gewählten Zeilen- und Spaltenleitungen bleiben auf dem niedrigen Pegel, d. h. dem Massepotential, da die MOS-Transistoren TR₂-TR_n, und TCi-TC_n deshalb durchgeschaltet sind, weil die diesen Zeilen- und Spaltenwählleitungen entsprechenden Ausgänge der Zeilen- und Spaltendekodierer nicht gewählt sind. Wenn zu diesem Zeitpunkt die externe Eingangsdateneinheit D;_n einen niedrigen Pegel hat weist die interne Dateneinheit d-,„ ebenfalls einen niedrigen Pegel auf, wobei die Spannung von 25 V (Vp) am Knotenpunkt N 2 erscheint. Aus diesem Grund wird der MOS-Transistor Ti durchgeschaltet, während der Knotenpunkt Nl entsprechend der Beziehung Vp- Vm, mit Vm = Schwellenwertspannung des MOS-Transistors Ti, auf etwa 22 V aufgeladen wird. Infolgedessen werden 25 V (Vp) an das Steuer-Gate der durch die Zeiienieitung R_t und die Spaltenleitung D\ gewählten Speicherzelle TM_n angelegt An der Drainelektrode der Speicherzelle TMi 1 liegen etwa 22 V entsprechend (25- Vm(Ti)) V oder (25- VTHfTDt)) V an, wo

bei KrH(Ti) die Schwellenwertspannung des MOS-Transistors 7Ί und Vth(td i)die Schwellenwertspannung des MOS-Transistors TD1 bedeuten. Folglich tritt in der Speicherzelle TM_U die Stoßionisierung auf, so daß Daten in sie eingeschrieben werden. Wenn dabei die externe Eingangsdateneinheit D,_n einen hohen Pegel besitzt, sperrt der MOS-Transistor 71, so daß die Spannung von 22 V nicht an die Drainelektrode der Speicherzelle TMw angelegt wird und daher keine Daten in diese geladen werden. Die Speicherzelle, in welche einmal Daten geladen worden sind, hält diese Daten in nichtflüchtiger Weise, solange diese Daten nicht gelöscht werden.

Wie erwähnt, ist bei der Speichervorrichtung nach F i g. 1 die Einschreibspannung Vp auf 25 V festgelegt. Aus diesem Grund ist eine lange Zeitspanne nötig, um die Daten in alle Speicherzellen der Speicherzellenanordnung einzuschreiben. Zur Lösung dieses Problems muß eine höhere Spannung als bisher an die Steuer-Gates der Speicherzellen oder sowohl an die Steuer-Gates als auch an die Drains angelegt werden. Der Grund hierfür ist anhand der F i g. 2A bis 2C erläutert. F i g. 2A veranschaulicht in symbolischer Darstellung den sog. FAMOS-Transistor. Mit Vp und Vc sind die Drainspannung bzw. eine dem Steuer-Gate aufgeprägte Spannung bezeichnet. F i g. 2B veranschaulicht die Beziehung zwischen der Steuer-Gatespannung Vc und einer Änderung AVth der Schwellenwertspannung der Speicherzelle für den Fall, daß die Dateneinschreibung bei festen Größen der Drainspannung V_D und der Einschreibzeit tp erfolgt. F i g. 2C veranschaulicht die Beziehung zwischen logarithmischen Größen der Einschreibzeit tp und einer Änderung der Schwellenwertspannung AVth für den Fall, daß die Dateneinschreibung mit einem Parameter der Drainspannung Vd bei festgelegter Steuer-Gate-Spannung Vc erfolgt. In Fig. 2C geben die Kurven 11 und 12 die Beziehung für eine große bzw. kleine Spannung V_D an. Gemäß den F i g. 2B und 2C ist die Einschreibzeit um so kürzer, je höher die Steuer-Gate-Spannung Vc ist. Wenn die Einschreibzeit tp vergleichsweise lang ist, ist eine Änderung AVth der Schwellenwertspannung von der Drainspannung Vo unabhängig. Ist diese Zeit tp dagegen vergleichsweise kurz, so wird eine kurze Zeitspanne zum Erreichen einer gegebenen Größe der Änderung A Vth benötigt.

Wenn jedoch die angehobene Spannung an die Zeilenleitung angelegt werden soll, ist eine spezielle Einrichtung zur Anlegung dieser angehobenen Spannung nötig, um den Ausgangsstrom der Spannungsanhebungseinheit zu verringern.

Dar Erfindung liegt damit die Aufgabe zugrunde, eine nichtflüchtige Halbleiter-Speichervorrichtung zu schaffen, bei der die Einschreibzeit durch Anlegung einer höheren Spannung als bei der bisherigen Speichervorrichtung an vorgegebene Abschnitte der nichtflüchtigen Speicherzellenanordnung verkürzt und der Ausgangsstrom von einer Spannungsanhebungseinheit beim Einschreiben von Daten in die Speicherzellenanordnung herabgesetzt werden kann, indem selektiv eine angehobene Spannung von der Spannungsanhebungseinheit an mindestens einen der peripheren Schaltkreise der Speicherzellenanordnung angelegt wird.

Diese Aufgabe wird bei einer nichtflüchtigen Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 bzw. 9 erfindungsgemäß durch die in deren jeweiligen kennzeichnenden Teilen enthaltenen Merkmale gelöst

Im folgenden sind bevorzugte Ausführungsformen

lift
ft;

der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer bisherigen löschbaren programmierbaren Festwertspeicher- bzw. EPROM-Vorrichti-pg,

F i g. 2A bis 2C eine symbolische Darstellung eines in Fig. 1 verwendeten FAMOS-Transistors bzw. Kennlinien solcher Transistoren,

Fig.3 ein Blockschaltbild einer EPROM-Vorrichtung mit Merkmalen nach der Erfindung,

F i g. 4 ein Schaltbild einer an die Zeilenleitungen bei der Vorrichtung nach F i g. 3 angeschlossenen Verteilungseinheit für eine angehobene Spannung,

F i g. 5 ein Schaltbild einer anderen, an die Zeilenleitungen angeschlossenen Verteilungseinheit für die angehobene Spannung,

Fig. 6 ein Schaltbild einer Spannungsanhebungseinheit nach F i g. 3,

Fig. 7 ein Schaltbild einer Verteilungseinheit nach Fig. 3,

Fig.8 ein Schaltbild noch einer anderen Ausführungsform einer an die Zeilenleitungen bei der Vorrichtung nach Fig.3 angeschlossenen Verteilungseinheit für die angehobene Spannung,

F i g. 9 ein Schaltbild einer Schaltung zur Realisierung des Prinzips der Steuerung der mit einer Zeilenleitung einer erfindungsgemäßen nichtflüchtigen Halbleiter-Speichervorrichtung verbundenen Einschreibschaltung mittels der von der Verteilungseinheit gelieferten angehobenen Spannung,

Fig. 10 ein Schaltbild einer Schaltung zur Anlegung der angehobenen Spannung an die Einschreibschaltung der erfindungsgemäßen Speichervorrichtung über mehrere Schaltungen zur Verteilung der angehobenen Spannung,

F i g. 11 ein Schaltbild einer Ausführungsform der in F i g. 10 dargestellten Verteilungseinheit für die angehobene Spannung,

Fig. 12 ein Schaltbild einer anderen Ausführungsform der Verteüungseinheit nach F i g. 10,

Fi g. 13A bis 13C Wellenfr>rmdiagramme zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 12,

Fig. 14 ein Schaltbild noch einer anderen Ausführungsform der Verteüungseinheit nach F i g. 10, und

Fig. 15 ein Schaltbild einer Schaltung zur Anlegung der angehobenen Spannung über mehrere Verteilungseinheiten für die angehobene Spannung an eine Einschreibschaltung bei der erfindungsgemäßen nichtflüchtigen Halbleiter-Speichervorrichtung.

Nachdem die F i g. 1 und 2 eingangs bereits erläutert wurden, ist im folgenden eine Ausführungsform einer nichtflüchtigen Halbleiter-Speichervorrichtung gemäß der Erfindung im einzelnen beschrieben.

Gemäß Fig.3 sind Zeilenleitungen Ri-R_m endseitig mit einer Verteüungseinheit 105 für eine angehobene Spannung (entsprechend der Einschreibschaltung bei der bisherigen Vorrichtung) verbunden.

Spaltenwählleitungen Ci-C sind an ihren Enden mit einer anderen Verteüungseinheit 106 für eine angehobene Spannung (entsprechend der bisherigen Einschreibschaltung) verbunden. Eine durch eine Spannungsanhebungseinheit 110 angehobene Spannung VH wird an diese Verteüungseinheit 105 und 106 angelegt Eine Verteüungseinheit 107 für eine angehobene Spannung, die anstelle des D-Typ-MOS-Transistors T 2 bei der~ Einschreibsteuerschaltung 80 nach F i g. 1 vorgesehen ist, wird mit einer angehobenen Spannung VH von der Spannungsanhebungseinheit 110 gespeist. In F i g. 3 sind zur Vereinfachung der Beschreibung den Teilen von F i g. 1 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet. Die Einzelheiten der Spannungsanhebungseinheit 110 werden später anhand von F i g. 6 noch näher erläutert werden. Die jeweils den gleichen Aufbau besitzenden Verteilungseinheiten 105 und 106 dienen zur Verteilung der angehobenen Spannung nach Maßgabe eines Steuersignals. Aus diesem Grund ist daher als typisches Beispiel nur eine Verteilungseinheit

ίο 105/anhand von F i g. 4 erläutert. Dabei bezieht sich der Buchstabe »i« der Bezugsziffer 105/ auf die / *e Verteilungseinheit unter diesen Einheiten, die mit der /-ten Zeilenleitung verbunden ist. Bei TR, ist ein D-Typ-MOS-Transistor dargestellt, dessen Source-Drainstrecke an der einen Seite mit der Ausgangsklemme des Zeilendekodierers 20 und an der anderen Seite mit der Zeilenleitung Ri verbunden ist, wobei seine Gateelektrode ein Lese/EinEchreibsteuersägna! R/W abnimmt, !m vorliegenden Fall bestimmt sich »i« durch 1 2= / < m. Das andere Ende jeder Zeilenleitung R, ist mit einem Knotenpunkt Λ/3 der Verteüungseinheit 105/verbunden, die ihrerseits einen zwischen einen Anschluß zur Anlegung einer angehobenen Spannung VH von der Spannungsanhebungseinheit 110 und einen Knotenpunkt Λ/3 eingeschalteten E- bzw. Anreicherungstyp-MOS-Transistor T5, einen Inverter IN 2, einen Ε-Typ-MOS-Transistor T8, dessen Source-Drainstrecke an der einen Seite an den mit der Gateelektrode des MOS-Transistors 75 verbundenen Knotenpunkt N4 angeschlossen ist und dessen andere Seite am Massepotential liegt, während sein Gate an den Ausgang des Inverters IN 2 angekoppelt ist, einen zum MOS-Transistor T8 parallelgeschalteten Ε-Typ-MOS-Transistor Γ9, an dessen Gateelektrode das Lese/Einschreibsteuersignal Λ/Wanlegbar ist, einen N-Typ-MOS-Transistor T10, dessen Source-Drainstrecke zwischen die Knotenpunkte /V 4 und Λ/5 eingeschaltet ist, während seine Gateelektrode mit dem Knotenpunkt Λ/5 verbunden ist und seine Schwellenwertspannung etwa 0 5 beträgt, einen E-Typ-MOS-Transistor 7" 11, dessen Source-Drainstrecke '.wischen den Knotenpunkt Λ/5 und den Anschluß zur Anlegung der Einschreibspannung V_p eingeschaltet und der an der Gateelektrode an die Einschreibspannung V_p angekoppelt ist, sowie einen Kondensator CP1 umfaßt, der zwisehen den Knotenpunkt N 5 und eine Klemme bzw. einen Anschluß zur Anlegung eines noch zu beschreibenden Signalimpulses OSC eingeschaltet ist. Der Inverter IN2 besteht aus einem D-Typ-MOS-Transistor Γ6, dessen Source-Drainstrecke zwischen eine Klemme zur Anlegung einer Spannung V_c von 5 V und die Ausgangsklemme des Inverters eingeschaltet ist, sowie einem E-Typ-MOS-Transistor, dessen Source-Drainstrecke zwischen der Ausgangsklemme des Inverters IN 2 und Massepotential Vs liegt, während seine Gateelektrode mit dem Knotenpunkt N3 verbunden ist.

Im folgenden ist die Arbeitsweise der Einschreibschaltung (bzw. Verteüungseinheit für die angehobene Spannung) gemäß Fig.4 erläutert. Wenn die Einschreibspannung Vp in einer Einschreibbetriebsart 25 V beträgt, erzeugt die Spannungsanhebungseinheit 110 eine angehobene Spannung VH von etwa 30 V. Dieser Vorgang wird anhand von F i g. 6 im einzelnen erläutert werden. Wenn hierbei der Zeilendekodierer 20 die Zei-Jenleitung R; wählt und letztere, d. h. der Knotenpunkt A/3, einen hohen Pegel besitzt, besitzt das Ausgangssignal des Inverters IN 2 einen niedrigen Pegel. Demzufolge wird der MOS-Transistor T8 in den Sperrzustand versetzt In der Einschreibbetriebsart ist das Lese/Ein-

Schreibsteuersignal R/W auf dem niedrigen Pegel, so daß auch der MOS-Transistor T9 sperrt. Aus diesem Grund wird der Knotenpunkt NA über die MOS-Transistoren TIl und TiO durch die Einschreibspannung V_p aufgeladen. Der an die eine Seite des Kondensators CP1 angelegte Signalimpuls OSC schwingt zwischen etwa Massepotential Ks und der Einschreibspannung V_n (wie dies anhand vcn Fig.6 noch näher erläutert werden wird). Die Spannung Ks am Knotenpunkt N5 besitzt daher eine Spitze, die sich theoretisch durch folgende Gleichung ausdrucken läßt:

darin bedeuten: Vth(tw) eine Schwellenwertspannung des MOS-Transistors T11 und V_p' eine Amplitude des Signaümpulses OSC. Die Spannung V₄ am Knotenpunkt /V 4 isi um die SCMweiieiiwci ispäiiiiuiig VrH(TtO) ucS MOS-Transistors TlO niedriger als die Spannung am Knotenpunkt /V5. Demzufolge gilt die folgende Beziehung:

V₄-[V₁,-

V_p' -

Da der Knotenpunkt Λ/5 tatsächlich eine Streukapazität enthält, fällt die Spannung V₄ aufgrund der Spannungsteilung, die durch die Kapazität des Kondensators CPl und die Streukapazität be\\^:rkt wird, geringfügig ab. Trotzdem wird am Knotenpunkt N 4 als Spannung V₄ eine Spannung von etwa 35 V erhalten. Der MOS-Transistor T5 arbeitet daher in einem Triodenbereich. Die angehobene Spannung VH wird daher an den Knotenpunkt N3, d. h. die Zeilenleitung Ä/, unverändert angelegt. Bei einer Speicherzelle, bei der das Steuer-Gate beispielsweise mit der Zeilenleitung Ri verbunden ist, nämlich bei der Speicherzelle mit freischwebendern Gate gemäß F i g. 3 ist die Steuer-Gatespannung im Vergleich zur bisherigen Speichervorrichtung um etwa 5 V erhöht. Wie sich aus der Kennlinie gemäß Fig.2B ergibt, werden daher die Daten im Vergleich zur bisherigen Speichervorrichtung in kürzerer Zeit in die Speicherzellen eingeschrieben. Weiterhin wird die angehobene Spannung VH nur dann selektiv an die Zeilenleitung Rj angelegt, wenn die Verteilungseinheit 105/durch das Signal auf der Zeilenleitung Rj angesteuert wird. Es läßt sich somit der Ausgangsstrom von der Spannungsanhebungseinheit 110 verkleinern. Da die Spannungsanhebungseinheit 110 im allgemeinen in einem integrierten Schaltkreis der Speichervorrichtung vorgesehen ist, ist es sehr wichtig, den Ausgangsstrom der Spannungsanhebungseinheit zu verringern.

In F i g. 6 ist eine Ausführungsform der Spannungsanhebungseinheit 110 dargestellt Die Spannungsanhebungseinheit 110 liefert auf die anhand von Fig.4 beschriebene Weise die angehobene Spannung VH sowie den Signalimpuls OSC. Gemäß F i g. 6 weist ein Oszillatorkreis 120 einen Ringoszillator ROS mit drei Stufen von Invertern 121, 122 und 123 mit einer Stromversorgung einer Spannung V_c von 5 V sowie einen Schwingungssteuer-E-Typ-MOS-Transistor T17 auf, bei dem die Source-Drainstrecke zwischen den Ausgangsknotenpunkt Λ/7 des Ringoszillators ROS und Massepotential Ks eingeschaltet ist, während seine Gateelektrode an das Lese/Einschreibsteuersigna! R/W angekoppelt ist. Ein Inverter INA besteht aus einem D-Typ-MOS-Transistor T18, dessen Source-Drainstrecke an der einen Seite mit der die Spannung V_p liefernden Klemme verbunden ist. während die andere Seite der Source-Drainstrecke und die Gateelektrode an die Ausgangsklemme angeschlossen sind, sowie einem E-Typ-MOS-Transistor T19, dessen Source-Drainstrecke zwischen die Ausgangsklemme und Massepotential Ks geschalte*, ist, während seine Gateelektrode am ^usgangsknotenpunkt Λ/7 des Osziüatorkreises 120 liegt. Letzterer liefert einen Signalimpuls OSC, dessen Ausgangsamplitude am Knotenpunkt N 7 auf eine Größe zwischen der Einschreibspannung V_p und Massepotential Ks angehoben wird. Der Signalimpuls OSC wird über einen Kondensator CP2 an den Knotenpunkt Λ/8 angelegt. Ein E-Typ-MOS-Transistor TlO ist mit seiner Source-Drainstrecke zwischen den Knotenpunkt /V 8 und die die Einschreibspannung V_p liefernde Klemme eingeschaltet und mit seiner Gateelektrode an die zulet/t genannte Klemme angeschlossen. Weiterhin ist ein D-Typ-MOS-Transistor T21 vorgesehen, dessen Source-Di äu'iMi'ccRc Zwischen den Kriüiciipuuki /VS und die die Spannung K_c von 5 V liefernde Klemme eingeschaltet ist, während seine Gateelektrode an das Lese/Einschreibsteuersignal R/W angekoppelt ist. Ein N-Typ-MOS-Transistor T22 ist mit seiner Source-Drainstrekke zwischen den Knotenpunkt Λ/8 und einen Knotenpunkt /V9 geschaltet und mit seiner Gateelektrode an den Knotenpunkt NS angeschlossen. Ein weiterer E-Typ-MOS-Transistor T23 ist mit seiner Source-Drainstrecke zwischen den Knotenpunkt Λ/9 zur Lieferung der angehobenen Spannung VH und die die Einschreibspannung liefernde bzw. anlegende Klemme eingeschaltet und mit seiner Gateelektrode an die Spannung V_p angeschlossen. Ein weiterer D-Typ-MOS-Transistor T24 weist eine zwischen die die Spannung K_c liefernde Klemme und den Knotenpunkt N 9 eingeschaltete Source-Drainstrecke auf und ist mit seiner Gateelektrode an das Lese/Einschreibsteuersignal R/W angekoppelt

Die Spannungsanhebungseinheit gemäß F i g. 6 arbeitet wie folgt: In der Leseburiebsart besitzt des Lese/ Einschreibsteuersignal R/W den hohen Pegel, und der MOS-Transistor T17 im Oszillatorkreis 120 ist durchgeschaltet, so daß der Ringoszillator ROS nicht schwingt. Gleichzeitig sind die MOS-Transistoren T21 utrj T24 durchgeschaltet. Die Spannung an den Knotenpunkten NS und Λ/9 beträgt K_c(5 V). In der Einschreibbetriebsart, in welcher das Lese/Einschreibsteuersignal R/W den niedrigen Pegel besitzt und die Einschreibspannung V_p 25 V beträgt, beginnt der Oszillatorkreis 120 zu schwingen, so daß der Inverter /Λ/4 an der Ausgangsklemme Signalimpulse OSC erzeugt. Gleichzeitig sind die MOS-Transistoren T21 und T24 gesperrt. Unmittelbar nach dem Schwingen des Oszillatorkreises 120 wird der Knotenpunkt N 8 über den MOS-Transistor T20 auf V_p — Vth(T20) aufgeladen. Auf ähnliche Weise wird der Knotenpunkt Λ/9 über den MOS-Transistor T23 auf Vp — VjH(TU) aufgeladen. Die Spannungen Vth(tx) und Vth(T23) sind die Schwellenwertspannungen der Transistoren T20 bzw. T23. Nach eingeleiteter Schwingung schwingt die Spannung am Knotenpunkt N 8 zwischen

{V_P-

und{V_pi

fW{_p () _p}

(mit V_p' = Amplitude des Signalimpulses OSC)

nach Maßgabe des Signalimpulses OSC. Die variierende Spannung wird durch den MOS-Transistor T22 verstärkt. Die Spannung am Knotenpunkt N9, d. h. die angehobene Spannung VH, bestimmt sich damit durch

VH=[Vp-

(3)

10

15

20

In obiger Gleichung entspricht Vmrra) der Schwellenwertspannung dzs MOS-Transistors T2Z Die angehobene Spannung VH ändert sich entsprechend dem Verhältnis der Streukapazität am Knotenpunkt NS und der Kapazität des Kondensators CPZ Durch entsprechende Wahl dieses Verhältnisses kann diese Spannung jedoch auf die obengenannten 30 V eingestellt werden.

Fig.7 veranschaulicht eine Ausführungsform der Verteilungseinheit 107 für die angehobene Spannung nach F i g. 3. Gemäß F i g. 7 sind D-Typ-MOS-Transistoren 7" 12 und 7" 16 in Reihe zwischen einen Knotenpunkt Λ/2 und eine Klemme bzw. einen Anschluß zum Anlegen der angehobenen Spannung VH eingeschaltet Die Gateelektroden dieser Transistoren sind mit dem Knotenpunkt N 2 verbunden. Weiterhin ist ein D-Typ-MOS-Transistor 715 zwischen das eine Ende des MOS-Transistors 716 und die die Spannung V_c anlegende Klemme eingeschaltet Ein Inverter IN3 ist zwischen die die Spannung V_c anlegende Klemme und Massepotential V_s geschaltet Der Inverter /N 3 besteht aus einem D-Typ-MOS-Transistor T13, dessen Sour.e-Drainstrecke zwischen die die Spannung V_c liefernde Klemme und die Ausgangsklemme des Inverters geschaltet ist, während seine Gateelektrode mit dessen Ausgangsklemme verbunden ist, sowie einem E-Typ-MOS-Transistor 714, der mit der Source-Drainstrscke zwischen der Ausgangsklemme des Inverters und Massepotential V_s liegt, während seine Gateelektrode an den Knotenpunkt N 2 angeschlossen ist Wenn in der Einschreibbetriebsart das Lese/Einschreibsteuersignal R/W niedrig ist, wird die angehobene Spannung VH selektiv an die Gateelektrode des MOS-Transistors 71 angelegt.

Der Aufbau der Verteilungseinheit 107 nach F i g. 3 entspricht demjenigen der Einschreibschaltung (bzw. Verteilungseinheit) 105. Es sei angenommen, daß die /-te Spaltenwählleitung mit C, bezeichnet ist; dabei ist zwischen die /-te Ausgangsklemme des Spaltendekodierers und die Spaltenwählleitung C, ein MOS-Transistor TQ eingeschaltet, und die nicht dargestellte Verteilungseinheit für die angehobene Spannung sei mit 106/ bezeichnet Eine Ausführungsform, bei welcher die Erfindung auf den Spaltendekodierer angewandt ist, wird dadurch realisiert, daß der Zeilendekodierer 20 durch den Spaltendekodierer 60 ersetzt wird und die Elemente TRi, /?, bzw. 105/ durch die Elemente TQ, Q bzw. 106/ ersetzt werden.

Wenn gemäß F i g. 3 die Verteilungseinheiten 105 und 106 sowie 107 für die angehobene Spannung in der Speichervorrichtung vorhanden sind, wird in der Dateneinschreibbetriebsart die Spannung der jeweils gewählten Spaltenwählleitung von den Leitungen Ci-C_n auf etwa 30 V eingestellt. Weiterhin wird die Spannung am Knotenpunkt NX auf eine Größe praktisch entsprechend der Einschreibspannung V_p eingestellt. Die Spannung der gewählten Spaltenieitung kann somit im wesentlichen der Einschreibspannung V₉ gleich sein. Mit anderen Worten: bei der Ausführungsform nach F i g. 3 kann die Spannung von 30 V₁ die um 5 V höher ist als bei der bisherigen Speichervorrichtung, an das Steuer-Gate der Speicherzelle angelegt werden, während die Spannung von 25 V, die etwa 3 V höher ist als bisher, an die Drainelektrode angelegt werden kann. Mit der Ausführungsform gemäß F i g. 3 können somit die Einschreibzeit in die Speicherzellen verkürzt und der Stromverbrauch in den Dekodierern durch Verringerung des Ausgangsstroms der Spannungsanhebungseinheit 110 herabge-

60 setzt werden.

Innerhalb des Rahmens der Erfindung liegt auch eine Speichervorrichtung, bei welcher nur die »Einschreibschaltung« (Verteilungseinheit) 105 in der Schaltungsanordnung gemäß F i g. 3 vorgesehen ist, während die an die Spaltenwählleitung angeschlossene Einschreibschaltung und die Einschreibsteuerschaltung unverändert sind. Weiterhin liegt im Rahmen der Erfindung auch eine Speichervorrichtung, bei welcher die »Einschreibschaltung« (Verteilungseinheit) 106 und die Verteilungseinheit 107 für die angehobene Spannung vorgesehen sind, während die an die Zeilenleitungen angeschlossene Einschreibschaltung unverändert ist

Im folgenden ist eine Abwandlung der in F i g. 3 dargestellten Verteilungseinheit 105 anhand von F i g. 5 erläutert Die Verteilungseinheit ist mit 108/ bezeichnet, wobei »i« die /-te Zeilenleitung bedeutet Die Verteilungseinheit 108/ besteht aus einem D-Typ-MOS-Transistor TlZ dessen Source-Drainstrecke zwischen die die verstärkte Spannung VH liefernde oder anlegende Klemme und den Knotenpunkt Λ/3 eingeschaltet ist, während seine Gateelektrode an das Signal vom Knotenpunkt Λ/3 angekoppelt ist, einem Inverter IN3 mit einem D-Typ-MOS-Transistor 7Ί3, dessen Source-Drainsirecke zwischen die die Spannung V_c liefernde Klemme und die Ausgangsklemme des Inverters eingeschaltet ist, während seine Gateelektrode an den Ausgang des Inverters angekoppelt ist, weiterhin einem E-Typ-MOS-Transistor 714, dessen Source-Drainstrecke zwischen der Ausgangsklemme des Inverters und Massepotential Vs liegt, während seine Gateelektrode mit dem Knotenpunkt N3 verbunden ist, einem D-Typ-MOS-Transistor 7Ί5, dessen Source-Drainstrecke zwischen die die Spannung V_r(5 V) anlegende Klemme und den Knotenpunkt /V6 eingeschaltet und dessen Gateelektrode mit dem Ausgang vom Inverter /Λ/3 verbunden ist, sowie einem D-Typ-MOS-Transistor 7*16, dessen Source-Drainstrecke zwischen dem Knotenpunkt Λ/3 und dem Knotenpunkt Λ/6 liegt und dessen Gateelektrode an den Knotenpunkt N 3 angeschlossen ist. Bei der Schaltung gemäß F i g. 5 betragen VH = 30 V und Vc = 5 V. Wenn die Zeilenleitung R-, nicht gewählt ist, befindet sich der Knotenpunkt Λ/3 anfänglich sowohl in der Einschreib- als auch in der Lesebetriebsart auf dem niedrigen Pegel. Infolgedessen ist das Ausgangssignal vom Inverter IN3 hoch, so daß der MOS-Transistor 7"15 durchschaltet. Wenn der Wirkleitwert (gm) des MOS-Transistors 7" 15 wesentlich größer gewählt ist als derjenige des MOS-Transistors 716, liegt der Knotenpunkt N 6 bei durchgeschaltetem MOS-Transistor 7Ί5 etwa auf dem Pegel der Spannung V₁. Wenn daher VH und das Potential am Knotenpunkt höher sind als [Kv 3 — V_Th(t\2)\, befindet sich der MOS-Transistor 712 im Sperrzustand, und die die angehobene Spannung VH liefernde Klemme ist vom Knotenpunkt Λ/3, d. h. von der Zeilenleilung R„ getrennt. Wenn die Zeilenleitung R, durch das Ausgangssignal des Zeilendekodierers gewählt ist und den hohen Pegel besitzt, ist das Ausgangssignal des Inverters /Λ/3 niedrig, so daß der MOS-Transistor 715 sperrt. Wenn hierbei die angehobene Spannung VH 30 V beträgt, wird der Knotenpunkt Λ/3 über die MOS-Transistoren 712 und 716 aufgeladen, so daß die angehobene Spannung VH der Zeilenleitung 7?,aufgeprägt wird. Wenn die obige Bedingung erfüllt ist, besteht der MOS-Transistor 715 vorzugsweise aus einem solchen vom Anrcichcrungstyp. Der Transistor 716 kann durch eine einfache Widerstandskomponente ersetzt werden.

Eine andere Abwandlung der Verteilungseinheit 105 ist in F i g. 8 dargestellt Die Verteilungseinheit gemäß F i g. 4 oder 5, also die Verteilungsschaltung 105/ oder 108/ für die angehobene Spannung VH, wird durch das Signal auf der Zeilenleitung unmittelbar angesteuert Die Schaltung gemäß F i g. 8 wird dagegen durch das Ausgangssignal e,-des der Zeilenleitung R,- entsprechenden Zeilendekodierers angesteuert Gemäß F i g. 8 ist im Zeilendekodierer ein Inverter INS mit einem D-Typ-MOS-Transistor 7*25 und einem E-Typ-MOS-Transistör 7*26 angeordnet Das eine Ende der Source-Drainstrecke des MOS-Transistors Γ25 ist an die Einschreibspannung Vp oder die Spannung V_c angekoppelt, während seine Gateelektrode mit der Ausgangsklemme des Inverters IN5 verbunden ist Die Source-Drainstrecke des MOS-Transistors 7*26 ist zwischen die Ausgangssklemme des Inverters und Massepotentiai Vs geschaltet während seine Gateelektrode mit dem Ausgang e,- des Zeilendekodierers verbunden ist Die Source-Drainstrecke des MOS-Transistors 77?,· ist zwischen die Ausgangsklemme des Inverters IN 5 und die Zeilenleitung R-, eingeschaltet Eine invertierte Spannung VH der angehobenen Spannung VH wird der Gateelektrode des Transistors 77?, aufgeprägt Die Source-Drainstrecken von D-Typ-MOS-Transistoren T27 und 7*28 sind in Reihe zwischen die Zeilenleitung R,- und die die angehobene Spannung VH liefernde Klemme eingeschaltet Die Gateelektroden dieser Transistoren sind mit der Zeilenleitung R-, verbunden. Die Source-Drainstrecke eines D-Typ-MOS-Transistors 7*29 liegt zwisehen der die Einschreibspannung V₉ bzw. die Spannung Vc liefsrnden Klemme und der Verzweigung zwischen den MOS-Transistoren 7*28 und 7*29. Das Ausgangssignal e, des Zeilendekodierers 20 wird an die Gateelektrode des Transistors 7*2S angelegt Auf diese Weise wird die angehobene Spannung VH, in der Einschreibbetriebsart auf die gewählte Leitung R₁ verteilt Die Schaltung gemäß F i g. 8 kann als Einschreibschaltung nach F i g. 3 verwendet werden.

Die Spannungsanhebungseinheit gemäß F i g. 6 ist zur Erzielung bzw. Lieferung der angehobenen Spannung VH unter Verwendung der Einschreibspannung V_p ausgelegt. Es ist jedoch darauf hinzuweisen, daß die für diesen Zweck benutzte Spannung nicht auf die Einschreibspannung Vp beschränkt ist.

Im folgenden sei die Ausführungsform nach Fig.3 beispielsweise in bezug auf die Verteilungseinheit 105 betrachtet. Wie erwähnt, wird die angehobene Spannung VH von der Spannungsanhebungseinheit 110 (Fig.6) über die durch die Zeilenleitung /?,·des Zeilendekodierers 2 gewählte Verteilungseinheit (F i g. 4 oder 5) selektiv an die Zeilenleitung angelegt. Die Einschreibspannung Vp kann jedoch selektiv an die Zeilenleitung angelegt werden, wozu die mit den Zeilenleitungen verbundene Verteilungseinheit herangezogen und die von der Spannungsanhebungseinheit HO abgegebene angehobene Spannung VH benutzt wird. In diesem Fall wird der MOS-Transistor, dessen Drain-Sourcestrecke zwischen die die Einschreibspannung V_p liefernde Klemme und die Zeilenleitung eingeschaltet ist, durch die angehobene Spannung VH angesteuert. Es ist somit ersichtlich, daß der Streustrom von der Klemme Vp in der Einschreibbetriebsart im Vergleich zum Fall gemäß Fig. I zu Null reduziert werden kann. Bei der Verringerung des Ausgangsstroms der Spannungsanhebungseinheit 110 ist hierbei sorgfältig vorzugehen. Eine andere, auf diesem Grundgedanken basierende Ausführungsform ist anhand der F i g. 9 bis 15 erläutert.

F i g. 9 veranschaulicht eine Schaltungsanordnung mit dem Dekodierer 20/, der nur in seinem Innenaufbau für die Zeilenleitung R,- dargestellt ist und als Zeilendekodierereinheit bezeichnet wird, der Einschreibeinheit 109/ entsprechend der Zeilenleitung Ä/sowie der Verteilungseinheit 11IA. In Fi g. 9 bedeuten CE und ~ÜE in der Zeilendekodierereinheit 20/ ein Chip-Freigabesignal bzw. sein invertiertes Signal, Aq-A,- Eingangssignale, V_c eine Spannung von 5 V, Vs ein Bezugspotential (bei der dargestellten Ausführungsform Massepotential) sowie Γ30 und 7*31 MOS-Transistoren. Der Innenaufbau des Dekodierers ist an sich bekannt und braucht daher nicht näher erläutert zu werden. Wie bei der Ausführungsform gemäß F i g. 3 ist der Ausgang der Dekodierereinheit 20/ über die Source-Drainstrecke eines D-Typ-MOS-Transistors 77?,- mit der Zeilenleitung S verbunden. Der MOS-Transistor 77?,· verhindert, daß eine beim Einschreiben von Daten in die Speicherzellenanordnung an der Zeilenleitung Ä, anliegende hohe Spannung der Dekodierereinheit 20/ aufgeprägt wird. Die Anlegung des Lese/Einschreibsteuersignals R/W an die Dekodierereinheit erfolgt auf dieselbe Weise wie bei der Ausführungsform nach Fig.3. Die Einschreibeinheit 109/ enthält einen E-Typ-MOS-Transistor 7*32 und einen D-Typ-MOS-Transistor 7*33. Die Source-Drainstrecken dieser Transistoren sind in Reihe zwischen die die Einschreibspannung V_p liefernde Klemme und die Zeilenleitung R, eingeschaltet. Die Gateelektrode des MOS-Transistors 7*33 ist mit der Zeilenleitung R, verbunden, und die Gateelektrode des MOS-Transistors 7*32 ist an die angehobene Spannung VH der Spannungsanhebungseinheit 111 angekoppelt In der Einschreibbetriebsart wird die angehobene Spannung VH, wie dargestellt, der Gateelektrode des MOS-Transistors 7"32 aufgeprägt, während in der Lesebetriebsart eine Spannung von 0 V an der Gateelektrode anliegt Das (im folgenden einfach als Steuersignal bezeichnete) Lese/Einschreibsteuersignal R/W beträgt in der Einschreibbetriebsart OV und entspricht in der Lesebetriebsart der Spannung V_c (5 V). Wenn in der Einschreibbetriebsart die Zeilenleitung R, gewählt ist, wird ihr über eine Klemme bzw. einen Anschluß 5 eine hohe Spannung V_p aufgeprägt. Dabei liegt die Ausgangsklemme der Zeilendekodierereinheit 20/ auf 5 V. Gleichzeitig ist die Gate-Spannung des Transistors TR₁ auf 0 V eingestellt, während seine Source-Spannung praktisch 5 V beträgt, so daß die Dekodierereinheit 20/ durch den Transistor 77?, auch dann geschützt ist, wenn der Zeilenleitung Ri die Einschreibspannung V_p aufgeprägt wird. Wenn die Zeilenleitung /?, nicht gewählt ist, sind die MOS-Transistoren 77?, und 731 durchgeschaltet, so daß die Ladung der Zeilenleitung über diese Transistoren auf 0 V entladen wird.

In der Lesebetriebsart ist die Einschreibeinheit 109/ abgeschaltet bzw. gesperrt. Hierdurch wird ein Streustrom von der Klemme bzw. vom Anschluß 5 verhindert. Wenn in der Lesebetriebsart die Zeilenleitung /?,■ gewählt ist, wird die Spannung V_c von 5 V über den MOS-Transistor 7*30 und den durchgeschalteten Transistor TR, an die Zeilenleitung /?, angelegt. Wenn die Zeilenleitung R, nicht gewählt ist, wird ihre Ladung über die MOS-Transistoren 77?, und Γ31 auf 0 V entladen. Es ist unbedingt erforderlich, die Einschreibeinheit 109/ in der Lesebetriebsart zu trennen, um einen Streustrom von der Klemme 5 zu verhindern.

Wie in Verbindung mit F i g. 3 erläutert, wird vorzugsweise eine möglichst hohe Spannung an die mit den StP'jer-Gates der Speicherzellen verbundenen Zeilen-

leitungen R\—R_n, sowie die mit den Drains der Speicherzellen verbundenen Spaltenleitungen D\ -D_n angelegt Bei der Schaltungsanordnung nach F i g. 9 müssen daher Maßnahmen getroffen werden, um die an der Zeilenleitung R; anliegende Spannung auf einen möglichst hohen Wert anzuheben, indem die angehobene Spannung VH in der Einschreibbetriebsart von der Verteilungseinheit 111A dem MOS-Transistor T32 der Einschreibeinheit 109/zugeführt wird. Die in den integrierten Schaltkreis der Speichervorrichtung einbezogene Spannungsanhebungseinheit tll dient zur Lieferung der angehobenen Spannung VH durch Anhebung der Einschreibspannung V_p unter Ausnutzung der kapazitiven Ankopplung. Die Stromkapazität ist aus diesem Grund verhältnismäßig niedrig. Entsprechend der derzeitigen Tendenz werden die Transistoren zunehmend verkleinert und die Speicherkapazität stark erhöht Infolgedessen erhäht sich auch der vom Dekodierer verbrauchte Strom gegenüber der bisherigen Konstruktion um das Zweifache oder mehr. Durch Herabsetzung des Energie- oder Stromverbrauchs in der Speichervorrichtung ist es daher wünschenswert, den Stromverbrauch des Dekodierers zu verringern.

Bei einer anderen Ausführungsform der Erfindung wird daher die angehobene Spannung VH nicht den Verteilungseinheiten bzw. Einschreibeinheiten entsprechend den nicht gewählten Zeilen- oder Spaltenleitungen zugeführt; vielmehr werden diese Einheiten elektrisch getrennt Auf diese Weise kann der Stromverbrauch in den Dekodierern infolge der Einschreibspannung Vp in der Einschreibbetriebsirt erheblich verringert werden.

Eine weitere Ausführungsform dt·' Erfindung ist so ausgelegt, daß die angehobene Spannung VH nicht zu den Einschreibeinheiten 109/entsprechend den nicht gewählten Leitungen von mindestens der Hälfte der Zeilen- oder Spaltenleitungen in der Speicherzellenanordnung zugeführt wird, um dabei die Einschreibeinheiten 109/ elektrisch von der Zeilenleitung R,- zu trennen. In dieser Anordnung kann der Stromverbrauch des Dekodierers ebenfalls verringert werden. In Fig.9 ist die Einschreibeinheit nur für die Zeilenleitung /?,■ vorgesehen. Wahlweise können die Einschreibeinheiten sowohl für Zeilenleitungen als auch für Spaltenleitungen vorgesehen sein.

Bei der in Fig. 10 dargestellten Ausführungsform ist der Dekodierer 20 mit 2p Dekodierereinheiten gemäß F i g. 9 ausgerüstet. Von diesen Dekodierereinheiten bilden die Einheiten 20i—20_p einen ersten Dekodiererabschnitt 2OA und die Einheiten 20_p+1 —2Ü2p einen zweiten Dekodierabschnitt 2QB. Die Dekodierereinheiten besitzen jeweils den in Verbindung mit F i g. 9 beschriebenen inneren Aufbau. Eine nähere Erläuterung des inneren Aufbaus erübrigt sich somit, doch sind zur Vereinfachung der Beschreibung nur die Dekodierereinheiten 2O| und 2ßj_p mit ihrem Innenaufbau veranschaulicht. Es sei angenommen, daß den Dekodierereinheiten 20i —20_2p die Zeilenleitungen Q — C_2p zugeordnet sind.

Eine angehobene Spannung VHi von einer ersten entsprechenden Verteilungseinheit 11IA wird den Gateelektroden der Transistoren Γ32 in den Einschreibeinheiten 109 der Zeilendekodierereinheiten 20i—20_p aufgeprägt. Eine angehobene Spannung VH 2 von einer zweiten Verteilereinheit 11 Iß wird an die Gateelektroden der Transistoren 7"32 in den Einschreibeinheiten 109 der Zeilendekodierereinheiten 20_p+i — 20_2p angelegt. Es ist somit eine einzige Spannungsanhebungseinheit 111 vorgesehen. Die angehobene Spannung VH von der Spannungsanhebungseinheit 111 wird den beiden Verteilungseinheiten HlA und 111.8zugeführt Das höherwertigeste Bit A-, der Adresseneingangssignale A₀, Ao-Ai, Α, von der Zeilendekodierereinheit 2Oi wird der ersten Verteiiungseinheit 1ΠΑ zugeführt Ein höherwertigstes Bit ~Ä, der Adresseneingangssignale A₀, A₀-Ai, Avon der Zeilendekodierereinheit 2O₂P wird der zweiten Verteiiungseinheit 1115 eingespeist Die Verteiiungseinheit HlA ist so ausgelegt daß sie eine angehobene Spannung VHl liefert, wenn das Adresseneingangssignal Ai gleich »0« ist Die zweite Verteilungseinheit 1115 liefert eine angehobene Spannung VH 2, wenn das Adresseneingangssignal A-, gleich »0« ist Wie erwähnt wird bei der beschriebenen Ausführungsform die angehobene Spannung VH durch Umschaltung derselben zwischen erster und zweiter Verteilungfeinheit HlA bzw. 1115 selektiv dem vorgegebenen Dekodiererabschnitt 2OA oder 205 zugeführt Mit dieser Anordnung kann der Strom an der die Einschreibspannung V_P liefernden Klemme verringert werden.

Da die Verteilungseinheiten HlA und 1115 für die verstärkte Spannung jeweils denselben Aufbau besitzen, ist im folgenden anhand von F i g. 11 nur der Innenaufbau der ersten Verteilungseinheit HlA erläutert Bei der zu beschreibenc^B Ausführungsform wird die Spannungsanhebungseinheit HO in Fig.3 nach Fig.6 als Spannungsanhebungseinheit Hl verwendet Gemäß Fig. 11 sind D-Typ-MOS-Transistoren T34—T36, E-Typ-MOS-Transistoren T37—T42, eine Klemme bzw. ein Anschluß 131, an die bzw. den die Einschreibspannung V_p anlegbar ist, eine Klemme 133, an welche die Bezugsspannung Vs (das Massepotential bei der dargestellten Ausführungsform) anlegbar ist, ein Eingang für die angehobene Spannung VH, ein Adresseneingangssignal^ A,-nach Fig. 10, ein Lese/Einschreibsteuersignal RfW und ein angehobenes Ausgangssignal VH i von der ersten Verteilungseinheit HlA vorgesehen. Die MOS-Transistoren T35 und T37 bilden einen Inverter IN 6, während die MOS-Transistoren 736 und Γ38 einen Inverter IN 7 bilden.

Gemäß F i g. 11 ist die Ausgangsklemme (Knotenpunkt N10) des Inverters IN6 mit der Gateelektrode eines MOS-Transistors 734 verbunden, dessen Drain (Knotenpunkt Nil) mit den Sourceelektroden der MOS-Transistoren 740 und T41 sowie dem Drain des MOS-Transistors T36 verbunden ist. Die angehobene Spannung VHi von cfer ersten Verteilungseinheit HIA wird von der Ausgangsklemme des Inverters IN 7 abgenommen. Das Adresseneingangssignal A,- wird den Gateelektroden der MOS-Transistoren T37 und 738 zugeführt, und das genannte Steuersignal R/W wird der Gateelektrode des MOS-Transistors 742 aufgeprägt. Die angehobene Spannung VH von der Spannungsanhebungseinheit 111 wird an die Sourceelektrode des MOS-Transistors 734 angelegt. In der Einschreibbetriebsart ist die Einschreibspannung V₉ auf z. B. 25 V eingestellt, und die angehobene Ausgangsspannung VH von der Spannungsanhebungseinheit 111 beträgt beispielsweise 30 V. Das Steuersignal Ä/Wbesitzt die Größe»0«.

Die Schaltung gemäß Fig. 11 arbeitet wie folgt: Wenn das Adresseneingangssignal A, die Größe »0« besitzt, wird der Knotenpunkt N10 mit (der Spannung) V_p über den MOS-Transistor Γ35 gespeist. Der MOS-Transistor 734 schaltet daher durch, wobei die Ausgangsspannung VA/vonderSpannungsanhebungsschaltung 111 unmittelbar dem Knotenpunkt /VIl aufgeprägt wird, obgleich die Spannungsgröße durch die

Schwellenwertspannung des Transistors 7"34 beeinflußt wird. Auf diese Weise wird die Ausgangsspannung VH 1 von der ersten Verteilungseinheit HlA über den MOS-Transistor 7*36 erhalten. Wenn dagegen das Adresseneingangssignal Ai die Größe »1« besitzt, ist der MOS-Transistor 7*37 durchgeschaltet, so daß sich der Knotenpunkt JV10 auf 0 V befindet Dabei ist auch der Transistor 7*38 durchgeschaltet, und die Ausgangsspannung VH1 beträgt 0 V. Wenn gemäß F i g. 11 die Stromkapazität der MOS-Transistoren 7*36 und 7*40 größer ausgelegt ist als diejenige des MOS-Transistors 7*36, wird das Potential des näher an der Drainelektrode des MOS-Transistors 7*36 gelegenen Knotenpunkts JVIl auf

Vp - Vth (T37) - Vth (T40)

gehalten. Mit ViA (T39) und VfA (TAO) sind die Schwellenwertspannungen der MOS-Transistoren 7*39 bzw. 7*40 bezeichnet Bei Heranziehung des Potentials am Knotenpunkt NH als Bezugsgröße wird der öateelektrode des MOS-Transistors 7*34 eine Spannung aufgeprägt, die sich praktisch mit

-CVp - VfA (T39) - VfA (T40)

definieren läßt Wenn daher die Schwellenwertspannung VfA (T34) des MOS-Transistors 7*34 der Beziehung

I Vth (TM) I < I V_p - Vth (T39) - Vth (T40) |

genügt, befindet sich der MOS-Transistor 7*34 im Sperrzustand. Infolgedessen fließt kein Strom zum Knotenpunkt JV11 über den MOS-Transistor 7*34 entsprechend dem Eingangssignal bzw. der Eingangsspannung VH. Diesbezüglich ergibt sich kein Problem, auch wenn die Stromzufuhrfähigkeit der Spannungsanhebungseinheit lllgerii.gist.

Wenn die Schwellenwertspannung Vth (TM) des MOS-Transistors T34 hoch ist und der Knotenpunkt /VlO auf Vp liegt, erscheint die angehobene Eingangsspannung VH in unverändertem Zustand nicht am Knotenpunkt JVIl, falls der Schwellenwert Vth (TM) des MOS-Transistors 7*34 positiv ist.

Wenn jedoch die Schwellenwertspannung VfA (TM) des MOS-Transistor Γ34 hoch ist und der Knotenpunkt JV10 an Vp liegt, erscheint die eingespeiste angehobene Spannung VHnicht unverändert am Knotenpunkt JVIl, falls die Schwellenwertspannung VfA (TM) des MOS-Transistors Γ34 positiv ist. Zur Lösung dieses Problems braucht lediglich die Spannung am Knotenpunkt JVlO angehoben zu werden. Ein weiteres Beispiel für die Verteilungseinheit 111/4 für die angehobene Spannung ist im folgenden anhand der Fig. 12 und 13A bis 13C beschrieben. Gemäß Fig. 12 ist die Source-Drainstrecke eines D-Typ-MOS-Transistors T44 zwischen den Knotenpunkt /VlO und die Klemme bzw. den Anschluß 132 der Stromversorgung V_t. geschaltet, wobei ein Lese/Einschreibsteuersignal R/W der Gateelektrode des Transistors 7*44 aufgeprägt wird. Die Drainelektrode eines E-Typ-MOS-Transistors 45, dessen Gate- und Sourceelektrode zusammengeschaltet sind, ist mit einem Knotenpunkt /VlO verbünden. An den Verbindungspunkt zwischen den Elektroden sind die Sourceelektrode des E-Typ-MOS-Transistors /46, jeweils die eine Seite von Kondensatoren 135 und 136 sowie die Sourceelektrode eines D-Typ-MOS-Transistors Γ47 angeschlossen. Drain- und Gateelektrode des Transistors T 46 sind mit einer die Spannung V_p liefernden Stromquellenklemme 131 verbunden, und die andere Seite des Kondensators

135 ist an die Ausgangsklemme eines Oszillatorkreises 138 angeschlossen. Die andere Seite des Kondensators

136 ist mit der Klemme 133 der Stromquelle V_s verbunden. Die Drainelektrode des Transistors 7"47 liegt an der Klemme 132 für die Spannung K* Der Gateelektrode des Transistors T47 wird ein Steuersignal R/W auf-

ίο geprägt Ein NAND-Glied 137 anstelle des Inverters /JV6 gemäß Fi g. 11 ist an den Knotenpunkt JV10 angeschlossen und enthält einen E-Typ-MOS-Transistor 7*48, dessen Dainelektrode mit der Klemme V_p verbunden ist, sowie E-Typ-MOS-Transistoren T49 und 7*50, deren Source-Drainstrecken in Reihe zwischen die Sourceelektrode des Transistors 7*48 und die Klemme 133 der Stromquelle Vs geschaltet sind An die Gateelektrode des Transistors T49 wird ein Adressensignal Ai angelegt, während ein invertierter- Signal R/W des Steuersignals RAV der Gateelektrode des Transistors T50 aufgeprägt wird. Der Knotenpunkt /V iö ist mit der Ausgangsklemme des NAND-Glieds 137 verbunden.

Wenn bei der ersten Verteilungseinheit gemäß F i g. 12 sin Oszillatorkreis 138 einen Signalimpuls (dessen Höchstspannung V₉ und dessen Mindestspannung etwa Vs betragen) gemäß Fig. 13A liefert, ändert sich das Potential an der Sourceelektrode (Knotenpunkt JV13) des MOS-Transistors 7*46 auf die in Fig. 13B gezeigte Weise. Das Potential am Knotenpunkt ΛΊ0 wird daher gemäß F i g. 13B angehoben bzw. verstärkt In Fig. 13B ist mit VfA(T46) die Schwellenwertspannung des MOS-Transistors T46 bezeichnet.

Wenn die Schwellenwertspannung Vth (TM) des MOS-Transistor 7*34 der Verteilungseinheit 111/4 hoch ist, kann die Verteüungseinheit WiA für die angehobene Spannung gemäß Fig. 14 anstelle derjenigen nach F i g. 12 verwendet werden. Die Verteilungsejnheit 11IA gemäß F i g. 14 besteht aus einer Verteilungsschaltung 141 der ersten Stufe, einer Verteilungsschaltung 142 äiner zweiten Stufe und einer Verteilungsschaltung 143 einer dritten Stufe. Die erste Verteilungsschaltung 141 besitzt den in F i g. 11 dargestellten Aufbau, während die zweite und dritte Verteilungsschaltung 142 bzw. 143 jeweils der Verteilungsschaltung der ersten Stufe ohne Inverter /JV 6 entsprechen. Die Ausgangsspannung VfV der Spannungsanhebungseinheit 111 wird an die Sourceelektroden von drei Transistoren 7*34 angelegt Das Adressensignal A, wird den Gateelektroden von MOS-Transistoren Γ38 in den drei Verteilungsschaltungen aufgeprägt. Das Ausgangssignal VWa der ersten Verteilungsschaltung 141 wird an die Gateelektrode des MOS-Transistors 734 der zweiten Verteilungsschaltung 142 angelegt. Das Ausgangssignal VHb der zweiten Verteiiungsschaltung 142 wird der Gateelektrode des MOS-Transistors Γ34 der dritten Verteilungsschaltung 143 aufgeprägt. Weiterhin wird das Ausgangssignal VHc der dritten Verteilungsschaltung 143 als Ausgangssignai VWl der ersten Vrjrteilungsschaltung 111A für die angehobene Spannung benutzt.

Wenn gemäß Fig. 14 die angehobene Eingangsspannung VJVausreichend größer ist als die Einschreibspannung Vp, bildet das Ausgangssignal VHa der Verteilungsschaltung 141 der ersten Stufe eine Differenz, wenn der Schwellenwert Vth (TM) des MOS-Transistör Γ34 von der Spannung Vp subtrahiert wird. Bei VfA (T34) < 0, läßt sich VHa ausdrücken zu

VHa= V_n+ I VfA<T34H

21

Das Ausgangssignal VHb der Verteilungsschaltung 142 der zweiten Stufe läßt sich ausdrucken als

VHb = VHa + I Vth (T34) |,

weil das Gate-Potential des MOS-Transistors TM gleich VWa ist. Auf ähnliche Weise bestimmt sich das Ausgangssignal bzw. die Ausgangsspannung VHC = VH1 der Verteilungsschaltung der dritten Stufe durch ίο

VHC= VHb + I Vth (T34) \.

Bei der Ausführungsform gemäß Fig. 10 wird das Ausgangssignal der Verteilungseinheit HM oderJllB auf der Grundlage der Adressensignale /4, oder A, gesperrt. Dies bedeutet, daß die dem ersten Dekcdiererabschnitt 20/4 oder dem zweiten Dekodiererabschnitt 2OB zugeordnete Einschreibeinheit 109 elektrisch von der restlichen Schaltung getrennt wird. Auf diese Weise kann der Stromverbrauch des Dekodierers verlängert werden.

Bei der Ausführungsform gemäß F i g. 10 ist der Zeilendekodierer in zwei Abschnitte 20/4 und 20ß unterteilt, doch kann auch eine größere Zahl von Dekodiererabschnitten vorgesehen sein. F i g. 15 veranschaulicht einen Fall, in welchem der Dekodierer in vier Abschnitte 20/4 —2OD unterteilt ist. Dabei entsprechen die Dekodiererabschnitte 20/1 — 2OD den Adressenbits

30

(A₀, /4,), (ÄO, /4,), (A₀, A_t) bzw. (Äi Al).

Hierbei sind vier durch die Ausgangssignale et — e* der Dekodiererabschnitte 20,4 — 2OD angesteuerte Verteilungseinheiten UM — 111D vorgesehen, die mit der angehobenen Spannung VH von der Spannungsanhebungseinheit 111 gespeist werden. Die Ausgangssignale von den Verteilungseinheiten UM —11ID für die angehobene Spannung werden der Einschreibeinheit 109 (Fig. 10) für die beiden Zeilenleitungen zugeführt. Gemaß Fig. 15 sind vier derartige Verteilungseinheiten vorgesehen, so daß keine angehobene Spannung der Einschreibeinheit (109 in Fig. 10) zugeführt wird, die mit mindestens ³A der nicht gewählten Zeilenleitungen unter allen Zeilenleitungen verbunden ist Auf diese Weise wird der Stromverbrauch des Dekodierers an der Einschreibeinheit in der Einschreibbetriebsart auf etwa ¹U des Werts bei der bisherigen Speichervorrichtung reduziert

Die Schaltung gemäß Fig. 10 und 15, die nur dem Zeilendekodierer zugeordnet ist, kann auch entsprechend dem Spaltendekodierer 60 angeordnet sein. Ersichtlicherweise können die Verteilungseinheiten gemäß F i g. 7 und 8 als Verteilungseinheiten UM—HlD benutzt werden. Beispielsweise kann das Steuersignal ey gemäß F i g. 8 den Steuersignalen ei — e« gemäß F i g. 15 entsprechen.

Hierzu 11 Blatt Zeichnungen

60

65

Claims (12)

1. Patentansprüche:
   I. Nichtflüchtige Halbleiter-Speichervorrichtung

   — einem Zeilendekodierer (20),

   — einem Spaltendekodierer (60),

   — mehreren Zeilenleitungen (Ri- R_n,), die durch den Zeilendekodierer (20) auswählbar sind und eine erste Leitungsgruppe bilden,

   — mehreren Spaltenleitungen (D% — D_n),

   — mehreren Spaltenwählleitungen CCi-C_nJ, die durch den Spaltendekodierer (60) auswählbar sind und eine zweite Leitungsgruppe bilden, wobei die Spaltenwählleitungen (C\—C_n) so mit den Spaltenleitungen (Di-D_n) gekoppelt sind, daß eine gewählte Spaltenwählleitung die entsprechende Spaltenleitung auswählt, und

   — einer Speicherzellenanordung (10) mit nichtflüchtigen Halbleiter-Speicherzellen, die in einer Matrix zwischen der Zeilenleitungen (Ri-R_n,) und den Spaltenleitungen (Di-D_n) liegen,

   gekennzeichnet durch

   — eine Spannungsanhebungseinheit (110) zum Anheben einer ersten Pegelspannung (Vp) auf eine zweite Pegelspannung (Vh), und

   — mehrere Verteilungseinheiten (105,106), die mit der Spannungsanhebungseinheit (110) verbunden sind, um die zweite Pegelspannung (Vh) auf jede Leitung (Ri-R_n,; Q-KJ_n) wenigstens der ersten oder zweiten Leitungsgruppe zu verteilen, wobei jede Verteilungsein^eit (105,106) die zweite Pegelspannung nur dann an die entsprechende Leitung legt, wenn diese entsprechende Leitung gewählt ist (F i g. 3).
2. 2. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Leitungen (R\ — R_n,) der ersten Leitungsgruppe mit der entsprechenden ersten Verteilungseinheit

   (105) verbunden ist, und daß jede der Leitungen ^Ci — Cyder zweiten Leitungsgruppe mit der ersten Pegelspannung (V_P) beaufschlagt ist (F i g. 3).
3. 3. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Leitungen (Q — C_n) der zweiten Leitungsgruppe mit der entsprechenden zweiten Verteilungseinheit

   (106) verbunden ist, und daß jede der Leitungen (Ri-R_n,)der ersten Leitungsgruppe mit der ersten Pegelspannung (Vp) beaufschlagt ist (F i g. 3).
4. 4. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Einrichtung zum Anlegen der ersten Pegelspannung (Vp)an die Spaltenleitungen (D\ -D_n)aufweist:

   einen MOS-Transistor (Ti), der zwischen einen Knotenpunkt (Ni) der Spaltenleitungen (D\ — D„) und einen Anschluß zur Anlegung der ersten Pegelspannung an die Spaitenleitungen als Einschreibspannung geschaltet ist, und

   eine Einschreibdaten-Steuerschaltung (80), welche die Gateelektrode des MOS-Transistors (Ti) mit einem Einschreibdaten-Steuersignal beaufschlagt und eine dritte, mit der Spannungsanhebungseinheit (110) verbundene Verteilungseinheit (107) hat, um an die Gateelektrode des MOS-Transistors (Tl) die zweite Pegelspannung (Vh) abhängig von Eingangsdaten (Di_n)der Einschreibdaten-Steuerschaltung (80) anzulegen (F ig. 3).
5. 5. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verteilungseinheit (iO5i) aufweist:

   einen ersten MOS-Transistor (TS), d_er zwischen einen Anschluß zur Anlegung der angehobenen zweiten Pegelspannung (Vn) von der Spannungs«.nhebungseinheit (110) und die Zeilenleitung (Ri) geschaltet ist,

   einen Anschluß zur Lieferung eines schwingenden Impulses (OSC) mit vorbestimmter Amplitude,
   einen zweiten MOS-Transistor (T 10), der an einem Ende der Source-Drain-Strecke mit der Gateelektrode des ersten MOS-Transistors (T5) und am anderen Ende der Source-Drain-Strecke mit seiner Gateelektrode verbunden ist,

   einen Kondensator (CPi), der an einem Ende mit dem Anschluß zur Lieferung des schwingenden Impulses und am anderen Ende mit dem anderen Ende der Source-Drain-Strecke des zweiten MOS-Transistors (TiO) verbunden ist,

   einen dritten MOS-Transistor (Ti 1), dessen Source-Drain-Strecke zwischen einen Knotenpunkt (NS) zwischen dem zweiten MOS-Transistor (TiO) und dem Kondensate)· (CP 1) sowie einen Anschluß zur Anlegung der ersten Pegelspannung (Vp) geschaltet ist, und

   eine Steuereinrichtung zur Steuerung der Gate-Spannung des ersten MOS-Transistors (TS) durch ein Signal auf der Zeilenleitung (Ri) und ein Lese/ Einschreibsteuersignal (R/W), um die zweite Pegelspannung (Vh) an die Zeilenleitung (Ri) zu legen, wenn die Zeilenleitung (Ri) gewählt ist (F i g. 4).
6. 6. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verteilungseinheit (i0%i) aufweist;

   einen ersten MOS-Transistor (TiT) des Verarmungstyps, dessen Source-Drain-Strecke am einen Ende mit dem Anschluß zur Anlegung der zweiten Pegelspannung (Vh) von der Spannungsanhebungseinheit (110) und dessen Gateelektrode mit der Zeilenleitung (Ri) verbunden ist,
   einen zweiten MOS-Transistor (TiS), dessen Source-Drain-Strecke am einen Ende mit einem Anschluß zur Anlegung einer dritten Pegelspannung (Vc) und am anderen Ende mit dem anderen Ende der Source-Drain-Strecke des ersten MOS-Transistors (Ti2) verbunden ist und dessen Gateelektrode an einen Anschluß zum Einspeisen eines zum Signal auf der Zeilenleitung (Rj) komplementären Signales angeschlossen ist, und

   eine Widerstandseinrichtung (TiS) zwischen einem Verbindungspunkt (N 6) des ersten und des zweiten MOS-Transistors (Ti2, TiS) und der Zeilenleitung (R₁)(F ig. 5).
7. 7. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsanhebungseinheit (110) einheitlich mit einem die nichtflüchtige Halbleiter-Speichervorrichtung bildenden integrierten Schaltkreis ausgebildet ist.
8. 8. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß die Spannungsanhebungseinheit (110) aufweist:
   eine Oszillatoreinheit (120, IN4) zur Erzeugung von impulsen einer vorbestimmten Amplitude,

   einen Kondensator (CP2), der an einem Ende mit

   dem Ausgangsanschluß der Oszillatoreinheit (120, IN4) verbunden ist,

   einen ersten MOS-Transistor (T22), der an einem Ende der Source-Drain-Strecke mit dem anderen Ende des Kondensators (CP "2) und mit seiner Gateelektrode und am anderen Ende der Source-Drain-Strecke mit einem Ausgangsanschluß der zweiten Pegelspannung (Vh) verbunden ist,
   einen Ausgangsanschluß zwischen dem Ausgang der Oszillatoreinheit (120, IN4) und dem einen Ende des Kondensators (CP 2) zum Abgeben eines schwingenden Impulses (OSC) von der Oszillatoreinheit (120,/N 4), und

   einen zweiten Transistor (T2Q), der mit seiner Source-Drain-Strecke zwischen dem anderen Ende des Kondensators (CP 2) und dem Anschluß zum Anlegen der ersten Pegelspannung (Vp) liegt (F i g. 6).
9. 9. Nichtflüchtige Halbleiter-Speichervorrichtung, mit

   20

   — einem Zeilendekodierer (20),

   — einem Spaltendekodierer (60),

   — mehreren Zeilenleitungen(C\ — Cp,Cp + \—Cip), die durch den Zeilendekodierer (20) auswählbar sind,

   — mehreren Spaltenwählleitungen (Ct-C_n), die durch den Spaltendekodierer (60) auswählbar sind, wobei die Spaltenwählleitungen (Ci-C_n) so mit den Spaltenleitungen (Dt-D_n) gekoppelt sind, daß eine gewählte Spaltenwählleitung die entsprechende Spaltenleitung auswählt, und

   — einer Speicherzellenanordnung (10) mit nichtflüchtigen Halbleiter-Speicherzellen, die in einer Matrix zwischen den Zeilenleitungen und den Spaltenleitungen liegen,

   gekennzeichnet durch

   — mehrere Einschreibeinheiten (109), die zum Anlegen einer ersten Pegelspannung (Vp) mit jeder der Zeilenleitungen verbunden sind,

   — eine Verbindungseinheit, die die Zeilenleitungen in wenigstens eine erste und ejne zweite Zeilenleitungs-Untergruppe (Ct — Cp, Cp ₊ t — Cip) aufteilt,

   — eine Spannungsanhebungseinheit (111) zum Anheben der ersten Pegelspannung (Vp) auf eine zweite Pegelspannung (Vh), und

   — wenigstens eine erste und eine zweite Verteilungseinheit (111A \\\B), die mit der Spannungsanhebungseinheit (111) verbunden sind, um die zweite Pegelspannung (Vh u Vj/2) an die Einschreibeinheiten der ersten bzw. der zweiten Zeilenleitungs-Untergruppe anzulegen,

   — wobei die erste Verteilungseinheit (11 XA) so gesteuert ist, daß die bei Auswahl einer der Zeilemleitungen (Ct-C₀) der ersten Zeilenleitungs-Untergruppe die erste Pegelspannung (V_p) über die Einschreibeinheiten (109) der ersten Zeilenleitungs-Untergruppe nur an den Zeilenleitungen der ersten Zeilenleitungs-Untergruppe liegt, und

   — wobei die zweite Verteilungseinheit (HIß) so gesteuert ist, daß bei Auswahl einer der Zeilenleitungen (Cp + \C_2p) der zweiten Zeilenleitungs-Untergruppe die erste Pegelspannung (Vp) über die Einschreibeinheiten (109) der zweiten Zeilenleitungs-Untergruppe nur an den Zeilenleitungen der zweiten Zeilenleitungs-Untergruppe liegt (F i g. 10).
10. 10. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Einschreibeinheit (109) aufweist:

    einen mit der ersten Pegelspannung (V_P) beaufschlagten Anschluß (5),

    einen ersten MOS-Transistor (T32) vom Anreicherungstyp, der an einem Ende der Source-Drain-Strecke mit diesem Anschluß (5) verbunden ist, und einen zweiten MOS-Transistor (T33) vom Verarmungstyp, der mit der Source-Drain-Strecke zwischen dem anderen Ende der Source-Drain-Strecke des ersten MOS-Transistors (T32) vom Anreicherungstyp und einer Zeilenleitung (R;) liegt und mit der Gateelektrode an diese Zeilenieitung (Ri) angeschlossen ist,

    wobei die zweite Pegelspannung (Vhi, Vhi) von der ersten oder zweiten Verteilungseinheit (HlA HiB) wahlweise zur Gateelektrode des ersten MOS-Transistors (T32) vom Anreicherunystyp gelegt ist (F ig. 9,10).
11. 11. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste und zweite Verteilungseinheit (IHA HiB) durch Adressensignale (A_h A~i) steuerbar sind, die dem Zeilendekodierer (20) aufgeprägt werden (Fig. 10).
12. 12. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste und die zweite Verteilungseinheit (iiiA, UiB) aufweisen:

    einen Eingangsanschluß, an dem die zweite Pegelspannung (Vh) von der Spannungsanhebungseinheit (Hl) liegt,

    einen Ausgangsanschluß zum Anlegen der zweiten Pegelspannung (Vhi oder Vhi) an die Einschreibeinheiten (109),

    einen MOS-Transistor (T34), dessen Scurce-Drain-Strecke zwischen dem Eingangsanschluß und dem Ausgangsanschluß liegt, und

    ••rine Steuerschaltung (IN 6) zur Ansteuerung der Gateelektrode des MOS-Transistors (T34) derart, daß dieser MOS-Transistor (TM) die zweite Pegelspannung (Vh) vom Eingangsanschluß abhängig von an der Steuerschaltung (IN 6) liegenden und an dem Zeilendekodierer (20) zugeführten Adressensignalen überträgt (F i g. 11).