JPS5938996A - ランダムアクセスメモリ装置 - Google Patents
ランダムアクセスメモリ装置Info
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- JPS5938996A JPS5938996A JP57148704A JP14870482A JPS5938996A JP S5938996 A JPS5938996 A JP S5938996A JP 57148704 A JP57148704 A JP 57148704A JP 14870482 A JP14870482 A JP 14870482A JP S5938996 A JPS5938996 A JP S5938996A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G—PHYSICS
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果形トランジスタ（以下ＩＰ’ＥＴＪ
と略称する。）を用いたランダムアクセスメモリ装置に
係シ、傷にそのワード紛駆動回路の改良に関するもので
ある。
と略称する。）を用いたランダムアクセスメモリ装置に
係シ、傷にそのワード紛駆動回路の改良に関するもので
ある。
第１図は従来のランダムアクセスメ七す装置（以下ｒＲ
ＡＭＪと略称する。）の−ＬＩＳを示す回路構成図で、
１ビット当り１個のＦ’ Ｅ Ｔをもつメモリセルか４
ビツトと、それらを連ふためのアドレスデコーダとワー
ド線のプルダウン回路とが示されている。第１図におい
て、（ｌａ）〜（ユｄ）はそれぞれ１ビツトのメモリセ
ルで、論理値″′ｌ’ｔたは“ｏ９（以下０１″または
では論理値を示すものとする。ンのデータを記憶する一
端接地の記憶容量（２１と、一方の主電極がこの記憶容
１（２）の他端に接続され、この記憶容量（２）のデー
タ読み出し、書き込みまたは保持するためのスイッチン
グＦＥＴとを備えている。
ＡＭＪと略称する。）の−ＬＩＳを示す回路構成図で、
１ビット当り１個のＦ’ Ｅ Ｔをもつメモリセルか４
ビツトと、それらを連ふためのアドレスデコーダとワー
ド線のプルダウン回路とが示されている。第１図におい
て、（ｌａ）〜（ユｄ）はそれぞれ１ビツトのメモリセ
ルで、論理値″′ｌ’ｔたは“ｏ９（以下０１″または
では論理値を示すものとする。ンのデータを記憶する一
端接地の記憶容量（２１と、一方の主電極がこの記憶容
１（２）の他端に接続され、この記憶容量（２）のデー
タ読み出し、書き込みまたは保持するためのスイッチン
グＦＥＴとを備えている。
（４）はスイッチングＦ Ｅ Ｔ（３１の他方の主電極
に接続されメモリセル（ｌａ）、 （ｌｃ）についての
データを伝達するビット線、（５）はメモリセル（１１
３，）、 （ｌｂ）のスイッチングＦ Ｅ Ｔ（３）の
方ン（ＯＮ）、オフ（ＯＦ′Ｆ）を制御するための信号
が加えられるワード線で、スイッチングＦＪｕＴｆ：１
１のゲートに接続されている。（６）はメモリセル（１
ｂ）、 （１６，）用のピッ） 紳、Ｃ７１はメモリセ
ル（ｌｃ）、（ｘａ）用のワード線、（８）は端子群（
９）から供給されるアドレス信号Ａ、、稿 −−−−−
、Ａ、、。
に接続されメモリセル（ｌａ）、 （ｌｃ）についての
データを伝達するビット線、（５）はメモリセル（１１
３，）、 （ｌｂ）のスイッチングＦ Ｅ Ｔ（３）の
方ン（ＯＮ）、オフ（ＯＦ′Ｆ）を制御するための信号
が加えられるワード線で、スイッチングＦＪｕＴｆ：１
１のゲートに接続されている。（６）はメモリセル（１
ｂ）、 （１６，）用のピッ） 紳、Ｃ７１はメモリセ
ル（ｌｃ）、（ｘａ）用のワード線、（８）は端子群（
９）から供給されるアドレス信号Ａ、、稿 −−−−−
、Ａ、、。
Ａｏをデコードしてその出力１１１１）、 （川−ｍ−
の中の１本に電圧を出すデコーダ回路、（＋２３ 、
Ｑ３ｉはぞれそれデコーダ回路（８）の出力（Ｉｌｌ
、 （Ｉｌｌのレベルに応じす端子（１４）へ供給され
るワード線駆動信号φ６をワード縁（５１、（７）へ纜
合するＦ ｌｆｌ Ｔ、 ＋１５１． Ｑ（ｆｉ りそ
れぞれワード魅［Ｔｉ） 、 （７）の雑音を除去また
は圓減４るためのＦＢＴｌ（２１１；ｌはワード線ｔ５
＋ 、 （７）のプルダウン制御ＩＤ回路、（２１）は
プルダウンＦ Ｅ Ｔ （＋５１ 、 （＋６１のケー
上電極に接続されたプルダウン制御回路（２０）の出
力線、（盆は電源端子、Ｕ＋＋ 、 Ｃ２５）はそれぞ
れクロック＊、Ｌｆｉの入力端子、い）は電源端子（２
２１と出力線伐１）との間に接続されゲート電極を電源
端子（２２に接続された負荷ＦＥＴ。
の中の１本に電圧を出すデコーダ回路、（＋２３ 、
Ｑ３ｉはぞれそれデコーダ回路（８）の出力（Ｉｌｌ
、 （Ｉｌｌのレベルに応じす端子（１４）へ供給され
るワード線駆動信号φ６をワード縁（５１、（７）へ纜
合するＦ ｌｆｌ Ｔ、 ＋１５１． Ｑ（ｆｉ りそ
れぞれワード魅［Ｔｉ） 、 （７）の雑音を除去また
は圓減４るためのＦＢＴｌ（２１１；ｌはワード線ｔ５
＋ 、 （７）のプルダウン制御ＩＤ回路、（２１）は
プルダウンＦ Ｅ Ｔ （＋５１ 、 （＋６１のケー
上電極に接続されたプルダウン制御回路（２０）の出
力線、（盆は電源端子、Ｕ＋＋ 、 Ｃ２５）はそれぞ
れクロック＊、Ｌｆｉの入力端子、い）は電源端子（２
２１と出力線伐１）との間に接続されゲート電極を電源
端子（２２に接続された負荷ＦＥＴ。
（イ）は同じく電源端子（２２と出力＃Ｈとの間に接続
されゲート電極をクロックＺの入力端子（２３）に接続
された予備充電用ＦＦ１Ｔ、（２７１は出力線（２１）
とノード（２段との間に接続されゲート電極をクロック
−の入力端子（２４）に接続されたＦＥＴ５し９）はノ
ード（２８）と接地点との間に接続されゲート電極を出
力線（２１）に接続され＼、 たＦ’ＥＴである。
されゲート電極をクロックＺの入力端子（２３）に接続
された予備充電用ＦＦ１Ｔ、（２７１は出力線（２１）
とノード（２段との間に接続されゲート電極をクロック
−の入力端子（２４）に接続されたＦＥＴ５し９）はノ
ード（２８）と接地点との間に接続されゲート電極を出
力線（２１）に接続され＼、 たＦ’ＥＴである。
第２図は第１図の回路の動作を説明するための各部波形
図で、ここではメモリセル（１ａ）にｒを書き込む場合
について説明する。第２図の時刻ｔ。
図で、ここではメモリセル（１ａ）にｒを書き込む場合
について説明する。第２図の時刻ｔ。
からｔ、までの間はこのメモリシステムの予備充電の期
間であり、クロック信号シによってデコーダ回路（８）
の出力Ｑｏ＋ 、 （ｎ）およびプルダウン回路（財）
）の出力１１（２１ｉはｌ”に予め充電されている。こ
のときワード線駆動信号φ、はゝ０゛であるので、ワー
ドａ （５＋ １（７）はそれぞれＦＢＴ （＋２１
、 （ｌ粉およびプルダウンＦＥＴｏ心（１６）を通じ
て一接地され、ワード線（５１、（ｙｌのそれぞれの電
位’Ｖ ５． Ｖ−ｒは０２である。時刻ｔ１にクロッ
クφが７になるとクロックφはｆとなり、ＦＦ１Ｔ（２
ηがＯＮとなり、ノード之１）のレベルｖ２１は、Ｖ−
ｖＴｆｌからほぼＶＴｌｌに低下する。■は゛亀源端子
唆ＡへＣ供給電圧、■、□はＦＥＴ （２５＋ 、 （
２６１のしきい値電圧である。このレベルｖ２．の低下
後の値はＦＥＴ （２＋ｉ！ 、 （２７１、（２９！
のＯＮ抵抗の値によって決まる。一般のプルダウン回路
ではＦ’ Ｅ Ｔ咋のＯＮ抵抗とＦＥＴ Ｌ２７＋ 、
り９）のＯＮ抵抗との比を５０：１ないし１００：１程
度に設定され、ノード（２１）の電位レベルはＶＴｌｌ
よりわずかに大きい値になる。従って、ＦＥＴ Ｑ５）
、 Ｑ６）は弱く導通しているので、ワード線（５）
、（７）は高抵抗ではあるが、Ｆ ＩＦ５ Ｔ （１５
１゜０６）を通して接地されることになる。次に時刻ｔ
１とｔ２との間でアドレス信号が入りワード線（６）が
選ばれるとノード（１１）のレベルは０”となり、ノー
ド（１０）は１に保持される。次に、時刻ｔ２でワード
線駆動信号φ、が０′から１′に変わり、これがその−
を甘Ｆ Ｅ Ｔ（＋２１を通してワード線（５）に伝え
られワード縁（５）が°′０９かう’ｌ”に変わる。こ
れによってメモリセル（ｌａ）、 （ｌｂ）のＦＥＴ（
３１が導通しメモリセル（ｌａ）、 （ｌｂ） ヘのデ
ータ書き込みの状態が準備される。このと＠ ＦＥＴ０
５）はＯＮ′＃、態ではあるが、その抵抗とワード線（
６）の駆動信号側との抵抗比は非常に大きい（１００＋
、１以上）のでワード線（５）のレベルの低下は殆ん
どなく、ワード線（６１の電圧は■になる。次に時刻ｔ
３でヒツト線（４）に第２図にｖ４で示すように入力デ
ータ化上の゛アレベルが伝えられる。〔ピッ）ｉＷＮ４
）においてｔ３以前の電圧はメモリセル（ｌａ）が記憶
していたレベルによるが、これはこの発明とは「（接関
係ないので説明を省略している。〕 上記入力データ信号のｌｆレベルは１°ｈ：Ｔ（３）を
通して記憶容量（２）に伝わるが、このＦＥＴ（３１の
しきい値゛陽圧ｖ、Ｈによって低下した電圧ｖ−■７！
１となって１き込まれる。このようにメモリセルに劉き
込まれる信号のレベルが低いと、それを読み出したとき
の信号レベルも低くなるので好ましくない。これを防ぐ
ためにはワード線駆動信号φ、のレベルを電源電圧Ｖと
ＦＫＴのしきい値電圧■、ｒＨとの和以上に上げてやれ
、ばよい。第３図はこのための従来技術になるワード線
駆動回路の一例を示すブロック回路図で、０ＩＪ）はワ
ード線駆動信号φ、の発生回路ブロック、（３＋１は駆
動信号−６を昇圧するための昇圧イば号φ、の発生回路
ブロックご（３２Ｉはその出力端子、（３：（＋は駆動
信号φ、の出力端子（１４）と昇圧信号φ。
間であり、クロック信号シによってデコーダ回路（８）
の出力Ｑｏ＋ 、 （ｎ）およびプルダウン回路（財）
）の出力１１（２１ｉはｌ”に予め充電されている。こ
のときワード線駆動信号φ、はゝ０゛であるので、ワー
ドａ （５＋ １（７）はそれぞれＦＢＴ （＋２１
、 （ｌ粉およびプルダウンＦＥＴｏ心（１６）を通じ
て一接地され、ワード線（５１、（ｙｌのそれぞれの電
位’Ｖ ５． Ｖ−ｒは０２である。時刻ｔ１にクロッ
クφが７になるとクロックφはｆとなり、ＦＦ１Ｔ（２
ηがＯＮとなり、ノード之１）のレベルｖ２１は、Ｖ−
ｖＴｆｌからほぼＶＴｌｌに低下する。■は゛亀源端子
唆ＡへＣ供給電圧、■、□はＦＥＴ （２５＋ 、 （
２６１のしきい値電圧である。このレベルｖ２．の低下
後の値はＦＥＴ （２＋ｉ！ 、 （２７１、（２９！
のＯＮ抵抗の値によって決まる。一般のプルダウン回路
ではＦ’ Ｅ Ｔ咋のＯＮ抵抗とＦＥＴ Ｌ２７＋ 、
り９）のＯＮ抵抗との比を５０：１ないし１００：１程
度に設定され、ノード（２１）の電位レベルはＶＴｌｌ
よりわずかに大きい値になる。従って、ＦＥＴ Ｑ５）
、 Ｑ６）は弱く導通しているので、ワード線（５）
、（７）は高抵抗ではあるが、Ｆ ＩＦ５ Ｔ （１５
１゜０６）を通して接地されることになる。次に時刻ｔ
１とｔ２との間でアドレス信号が入りワード線（６）が
選ばれるとノード（１１）のレベルは０”となり、ノー
ド（１０）は１に保持される。次に、時刻ｔ２でワード
線駆動信号φ、が０′から１′に変わり、これがその−
を甘Ｆ Ｅ Ｔ（＋２１を通してワード線（５）に伝え
られワード縁（５）が°′０９かう’ｌ”に変わる。こ
れによってメモリセル（ｌａ）、 （ｌｂ）のＦＥＴ（
３１が導通しメモリセル（ｌａ）、 （ｌｂ） ヘのデ
ータ書き込みの状態が準備される。このと＠ ＦＥＴ０
５）はＯＮ′＃、態ではあるが、その抵抗とワード線（
６）の駆動信号側との抵抗比は非常に大きい（１００＋
、１以上）のでワード線（５）のレベルの低下は殆ん
どなく、ワード線（６１の電圧は■になる。次に時刻ｔ
３でヒツト線（４）に第２図にｖ４で示すように入力デ
ータ化上の゛アレベルが伝えられる。〔ピッ）ｉＷＮ４
）においてｔ３以前の電圧はメモリセル（ｌａ）が記憶
していたレベルによるが、これはこの発明とは「（接関
係ないので説明を省略している。〕 上記入力データ信号のｌｆレベルは１°ｈ：Ｔ（３）を
通して記憶容量（２）に伝わるが、このＦＥＴ（３１の
しきい値゛陽圧ｖ、Ｈによって低下した電圧ｖ−■７！
１となって１き込まれる。このようにメモリセルに劉き
込まれる信号のレベルが低いと、それを読み出したとき
の信号レベルも低くなるので好ましくない。これを防ぐ
ためにはワード線駆動信号φ、のレベルを電源電圧Ｖと
ＦＫＴのしきい値電圧■、ｒＨとの和以上に上げてやれ
、ばよい。第３図はこのための従来技術になるワード線
駆動回路の一例を示すブロック回路図で、０ＩＪ）はワ
ード線駆動信号φ、の発生回路ブロック、（３＋１は駆
動信号−６を昇圧するための昇圧イば号φ、の発生回路
ブロックご（３２Ｉはその出力端子、（３：（＋は駆動
信号φ、の出力端子（１４）と昇圧信号φ。
の出力端子（：＋１りとの間に接続された昇圧容量、（
２）は駆動信号φ、の出力端子（１４）と接地点との間
の寄生各列である。
２）は駆動信号φ、の出力端子（１４）と接地点との間
の寄生各列である。
第４図は第３図の回路動作を説明するための信号波形図
で、ここで出力端子（１４）は第１図の端子（１４）に
対応し、駆動信号φ７はワード線（５）に伝わっている
ものとする。１駆励信号φ、が時刻ｔ２で０″から１″
に上昇した後、時刻ぜ２で引圧信号φＪ１″Ｏ′からパ
ｆに上昇すると、昇圧容量の３）によって駆動信号φ、
Ｑ）レベルが電圧７以上の値ｖＡに」１昇する。この上
昇分ΔＶは Δｖ−〔Ｃ３３／（０３３＋Ｃ６４）〕・ｖで与えられ
る。ここで、Ｃ３３１Ｃ３４はそれぞれ容量（ａ：（＋
＋ １３（１）の容量値である。このΔ■をしきい値
電圧■、Ｈ以上にすることは容易にできるので、駆動信
号φ、のゞ１″レー・ル（第４図の■Ａ）はｖ＋ｖ、Ｈ
以上に上げることができる。ところか、このレベルは容
Ｒ＠３ｊ、（９）υに蓄えられた電荷の県によって決っ
ており、この電荷がｐｒｒ（＋ｒ＋）を通して放電する
ので、徐々に低下して時刻ｔ３までの時間が長ぐなった
場合、第４図に示すように電源電圧Ｖ以下の値■８にま
で低下する。以上のように従来の回路ではワード線駆動
信号φ１を昇圧してからメモリセルにデータを書き込む
までの時間を長くとれないという欠点があった。
で、ここで出力端子（１４）は第１図の端子（１４）に
対応し、駆動信号φ７はワード線（５）に伝わっている
ものとする。１駆励信号φ、が時刻ｔ２で０″から１″
に上昇した後、時刻ぜ２で引圧信号φＪ１″Ｏ′からパ
ｆに上昇すると、昇圧容量の３）によって駆動信号φ、
Ｑ）レベルが電圧７以上の値ｖＡに」１昇する。この上
昇分ΔＶは Δｖ−〔Ｃ３３／（０３３＋Ｃ６４）〕・ｖで与えられ
る。ここで、Ｃ３３１Ｃ３４はそれぞれ容量（ａ：（＋
＋ １３（１）の容量値である。このΔ■をしきい値
電圧■、Ｈ以上にすることは容易にできるので、駆動信
号φ、のゞ１″レー・ル（第４図の■Ａ）はｖ＋ｖ、Ｈ
以上に上げることができる。ところか、このレベルは容
Ｒ＠３ｊ、（９）υに蓄えられた電荷の県によって決っ
ており、この電荷がｐｒｒ（＋ｒ＋）を通して放電する
ので、徐々に低下して時刻ｔ３までの時間が長ぐなった
場合、第４図に示すように電源電圧Ｖ以下の値■８にま
で低下する。以上のように従来の回路ではワード線駆動
信号φ１を昇圧してからメモリセルにデータを書き込む
までの時間を長くとれないという欠点があった。
と−の発明は以上のような点に鑑みてなされたもので、
昇圧されたワード線のレベルが低下しないようにして、
メモリセルにデータを書き込む時間の制約をなくするこ
とを目的としている。
昇圧されたワード線のレベルが低下しないようにして、
メモリセルにデータを書き込む時間の制約をなくするこ
とを目的としている。
第５図はこの発明の一実施例におけるワード線駆動信号
発生回路のみを示す回路図で、その他の部分は第１図の
従来例と同様でよい。第１図、第３図と同一符号は同等
部分を示す。第５図において、州は繰り返し信号φ。の
供給端子、（３６ｊは一方の主電極を端子卵に、他方の
主電極をノードのηに、ゲート電極を昇圧信号φ、の出
力端子（３２Ｉに接続されたＦＩＴ 、（ハ）はノード
＠力とノード（３９）との間に接続された昇圧容量、（
４Ｉは電源端子（２２とノード０９）との間に接続され
ゲート電極を昇圧信号φ、の出力端イ（３２）に接続さ
れた充電用ｙｇＴ、（４１）はドレインとゲート電極を
ノード（４９）に接続されソース電極をワード線駆動信
号φ、の発生回路（３０）の出力端子（１４）に接続さ
れた整流用ＦＥＴ、（４２）はドレインとゲート電極と
をワード線駆動信号φ、の出力端子（Ｉ４）に接続され
ソースを電源端子いに接続されたクランプ用ＦＥＴであ
る。
発生回路のみを示す回路図で、その他の部分は第１図の
従来例と同様でよい。第１図、第３図と同一符号は同等
部分を示す。第５図において、州は繰り返し信号φ。の
供給端子、（３６ｊは一方の主電極を端子卵に、他方の
主電極をノードのηに、ゲート電極を昇圧信号φ、の出
力端子（３２Ｉに接続されたＦＩＴ 、（ハ）はノード
＠力とノード（３９）との間に接続された昇圧容量、（
４Ｉは電源端子（２２とノード０９）との間に接続され
ゲート電極を昇圧信号φ、の出力端イ（３２）に接続さ
れた充電用ｙｇＴ、（４１）はドレインとゲート電極を
ノード（４９）に接続されソース電極をワード線駆動信
号φ、の発生回路（３０）の出力端子（１４）に接続さ
れた整流用ＦＥＴ、（４２）はドレインとゲート電極と
をワード線駆動信号φ、の出力端子（Ｉ４）に接続され
ソースを電源端子いに接続されたクランプ用ＦＥＴであ
る。
第６図は第５図の回路の動作を説明するための各部信号
波形図で、時刻ｔ′２まではゲート線駆動信号φ１の波
形は第４図と同じである。時刻ぜ、後、昇圧信号φ、に
よってｙｇＴ（３６）がＯＮ状態になると、繰り返し信
号φ。が０′から１．％に変化したとき、そ。６イ、ア
、ｔ、Ｂ Ｔ （３６１゜１．い１、エアやえ、、１い
えＶ−Ｖ、Ｒが昇圧容量（３籾を通じてノード（３９］
に伝わり、ノード（３９）のレベルが上昇し、整流用Ｆ
ＥＴ（４１）がＯＮ状態となり、ノード（３９）から出
力端子θ４）に向って電流が流れ出力端子０４）の電圧
レベルが上昇する。繰り返し信号φ。が１°から０″に
変ると、ＦＩＴ（４１）はＯＦＦになるので、出力端子
（Ｉ４）からノード（３９）には電流は流れない。ノー
ド嬌の電圧レベルは低下するが充電用Ｆ Ｅ Ｔ （４
０）を１通してＶ−Ｖ、Ｈに充電される。
波形図で、時刻ｔ′２まではゲート線駆動信号φ１の波
形は第４図と同じである。時刻ぜ、後、昇圧信号φ、に
よってｙｇＴ（３６）がＯＮ状態になると、繰り返し信
号φ。が０′から１．％に変化したとき、そ。６イ、ア
、ｔ、Ｂ Ｔ （３６１゜１．い１、エアやえ、、１い
えＶ−Ｖ、Ｒが昇圧容量（３籾を通じてノード（３９］
に伝わり、ノード（３９）のレベルが上昇し、整流用Ｆ
ＥＴ（４１）がＯＮ状態となり、ノード（３９）から出
力端子θ４）に向って電流が流れ出力端子０４）の電圧
レベルが上昇する。繰り返し信号φ。が１°から０″に
変ると、ＦＩＴ（４１）はＯＦＦになるので、出力端子
（Ｉ４）からノード（３９）には電流は流れない。ノー
ド嬌の電圧レベルは低下するが充電用Ｆ Ｅ Ｔ （４
０）を１通してＶ−Ｖ、Ｈに充電される。
上記信号φ、の繰り返し、昇圧容量（３８）の結合作用
、充電用Ｆ Ｅ Ｔ （４１を介するノード国の充電、
整流用ＮＥＴ （４１）を介する出力端子０４）の充電
という一連の動作を行なうと出力端子θ荀の電圧は低下
しなくなる。
、充電用Ｆ Ｅ Ｔ （４１を介するノード国の充電、
整流用ＮＥＴ （４１）を介する出力端子０４）の充電
という一連の動作を行なうと出力端子θ荀の電圧は低下
しなくなる。
第６図において、繰り返し信号φ、と昇圧容量（ハ）に
よる電流１は次式で表わされる。
よる電流１は次式で表わされる。
１” ｆ＠Ｃ３Ｂ ’ （ｖ−■？！１）ここで、ｆは
信号φ。の繰り返し周波数、Ｃ３８は昇圧容量（ハ）の
容量値、ｖ？ＩＩはＦＥＴ（支）のしきい値電圧である
。一般的な値として、ｆ＝３ＭＨｚ、Ｖ＝５Ｖ。
信号φ。の繰り返し周波数、Ｃ３８は昇圧容量（ハ）の
容量値、ｖ？ＩＩはＦＥＴ（支）のしきい値電圧である
。一般的な値として、ｆ＝３ＭＨｚ、Ｖ＝５Ｖ。
Ｖ、Ｈ＝ ０．５ Ｖ 、またＣ３８＝５２程度に設定
すると、１＝３Ｘ１０Ｘ５Ｘｌｏ Ｘ（５−０，５）
＝６’７．５μＡとなり、第１図におけるプルダウンＦ
ＥＴに流れる電流を１０μ八程度に設定すればワード線
駆動信号φ。
すると、１＝３Ｘ１０Ｘ５Ｘｌｏ Ｘ（５−０，５）
＝６’７．５μＡとなり、第１図におけるプルダウンＦ
ＥＴに流れる電流を１０μ八程度に設定すればワード線
駆動信号φ。
のレベ、ルを保持できる。
クランプ用ＦＥＴ （４２）はワード線駆動信号≠１の
レベルを必要以上に上昇させないようにするためのＦＥ
Ｔで、第５図の場合はそのレベルがＶ＋Ｖ、、以上に上
昇しないように１個のクランプ用ＦＫＴ（４２）が接続
されている。必要によってはこのＦＫＴを２個以上にし
てもよい。また、メモリセルからの読み出し信号が大き
くできるときはワード線駆動信号φ、のレベルはｖ＋ｖ
□でなく、ｖとｖ＋ｖ、Ｈとの間に設定してもよい。こ
の場合は上述の電流１の設定値を小さくずればよい。
レベルを必要以上に上昇させないようにするためのＦＥ
Ｔで、第５図の場合はそのレベルがＶ＋Ｖ、、以上に上
昇しないように１個のクランプ用ＦＫＴ（４２）が接続
されている。必要によってはこのＦＫＴを２個以上にし
てもよい。また、メモリセルからの読み出し信号が大き
くできるときはワード線駆動信号φ、のレベルはｖ＋ｖ
□でなく、ｖとｖ＋ｖ、Ｈとの間に設定してもよい。こ
の場合は上述の電流１の設定値を小さくずればよい。
以上詳述したように、この発明になるランダムアクセス
メモリ装置では複数個のメモリセルが接続され、その他
端にはほぼしきい値電圧で制御されアクセス期間中のし
ゃ断状態が不完全なおそれのあるクランプ用ＦＢＴを接
続されたワード線を駆動するワード線駆動信号発生回路
の出力をアクセス期間中所要電圧に保持する電圧保持回
路を設けたので、メモリセルへのデータの書き込みを完
全に行なうことができる。
メモリ装置では複数個のメモリセルが接続され、その他
端にはほぼしきい値電圧で制御されアクセス期間中のし
ゃ断状態が不完全なおそれのあるクランプ用ＦＢＴを接
続されたワード線を駆動するワード線駆動信号発生回路
の出力をアクセス期間中所要電圧に保持する電圧保持回
路を設けたので、メモリセルへのデータの書き込みを完
全に行なうことができる。
第１図は従来のＲＡＭの一部を示す回路構成図、第２図
は第１図の回路の動作を説明するための各部信号波形図
、第３図は従来技術になるワード線駆動回路の一例を示
すブロック回路図、第４図をλ第３図の回路動作を説明
するための各部信号波形図、第５図はこの発明の一実施
例におけるワード紳駆動信号発生回路のみを示す回路図
、第６図は第５図の回路動作を説明するための各部信号
波形図である。 図において、Ｄａ）＋ Ｏｂ）、 （１０）、 ｏａ）
はメモリセル、（５１、（７＋はワード線、（＋４１は
ワード線駆動信号φ。 の供給端子、（ｌ［ｉ） ＋ ０６）はクランプ用ＦＥ
Ｔ、（２２は電源電圧■の供給端子、（満はワード線駆
動信号φ１の発生回路ブロック、（３四は繰り返し信号
φ。の供給端子である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 聞ｆ をφ 第２図 第３図 第４図
は第１図の回路の動作を説明するための各部信号波形図
、第３図は従来技術になるワード線駆動回路の一例を示
すブロック回路図、第４図をλ第３図の回路動作を説明
するための各部信号波形図、第５図はこの発明の一実施
例におけるワード紳駆動信号発生回路のみを示す回路図
、第６図は第５図の回路動作を説明するための各部信号
波形図である。 図において、Ｄａ）＋ Ｏｂ）、 （１０）、 ｏａ）
はメモリセル、（５１、（７＋はワード線、（＋４１は
ワード線駆動信号φ。 の供給端子、（ｌ［ｉ） ＋ ０６）はクランプ用ＦＥ
Ｔ、（２２は電源電圧■の供給端子、（満はワード線駆
動信号φ１の発生回路ブロック、（３四は繰り返し信号
φ。の供給端子である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 聞ｆ をφ 第２図 第３図 第４図
Claims (1)
- （１） 複数個のメモリセルが接続されたワード線と
、このワード線の一端に一方の王’ｅＬ 極が接続され
、他方の主電極がＦ？定電位点に接続されるとともにゲ
ートｌｔｆ、極に制御信号が供給され上記メモリセルの
非アクセス８Ｊｊ間中には導通して当該ワード線を不活
性状態に保持し、アクセス期間中に不完全なしゃ断状態
に保たれるクランプ用電界効果トランジスタと、上記ワ
ード線の他端に接続され上記ワード線にワード線駆動信
号を供給するワード線駆動信号発生回路とを備えたもの
において、上記ワード線駆動信号発生回路の出力と電源
端子との間に当該出力の電圧を上記アクセス期間中上記
電源の電圧よりも高く保持する電圧保持回路を備えたこ
とを特徴とするランダムアクセスメモリ装り、。 （２１電圧保持回路は練り返し信号を受けてその信号毎
にワード線駆動信号を昇圧し所要電圧値に保持するよう
にしたことを特徴とする特許請求の範囲紀１項記１Ｆ・
４のランダムアクセスメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148704A JPS5938996A (ja) | 1982-08-25 | 1982-08-25 | ランダムアクセスメモリ装置 |
| DE19833329096 DE3329096A1 (de) | 1982-08-25 | 1983-08-11 | Direktzugriffsspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148704A JPS5938996A (ja) | 1982-08-25 | 1982-08-25 | ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938996A true JPS5938996A (ja) | 1984-03-03 |
Family
ID=15458725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148704A Pending JPS5938996A (ja) | 1982-08-25 | 1982-08-25 | ランダムアクセスメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5938996A (ja) |
| DE (1) | DE3329096A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227214A (ja) * | 1986-03-28 | 1987-10-06 | Mitsubishi Electric Corp | ブ−ステツド信号駆動回路 |
| JPS63263693A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | デコ−ダ回路 |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6385106B2 (en) * | 1999-11-30 | 2002-05-07 | Hyundai Electronics Industries, Co., Ltd. | Synchronous type flip-flop circuit of semiconductor device |
| US6385126B2 (en) * | 2000-01-22 | 2002-05-07 | Samsung Electronics Co., Ltd. | Clock synchronization circuit and semiconductor device having the same |
| US6449213B1 (en) * | 2000-09-18 | 2002-09-10 | Intel Corporation | Memory interface having source-synchronous command/address signaling |
| US6456560B2 (en) * | 2000-02-29 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device with test interface circuit for performing test on embedded memory from outside |
| US6614713B2 (en) * | 1999-06-28 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for fast operation |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129089A (ja) * | 1990-09-19 | 1992-04-30 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| DE10058398A1 (de) * | 2000-11-24 | 2002-06-13 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| US4542485A (en) * | 1981-01-14 | 1985-09-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1982
- 1982-08-25 JP JP57148704A patent/JPS5938996A/ja active Pending
-
1983
- 1983-08-11 DE DE19833329096 patent/DE3329096A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS62227214A (ja) * | 1986-03-28 | 1987-10-06 | Mitsubishi Electric Corp | ブ−ステツド信号駆動回路 |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS63263693A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | デコ−ダ回路 |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| US6614713B2 (en) * | 1999-06-28 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for fast operation |
| US6762967B2 (en) | 1999-06-28 | 2004-07-13 | Renesas Technology Corp. | Semiconductor memory device having a circuit for fast operation |
| US6385106B2 (en) * | 1999-11-30 | 2002-05-07 | Hyundai Electronics Industries, Co., Ltd. | Synchronous type flip-flop circuit of semiconductor device |
| US6385126B2 (en) * | 2000-01-22 | 2002-05-07 | Samsung Electronics Co., Ltd. | Clock synchronization circuit and semiconductor device having the same |
| US6456560B2 (en) * | 2000-02-29 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device with test interface circuit for performing test on embedded memory from outside |
| US6449213B1 (en) * | 2000-09-18 | 2002-09-10 | Intel Corporation | Memory interface having source-synchronous command/address signaling |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3329096A1 (de) | 1984-03-01 |
| DE3329096C2 (ja) | 1988-04-14 |
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