JP3109736B2 - 半導体集積回路と浮遊ゲート型メモリセルの読み出し駆動方法 - Google Patents
半導体集積回路と浮遊ゲート型メモリセルの読み出し駆動方法Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、不揮発性半導体メモリ等の半導体集積回路
に係り、特に浮遊ゲート型トランジスタを用いたメモリ
セルの読み出し駆動を行うための回路と読み出し駆動方
法とに関する。 （従来の技術） EPROM（紫外線消去型再書き込み可能なリード・オン
リ・メモリ）のメモリセルとして浮遊ゲート型トランジ
スタを用いた場合、メモリセルの読み出し駆動を行う
際、従来は、ドレイン電圧として1.5〜2V、制御ゲート
電圧としてメモリ電源電圧と同じ大きさの5Vを用いてい
る。この場合、メモリセルの浮遊ゲートの電位は３〜4V
になっており、ドレイン電圧との差は略2.5V以下であっ
た。 上記したような浮遊ゲート型メモリセルの読み出し駆
動方法にあっては、メモリセルに流れる電流（セル電
流）が小さく、メモリセルからビット線への読み出し時
間（ビット線読み出し時間）はたとえば100nsのように
長いという問題点があった。 上記読み出し時のセル電流を大きくして読み出し時間
を短かくするためには、制御ゲート電圧を高くしてセル
電流を増加させることが有効である。しかし、従来、浮
遊ゲート型メモリセルの制御ゲート電圧を高くすると、
セル電流の増加に伴ってゲート電流も増加し、読み出し
時の誤書き込み（所謂、ソフトライト）が生じてしまう
と考えられていた（たとえば、S.Ohya,M.Kikuchi and
Y.Narita;Single 5V EPROM with sub−micron memory t
ransistor and on−chip high voltage generator;Tech
nical Digest IEDM 83（1983）、P570に示されてい
る）。 しかし、上記ソフトライトの問題は十分には解明され
ていない。また、通常のMOS（絶縁ゲート型）FET（電界
効果トランジスタ）のゲート電圧VG対ゲート電流IGの特
性は、第４図に示すように、ドレイン電圧VDが略3.5V以
上の領域では判明しているが、ドレイン電圧VDが3V以下
の領域では未知であった。 （発明が解決しようとする課題） 本発明は、ソフトライトに対する信頼性を維持しつ
つ、浮遊ゲート型メモリセルからの読み出しを高速化し
得る半導体集積回路と浮遊ゲート型メモリセルの読み出
し駆動方法とを提供することを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、ソース、ドレイン、浮遊
ゲートおよび制御ゲートを持つ浮遊ゲート型メモリセル
と、メモリ周辺回路とを具備する半導体集積回路におい
て、前記メモリセルの読み出し駆動時に、前記メモリセ
ルのドレインに、前記メモリセルのソース〜ドレイン間
電圧が3V以下となる大きさのドレイン電圧を与え、前記
メモリセルの制御ゲートに、前記浮遊ゲートの電圧が前
記ドレイン電圧より略3V以上高くなる大きさの、前記メ
モリ周辺回路の駆動電圧より高い制御ゲート電圧を与え
るように構成されていることを特徴とする。 また、浮遊ゲート型メモリセルの読み出し駆動方法
は、ソース、ドレイン、浮遊ゲートおよび制御ゲートを
持つ浮遊ゲート型メモリセルと、メモリ周辺回路とを具
備する半導体集積回路の浮遊ゲート型メモリセルの読み
出し駆動方法において、前記メモリセルのドレインに、
前記メモリセルのソース〜ドレイン間電圧が3V以下とな
る大きさのドレイン電圧を与え、前記メモリセルの制御
ゲートに、前記浮遊ゲートの電圧が前記ドレイン電圧よ
り略3V以上高くなる大きさの、前記メモリ周辺回路の駆
動電圧より高い制御ゲート電圧を与えることを特徴とす
る。 （作用） 従来未知であった浮遊ゲート型メモリセルのドレイン
電圧が3V以下の領域におけるゲート電流、浮遊ゲート電
圧、制御ゲート電圧の関係を求めたところ、ドレイン電
圧が3V以下の領域では、浮遊ゲート電圧がほぼドレイン
電圧より高い領域で、制御ゲート電圧の増加に伴ってセ
ル電流は増加するが、この制御ゲート電圧の増加により
浮遊ゲート電圧も増加し、これによりゲート電流が急激
に減少し、ソフトライトの発生率が低減することが判明
した。 特に、ゲート電流は、浮遊ゲート電圧がドレイン電圧
に略等しいときに最大値になるが、浮遊ゲート電圧がド
レイン電圧より略3V以上高くなると、ゲート電流は上記
最大値よりも略１桁以上小さくなる。上記浮遊ゲート電
圧を高くするために必要な制御ゲート電圧は、通常はメ
モリセル周辺回路の駆動電圧よりも高く設定されるもの
であり、メモリ内部に昇圧回路を設けることによって所
要の制御ゲート電圧を生成することが可能である。 （実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。 第１図はEPROMにおけるメモリセルアレイのメモリセ
ル１個分を取り出して示しており、このメモリセルMCは
浮遊ゲート型トランジスタのソースが接地され、ドレイ
ンがビット線に接続され、制御ゲートにワード線が接続
されている。このメモリセルMCの読み出し駆動時に、ド
レイン電圧VDは3V以下が与えられ、制御ゲート電圧VCG
は浮遊ゲート電圧VFGが略ドレイン電圧VDより高くなる
ような大きさが与えられる。 上記EPROMについて、ドレイン電圧VDをパラメータに
とってソフトライト特性を測定した結果から、第２図に
示すような浮遊ゲート電圧VFG対ゲート電流IG特性が換
算により得られた。ここで、メモリセルMCにおける浮遊
ゲートと半導体基板との間の容量をC1、浮遊ゲートと制
御ゲートとの間の容量をC2で表わすと、VFGは により計算される。また、ドレイン電圧VDおよび制御ゲ
ート電圧VCGの印加時間をＴ、ソフトライト量をΔVtで
表わすと、IGは により計算される。 上記した第２図の特性から、ドレンイン電圧VDが3V以
下の領域では、VFGがVDに略等しい場合にIGが最大とな
り、VFGが略VDより高い領域でVFGの増加に伴ってIGが急
激に減少し、VFGがVDより略3V以上高くなるとIGは前記
最大の値より１桁以上小さくなることが分る。即ち、V
FGが略VDより高い領域では、VFGの増加に伴ってIGが急
激に減少するのでソフトライトが発生が難くなっている
ことが分る。 一方、上記メモリセルについて、VCGをパラメータに
とってドレイン電圧VD対ドレイン電流（セル電流）IDの
測定を行ったところ、第３図に示すように、VCGを高く
するにつれてセル電流が増加することが確認された。従
って、VCGとして、前記したようにVFGが略VDより高くな
る領域である程度大きな値（通常は、メモリ内部のメモ
リ周辺回路の駆動電圧よりも高い電圧）を設定すること
によって、高速読み出しが可能になる。 ここで、本実施例における動作例を具体的に説明す
る。たとえば、C1＝1fF、C2＝2.5fFのメモリセルに対し
て、VD＝1.5V、VCG＝10Vを与えて読み出しを行ったとこ
ろ、 が得られる。このVFGの値は、従来例においてVCG＝5Vの
ときのVFG≒3.5Vの値に比べて略２倍である。従って、
第２図に示した特性から、本実施例でのＢ点のIGが従来
例でのＡ点のIGに比べて１桁以上低減しているので、本
実施例によればリフトライトに対する信頼性の向上が見
込まれる。また、上記場合、第３図に示した特性から、
本実施例でのＢ点のセル電流（約0.58mA）は従来例での
Ａ点のセル電流（約0.22mA）に比べて略２倍となってお
り、ビット線読み出し時間は従来例の略100nsに比べて
本実施例では略50nsへと半減した。 上述したように、本発明の一実施例に係る半導体集積
回路によれば、浮遊ゲート型メモリセルのドレイン電圧
が略3V以下での読み出し駆動に際して、ソフトライトに
対する信頼性を維持しつつ高速読み出し（従来例の略２
倍）を行うことができ、EPROM集積回路やメモリ混載デ
バイス（オンチップ・メモリ）に適用して有効である。 なお、上述したような読み出し時におけるメモリセル
の制御ゲート電圧VCGは、通常はメモリ周辺回路の駆動
電圧やメモリ外部から供給される電源電圧よりも高く設
定されるものであり、メモリ内部に昇圧回路を設けるこ
とによって所要の制御ゲート電圧を生成することが可能
である。 また、本発明は、EPROMに限らず、浮遊ゲート型メモ
リセルを有する半導体集積回路に一般的に適用可能であ
る。 ［発明の効果］ 以上説明したように、この発明によれば、ソフトライ
トに対する高信頼性を維持しつつ浮遊ゲート型メモリセ
ルからの読み出しを高速化し得る半導体集積回路と浮遊
ゲート型メモリセルの読み出し駆動方法とを提供でき
る。
に係り、特に浮遊ゲート型トランジスタを用いたメモリ
セルの読み出し駆動を行うための回路と読み出し駆動方
法とに関する。 （従来の技術） EPROM（紫外線消去型再書き込み可能なリード・オン
リ・メモリ）のメモリセルとして浮遊ゲート型トランジ
スタを用いた場合、メモリセルの読み出し駆動を行う
際、従来は、ドレイン電圧として1.5〜2V、制御ゲート
電圧としてメモリ電源電圧と同じ大きさの5Vを用いてい
る。この場合、メモリセルの浮遊ゲートの電位は３〜4V
になっており、ドレイン電圧との差は略2.5V以下であっ
た。 上記したような浮遊ゲート型メモリセルの読み出し駆
動方法にあっては、メモリセルに流れる電流（セル電
流）が小さく、メモリセルからビット線への読み出し時
間（ビット線読み出し時間）はたとえば100nsのように
長いという問題点があった。 上記読み出し時のセル電流を大きくして読み出し時間
を短かくするためには、制御ゲート電圧を高くしてセル
電流を増加させることが有効である。しかし、従来、浮
遊ゲート型メモリセルの制御ゲート電圧を高くすると、
セル電流の増加に伴ってゲート電流も増加し、読み出し
時の誤書き込み（所謂、ソフトライト）が生じてしまう
と考えられていた（たとえば、S.Ohya,M.Kikuchi and
Y.Narita;Single 5V EPROM with sub−micron memory t
ransistor and on−chip high voltage generator;Tech
nical Digest IEDM 83（1983）、P570に示されてい
る）。 しかし、上記ソフトライトの問題は十分には解明され
ていない。また、通常のMOS（絶縁ゲート型）FET（電界
効果トランジスタ）のゲート電圧VG対ゲート電流IGの特
性は、第４図に示すように、ドレイン電圧VDが略3.5V以
上の領域では判明しているが、ドレイン電圧VDが3V以下
の領域では未知であった。 （発明が解決しようとする課題） 本発明は、ソフトライトに対する信頼性を維持しつ
つ、浮遊ゲート型メモリセルからの読み出しを高速化し
得る半導体集積回路と浮遊ゲート型メモリセルの読み出
し駆動方法とを提供することを目的とする。 ［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、ソース、ドレイン、浮遊
ゲートおよび制御ゲートを持つ浮遊ゲート型メモリセル
と、メモリ周辺回路とを具備する半導体集積回路におい
て、前記メモリセルの読み出し駆動時に、前記メモリセ
ルのドレインに、前記メモリセルのソース〜ドレイン間
電圧が3V以下となる大きさのドレイン電圧を与え、前記
メモリセルの制御ゲートに、前記浮遊ゲートの電圧が前
記ドレイン電圧より略3V以上高くなる大きさの、前記メ
モリ周辺回路の駆動電圧より高い制御ゲート電圧を与え
るように構成されていることを特徴とする。 また、浮遊ゲート型メモリセルの読み出し駆動方法
は、ソース、ドレイン、浮遊ゲートおよび制御ゲートを
持つ浮遊ゲート型メモリセルと、メモリ周辺回路とを具
備する半導体集積回路の浮遊ゲート型メモリセルの読み
出し駆動方法において、前記メモリセルのドレインに、
前記メモリセルのソース〜ドレイン間電圧が3V以下とな
る大きさのドレイン電圧を与え、前記メモリセルの制御
ゲートに、前記浮遊ゲートの電圧が前記ドレイン電圧よ
り略3V以上高くなる大きさの、前記メモリ周辺回路の駆
動電圧より高い制御ゲート電圧を与えることを特徴とす
る。 （作用） 従来未知であった浮遊ゲート型メモリセルのドレイン
電圧が3V以下の領域におけるゲート電流、浮遊ゲート電
圧、制御ゲート電圧の関係を求めたところ、ドレイン電
圧が3V以下の領域では、浮遊ゲート電圧がほぼドレイン
電圧より高い領域で、制御ゲート電圧の増加に伴ってセ
ル電流は増加するが、この制御ゲート電圧の増加により
浮遊ゲート電圧も増加し、これによりゲート電流が急激
に減少し、ソフトライトの発生率が低減することが判明
した。 特に、ゲート電流は、浮遊ゲート電圧がドレイン電圧
に略等しいときに最大値になるが、浮遊ゲート電圧がド
レイン電圧より略3V以上高くなると、ゲート電流は上記
最大値よりも略１桁以上小さくなる。上記浮遊ゲート電
圧を高くするために必要な制御ゲート電圧は、通常はメ
モリセル周辺回路の駆動電圧よりも高く設定されるもの
であり、メモリ内部に昇圧回路を設けることによって所
要の制御ゲート電圧を生成することが可能である。 （実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。 第１図はEPROMにおけるメモリセルアレイのメモリセ
ル１個分を取り出して示しており、このメモリセルMCは
浮遊ゲート型トランジスタのソースが接地され、ドレイ
ンがビット線に接続され、制御ゲートにワード線が接続
されている。このメモリセルMCの読み出し駆動時に、ド
レイン電圧VDは3V以下が与えられ、制御ゲート電圧VCG
は浮遊ゲート電圧VFGが略ドレイン電圧VDより高くなる
ような大きさが与えられる。 上記EPROMについて、ドレイン電圧VDをパラメータに
とってソフトライト特性を測定した結果から、第２図に
示すような浮遊ゲート電圧VFG対ゲート電流IG特性が換
算により得られた。ここで、メモリセルMCにおける浮遊
ゲートと半導体基板との間の容量をC1、浮遊ゲートと制
御ゲートとの間の容量をC2で表わすと、VFGは により計算される。また、ドレイン電圧VDおよび制御ゲ
ート電圧VCGの印加時間をＴ、ソフトライト量をΔVtで
表わすと、IGは により計算される。 上記した第２図の特性から、ドレンイン電圧VDが3V以
下の領域では、VFGがVDに略等しい場合にIGが最大とな
り、VFGが略VDより高い領域でVFGの増加に伴ってIGが急
激に減少し、VFGがVDより略3V以上高くなるとIGは前記
最大の値より１桁以上小さくなることが分る。即ち、V
FGが略VDより高い領域では、VFGの増加に伴ってIGが急
激に減少するのでソフトライトが発生が難くなっている
ことが分る。 一方、上記メモリセルについて、VCGをパラメータに
とってドレイン電圧VD対ドレイン電流（セル電流）IDの
測定を行ったところ、第３図に示すように、VCGを高く
するにつれてセル電流が増加することが確認された。従
って、VCGとして、前記したようにVFGが略VDより高くな
る領域である程度大きな値（通常は、メモリ内部のメモ
リ周辺回路の駆動電圧よりも高い電圧）を設定すること
によって、高速読み出しが可能になる。 ここで、本実施例における動作例を具体的に説明す
る。たとえば、C1＝1fF、C2＝2.5fFのメモリセルに対し
て、VD＝1.5V、VCG＝10Vを与えて読み出しを行ったとこ
ろ、 が得られる。このVFGの値は、従来例においてVCG＝5Vの
ときのVFG≒3.5Vの値に比べて略２倍である。従って、
第２図に示した特性から、本実施例でのＢ点のIGが従来
例でのＡ点のIGに比べて１桁以上低減しているので、本
実施例によればリフトライトに対する信頼性の向上が見
込まれる。また、上記場合、第３図に示した特性から、
本実施例でのＢ点のセル電流（約0.58mA）は従来例での
Ａ点のセル電流（約0.22mA）に比べて略２倍となってお
り、ビット線読み出し時間は従来例の略100nsに比べて
本実施例では略50nsへと半減した。 上述したように、本発明の一実施例に係る半導体集積
回路によれば、浮遊ゲート型メモリセルのドレイン電圧
が略3V以下での読み出し駆動に際して、ソフトライトに
対する信頼性を維持しつつ高速読み出し（従来例の略２
倍）を行うことができ、EPROM集積回路やメモリ混載デ
バイス（オンチップ・メモリ）に適用して有効である。 なお、上述したような読み出し時におけるメモリセル
の制御ゲート電圧VCGは、通常はメモリ周辺回路の駆動
電圧やメモリ外部から供給される電源電圧よりも高く設
定されるものであり、メモリ内部に昇圧回路を設けるこ
とによって所要の制御ゲート電圧を生成することが可能
である。 また、本発明は、EPROMに限らず、浮遊ゲート型メモ
リセルを有する半導体集積回路に一般的に適用可能であ
る。 ［発明の効果］ 以上説明したように、この発明によれば、ソフトライ
トに対する高信頼性を維持しつつ浮遊ゲート型メモリセ
ルからの読み出しを高速化し得る半導体集積回路と浮遊
ゲート型メモリセルの読み出し駆動方法とを提供でき
る。
【図面の簡単な説明】
第１図は本発明の一実施例に係るEPROMにおけるメモリ
セルトランジスタの１個分を取り出して示す回路図、第
２図および第３図はそれぞれ第１図のメモリセルトラン
ジスタの特性を示す図、第４図は通常のMOS FETの特性
を示す図である。 MC……メモリセル、VD……ドレイン電圧、VFG……浮遊
ゲート電圧、VCG……制御ゲート電圧。
セルトランジスタの１個分を取り出して示す回路図、第
２図および第３図はそれぞれ第１図のメモリセルトラン
ジスタの特性を示す図、第４図は通常のMOS FETの特性
を示す図である。 MC……メモリセル、VD……ドレイン電圧、VFG……浮遊
ゲート電圧、VCG……制御ゲート電圧。
Claims (1)
- (57)【特許請求の範囲】 １．ソース、ドレイン、浮遊ゲートおよび制御ゲートを
持つ浮遊ゲート型メモリセルと、メモリ周辺回路とを具
備する半導体集積回路において、 前記メモリセルの読み出し駆動時に、前記メモリセルの
ドレインに、前記メモリセルのソース〜ドレイン間電圧
が3V以下となる大きさのドレイン電圧を与え、前記メモ
リセルの制御ゲートに、前記浮遊ゲートの電圧が前記ド
レイン電圧より略3V以上高くなる大きさの、前記メモリ
周辺回路の駆動電圧より高い制御ゲート電圧を与えるよ
うに構成されていることを特徴とする半導体集積回路。 ２．前記制御ゲート電圧は、前記メモリ外部から供給さ
れる電源電圧よりも高いことを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。 ３．前記半導体集積回路は、紫外線消去型の再書き込み
可能な読み出し専用のメモリであることを特徴とする特
許請求の範囲第１項および第２項いずれかに記載の半導
体集積回路。 ４．ソース、ドレイン、浮遊ゲートおよび制御ゲートを
持つ浮遊ゲート型メモリセルと、メモリ周辺回路とを具
備する半導体集積回路の浮遊ゲート型メモリセルの読み
出し駆動方法において、 前記メモリセルのドレインに、前記メモリセルのソース
〜ドレイン間電圧が3V以下となる大きさのドレイン電圧
を与え、 前記メモリセルの制御ゲートに、前記浮遊ゲートの電圧
が前記ドレイン電圧より略3V以上高くなる大きさの、前
記メモリ周辺回路の駆動電圧より高い制御ゲート電圧を
与えることを特徴とする浮遊ゲート型メモリセルの読み
出し駆動方法。 ５．前記制御ゲート電圧は、前記メモリ外部から供給さ
れる電源電圧よりも高いことを特徴とする特許請求の範
囲第４項に記載の浮遊ゲート型メモリセルの読み出し駆
動方法。 ６．前記半導体集積回路は、紫外線消去型の再書き込み
可能な読み出し専用のメモリであることを特徴とする特
許請求の範囲第４項および第５項いずれかに記載の浮遊
ゲート型メモリセルの読み出し駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19155787A JP3109736B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体集積回路と浮遊ゲート型メモリセルの読み出し駆動方法 |
| EP19880112318 EP0301569B1 (en) | 1987-07-31 | 1988-07-29 | Semiconductor memory device and a method of controlling the same |
| DE19883878333 DE3878333T2 (de) | 1987-07-31 | 1988-07-29 | Halbleiterschaltungsanordnung und steuerverfahren dafuer. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19155787A JP3109736B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体集積回路と浮遊ゲート型メモリセルの読み出し駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435796A JPS6435796A (en) | 1989-02-06 |
| JP3109736B2 true JP3109736B2 (ja) | 2000-11-20 |
Family
ID=16276654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19155787A Expired - Lifetime JP3109736B2 (ja) | 1987-07-31 | 1987-07-31 | 半導体集積回路と浮遊ゲート型メモリセルの読み出し駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0301569B1 (ja) |
| JP (1) | JP3109736B2 (ja) |
| DE (1) | DE3878333T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2016201721B2 (en) | 2015-03-18 | 2017-05-18 | Targus International Llc | Extendable, universal case for portable electronic devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2049327B (en) * | 1979-05-14 | 1983-03-30 | Fairchild Camera Instr Co | Memory read voltage circuitry for adapting eproms to circuits employing substrate bias voltage |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| US4575823A (en) * | 1982-08-17 | 1986-03-11 | Westinghouse Electric Corp. | Electrically alterable non-volatile memory |
-
1987
- 1987-07-31 JP JP19155787A patent/JP3109736B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-29 DE DE19883878333 patent/DE3878333T2/de not_active Expired - Lifetime
- 1988-07-29 EP EP19880112318 patent/EP0301569B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0301569B1 (en) | 1993-02-10 |
| DE3878333D1 (de) | 1993-03-25 |
| DE3878333T2 (de) | 1993-07-22 |
| JPS6435796A (en) | 1989-02-06 |
| EP0301569A3 (en) | 1990-03-14 |
| EP0301569A2 (en) | 1989-02-01 |
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