JPH0433376A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0433376A JPH0433376A JP2138529A JP13852990A JPH0433376A JP H0433376 A JPH0433376 A JP H0433376A JP 2138529 A JP2138529 A JP 2138529A JP 13852990 A JP13852990 A JP 13852990A JP H0433376 A JPH0433376 A JP H0433376A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000010409 thin film Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、例えばフローティングゲート、コントロー
ルゲートを有する不揮発性半導体メモリに関する。
ルゲートを有する不揮発性半導体メモリに関する。
（従来の技術）
第７図は従来の不揮発性半導体メモリの一例を示すもの
であり、第８図はその断面構造を示すものである。
であり、第８図はその断面構造を示すものである。
同図において、１層目のポリシリコンはフローティング
ゲートＦＧであり、２層目のポリシリコンは書込み電極
とセルへのアクセスゲートを兼ねるコントロールゲート
ＣＧである。この場合、第８図に示す距ｊｌｌｄｌ、ｄ
２は共に数百μｍとする。
ゲートＦＧであり、２層目のポリシリコンは書込み電極
とセルへのアクセスゲートを兼ねるコントロールゲート
ＣＧである。この場合、第８図に示す距ｊｌｌｄｌ、ｄ
２は共に数百μｍとする。
この不揮発性半導体メモリに情報を書込む場合、トラン
ジスタのコントロールゲートＣＧ（ワード線ＷＬ）に１
２．５Ｖの高電圧を印加し、同時にドレイン電極Ｄ（ビ
ット線ＢＬ）に約８Ｖの高電圧を供給する。すると、ピ
ンチオフ状態のチャネル領域で、ホットエレクトロンが
生成され、これがフローティングゲートＦＣに捕獲され
る。この種の不揮発性半導体メモリにおいては、低い印
加電圧、短い書き込み時間で閾値電圧のシフト量が大き
いことが望ましい。一方、放置時あるいは読出し時の保
持特性も重要であり、相反する両者をある特性に一致さ
せることが高い信頼性を得るために必要である。
ジスタのコントロールゲートＣＧ（ワード線ＷＬ）に１
２．５Ｖの高電圧を印加し、同時にドレイン電極Ｄ（ビ
ット線ＢＬ）に約８Ｖの高電圧を供給する。すると、ピ
ンチオフ状態のチャネル領域で、ホットエレクトロンが
生成され、これがフローティングゲートＦＣに捕獲され
る。この種の不揮発性半導体メモリにおいては、低い印
加電圧、短い書き込み時間で閾値電圧のシフト量が大き
いことが望ましい。一方、放置時あるいは読出し時の保
持特性も重要であり、相反する両者をある特性に一致さ
せることが高い信頼性を得るために必要である。
また、記憶された情報を読出す場合は、５Ｖの単一電源
で動作される。すなわち、コントロールゲートＣＧが選
択されると、フローティングゲートＦＧにはコントロー
ルゲートＣＧに供給された電圧のＣ２／ （Ｃ１＋Ｃ２
）倍が加わる。この状態で、書込み前後の閾値のシフト
を図示せぬセンスアンプで感知増幅する。書込まれた情
報を消去するには、紫外線をフローティングゲートＦＣ
に照射し、電子を高エネルギーに励起してフローティン
グゲートＦＧから放出する。したがりて、紫外線消去型
ＥＰＲＯＭは全ビット−括して消去することが特徴であ
る。
で動作される。すなわち、コントロールゲートＣＧが選
択されると、フローティングゲートＦＧにはコントロー
ルゲートＣＧに供給された電圧のＣ２／ （Ｃ１＋Ｃ２
）倍が加わる。この状態で、書込み前後の閾値のシフト
を図示せぬセンスアンプで感知増幅する。書込まれた情
報を消去するには、紫外線をフローティングゲートＦＣ
に照射し、電子を高エネルギーに励起してフローティン
グゲートＦＧから放出する。したがりて、紫外線消去型
ＥＰＲＯＭは全ビット−括して消去することが特徴であ
る。
（発明が解決しようとする課題）
ところで、従来の不揮発性半導体メモリは書込み量と読
出し電流に強い相関があり、ホットエレクトロンの書込
み量のばらつきが読出し速度のばらつきを引き起こし、
不揮発性半導体メモリの高速化を困難なものとしていた
。
出し電流に強い相関があり、ホットエレクトロンの書込
み量のばらつきが読出し速度のばらつきを引き起こし、
不揮発性半導体メモリの高速化を困難なものとしていた
。
また、ホットエレクトロンの書込みによる閾値のシフト
量が減少し、これに起因するエンデユランス（ｅｎｄｕ
ｒａｎｃｅ）の悪化も書込み可能回数の限度、および信
頼性に影響し、大きな問題であった。特に、超微細化お
よび低電圧化が進み、書込み時におけるフローティング
ゲートへのホットエレクトロンの注入量を確保するため
に高い昇圧電圧、長い書込み時間、薄いゲート酸化膜な
どが必要となった場合、この問題が一層顕著となるもの
であった。
量が減少し、これに起因するエンデユランス（ｅｎｄｕ
ｒａｎｃｅ）の悪化も書込み可能回数の限度、および信
頼性に影響し、大きな問題であった。特に、超微細化お
よび低電圧化が進み、書込み時におけるフローティング
ゲートへのホットエレクトロンの注入量を確保するため
に高い昇圧電圧、長い書込み時間、薄いゲート酸化膜な
どが必要となった場合、この問題が一層顕著となるもの
であった。
この発明は、上記従来の不揮発性半導体メモリが有する
課題を解決するものであり、その目的とするところは、
超微細化および低電圧化が進んだ場合においても、書込
み量に依存することなく読ａし電流を得ることができ、
書込み特性のばらつきや、エンデユランスの悪化による
書込み可能回数の減少を防止でき、信頼性を向上するこ
とが可能な不揮発性半導体メモリを提供しようとするも
のである。
課題を解決するものであり、その目的とするところは、
超微細化および低電圧化が進んだ場合においても、書込
み量に依存することなく読ａし電流を得ることができ、
書込み特性のばらつきや、エンデユランスの悪化による
書込み可能回数の減少を防止でき、信頼性を向上するこ
とが可能な不揮発性半導体メモリを提供しようとするも
のである。
［発明の構成］
（課題を解決するための手段）
この発明は、上記課題を解決するため、フローティング
ゲートとコントロールゲートを有する不揮発性半導体メ
モリにおいて、前記コントロールゲートを形成する電極
層を薄膜層によって形成し、この薄膜層のうち前記フロ
ーティングゲートに対応する部分を低不純物濃度のチャ
ネル領域とし、前記フローティングゲートをゲート電極
とする薄膜トランジスタ構造としている。
ゲートとコントロールゲートを有する不揮発性半導体メ
モリにおいて、前記コントロールゲートを形成する電極
層を薄膜層によって形成し、この薄膜層のうち前記フロ
ーティングゲートに対応する部分を低不純物濃度のチャ
ネル領域とし、前記フローティングゲートをゲート電極
とする薄膜トランジスタ構造としている。
前記薄膜トランジスタは、フローティングゲートにエレ
クトロンが注入された書込み状態と、エレクトロンが放
出された消去状態で異なる導電度を有している。
クトロンが注入された書込み状態と、エレクトロンが放
出された消去状態で異なる導電度を有している。
また、前記薄膜層はポリシリコンによって構成されてい
る。
る。
さらに、前記薄膜層はアモルファスシリコンによって構
成されている。
成されている。
また、前記薄膜層は単結晶シリコンによって構成されて
いる。
いる。
（作 用）
すなわち、この発明において、フローティングゲートに
エレクトロンを書込んだ状態のセルは、薄膜トランジス
タの閾値電圧が高く、オフ状態となるように設定され、
消去状態のセルは閾値電圧が低く、オン状態に設定され
る。読出し時にコントロールゲートを高電位とすると、
消、去状態のセルのみ薄膜トランジスタの反転層が形成
され、コントロールゲートの高電位がチャネル部に供給
されてＭＯＳ）ランジスタがオンする。従来のセルでは
、読出し時に書込み状態のセルのＮＭＯＳがオンしない
範囲でしかコントロールゲートを高電位とすることがで
きないが、この発明においては、書込み状態のセルのＮ
ＭＯＳの閾値を越えてコントロールゲートに高電位を供
給することができる。
エレクトロンを書込んだ状態のセルは、薄膜トランジス
タの閾値電圧が高く、オフ状態となるように設定され、
消去状態のセルは閾値電圧が低く、オン状態に設定され
る。読出し時にコントロールゲートを高電位とすると、
消、去状態のセルのみ薄膜トランジスタの反転層が形成
され、コントロールゲートの高電位がチャネル部に供給
されてＭＯＳ）ランジスタがオンする。従来のセルでは
、読出し時に書込み状態のセルのＮＭＯＳがオンしない
範囲でしかコントロールゲートを高電位とすることがで
きないが、この発明においては、書込み状態のセルのＮ
ＭＯＳの閾値を越えてコントロールゲートに高電位を供
給することができる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図は、この発明の等価回路を示すものであり
、第２図は平面図、第３図はビット線方向の断面図、第
４図はワード線方向の断面図である。
する。第１図は、この発明の等価回路を示すものであり
、第２図は平面図、第３図はビット線方向の断面図、第
４図はワード線方向の断面図である。
第１図に示すごとく、この実施例においては、ＮＭＯＳ
）ランジスタ１１のコントロールゲートＣＧを、例えば
ポリシリコンからなる薄膜トランジスタ（Ｔｈｉｎ Ｆ
ｉｌｇ Ｔｒａｎｓｉｓｔｏｒ） １２のチャネル領域
ＣＨによって構成している。この薄膜トランジスタ１２
のゲート電極はフローティングゲートＦＧが兼ねている
。前記ＮＭＯ３）ランジスタ１１のドレインはビット線
ＢＬに接続され、コントロールゲー）ＣＧはワード線Ｗ
Ｌに接続されている。
）ランジスタ１１のコントロールゲートＣＧを、例えば
ポリシリコンからなる薄膜トランジスタ（Ｔｈｉｎ Ｆ
ｉｌｇ Ｔｒａｎｓｉｓｔｏｒ） １２のチャネル領域
ＣＨによって構成している。この薄膜トランジスタ１２
のゲート電極はフローティングゲートＦＧが兼ねている
。前記ＮＭＯ３）ランジスタ１１のドレインはビット線
ＢＬに接続され、コントロールゲー）ＣＧはワード線Ｗ
Ｌに接続されている。
すなわち、第２図乃至第４図に示すごとく、Ｐ型の半導
体基板１３にはＮＭＯＳトランジスタ１１を構成するソ
ースＳ１ ドレインＤが設けられている。半導体基板１
３の上部には図示せぬ酸化膜を介してフローティングゲ
ートＦＧが設けられ、このフローティングゲートＦＣの
上部には図示せぬ絶縁膜を介して前記薄膜トランジスタ
１２のチャネル領域ＣＨが設けられている。このチャネ
ル領域ＣＨを構成する薄膜はワード線ＷＬと一体的に形
成され、チャネル領域ＣＨは低不純物濃度ｎ−１他の部
分は高不純物濃度ｎ＋とされている。
体基板１３にはＮＭＯＳトランジスタ１１を構成するソ
ースＳ１ ドレインＤが設けられている。半導体基板１
３の上部には図示せぬ酸化膜を介してフローティングゲ
ートＦＧが設けられ、このフローティングゲートＦＣの
上部には図示せぬ絶縁膜を介して前記薄膜トランジスタ
１２のチャネル領域ＣＨが設けられている。このチャネ
ル領域ＣＨを構成する薄膜はワード線ＷＬと一体的に形
成され、チャネル領域ＣＨは低不純物濃度ｎ−１他の部
分は高不純物濃度ｎ＋とされている。
さらに、前記ドレインＤには、ビット線ＢＬが接続され
ている。
ている。
上記構成の薄膜トランジスタ１２は、フローティングゲ
ー）ＦＧにエレクトロンが注入されているか否かによっ
て、チャネル領域ＣＨに反転層が形成されるか否かが決
定される。すなわち、この薄膜トランジスタ１２はフロ
ーティングゲートＦＧにエレクトロンか注入されている
か否かによって、チャネル領域ＣＨの電位を変えること
か可能なスイッチトキャパシタを形成している。
ー）ＦＧにエレクトロンが注入されているか否かによっ
て、チャネル領域ＣＨに反転層が形成されるか否かが決
定される。すなわち、この薄膜トランジスタ１２はフロ
ーティングゲートＦＧにエレクトロンか注入されている
か否かによって、チャネル領域ＣＨの電位を変えること
か可能なスイッチトキャパシタを形成している。
第５図（ａ）（ｂ）は、ＮＭＯＳトランジスタ１１の閾
値電圧ｖＴＮと、薄膜トランジスタ１２の閾値電圧ＶＴ
Ｔを示すものであり、同図（ａ）は書込み状態を示し、
同図（ｂ）は消去状態を示している。
値電圧ｖＴＮと、薄膜トランジスタ１２の閾値電圧ＶＴ
Ｔを示すものであり、同図（ａ）は書込み状態を示し、
同図（ｂ）は消去状態を示している。
同図（ａ）に示すごとく、フローティングゲートＦＧに
エレクトロンｅ−か注入された書込み状態では、ＮＭＯ
Ｓトランジスタ１１の閾値電圧は高くなり、薄膜トラン
ジスタ１２の閾値電圧ＶＴＴも高くなる。また、同図（
ｂ）に示すごとく、消去状態ではＮＭＯＳｌ−ランジス
タ１１の閾値電圧は低くなり、薄膜トランジスタ１２の
閾値電圧Ｖ７丁も低くなる。
エレクトロンｅ−か注入された書込み状態では、ＮＭＯ
Ｓトランジスタ１１の閾値電圧は高くなり、薄膜トラン
ジスタ１２の閾値電圧ＶＴＴも高くなる。また、同図（
ｂ）に示すごとく、消去状態ではＮＭＯＳｌ−ランジス
タ１１の閾値電圧は低くなり、薄膜トランジスタ１２の
閾値電圧Ｖ７丁も低くなる。
第６図に示す如く、従来の不揮発性メモリにおいて、読
出し時のコントロールゲート（ワード線ＷＬ）の電位ｖ
ｗＬは、消去されたＮＭＯＳトランジスタの閾値電圧と
、書込まれたＮＭＯＳトランジスタの閾値電圧の中間に
設定され、このコントロールゲートの電位ｖＷＬを境界
として消去されたセルはオン、書込まれたセルはオフと
なる。センスアンプはこの電流差を感知して増幅し、“
０゛または“１”のデータを出力する。したがって、書
込み量が不足したり、特性のばらつきが生した場合、セ
ルにおけるオン、オフのマージ〉か少なくなり、読出し
速度の悪化や読出し不良等が生ずる。
出し時のコントロールゲート（ワード線ＷＬ）の電位ｖ
ｗＬは、消去されたＮＭＯＳトランジスタの閾値電圧と
、書込まれたＮＭＯＳトランジスタの閾値電圧の中間に
設定され、このコントロールゲートの電位ｖＷＬを境界
として消去されたセルはオン、書込まれたセルはオフと
なる。センスアンプはこの電流差を感知して増幅し、“
０゛または“１”のデータを出力する。したがって、書
込み量が不足したり、特性のばらつきが生した場合、セ
ルにおけるオン、オフのマージ〉か少なくなり、読出し
速度の悪化や読出し不良等が生ずる。
しかし、この実施例の場合、第５図に示すように、書込
み状態で薄膜トランジスタ１２は導電度が低いオフとな
るように、消去状態では導電度が高いオンに設定してい
る。勿論、このように設定するにはマージンが必要であ
るが、単にオン、オフの区別さえできればよい。薄膜ト
ランジスタ１２のオン電流は特別な制約はなく、データ
の読出し時間に対して十分短い時間内にチャネル部ＣＨ
をワード線の電位ＶＷＬまで充電できればよい。
み状態で薄膜トランジスタ１２は導電度が低いオフとな
るように、消去状態では導電度が高いオンに設定してい
る。勿論、このように設定するにはマージンが必要であ
るが、単にオン、オフの区別さえできればよい。薄膜ト
ランジスタ１２のオン電流は特別な制約はなく、データ
の読出し時間に対して十分短い時間内にチャネル部ＣＨ
をワード線の電位ＶＷＬまで充電できればよい。
また、薄膜トランジスタ１２のオフ電流は、チャネル部
ＣＨをワード線の電位■ｗＬに充電するに要する時間が
、データの読出し時間に対して充分長い時間を必要とす
れば良い。
ＣＨをワード線の電位■ｗＬに充電するに要する時間が
、データの読出し時間に対して充分長い時間を必要とす
れば良い。
上記のように設定した状態において、読出し時にコント
ロールゲートＣＧ（ワード線ＷＬ）を高電位にすると、
消去状態のセルのみ薄膜トランジスタ１２のチャネル領
域ＣＨに反転層が形成される。したがって、コントロー
ルゲートＣＧの高電位がチャネル部ＣＢに供給され、Ｎ
ＭＯＳトランジスタ１１がオンとなる。
ロールゲートＣＧ（ワード線ＷＬ）を高電位にすると、
消去状態のセルのみ薄膜トランジスタ１２のチャネル領
域ＣＨに反転層が形成される。したがって、コントロー
ルゲートＣＧの高電位がチャネル部ＣＢに供給され、Ｎ
ＭＯＳトランジスタ１１がオンとなる。
従来のセルは、読出し時に、書込み状態のセルのＮＭＯ
Ｓトランジスタがオンしない範囲の高電位しかコントロ
ールゲートに供給することができな〆かった。しかし、
この実施例の場合、コントロールゲートＣＣの電位は、
ＮＭＯＳ）ランジスタの閾値で制約されることがない。
Ｓトランジスタがオンしない範囲の高電位しかコントロ
ールゲートに供給することができな〆かった。しかし、
この実施例の場合、コントロールゲートＣＣの電位は、
ＮＭＯＳ）ランジスタの閾値で制約されることがない。
したがって、書込み状態のセルのＮＭＯＳトランジスタ
１１の閾値を越えてコントロールゲートＣＧに高電位を
供給することが可能となる。
１１の閾値を越えてコントロールゲートＣＧに高電位を
供給することが可能となる。
一方、書込み状態のセルについては、薄膜トランジスタ
１２がオフであるため、反転層が形成されておらず、コ
ントロールゲートＣＧに高電圧が加わっても薄膜トラン
ジスタ１２のチャネル部ＣＨが高電位になることはなく
、ＮＭＯＳトランジスタ１１はオフ状態を保持し、セル
電流は流れない。
１２がオフであるため、反転層が形成されておらず、コ
ントロールゲートＣＧに高電圧が加わっても薄膜トラン
ジスタ１２のチャネル部ＣＨが高電位になることはなく
、ＮＭＯＳトランジスタ１１はオフ状態を保持し、セル
電流は流れない。
上記実施例によれば、コントロールゲートＣＧを構成す
る電極層をポリシリコン薄膜によって形成し、このポリ
シリコン薄膜のフローティングゲートＦＧと対応する部
分を低不純物濃度のチャネル領域ＣＨとし、その他の部
分を高不純物濃度領域とし、フローティングゲートＦＧ
をゲート電極とする薄膜トランジスタ１２を構成してい
る。したがって、書込み／消去特性が劣化した場合にお
いても、薄膜トランジスタ１２の閾値を境界としてセル
のオン、オフ状態を設定することにより、読出し電流の
マージンを確保することができるため、エンデユランス
を向上できる。しかも、超微細化および低電圧化が進ん
だ場合においても、フローティングゲートＦＧに対する
書込み量に依存することなく読出し電流を大きくするこ
とができるため、書込み特性のばらつきや、エンデユラ
ンスの悪化による書込み可能回数の減少を防止でき、信
頼性を向上することができる。
る電極層をポリシリコン薄膜によって形成し、このポリ
シリコン薄膜のフローティングゲートＦＧと対応する部
分を低不純物濃度のチャネル領域ＣＨとし、その他の部
分を高不純物濃度領域とし、フローティングゲートＦＧ
をゲート電極とする薄膜トランジスタ１２を構成してい
る。したがって、書込み／消去特性が劣化した場合にお
いても、薄膜トランジスタ１２の閾値を境界としてセル
のオン、オフ状態を設定することにより、読出し電流の
マージンを確保することができるため、エンデユランス
を向上できる。しかも、超微細化および低電圧化が進ん
だ場合においても、フローティングゲートＦＧに対する
書込み量に依存することなく読出し電流を大きくするこ
とができるため、書込み特性のばらつきや、エンデユラ
ンスの悪化による書込み可能回数の減少を防止でき、信
頼性を向上することができる。
また、薄膜トランジスタ１２の閾値を低めに設定するこ
とにより、書込み時のエレクトロンの注入量を少なくす
ることができる。したがって、書込み時間の短縮、昇圧
電圧の低減、ゲート酸化膜の厚膜化などが可能となる。
とにより、書込み時のエレクトロンの注入量を少なくす
ることができる。したがって、書込み時間の短縮、昇圧
電圧の低減、ゲート酸化膜の厚膜化などが可能となる。
さらに、ＮＭＯＳトランジスタ１１の閾値を越えてコン
トロールゲー）ＣＧに高電位を供給することができるた
め、閾値にばらつきが生じていてもセル電流のばらつき
を大幅に低減することができる。
トロールゲー）ＣＧに高電位を供給することができるた
め、閾値にばらつきが生じていてもセル電流のばらつき
を大幅に低減することができる。
尚、上記実施例におＡ）で、セルを構成する薄膜トラン
ジスタはオン、オフが必ずしも完全なオン、完全なオフ
でなくともよい。すなわち、このデバイスのデータの読
出し時間に比べてチャネルの充電時定数が分離していれ
ばよい。
ジスタはオン、オフが必ずしも完全なオン、完全なオフ
でなくともよい。すなわち、このデバイスのデータの読
出し時間に比べてチャネルの充電時定数が分離していれ
ばよい。
また、上記薄膜はポリシリコンによって形成したが、ア
モルファス・シリコンを使用することも可能である。
モルファス・シリコンを使用することも可能である。
さらに、上記薄膜は、単結晶シリコンによって形成する
ことも可能である。この場合、薄膜である必要はない。
ことも可能である。この場合、薄膜である必要はない。
また、上記実施例は、この発明をＥＦＲＯＭに適用した
場合について説明したか、これに限定されるものではな
く、この発明をＥ２ＦＲＯＭに適用することも可能であ
る。
場合について説明したか、これに限定されるものではな
く、この発明をＥ２ＦＲＯＭに適用することも可能であ
る。
その他、発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
実施可能なことは勿論である。
［発明の効果コ
以上詳述したようにこの発明によれば、超微細化および
低電圧化が進んだ場合においても、書込み量に依存する
ことなく読出し電流を得ることかでき、書込み特性のば
らつきや、エンデユランスの悪化による書込み可能回数
の減少を防止でき、信頼性を向上することが可能な不揮
発性半導体メモリを提供できる。
低電圧化が進んだ場合においても、書込み量に依存する
ことなく読出し電流を得ることかでき、書込み特性のば
らつきや、エンデユランスの悪化による書込み可能回数
の減少を防止でき、信頼性を向上することが可能な不揮
発性半導体メモリを提供できる。
第１図はこの発明の一実施例を示す等価回路図、第２図
は第１図のセル構造を示す平面図、第３図は第２図の３
−３線に沿った断面図、第４図は第２図の４−４線に沿
った断面図、第５図はメモリセルの閾値電圧の状態を説
明するために示す図、第６図は従来とこの発明の読出し
動作を説明するために示す図、第７図は従来の不揮発性
メモリを示す等価回路、第８図は第７図に示すメモリセ
ルの構成を示す断面図である。 １１・・・ＮＭＯ５）ランジスタ、１２・・・薄膜トラ
ンジスタ、ＣＧ・・・コントロールゲート、ＣＨ・・・
チャネル領域、ＦＧ・・・フローティングゲート、ＢＬ
・・・ビット線、ＷＬ・・・ワード線、第３区 出願人代理人 弁理士 鈴江武彦 ′ａ６図 り ≦ １１＆４区
は第１図のセル構造を示す平面図、第３図は第２図の３
−３線に沿った断面図、第４図は第２図の４−４線に沿
った断面図、第５図はメモリセルの閾値電圧の状態を説
明するために示す図、第６図は従来とこの発明の読出し
動作を説明するために示す図、第７図は従来の不揮発性
メモリを示す等価回路、第８図は第７図に示すメモリセ
ルの構成を示す断面図である。 １１・・・ＮＭＯ５）ランジスタ、１２・・・薄膜トラ
ンジスタ、ＣＧ・・・コントロールゲート、ＣＨ・・・
チャネル領域、ＦＧ・・・フローティングゲート、ＢＬ
・・・ビット線、ＷＬ・・・ワード線、第３区 出願人代理人 弁理士 鈴江武彦 ′ａ６図 り ≦ １１＆４区
Claims (5)
- （１）フローティングゲートとコントロールゲートを有
する不揮発性半導体メモリにおいて、前記コントロール
ゲートを形成する電極層を薄膜層によって形成し、この
薄膜層のうち前記フローティングゲートに対応する部分
を低不純物濃度のチャネル領域とし、前記フローティン
グゲートをゲート電極とする薄膜トランジスタ構造とし
たことを特徴とする不揮発性半導体メモリ。 - （２）前記薄膜トランジスタは、フローティングゲート
にエレクトロンが注入された書込み状態と、エレクトロ
ンが放出された消去状態で異なる導電度を有することを
特徴とする請求項１記載の不揮発性半導体メモリ。 - （３）前記薄膜層はポリシリコンによって構成されてい
ることを特徴とする請求項１記載の不揮発性半導体メモ
リ。 - （４）前記薄膜層はアモルファスシリコンによって構成
されていることを特徴とする請求項１記載の不揮発性半
導体メモリ。 - （５）前記薄膜層は単結晶シリコンによって構成されて
いることを特徴とする請求項１記載の不揮発性半導体メ
モリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138529A JPH07120726B2 (ja) | 1990-05-30 | 1990-05-30 | 不揮発性半導体メモリ |
| US07/707,064 US5315546A (en) | 1990-05-30 | 1991-05-29 | Non-volatile semiconductor memory using a thin film transistor |
| KR1019910008779A KR960011187B1 (ko) | 1990-05-30 | 1991-05-29 | 불휘발성 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138529A JPH07120726B2 (ja) | 1990-05-30 | 1990-05-30 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433376A true JPH0433376A (ja) | 1992-02-04 |
| JPH07120726B2 JPH07120726B2 (ja) | 1995-12-20 |
Family
ID=15224287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138529A Expired - Fee Related JPH07120726B2 (ja) | 1990-05-30 | 1990-05-30 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5315546A (ja) |
| JP (1) | JPH07120726B2 (ja) |
| KR (1) | KR960011187B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452250A (en) * | 1994-06-14 | 1995-09-19 | International Business Machines, Inc. | Non-volatile register system utilizing thin-film floating-gate amorphous transistors |
| KR100311486B1 (ko) * | 1995-11-23 | 2002-08-17 | 현대반도체 주식회사 | 반도체메모리장치및그의제조방법 |
| JPH11143379A (ja) * | 1997-09-03 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 半導体表示装置補正システムおよび半導体表示装置の補正方法 |
| US6022770A (en) * | 1998-03-24 | 2000-02-08 | International Business Machines Corporation | NVRAM utilizing high voltage TFT device and method for making the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265768A (ja) * | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016588A (en) * | 1974-12-27 | 1977-04-05 | Nippon Electric Company, Ltd. | Non-volatile semiconductor memory device |
| JPS57157573A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Semiconductor non-volatile memory cell |
| DE3141390A1 (de) * | 1981-10-19 | 1983-04-28 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt |
| JPS61123169A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体集積回路 |
| JP2607504B2 (ja) * | 1987-02-20 | 1997-05-07 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2807256B2 (ja) * | 1989-03-17 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5063423A (en) * | 1989-04-28 | 1991-11-05 | Nippondenso Co., Ltd. | Semiconductor memory device of a floating gate tunnel oxide type |
-
1990
- 1990-05-30 JP JP2138529A patent/JPH07120726B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-29 US US07/707,064 patent/US5315546A/en not_active Expired - Lifetime
- 1991-05-29 KR KR1019910008779A patent/KR960011187B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265768A (ja) * | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120726B2 (ja) | 1995-12-20 |
| KR960011187B1 (ko) | 1996-08-21 |
| KR910020897A (ko) | 1991-12-20 |
| US5315546A (en) | 1994-05-24 |
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|---|---|---|---|
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