JPS6045999A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPS6045999A JPS6045999A JP58153284A JP15328483A JPS6045999A JP S6045999 A JPS6045999 A JP S6045999A JP 58153284 A JP58153284 A JP 58153284A JP 15328483 A JP15328483 A JP 15328483A JP S6045999 A JPS6045999 A JP S6045999A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- gate
- drain
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、不揮発性メモリ、いわゆるＢＦＲＯＭ（消去
可能なプログラマブルメモリ）に関する。
可能なプログラマブルメモリ）に関する。
アバランシュ、又はエアアバランシュ注入を動作機構と
する浮遊ゲート素子（ｐｌｏａｔｉｎｇ ｇａｉｅＡｖ
ａｌａｎｃｈｅ １ｎｊｅｃｔｉｏｎ ＭＯ８以下Ｆ’
ＡＭＯ８）を用いた不揮発性メモリが知られている。こ
のＦＡＭＯ８の断面構造と動作原理を第１図に示す。
する浮遊ゲート素子（ｐｌｏａｔｉｎｇ ｇａｉｅＡｖ
ａｌａｎｃｈｅ １ｎｊｅｃｔｉｏｎ ＭＯ８以下Ｆ’
ＡＭＯ８）を用いた不揮発性メモリが知られている。こ
のＦＡＭＯ８の断面構造と動作原理を第１図に示す。
この累子杜、ｐ型８１基板１、ｎ型ソース２、ｎ型ドレ
イン３、浮遊ゲート４、制御ゲート５よシなシ、基板と
ソースを接地が又はそれ１（近い称１位にしておいて、
ドレインと制御ゲートに高い電圧を印加することによシ
書込みを行なう。杓込み時のゲート電圧Ｖａは、との素
子を用いて現在製造されているメモリ集積回路（すなわ
ちＥＰａＯＭ ：）ｉ：ｒａｓａｂｌｅ ｐｒｏｇｒａ
ｎｒｎａｂｌｅ Ｒ，ＯＭ ）においては標準で２１Ｖ
でめシ、ドレイン電圧Ｖｏは１２〜１４Ｖ程度である。
イン３、浮遊ゲート４、制御ゲート５よシなシ、基板と
ソースを接地が又はそれ１（近い称１位にしておいて、
ドレインと制御ゲートに高い電圧を印加することによシ
書込みを行なう。杓込み時のゲート電圧Ｖａは、との素
子を用いて現在製造されているメモリ集積回路（すなわ
ちＥＰａＯＭ ：）ｉ：ｒａｓａｂｌｅ ｐｒｏｇｒａ
ｎｒｎａｂｌｅ Ｒ，ＯＭ ）においては標準で２１Ｖ
でめシ、ドレイン電圧Ｖｏは１２〜１４Ｖ程度である。
この程度の’Ｆｂ、圧を印カ１げるとソース・トレイン
間に数ｍＡの大きな電流が流れ、これがドレイン付近に
おいて＾エネルギー電子を大量に発生させる。この為エ
ネルギー電子１、制御ゲートに印加されたｉｌ！ｙによ
って引き込まれ、途中の浮遊ゲートに蓄積される。
間に数ｍＡの大きな電流が流れ、これがドレイン付近に
おいて＾エネルギー電子を大量に発生させる。この為エ
ネルギー電子１、制御ゲートに印加されたｉｌ！ｙによ
って引き込まれ、途中の浮遊ゲートに蓄積される。
第２囚は、書込み前後における素子の電流−電圧特性を
模式的に示したものであるが、素子のしきい電圧は、書
込み前の状態７丁ｏから書込み後の状態ＶＴＩにシフト
する。
模式的に示したものであるが、素子のしきい電圧は、書
込み前の状態７丁ｏから書込み後の状態ＶＴＩにシフト
する。
前述したように、通常Ｖｏ 、Ｖａとも、標ｆｓ％。
源電圧値（５■）よしも大きいため、通常のＥＦＲＯＭ
においてり、釉に書込みを行なう際に電源を２個必要と
する。１個は読出し時にも必要な５■亀源（Ｖ、、）で
らシ、他は書込み時のみ必要な高電圧電源（ＶＦＰ）で
ある。通常は書込みの際ＦＡＭＯ８素子の制御ゲートに
ｖ９．がそのまま印加され、ドレインにはＶＦＰよシも
小さい電圧が印加されるように（即ちＶ ｏ ＝ Ｖ
ＰＰ 、Ｖ ｐ ＜■９．）回路を設計する。
においてり、釉に書込みを行なう際に電源を２個必要と
する。１個は読出し時にも必要な５■亀源（Ｖ、、）で
らシ、他は書込み時のみ必要な高電圧電源（ＶＦＰ）で
ある。通常は書込みの際ＦＡＭＯ８素子の制御ゲートに
ｖ９．がそのまま印加され、ドレインにはＶＦＰよシも
小さい電圧が印加されるように（即ちＶ ｏ ＝ Ｖ
ＰＰ 、Ｖ ｐ ＜■９．）回路を設計する。
しかしこの方法では、上述した様に、書込み時に高電圧
を必要とするためメモリを配線基板に装着したまま書込
むことがむすかしく、専用の畳込み器を必要としていた
。■２．をチップ内の昇圧回路で発生させる方法も考え
られるが、ＦＡＭＯ８素子の場合は上に述べた様に書込
み時に大を流が流れるため、これを内部昇圧回路で発生
することは不可能であった。
を必要とするためメモリを配線基板に装着したまま書込
むことがむすかしく、専用の畳込み器を必要としていた
。■２．をチップ内の昇圧回路で発生させる方法も考え
られるが、ＦＡＭＯ８素子の場合は上に述べた様に書込
み時に大を流が流れるため、これを内部昇圧回路で発生
することは不可能であった。
本発明は、以上に述べた間組点をなくし、５■（■、・
） 単一−１源で書込みが可能なメモリ柄成法を提供す
るものである。
） 単一−１源で書込みが可能なメモリ柄成法を提供す
るものである。
本発明は、省込み時に、ドレインに社Ｖ ａ ｓをその
まま印加し、ゲートには■−を亀曽としてメン・チップ
で発生した高電圧を印加することを趣旨とす机 〔発明の実施例〕 以下、本発明を実施例を参照して詳絽に説明する。
まま印加し、ゲートには■−を亀曽としてメン・チップ
で発生した高電圧を印加することを趣旨とす机 〔発明の実施例〕 以下、本発明を実施例を参照して詳絽に説明する。
Ｎ３３図に、メモリ素子の司法を縮小した時の、１込み
特性の変化を示す。縦軸は、刊込みによるしきい電圧の
変化量ΔＶｔ＝Ｖｙｔ ＶＴＯであり、横軸は畳込み時
のドレイン電圧ｖＤである。ｆ＋迭みゲート電圧Ｖｏは
１３Ｖである。図より、素子のチャネル長Ｌ（第１図に
示す）が小さくなれはなる程、ΔＶｒは大きく（即ち書
込み易く）なる。
特性の変化を示す。縦軸は、刊込みによるしきい電圧の
変化量ΔＶｔ＝Ｖｙｔ ＶＴＯであり、横軸は畳込み時
のドレイン電圧ｖＤである。ｆ＋迭みゲート電圧Ｖｏは
１３Ｖである。図より、素子のチャネル長Ｌ（第１図に
示す）が小さくなれはなる程、ΔＶｒは大きく（即ち書
込み易く）なる。
牛“１にＬ ＝ １．２ ｐ ｍの場付、Ｖｎ＝５Ｖで
あってもΔＶｙは十分大きく、促って書込みが十分にな
される事がわかった。このため、Ｖ ｏ ＝Ｖ ＊ ｓ
なる条件での書込み方式を用いたＥＰ）ＬＯＭが実現可
能となる。
あってもΔＶｙは十分大きく、促って書込みが十分にな
される事がわかった。このため、Ｖ ｏ ＝Ｖ ＊ ｓ
なる条件での書込み方式を用いたＥＰ）ＬＯＭが実現可
能となる。
凧４図に本発明の実施例を示す。マトリックス２１内に
メモリ素子ＦＡＭＯ８２２を配列し、ＦＡＭＯ８の制御
ゲートを接続した配に２３が行方向に、ドレインを接続
した配線２４が列方向に配置されている。
メモリ素子ＦＡＭＯ８２２を配列し、ＦＡＭＯ８の制御
ゲートを接続した配に２３が行方向に、ドレインを接続
した配線２４が列方向に配置されている。
読出し時は行線２３のうちの一本が選択されて■、。ま
たはそれより低く、Ｖ？（ｌよりは大きい電圧が目）加
され、列線２４に微小な電圧（本実施例の揚台０．３Ｖ
札度）を印加して、素子に電流が流れるか否かを検出す
る。
たはそれより低く、Ｖ？（ｌよりは大きい電圧が目）加
され、列線２４に微小な電圧（本実施例の揚台０．３Ｖ
札度）を印加して、素子に電流が流れるか否かを検出す
る。
■・込与時１、行線２３のうちの一本に選択的に高知、
圧Ｖｏを印加する（Ｖａ＞Ｖ−）。この高電圧はチップ
内に設けられた昇圧回路２５にて発生した電圧（本実施
例で１約１０Ｖであった）が、高圧デコーダ＃Ｐ２６を
通して選択的に印加されたものである。昇圧回路２５は
、通常のチャージポンプ回路によるものであって、その
（ロ）踏倒を第５図に示す。この例で１４段のチャージ
ポンプ回路を用い、電源電圧５■を約１０Ｖに昇圧した
。どの行線を高電圧にするかのイｂ号は、アドレスバッ
ファおよびデコーダ２７に１発住芒れ、■１．レベルの
信号が高圧デコーダ２６に送られる。為圧デコーダは各
行線毎に１個ずつついており、デコータ２７から送られ
るＶｏ、し゛ペルの信号と、昇圧回路２５で発生した高
電圧から、谷行線に印加すべき高電圧を発生する回路で
ある。高圧テコータ回路の一例を＠６図に示す。
圧Ｖｏを印加する（Ｖａ＞Ｖ−）。この高電圧はチップ
内に設けられた昇圧回路２５にて発生した電圧（本実施
例で１約１０Ｖであった）が、高圧デコーダ＃Ｐ２６を
通して選択的に印加されたものである。昇圧回路２５は
、通常のチャージポンプ回路によるものであって、その
（ロ）踏倒を第５図に示す。この例で１４段のチャージ
ポンプ回路を用い、電源電圧５■を約１０Ｖに昇圧した
。どの行線を高電圧にするかのイｂ号は、アドレスバッ
ファおよびデコーダ２７に１発住芒れ、■１．レベルの
信号が高圧デコーダ２６に送られる。為圧デコーダは各
行線毎に１個ずつついており、デコータ２７から送られ
るＶｏ、し゛ペルの信号と、昇圧回路２５で発生した高
電圧から、谷行線に印加すべき高電圧を発生する回路で
ある。高圧テコータ回路の一例を＠６図に示す。
本ｌ！２Ｉ＃！Ｉは、容重４１とトランジスタよシなシ
、容量３１の一方の端子に一定周波数（本実施例では２
ＭＨりのクロック信号を印加する。これにより、デコー
ダ２７からの信号４２が■。の場合は出力４３ｆこ高電
圧を発生し、接地の場合は出゛力４３も接地となる。
、容量３１の一方の端子に一定周波数（本実施例では２
ＭＨりのクロック信号を印加する。これにより、デコー
ダ２７からの信号４２が■。の場合は出力４３ｆこ高電
圧を発生し、接地の場合は出゛力４３も接地となる。
第４囚において、列ｈ２４に印加する電圧はｖｏで必る
（Ｖｎ＝Ｖ−Ｊ。したがってこれを選択的に印加１−る
ためのデコーダ２８線、通常のデコーダでよく、本実施
例の場合はＣＭＯ８（相補型ＭＯ８）のインパーク回路
を基本とするＮＯＲゲ、−トを用いた。したがってデコ
ーダ２８に対する入力４Ｆ３号は、このデコーダに対フ
るアドレス信号２９のみであシ、行線のデコーダ２６と
異なシ高電圧は不必髪である。なお以上の例はＶＤ＝Ｖ
、。
（Ｖｎ＝Ｖ−Ｊ。したがってこれを選択的に印加１−る
ためのデコーダ２８線、通常のデコーダでよく、本実施
例の場合はＣＭＯ８（相補型ＭＯ８）のインパーク回路
を基本とするＮＯＲゲ、−トを用いた。したがってデコ
ーダ２８に対する入力４Ｆ３号は、このデコーダに対フ
るアドレス信号２９のみであシ、行線のデコーダ２６と
異なシ高電圧は不必髪である。なお以上の例はＶＤ＝Ｖ
、。
の場合を説明したがＶａ（Ｖ、−とする設計も可能であ
る。
る。
以上の構成Ｖこより％ ＦＡＭＯ８素子のドレインには
電源電圧と等しい電圧を、ゲートには電源電圧よシ島い
電圧を印加するメモリ集積回路（ＥＦＲＯＭ）が実現で
きた。
電源電圧と等しい電圧を、ゲートには電源電圧よシ島い
電圧を印加するメモリ集積回路（ＥＦＲＯＭ）が実現で
きた。
なお、本実施例は、Ｊ５［望の機能を有するＥＰＲＯＭ
がａＪ能である事を鉦明するために試作した例について
説明したものであって、これを５Ｕｔする手段を制限す
るものではないことは言うまでもない。
がａＪ能である事を鉦明するために試作した例について
説明したものであって、これを５Ｕｔする手段を制限す
るものではないことは言うまでもない。
他の実施例としては、２’に源振ではめるがＶＦＰ亀圧
電圧いＥｌ））ＬＯＭが塙見られる。この場合％第１の
実施例とは異なシ、チャネル長の知いＦＡＮ幻Ｓ素子を
用いる必喪鉱なく、現在の技術で通常用いられている素
子寸法のＦＡＭＯ８素子を用いることができる。例えは
Ｖ、、＝１２Ｖとし、誉込み時にはメモリ素子のトレイ
ンにｔｉ１２Ｖを（Ｖｏ−Ｌｔ）、ゲートには内部昇圧
回路により発生した高電圧、例えは２１Ｖ會印加する（
Ｖａ）Ｖ、、）。
電圧いＥｌ））ＬＯＭが塙見られる。この場合％第１の
実施例とは異なシ、チャネル長の知いＦＡＮ幻Ｓ素子を
用いる必喪鉱なく、現在の技術で通常用いられている素
子寸法のＦＡＭＯ８素子を用いることができる。例えは
Ｖ、、＝１２Ｖとし、誉込み時にはメモリ素子のトレイ
ンにｔｉ１２Ｖを（Ｖｏ−Ｌｔ）、ゲートには内部昇圧
回路により発生した高電圧、例えは２１Ｖ會印加する（
Ｖａ）Ｖ、、）。
この場合、２電源が必袈でめるという１υＪ題点は改善
されないが、電ＯＩ？電圧として標準電圧の１２Ｖが使
えるという利点が生じる。
されないが、電ＯＩ？電圧として標準電圧の１２Ｖが使
えるという利点が生じる。
以上説明したことく、本発明によれは、５ｖ羊−電源の
ＥＦＲＯＭや、松準箪源を用いる低１込み電圧のＥＰｕ
ＯＭが実３ｊＬ可能である。
ＥＦＲＯＭや、松準箪源を用いる低１込み電圧のＥＰｕ
ＯＭが実３ｊＬ可能である。
組１図ＦｉＩｉ”ＡＭＯ８素子の助Ｈ図、第２図１、■
込みによるＦＡＭＯ８叱子の特性変化を示す図、第３図
ｄＦＡＭＯ８素子の畳込み特性奢示す図、第４図は本発
明の実施例を示す図、第５図は内部昇圧回路の回路図、
第６−は高圧デコーダの１旌Ｊ図である。 寡 １ 図 第 ２［２］ 第 ３ 図 Ｖｏ（Ｖ） 第 ４ 図
込みによるＦＡＭＯ８叱子の特性変化を示す図、第３図
ｄＦＡＭＯ８素子の畳込み特性奢示す図、第４図は本発
明の実施例を示す図、第５図は内部昇圧回路の回路図、
第６−は高圧デコーダの１旌Ｊ図である。 寡 １ 図 第 ２［２］ 第 ３ 図 Ｖｏ（Ｖ） 第 ４ 図
Claims (1)
- 【特許請求の範囲】 ■、浮遊ゲートと制御ゲートを有し、アバランシュ又は
ニア、アバランシュ注入を動作機構とするＭＯ８型メモ
リ素子を集積した記憶装置において、該メモリ素子のド
レーン及びソースには電源電圧と等しいか或いは小さい
電圧を印加し、制御ゲートには電源電圧よりも尚い電圧
を印加することによって菩込みを行なうことを特徴とす
る半導体不揮発性記憶装置。 ２ 前記電源電圧よシも高い電圧は、同一基板上に集積
された高−圧発生回路よシ供給されることを特徴とする
特許請求の範囲第１．ｍ記載の半導体不揮発性記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153284A JPS6045999A (ja) | 1983-08-24 | 1983-08-24 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153284A JPS6045999A (ja) | 1983-08-24 | 1983-08-24 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045999A true JPS6045999A (ja) | 1985-03-12 |
Family
ID=15559104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153284A Pending JPS6045999A (ja) | 1983-08-24 | 1983-08-24 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045999A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183443A (ja) * | 1974-12-09 | 1976-07-22 | Ncr Co | |
| JPS56129374A (en) * | 1980-02-22 | 1981-10-09 | Fujitsu Ltd | Writing and cancelling methods of fixed memory |
| JPS56157262A (en) * | 1980-05-08 | 1981-12-04 | Toshiba Corp | Boosting circuit |
| JPS57143795A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Nonvolatile semiconductor storage device |
| JPS57189391A (en) * | 1981-05-15 | 1982-11-20 | Agency Of Ind Science & Technol | Nonvolatile semiconductor memory integrated circuit |
| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
| JPS58130498A (ja) * | 1982-01-29 | 1983-08-03 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
-
1983
- 1983-08-24 JP JP58153284A patent/JPS6045999A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183443A (ja) * | 1974-12-09 | 1976-07-22 | Ncr Co | |
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| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
| JPS58130498A (ja) * | 1982-01-29 | 1983-08-03 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置 |
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