JP3315315B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3315315B2
JP3315315B2 JP18442196A JP18442196A JP3315315B2 JP 3315315 B2 JP3315315 B2 JP 3315315B2 JP 18442196 A JP18442196 A JP 18442196A JP 18442196 A JP18442196 A JP 18442196A JP 3315315 B2 JP3315315 B2 JP 3315315B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に低電圧及び低消費電力で動作するスタテ
ィックランダムアクセスメモリ（以下、ＳＲＡＭと呼
ぶ。）等の半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高密度化及
び大容量化に伴い、低電圧で駆動され、且つ、高速に動
作するＳＲＡＭ等の半導体集積回路装置が強く望まれて
いる。
【０００３】以下、従来の半導体集積回路装置を図面を
参照しながら説明する。
【０００４】図３１は従来のＳＲＡＭのメモリセルを示
した図である。図３１において、Ｐ１は一方のインバー
タの第１の負荷トランジスタ、Ｐ２は他方のインバータ
の第２の負荷トランジスタ、Ｎ１は一方のインバータを
駆動する第１の駆動トランジスタ、Ｎ２は他方のインバ
ータを駆動する第２の駆動トランジスタ、Ｖ１はメモリ
セルの信号電位を保持する第１の記憶ノード、Ｖ２は第
１の記憶ノードＶ１との相補関係の電位を保持する第２
の記憶ノード、ＷＬはアレイ状に配置されたメモリセル
の中から指定されたロウ（＝行）方向のメモリセルを活
性化するためのワード線、ＢＬはアレイ状に配置された
メモリセルの中から指定されたコラム（＝列）方向のメ
モリセルに対し書き込み動作及び読み出し動作を制御す
るビット線、／ＢＬは書き込み動作時にはビット線ＢＬ
と相補の電位になり、読み出し動作時にはビット線ＢＬ
と同電位になりビット線ＢＬのリファレンス電位となる
ビット相補線、Ｖccはメモリセルを動作させる第１の電
源、Ｖssはメモリセルを動作させる基準電位となる第２
の電源、Ｎ３はワード線ＷＬが活性化されたときのみビ
ット線ＢＬにより第１の記憶ノードＶ１に対して書き込
み動作及び読み出し動作を可能にする第１のスイッチ、
Ｎ４はワード線ＷＬが活性化されたときのみビット相補
線／ＢＬにより第２の記憶ノードＶ２に対して書き込み
動作及び読み出し動作を可能にする第２のスイッチ、Ｉ
ｒはビット線ＢＬにより第１の記憶ノードＶ１の信号電
位が読み出される際に生じる読み出し電流、Ｉｄは第１
の記憶ノードＶ１の信号電位が読み出される際に第２の
駆動トランジスタが活性化され、第１の電源Ｖccから第
２の電源Ｖssに流れる貫通電流である。第１の負荷トラ
ンジスタＰ１及びそれと対をなす第２の負荷トランジス
タＰ２と第１の駆動トランジスタＮ１及びそれと対をな
す第２の駆動トランジスタＮ２とはフリップフロップ接
続され、第１の記憶ノードＶ１と第２の記憶ノードＶ２
との電位が常に逆転されて保持されている。Ｖccは３Ｖ
に設定され、Ｖssは０Ｖに設定されている。
【０００５】以下、前記のように構成されたメモリセル
の動作を説明する。書き込み動作について説明する。ま
ず、ワード線ＷＬが選択され電位が上がり、第１のスイ
ッチＮ３及び第２のスイッチＮ４がオンになる。次に、
第１の電源Ｖccの電位を保持する状態を「１」と表わ
し、第２の電源Ｖssの電位を保持する状態を「０」と表
わすことにして、第１の記憶ノードＶ１に「１」、第２
の記憶ノードＶ２に「０」を書き込むとすると、ビット
線ＢＬは第１の電源Ｖccの電位に印加され、ビット相補
線／ＢＬは第２の電源Ｖssの電位に印加される。このと
き、第１の記憶ノードＶ１の電位は第１のスイッチＮ３
を通して印加されているビット線ＢＬの電位である第１
の電源Ｖccの電位に徐々に近づく。同時に第１の記憶ノ
ードＶ１と同電位である第２の駆動トランジスタＮ２の
ゲート電極の電位は徐々に上がり、しきい値電圧を越え
ると第２の駆動トランジスタＮ２が活性化されて、第２
の記憶ノードＶ２は第２の電源Ｖssの電位に徐々に近づ
く。
【０００６】また、第２の記憶ノードＶ２の電位が第２
の電源Ｖssに近づき、第１の駆動トランジスタＮ１のし
きい値電圧よりも下がると第１の駆動トランジスタＮ１
はオフになり、第１の記憶ノードＶ１の電位は最終的に
第１の電源Ｖccの電位になって保持される。
【０００７】逆に、第１の記憶ノードＶ１に「０」、第
２の記憶ノードＶ２に「１」を書き込む場合は、ビット
線ＢＬは第２の電源Ｖssの電位に印加され、ビット相補
線／ＢＬは第１の電源Ｖccの電位に印加される。次に、
前記とは逆に、第２の記憶ノードＶ２の電位がビット相
補線／ＢＬの電位Ｖccになって保持される。
【０００８】次に、読み出し動作について説明する。ま
ず、ワード線ＷＬが選択され電位が上がり、第１のスイ
ッチ及び第２のスイッチがオンになり、ビット相補線／
ＢＬ及びビット線ＢＬが選択され、第１の電源Ｖcc付近
に共にプリチャージされて電位が上がる。
【０００９】次に、第１の記憶ノードＶ１に「０」、第
２の記憶ノードＶ２に「１」が保持されているとする。
第１の駆動トランジスタＮ１は第２の記憶ノードＶ２の
電位が高く活性化されているため、ビット線ＢＬから第
１のスイッチＮ３を通して第２の電源Ｖssに対し読み出
し電流Ｉｒが流れ、ビット線ＢＬの電位は初期の第１の
電源Ｖccの電位よりも下がる。
【００１０】一方、第２の駆動トランジスタＮ２は第１
の記憶ノードＶ１の電位が低くて動作していないため、
ビット相補線／ＢＬには読み出し電流が流れない。従っ
て、ビット相補線／ＢＬの電位は初期の第１の電源Ｖcc
の電位と変わらない。このときのビット線ＢＬとビット
相補線／ＢＬとの電位差が検出されることにより保持さ
れていたデータが読み出される。
【００１１】逆に、第１の記憶ノードＶ１に「１」、第
２の記憶ノードＶ２に「０」が保持されている場合は、
ビット相補線／ＢＬに読み出し電流が流れて、ビット相
補線／ＢＬの電位は初期の第１の電源Ｖccの電位よりも
下がるので、ビット線ＢＬとの電位を比べると前記とは
逆の電位差が発生し、逆のデータが読み出される。
【００１２】
【発明が解決しようとする課題】しかしながら、以下に
示すように前記従来のＳＲＡＭのメモリセルは２つの問
題点を有していた。
【００１３】第１に、読み出し動作時において、第１の
電源Ｖccと第２の電源Ｖssとの間に貫通電流Ｉｄが生じ
るという問題である。例えば、第１の記憶ノードＶ１に
「０」、第２の記憶ノードに「１」が保持されていたと
する。前述したように、ワード線が活性化され、第１の
電源Ｖcc付近にプリチャージされたビット線ＢＬと第２
の電源Ｖssの電位を保持していた第１の記憶ノードＶ１
とが接続されると、容量が格段に大きいビット線ＢＬの
電位Ｖccに引かれて第１の記憶ノードＶ１の電位は大き
く上昇することになる。従って、第１の記憶ノードＶ１
に接続されている第２の駆動トランジスタＮ２のゲート
電極の電位がしきい値電圧を越えるので、オフになって
いた第２の駆動トランジスタＮ２が活性化されるため、
貫通電流Ｉd が流れる。この貫通電流Ｉd はメモリセル
の消費電力を増加させる原因になっていた。
【００１４】さらに、貫通電流Ｉd が流れることによ
り、第２の記憶ノードＶ２が保持していた第１の電源Ｖ
ccの電位が降下するため、第２の記憶ノードＶ２に接続
されている第１の駆動トランジスタＮ１のゲート電極の
電位も降下するので、ビット線ＢＬの電位が急速に降下
して必要な読み出し電流Ｉr が小さくなる。従って、読
み出し電流Ｉr の値がノイズ電流の値に近くなるので読
み出し動作が不安定になる。この問題は、第１の電源電
圧Ｖccを低く設定すればするほどノイズマージンが確保
できなくなり、低電圧駆動を妨げる大きな要因となって
いた。
【００１５】第２に、読み出し動作終了後において、ワ
ード線ＷＬに接続されている同一行の全てのメモリセル
に接続されたビット相補線／ＢＬ及びビット線ＢＬに生
じた電位差を元に戻すためのプリチャージが必要とな
る。特にＳＲＡＭやＲＯＭ（＝リードオンリーメモリ）
において並列に接続されているメモリセル数が多いた
め、プリチャージに要する消費電力が大きくなるという
問題を有していた。
【００１６】本発明は、前記従来の問題を一挙に解決
し、並列ビット数が大きなＳＲＡＭやＲＯＭにおいて、
プリチャージに消費する電力を不要にすると共に、メモ
リセルにおける貫通電流を発生させず、また、小振幅伝
送及び電荷の再利用を行なうことにより、低消費電力、
且つ、低電圧で高速に動作ができるようにすることを目
的とする。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ビット線対を接地電位とすることにより
プリチャージに消費する電力を不要にし、読み出し動作
時に選択されたメモリセルに対してインピーダンス検知
用の電流を注入すると共に、メモリセルの駆動トランジ
スタのソース電極の電位に対して逆の電位を保持してい
る記憶ノードをビット線と遮断することにより、貫通電
流を防ぐものであり、また、書き込み動作時にはメモリ
セルのソース線の電位を書き込みデータに応じて接地電
位よりも高くするものである。
【００１８】 具体的に本発明に係る第１の半導体集積
回路装置は、データを記憶するメモリセルが行列状に配
設されてなるメモリセルアレイと、前記メモリセルアレ
イの行方向に並ぶメモリセルをロウアドレスにより選択
するロウデコーダと、前記メモリセルアレイの列方向に
並ぶメモリセルをコラムアドレスにより選択するコラム
回路とを備え、前記コラム回路は、前記メモリセルから
データを読み出す際に、前記ロウアドレス及びコラムア
ドレスにより選択されるメモリセルにデータの信号電位
を検出するための電流を注入する検出電流注入手段を有
している。
【００１９】 第１の半導体集積回路装置によると、検
出電流注入手段は、メモリセルからデータを読み出す際
に、選択されたメモリセルに対してデータの信号電位を
検出するための電流を注入するため、メモリセルのイン
ピーダンスを検知することにより、該インピーダンスの
値に応じて選択されたメモリセルのデータを判定するこ
とができる。
【００２０】また、読み出し期間に活性化されたロウ方
向に並ぶメモリセルから信号電位の電荷が流出しないの
で、メモリセルに対するプリチャージを行なう必要がな
くなる。
【００２１】 第１の半導体集積回路装置において、前
記検出電流注入手段が、メモリセルからデータを読み出
すデータ読み出し期間に、選択された前記メモリセルに
インピーダンスを検知するための電流を注入するセンス
アンプであることが好ましい。
【００２２】 このように、検出電流注入手段が、選択
されたメモリセルにインピーダンスを検知するための電
流を注入するセンスアンプであるため、選択されたメモ
リセルの信号電位をインピーダンスの差として確実に検
出することができる。このため、読み出し動作が高速に
且つ確実に行なえるようになる。
【００２３】 第１の半導体集積回路装置において、前
記検出電流注入手段がセンスアンプである場合に、前記
センスアンプは、選択された前記メモリセルからデータ
を読み出した後に、該メモリセルに注入された電流を廃
棄することが好ましい。
【００２４】 このように、センスアンプは、メモリセ
ルからデータを読み出した後に、選択されたメモリセル
に注入されたインピーダンスを検知するための電流を廃
棄するため、選択されたメモリセルの電位を読み出し前
の状態に戻すことができるので、次の読み出し動作を保
障することができる。
【００２５】 また、第１の半導体集積回路装置におい
て、前記検出電流注入手段がセンスアンプである場合
に、前記センスアンプは、第１導電型のトランジスタ対
及び第２導電型のトランジスタ対よりなるインバータ回
路がフリップフロップ接続されてなり、前記第１導電型
のトランジスタ対のソース電極対はアドレスが特定され
た前記メモリセルのデータが入力される入力対となり、
前記第２導電型のトランジスタ対のソース電極対の共通
接点は、所定の活性化信号により制御される第２導電型
の第１のトランジスタを介して電源に接続され、前記イ
ンバータ回路の出力対は前記活性化信号により制御され
る第１導電型の第１のトランジスタ及び第１導電型の第
２のトランジスタを介して前記電源にそれぞれ接続され
ており、前記データ読み出し期間に前記第２導電型の第
１のトランジスタと前記第１導電型の第１及び第２のト
ランジスタとは同時に活性化されないことが好ましい。
【００２６】 このように、第２導電型の第１のトラン
ジスタと第１導電型の第１及び第２のトランジスタとは
同時に活性化されないため、センスアンプの活性化信号
がオンになっている期間は入力対のインピーダンス特性
の差を検知する電位差が生じることになり、該活性化信
号がオフになっている期間はフリップフロップ回路が活
性化されて検知した電位差を増幅すると共に、注入され
た電荷を廃棄することができる。
【００２７】 第１の半導体集積回路装置において、前
記メモリセルアレイは、列方向に並ぶ前記メモリセルを
制御する第１の制御線及び第２の制御線を有しており、
前記コラム回路は、前記メモリセルからデータを読み出
す際に、前記第１の制御線及び第２の制御線に第１の電
位を印加し、前記メモリセルにデータを書き込む際に、
前記第１の制御線に前記第１の電位又は第２の電位を印
加し、且つ、前記第２の制御線に第３の電位を印加する
ビット線制御回路を有していることが好ましい。
【００２８】 このように、メモリセルアレイは、列方
向に並ぶ前記メモリセルを制御する第１の制御線及び第
２の制御線を有しており、メモリセルからデータを読み
出す際に、第１の制御線及び第２の制御線に第１の電位
を印加しているため、第１の制御線及び第２の制御線を
接地電位とすることができる。また、メモリセルにデー
タを書き込む際に、第１の制御線に第１の電位又は第２
の電位を印加し、且つ、第２の制御線に第３の電位を印
加するビット線制御回路を有しているため、第１の制御
線にはローのデータ又はハイのデータを印加し、且つ、
第２の制御線に書き込みを制御する制御電位を印加する
ことができるので、記憶ノードに信号電位を確実に書き
込むことができる。
【００２９】 第１の半導体集積回路装置において、前
記コラム回路がビット線制御回路を有している場合に、
前記メモリセルは、第１の電源に接続された第１の負荷
トランジスタ、該第１の負荷トランジスタと対をなす第
２の負荷トランジスタ、第２の電源に接続された第１の
駆動トランジスタ及び該第１の駆動トランジスタと対を
なす第２の駆動トランジスタがフリップフロップ接続さ
れてなり、前記第１の負荷トランジスタに接続され、信
号電位を保持する第１の記憶ノードと、前記第２の負荷
トランジスタに接続され、該第１の記憶ノードとは相補
関係の信号電位を保持する第２の記憶ノードと、前記第
１の記憶ノードと前記第１の制御線との間に直列に接続
されており、第３の制御線により制御され、一方のソー
ス／ドレイン電極が前記第１の制御線に接続されている
第１のスイッチトランジスタと、前記第２の制御線によ
り制御され、一方のソース／ドレイン電極が前記第１の
記憶ノードに接続され他方のソース／ドレイン電極が前
記第１のスイッチトランジスタの他方のソース／ドレイ
ン電極に接続されている第２のスイッチトランジスタと
を有し、前記第２のスイッチトランジスタは前記第１の
記憶ノードと前記第１の駆動トランジスタとの間に直列
に接続されていることが好ましい。
【００３０】 このように、第２のスイッチトランジス
タは第１の記憶ノードと第１の駆動トランジスタとの間
に直列に接続されているため、第１の記憶ノードが第１
の制御線から遮断されるので、プリチャージの電位を接
地電位に設定できると共に、読み出し期間に第１の制御
線が活性化されても第１の記憶ノードの電位が上昇しな
くなる。その結果、メモリセルには貫通電流が流れなく
なるので、低電圧駆動が可能となる。
【００３１】 さらにこの場合に、前記第２のスイッチ
トランジスタのしきい値電圧は、前記第１の駆動トラン
ジスタ、第２の駆動トランジスタ及び第１のスイッチト
ランジスタのいずれのしきい値電圧よりも低くなるよう
に設定されていることが好ましい。
【００３２】 このように、書き込み動作時に第２の制
御線により活性化される第２のスイッチトランジスタの
しきい値電圧が低くなるよう設定されているため、第２
の制御線に印加される第３の電位よりも高い電位が不要
となるので、消費電力をさらに減少することができる。
【００３３】 またこの場合に、前記第２の負荷トラン
ジスタのサイズは、前記第１の負荷トランジスタ及び第
２の駆動トランジスタのいずれのサイズよりも小さくな
るように設定されていることが好ましい。
【００３４】 このように、第１の記憶ノードの電位に
より制御される第２の負荷トランジスタのサイズが小さ
く設定されているため、第２の負荷トランジスタの動作
速度が速くなるので、書き込み動作において第１の記憶
ノードにハイのデータ「１」が早く書き込めるようにな
り、アクセス時間を短縮することができる。
【００３５】 またこの場合に、前記メモリセルは、前
記第２の記憶ノードと前記第２の電源との間に前記第２
の駆動トランジスタと並列に接続されており、前記第１
のスイッチトランジスタと前記第２のスイッチトランジ
スタとの接続点の電位により制御される第３のスイッチ
トランジスタをさらに有していることが好ましい。
【００３６】 このようにすると、第１の制御線により
制御される第３のスイッチトランジスタが第２の記憶ノ
ードと接地電位となる第２の電源との間に接続されるた
め、第３のスイッチトランジスタは第１の記憶ノードに
より制御される第２の駆動トランジスタよりも先に動作
し始めることになるので、第２の記憶ノードが速やかに
基準電位に近づくようになり、アクセス時間を短縮する
ことができる。
【００３７】 またこの場合に、前記第１の電源は降圧
回路により降圧されていることが好ましい。
【００３８】 このようにすると、メモリセルに印加さ
れる電位は通常の電源電位である第１の電源の電位より
も低くなるため、メモリセルの消費電力を少なくするこ
とができる。また、ソース線の電位が相対的に上昇する
ことになるため、駆動トランジスタの信号電位のラッチ
能力が低下するので、書き込み動作が早くなる。
【００３９】 この場合に、前記降圧回路は前記メモリ
セルを構成している全てのトランジスタの導電型が反転
されてなるメモリセルであることが好ましい。
【００４０】 このようにすると、導電型が反転された
メモリセルと反転されていないメモリセルとが直列に接
続されるため、通常の電源電位である第１の電源の電位
が印加されることにより、直列接続された２つのメモリ
セルを安定して駆動することができる。その上、直列接
続された２つのメモリセルを通常の電源電位である第１
の電源の電位により駆動することができるため、１つ当
たりのメモリセルの消費電力を少なくすることができ
る。
【００４１】 またこの場合に、前記第３の制御線に接
続されているメモリセルの数が前記第１の制御線及び前
記第２の制御線に接続されているメモリセルの数よりも
多くなることが好ましい。
【００４２】 このようにすると、第３の制御線に接続
されるメモリセルの数が増え、第１及び第２の制御線対
に接続されるメモリセルの数が減るため、第３の制御線
の本数が少なくなるので、ロウアドレスのデコードを早
く行なえるようになり、アクセス時間を短縮することが
できるので、高速動作が可能となる。 第１の半導体集積
回路装置において、前記コラム回路がビット線制御回路
を有している場合に、前記メモリセルは、第１の電源に
接続された第１の負荷トランジスタ、該第１の負荷トラ
ンジスタと対をなす第２の負荷トランジスタ、第２の電
源に接続された第１の駆動トランジスタ及び該第１の駆
動トランジスタと対をなす第２の駆動トランジスタがフ
リップフロップ接続されてなり、前記第１の負荷トラン
ジスタに接続され、信号電位を保持する第１の記憶ノー
ドと、前記第２の負荷トランジスタに接続され、該第１
の記憶ノードとは相補関係の信号電位を保持する第２の
記憶ノードと、前記第２の記憶ノードと前記第１の制御
線との間に直列に接続されており、前記第３の制御線に
より制御され、一方のソース／ドレイン電極が前記第１
の制御線に接続されている第１のスイッチトランジスタ
と、前記第２の制御線により制御され、一方のソース／
ドレイン電極が前記第２の記憶ノードに接続され他方の
ソース／ドレイン電極が前記第１のスイッチトランジス
タの他方のソース／ドレイン電極に接続されている第２
のスイッチトランジスタと、前記第１のスイッチトラン
ジスタと前記第２の電源との間に直列に接続されてお
り、第１の記憶ノードにより制御される第３のスイッチ
トランジスタとを有していることが好ましい。
【００４３】 このように、第２の制御線により制御さ
れ、一方のソース／ドレイン電極が第２の記憶ノードに
接続され他方のソース／ドレイン電極が第１のスイッチ
トランジスタの他方のソース／ドレイン電極に接続され
ている第２のスイッチトランジスタと、第１のスイッチ
トランジスタと第２の電源との間に直列に接続されてお
り、第１の記憶ノードにより制御される第３のスイッチ
トランジスタとを有しているため、第１の記憶ノードが
第１の制御線から遮断されるので、プリチャージの電位
を接地電位に設定できると共に、読み出し時に第１の制
御線が活性化されても第１の記憶ノードの電位が上昇し
なくなる。その結果、メモリセルには貫通電流が流れな
くなるので、低電圧駆動が可能となる。さらに、インバ
ータ内にスイッチトランジスタが直列に接続されていな
いため、その分のノイズマージンを大きくできる。
【００４４】 この場合に、前記第１の負荷トランジス
タのサイズは前記第２の負荷トランジスタのサイズより
も小さくなるように設定されていることが好ましい。
【００４５】 このように、第２の記憶ノードの電位に
より制御される第１の負荷トランジスタのサイズが小さ
くなるよう設定されているため、第１の負荷トランジス
タの動作速度が速くなるので、書き込み動作において第
２の記憶ノードにハイのデータ「１」が早く書き込める
ようになり、アクセス時間を短縮することができる。
【００４６】 またこの場合に、前記メモリセルは、前
記第１の記憶ノードと前記第２の電源との間に前記第１
の駆動トランジスタと並列に接続されており、前記第１
のスイッチトランジスタと前記第２のスイッチトランジ
スタとの接続点の電位により制御される第４のスイッチ
トランジスタをさらに有していることが好ましい。
【００４７】 このようにすると、第１の制御線により
活性化され、第１及び第２のスイッチトランジスタの接
続点の電位により制御される第４のスイッチトランジス
タが第１の記憶ノードと接地電位となる第２の電源との
間に接続されるため、第４のスイッチトランジスタは第
２の記憶ノードにより制御される第１の駆動トランジス
タよりも先に動作し始めるので、第１の記憶ノードが速
やかに基準電位に近づくようになり、アクセス時間を短
縮することができる。
【００４８】 またこの場合に、前記第１の電源は降圧
回路により降圧されていることが好ましい。
【００４９】 このようにすると、メモリセルに印加さ
れる電位は通常の電源電位である第１の電源の電位より
も低くなるため、メモリセルの消費電力を少なくするこ
とができる。また、ソース線の電位が相対的に上昇する
ことになるため、駆動トランジスタの信号電位のラッチ
能力が低下するので、書き込み動作が早くなる。
【００５０】 この場合に、前記降圧回路は前記メモリ
セルを構成している全てのトランジスタの導電型が反転
されてなるメモリセルであることが好ましい。
【００５１】 このようにすると、導電型が反転された
メモリセルと反転されていないメモリセルとが直列に接
続されるため、通常の電源電位である第１の電源の電位
が印加されることにより、直列接続された２つのメモリ
セルを安定して駆動することができる。また、直列接続
された２つのメモリセルを通常の電源電位である第１の
電源の電位により駆動することができるため、１つ当た
りのメモリセルの消費電力を少なくすることができる。
【００５２】 この場合に、前記第３の制御線に接続さ
れているメモリセルの数は前記第１の制御線及び第２の
制御線に接続されているメモリセルの数よりも多くなる
ことが好ましい。
【００５３】 このようにすると、第３の制御線に接続
されるメモリセルの数が増え、第２及び第３の制御線対
に接続されるメモリセルの数が減るため、第３の制御線
の本数が少なくなるので、ロウアドレスのデコードを早
く行なえるようになる。その結果、アクセス時間を短縮
することができるので、高速動作が可能となる。
【００５４】 本発明に係る第２の半導体集積回路装置
は、メモリセルが行列状に配設されてなるメモリセルア
レイを備えた半導体集積回路装置を対象とし、前記メモ
リセルは、ゲート電極とドレイン電極とがクロスカップ
ルされている第１のトランジスタ及び第２のトランジス
タからなるトランジスタ対を含み、前記メモリセルにデ
ータを書き込む際に、前記トランジスタ対のうちの少な
くともよりオンの状態にあるトランジスタのゲート・ソ
ース間電圧の差の絶対値が小さくなるように前記トラン
ジスタのソース電極の電位を変動させるソース電位変動
手段を備えている。
【００５５】 第２の半導体集積回路装置によると、メ
モリセルにデータを書き込む際に、トランジスタ対のう
ちの少なくともよりオンの状態にあるトランジスタのゲ
ート・ソース間電圧の差の絶対値が小さくなるようにト
ランジスタのソース電極の電位を変動させるソース電位
変動手段を備えているため、トランジスタ対のうちの少
なくともよりオンの状態にあるトランジスタが他のトラ
ンジスタよりもオフの状態になるので、信号電位のラッ
チ能力が低下する。
【００５６】 第２の半導体集積回路装置において、前
記トランジスタ対はソース電極が共有されていることが
好ましい。このようにすると、ソース電極の電位を容易
に且つ確実に変動させることができる。
【００５７】 第２の半導体集積回路装置において、前
記トランジスタ対はソース電極が分離されていることが
好ましい。このようにすると、書き込みデータに応じて
信号電位のラッチ能力を低下させることができる。
【００５８】 この場合に、前記ソース電位変動手段
は、前記トランジスタ対が、よりオフの状態にある側の
トランジスタのゲート・ソース間電圧の差の絶対値が大
きくなるように前記トランジスタのソース電極の電位を
変動させることが好ましい。
【００５９】 このように、ソース電位変動手段は、ト
ランジスタ対が、よりオフの状態にある側のトランジス
タのゲート・ソース間電圧の差の絶対値が大きくなるよ
うにトランジスタのソース電極の電位を変動させるた
め、トランジスタ対のうちの少なくともよりオフの状態
にあるトランジスタが他のトランジスタよりもオンの状
態になるので、信号電位のラッチ能力が低下する。その
結果、記憶ノード対の信号電位のバランスが早く崩れる
ようになるので、書き込み動作を高速に行なえるように
なる。
【００６０】 さらにこの場合に、前記メモリセルにお
ける、前記第１のトランジスタはドレイン電極が第１の
記憶ノードに接続された第１の駆動トランジスタであ
り、前記第２のトランジスタはドレイン電極が前記第１
の記憶ノードの相補関係にある第２の記憶ノードに接続
された第２の駆動トランジスタであり、前記メモリセル
は、互いのゲート電極とソース電極とがクロスカップル
され、一方のソース／ドレイン電極が第１の電源に接続
され他方のソース／ドレイン電極が前記第１の記憶ノー
ドに接続された第１の負荷トランジスタと、一方のソー
ス／ドレイン電極が第１の電源に接続され他方のソース
／ドレイン電極が前記第２の記憶ノードに接続された第
２の負荷トランジスタとを有しており、前記ソース電位
変動手段は、第１の記憶ノードに前記第１の駆動トラン
ジスタのソース／ドレイン電極と反対の信号電位を書き
込む際には、前記第３の電源にグラウンド線制御電位を
印加し且つ前記第４の電源に前記第２の電源の電位を印
加すると共に、前記第１の記憶ノードに第１の駆動トラ
ンジスタのソース／ドレイン電極と同じ信号電位を書き
込む際には、前記第３の電源に前記第２の電源の電位を
印加し且つ前記第４の電源に前記グラウンド線制御電位
を印加するグラウンド線制御回路であることが好まし
い。
【００６１】 このようにすると、ソース電位変動手段
はグラウンド線制御回路であって、第１の記憶ノードに
第１の駆動トランジスタのソース／ドレイン電極と反対
の信号電位を書き込む際には、第３の電源にグラウンド
線制御電位を印加し且つ第４の電源に第２の電源の電位
を印加すると共に、第１の記憶ノードに第１の駆動トラ
ンジスタのソース／ドレイン電極と同じ信号電位を書き
込む際には、第３の電源に第２の電源の電位を印加し且
つ第４の電源にグラウンド線制御電位を印加するため、
第１又は第２の記憶ノードの信号電位のラッチ能力を確
実に低下させることができる。
【００６２】 第２の半導体集積回路装置は、前記メモ
リセルアレイは列方向に並ぶ前記メモリセルを制御する
第１の制御線及び第２の制御線を有しており、前記メモ
リセルからデータを読み出す際に、前記第１の制御線及
び第２の制御線に第１の電位を印加し、前記メモリセル
にデータを書き込む際に、前記第１の制御線に前記第１
の電位又は第２の電位を印加し、且つ、前記第２の制御
線に第３の電位を印加するビット線制御回路を備えてい
ることが好ましい。
【００６３】 このように、メモリセルアレイは、列方
向に並ぶ前記メモリセルを制御する第１の制御線及び第
２の制御線を有しており、メモリセルからデータを読み
出す際に、第１の制御線及び第２の制御線に第１の電位
を印加しているため、第１の制御線及び第２の制御線を
接地電位とすることができる。また、メモリセルにデー
タを書き込む際に、第１の制御線に第１の電位又は第２
の電位を印加し、且つ、第２の制御線に第３の電位を印
加するビット線制御回路を有しているため、第１の制御
線にはローのデータ又はハイのデータを印加し、且つ、
第２の制御線に書き込みを制御する制御電位を印加する
ことができるので、記憶ノードに信号電位を確実に書き
込むことができる。
【００６４】 第２の半導体集積回路装置がビット線制
御回路を備えている場合に、前記メモリセルは、前記第
１の記憶ノードと前記第１の制御線との間に直列に接続
されており、第３の制御線により制御され、一方のソー
ス／ドレイン電極が前記第１の制御線に接続されている
第１のスイッチトランジスタと、前記第２の制御線によ
り制御され、一方のソース／ドレイン電極が前記第１の
記憶ノードに接続され他方のソース／ドレイン電極が前
記第１のスイッチトランジスタの他方のソース／ドレイ
ン電極に接続されている第２のスイッチトランジスタと
を有し、前記第２のスイッチトランジスタは前記第１の
記憶ノードと前記第１の駆動トランジスタとの間に直列
に接続されていることが好ましい。
【００６５】 このように、第２のスイッチトランジス
タは第１の記憶ノードと第１の駆動トランジスタとの間
に直列に接続されているため、第１の記憶ノードが第１
の制御線から遮断されるので、プリチャージの電位を接
地電位に設定できると共に、読み出し期間に第１の制御
線が活性化されても第１の記憶ノードの電位が上昇しな
くなる。その結果、メモリセルには貫通電流が流れなく
なるので、低電圧駆動が可能となる。
【００６６】 この場合に、互いに隣接する前記メモリ
セルは前記第３の電源と前記第４の電源とに共通に接続
されていることが好ましい。
【００６７】 このように、互いに隣接するメモリセル
は第３の電源線と第４の電源線とを共有しているため、
これらの電源線の本数を減らすことができるので、半導
体基板上の素子のエリアがこれらの電源線により犠牲に
ならない。
【００６８】 またこの場合に、前記第２のスイッチト
ランジスタのしきい値電圧は前記第１の駆動トランジス
タ、第２の駆動トランジスタ及び第１のスイッチトラン
ジスタのいずれのしきい値電圧よりも低くなるように設
定されていることが好ましい。
【００６９】 このように、書き込み動作時に第２の制
御線により活性化される第２のスイッチトランジスタの
しきい値電圧が低くなるように設定されているため、第
２の制御線が印加される第３の電位よりも高い電位が不
要となるので、消費電力をさらに減少することができ
る。
【００７０】 またこの場合に、前記第２の負荷トラン
ジスタのサイズは前記第１の負荷トランジスタ及び第２
の駆動トランジスタのいずれのサイズよりも小さくなる
ように設定されていることが好ましい。
【００７１】 このように、第１の記憶ノードの電位に
より制御される第２の負荷トランジスタのサイズが小さ
く設定されているため、第２の負荷トランジスタの動作
速度が速くなるので、書き込み動作において第１の記憶
ノードにハイのデータ「１」が早く書き込めるようにな
り、アクセス時間を短縮することができる。
【００７２】 またこの場合に、前記第２の制御線は前
記第３の制御線と平行に配置されており、前記第４の電
源に接続されている電源線と前記第１の制御線とはコラ
ムアドレスをデコードするための前記メモリセルのビッ
ト線対をなすことが好ましい。
【００７３】 このようにすると、書き込み時の制御線
となる第２の制御線が第３の制御線に対して平行になる
ように配置されるため、ロウ方向よりもコラム方向に多
くのメモリセルが接続されているメモリセルアレイの場
合には、第２の制御線に接続されるメモリセルの数が減
ることになるので、第２の制御線の容量が下がり、書き
込み動作時の消費電力を少なくすることができる。
【００７４】 さらに、書き込み対象となるメモリセル
は第１の制御線及び第２の制御線とが交差するメモリセ
ルに限られることになるため、誤書き込みを防止するこ
とができる。
【００７５】 この場合に、前記第２の制御線は複数の
同一コラムの前記メモリセルにより共有されていること
が好ましい。
【００７６】 このように、第２の制御線が複数の同一
コラムのメモリセルにより共有されるため、第２の制御
線の本数が減ることになるので、半導体基板上の素子の
エリアが第２の制御線により犠牲にならない。
【００７７】 またこの場合に、前記メモリセルは、前
記第２の記憶ノードと前記第４の電源との間に前記第２
の駆動トランジスタと平行に接続されており、前記第１
のスイッチトランジスタと前記第２のスイッチトランジ
スタとの接続点の電位により制御される第３のスイッチ
トランジスタをさらに有していることが好ましい。
【００７８】 このようにすると、第１の制御線により
制御される第３のスイッチトランジスタが第２の記憶ノ
ードと接地電位となる第２の電源との間に接続されるた
め、第３のスイッチトランジスタは第１の記憶ノードに
より制御される第２の駆動トランジスタよりも先に動作
し始めるので、第２の記憶ノードが速やかに基準電位に
近づくようになり、アクセス時間を短縮することができ
る。
【００７９】 またこの場合に、前記第１の電源は降圧
回路により降圧されていることが好ましい。
【００８０】 このようにすると、メモリセルに印加さ
れる電位は通常の電源電位である第１の電源の電位より
も低くなるため、メモリセルの消費電力を少なくするこ
とができる。また、ソース線の電位が相対的に上昇する
ことになるため、駆動トランジスタの信号電位のラッチ
能力が低下するので、書き込み動作が早くなる。
【００８１】 この場合に、前記降圧回路は前記メモリ
セルを構成している全てのトランジスタの導電型が反転
されてなるメモリセルであることが好ましい。
【００８２】 このようにすると、導電型が反転された
メモリセルと反転されていないメモリセルとが直列に接
続されるため、通常の電源電位であり第１の電源の電位
が印加されることにより、直列接続された２つのメモリ
セルを安定して駆動することができる。また、直列接続
された２つのメモリセルを通常の電源電位である第１の
電源の電位により駆動することができるため、１つ当た
りのメモリセルの消費電力を少なくすることができる。
【００８３】 またこの場合に、前記第３の制御線に接
続されているメモリセルの数は前記第１の制御線及び第
２の制御線に接続されているメモリセルの数よりも多く
なることが好ましい。
【００８４】 このようにすると、第３の制御線に接続
されるメモリセルの数が増え、第１及び第２の制御線対
に接続されるメモリセルの数が減るため、第３の制御線
の本数が少なくなるので、ロウアドレスのデコードを早
く行なえるようになる。その結果、アクセス時間を短縮
することができるので、高速動作が可能となる。
【００８５】 第２の半導体集積回路装置がビット線制
御回路を備えている場合に、前記メモリセルは、前記第
２の記憶ノードと前記第１の制御線との間に直列に接続
されており、前記第３の制御線により制御され、一方の
ソース／ドレイン電極が前記第１の制御線に接続されて
いる第１のスイッチトランジスタと、前記第２の制御線
により制御され、一方のソース／ドレイン電極が前記第
２の記憶ノードに接続され他方のソース／ドレイン電極
が前記第１のスイッチトランジスタの他方のソース／ド
レイン電極に接続されている第２のスイッチトランジス
タと、前記第１のスイッチトランジスタと前記第３の電
源との間に直列に接続されており、前記第１の記憶ノー
ドにより制御される第３のスイッチトランジスタとを有
していることが好ましい。
【００８６】 このように、第２の制御線により制御さ
れ、一方のソース／ドレイン電極が第２の記憶ノードに
接続され他方のソース／ドレイン電極が第１のスイッチ
トランジスタの他方のソース／ドレイン電極に接続され
ている第２のスイッチトランジスタと、第１のスイッチ
トランジスタと第２の電源との間に直列に接続されてお
り、第１の記憶ノードにより制御される第３のスイッチ
トランジスタとを有しているため、第１の記憶ノードが
第１の制御線から遮断されるので、プリチャージの電位
を接地電位に設定できると共に、読み出し時に第１の制
御線が活性化されても第１の記憶ノードの電位が上昇し
なくなる。その結果、メモリセルには貫通電流が流れな
くなるので、低電圧駆動が可能となる。さらに、インバ
ータ内にスイッチトランジスタが直列に接続されていな
いため、その分のノイズマージンを大きくすることがで
きる。
【００８７】 この場合に、互いに隣接する前記メモリ
セルは前記第３の電源と前記第４の電源とに共通に接続
されていることが好ましい。
【００８８】 このように、互いに隣接するメモリセル
は第３の電源線と第４の電源線とを共有しているため、
これらの電源線の本数が減ることになるので、半導体基
板上の素子のエリアがこれらの電源線により犠牲になら
ない。
【００８９】 またこの場合に、前記第１の負荷トラン
ジスタのサイズは前記第２の負荷トランジスタのサイズ
よりも小さくなるように設定されていることが好まし
い。
【００９０】 このように、第２の記憶ノードの電位に
より制御される第１の負荷トランジスタのサイズが小さ
く設定されているため、第１の負荷トランジスタの動作
速度が速くなるので、書き込み動作において第２の記憶
ノードにハイのデータ「１」が早く書き込めるようにな
り、アクセス時間を短縮することができる。
【００９１】 またこの場合に、前記第２の制御線は前
記第３の制御線と平行に配置されており、前記第４の電
源に接続されている電源線と前記第１の制御線とはコラ
ムアドレスをデコードするための前記メモリセルのビッ
ト線対をなすことが好ましい。
【００９２】 このように、書き込み時の制御線となる
第２の制御線が第３の制御線に対して平行になるように
配置されるため、ロウ方向よりもコラム方向に多くのメ
モリセルが接続されているメモリセルアレイの場合に
は、第２の制御線に接続されるメモリセルの数が減るこ
とになるので、第２の制御線の容量が下がり、書き込み
動作時の消費電力を少なくすることができる。
【００９３】 さらに、書き込み対象となるメモリセル
は第２の制御線と第１の制御線とが交差するメモリセル
に限られることになるため、誤書き込みを防止すること
ができる。
【００９４】 この場合に、前記第２の制御線は前記複
数の同一コラムの前記メモリセルにより共有されている
ことが好ましい。
【００９５】 このように、第２の制御線が複数の同一
コラムのメモリセルにより共有されるため、第２の制御
線の本数が減ることになるので、半導体基板上の素子の
エリアが第２の制御線により犠牲にならない。
【００９６】 またこの場合に、前記メモリセルは、前
記第１の記憶ノードと前記第３の電源との間に前記第１
の駆動トランジスタと並列に接続されており、前記第１
のスイッチトランジスタと前記第２のスイッチトランジ
スタとの接続点の電位により制御される第４のスイッチ
トランジスタをさらに有していることが好ましい。
【００９７】 このようにすると、第１の制御線により
活性化され、第１及び第２のスイッチトランジスタの接
続点の電位により制御される第４のスイッチトランジス
タが第１の記憶ノードと接地電位となる第２の電源との
間に接続されるため、第４のスイッチトランジスタは第
２の記憶ノードにより制御される第１の駆動トランジス
タよりも先に動作し始めることになるので、第１の記憶
ノードが速やかに基準電位に近づくようになり、アクセ
ス時間を短縮することができる。
【００９８】 またこの場合に、前記第１の電源は降圧
回路により降圧されていることが好ましい。
【００９９】 このようにすると、メモリセルに印加さ
れる電位は通常の電源電位である第１の電源の電位より
も低くなるため、メモリセルの消費電力を少なくするこ
とができる。また、ソース線の電位が相対的に上昇する
ことになるため、駆動トランジスタの信号電位のラッチ
能力が低下するので、書き込み動作が早くなる。
【０１００】 この場合に、前記降圧回路は前記メモリ
セルを構成している全てのトランジスタの導電型が反転
されてなることが好ましい。
【０１０１】 このようにすると、導電型が反転された
メモリセルと反転されていないメモリセルとが直列に接
続されるため、通常の電源電位である第１の電源の電位
が印加されることにより、直列接続された２つのメモリ
セルを安定して駆動することができる。その上、直列接
続された２つのメモリセルを通常の電源電位である第１
の電源の電位により駆動することができるため、１つ当
たりのメモリセルの消費電力を少なくすることができ
る。
【０１０２】 またこの場合に、前記第３の制御線に接
続されているメモリセルの数は前記第１の制御線及び第
２の制御線に接続されているメモリセルの数よりも多く
なることが好ましい。
【０１０３】 このようにすると、第３の制御線に接続
されるメモリセルの数が増え、第１及び第２の制御線対
に接続されるメモリセルの数が減るため、第３の制御線
の本数が少なくなるので、ロウアドレスのデコードを早
く行なえるようになる。その結果、アクセス時間を短縮
することができるので、高速動作が可能となる。
【０１０４】 第２の半導体集積回路装置において、前
記メモリセルアレイは、列方向に並ぶ前記メモリセルを
制御する第１の制御線及び第２の制御線と、行方向に並
ぶ前記メモリセルを制御する第３の制御線とを有してお
り、前記メモリセルにおける、前記第１のトランジスタ
はドレイン電極が第１の記憶ノードに接続された第１の
駆動トランジスタであり、前記第２のトランジスタはド
レイン電極が前記第１の記憶ノードの相補関係にある第
２の記憶ノードに接続された第２の駆動トランジスタで
あり、前記メモリセルは、互いのゲート電極とソース電
極とがクロスカップルされ、一方のソース／ドレイン電
極が第１の電源に接続され他方のソース／ドレイン電極
が前記第１の記憶ノードに接続された第１の負荷トラン
ジスタと、一方のソース／ドレイン電極が第１の電源に
接続され他方のソース／ドレイン電極が前記第２の記憶
ノードに接続された第２の負荷トランジスタとを有して
おり、前記第１の記憶ノードと前記第１の制御線との間
に直列に接続されており、前記第３の制御線により制御
され、一方のソース／ドレイン電極が前記第１の制御線
に接続されている第１のスイッチトランジスタと、前記
第２の記憶ノードにより制御され、一方のソース／ドレ
イン電極が前記第１のスイッチトランジスタの他方のソ
ース／ドレイン電極に接続されている第２のスイッチト
ランジスタと、前記第２の記憶ノードと前記第２の制御
線との間に直列に接続されており、前記第１の記憶ノー
ドにより制御される第３のスイッチトランジスタと、前
記第１の制御線により制御され、一方のソース／ドレイ
ン電極が前記第３のスイッチトランジスタの一方のソー
ス／ドレイン電極に接続され他方のソース／ドレイン電
極が前記第２の制御線に接続されている第４のスイッチ
トランジスタとを有し、前記第２のスイッチトランジス
タは前記第１の記憶ノードと前記第１の駆動トランジス
タとの間に直列に接続され、前記第３のスイッチトラン
ジスタは前記第２の記憶ノードと前記第２の駆動トラン
ジスタとの間に直列に接続されていることが好ましい。
【０１０５】 このように、第２の記憶ノードにより制
御され、一方のソース／ドレイン電極が第１のスイッチ
トランジスタのソース／ドレイン電極に接続されている
第２のスイッチトランジスタを有しているため、第１の
記憶ノードが第１の制御線から遮断されるので、プリチ
ャージの電位を接地電位に設定できると共に、読み出し
期間に第１の制御線が活性化されても第１の記憶ノード
の電位が上昇しなくなる。その結果、読み出し時のメモ
リセルには貫通電流が流れなくなるので、低電圧駆動が
可能となる。
【０１０６】 この場合に、前記メモリセルアレイは、
互いに直列に接続され、第１のメモリセルと、該第１の
メモリセル内の対応する各トランジスタの導電型が反転
された第２のメモリセルとを有し、前記第１のメモリセ
ル及び第２のメモリセルは前記第１の電源の電位のほぼ
半分の電位に印加されることが好ましい。
【０１０７】 このようにすると、導電型が反転された
メモリセルと反転されていないメモリセルとが直列に接
続されるため、通常の電源電位である第１の電源の電位
が印加されることにより、直列接続された２つのメモリ
セルを安定して駆動することができるので、１つ当たり
のメモリセルの消費電力を少なくすることができる。
【０１０８】 さらに、基準電位が通常の電源電位のほ
ぼ半分の電位とされるため、ローのデータとなる基準電
位が第１の記憶ノードに書き込まれる際に、第１導電型
のメモリセルにおける第１の制御線に基準電位よりも低
い接地電位が印加され、第２導電型のメモリセルにおけ
る第１の制御線に基準電位よりも高い電源電位が印加さ
れるので、第１又は第２の記憶ノードのラッチ能力は低
下して書き込み動作が早く完了し、アクセス時間を短縮
することができる。
【０１０９】 またこの場合に、前記第１及び第４のス
イッチトランジスタ並びに前記第１及び第２の駆動トラ
ンジスタのうちのいずれのしきい値電圧の絶対値も、前
記第１及び第２の負荷トランジスタ並びに前記第２及び
第３のスイッチトランジスタのしきい値電圧の絶対値よ
りも小さくなるように設定されていることが好ましい。
このように、第１及び第４のスイッチトランジスタ並び
に第１及び第２の駆動トランジスタのうちのいずれのし
きい値電圧の絶対値も、第１及び第２の負荷トランジス
タ並びに第２及び第３のスイッチトランジスタの各しき
い値電圧の絶対値よりも小さくなるように設定されてい
るため、第１の駆動トランジスタ及び第１のスイッチト
ランジスタ並びに第２の駆動トランジスタ及び第４のス
イッチトランジスタの動作が高速になると共に、読み出
し動作も書き込み動作も行なわない期間に発生するスタ
ンバイ電流を抑制することができるので、一層の高速化
及び低消費電力化を図ることができる。
【０１１０】 またこの場合に、前記メモリセルにおけ
る前記第１、第２及び第３の制御線は読み出し専用の制
御線であり、前記メモリセルアレイは、列方向の前記メ
モリセルにおける書き込み専用の第４の制御線及び第５
の制御線と、行方向の前記メモリセルにおける書き込み
専用の第６の制御線と、前記第６の制御線に制御され、
一方のソース／ドレイン電極が前記第１の記憶ノードに
接続され他方のソース／ドレイン電極が前記第４の制御
線に接続されている第５のスイッチトランジスタと、前
記第６の制御線に制御され、一方のソース／ドレイン電
極が前記第２の記憶ノードに接続され他方のソース／ド
レイン電極が前記第５の制御線に接続されている第６の
スイッチトランジスタとを有しており、前記第１及び第
４のスイッチトランジスタ、前記第１及び第２の駆動ト
ランジスタ並びに前記第５及び第６のスイッチトランジ
スタのうちのいずれのしきい値電圧の絶対値も、前記第
１及び第２の負荷トランジスタ並びに前記第２及び第３
のスイッチトランジスタの各しきい値電圧の絶対値より
も小さくなるように設定されていることが好ましい。こ
のように、第１、第２及び第３の制御線は読み出し専用
の制御線として用い、さらに、メモリセルアレイに列方
向のメモリセルにおける書き込み専用の第４の制御線及
び第５の制御線と、行方向のメモリセルにおける書き込
み専用の第６の制御線と、第１の記憶ノードに接続され
ている第５のスイッチトランジスタと、第２の記憶ノー
ドに接続されている第６のスイッチトランジスタとが新
たに設けられているため、読み出し動作と書き込み動作
とを同時に行なうことができる。また、第１及び第４の
スイッチトランジスタ、第１及び第２の駆動トランジス
タ並びに第５及び第６のスイッチトランジスタのうちの
いずれのしきい値電圧の絶対値も、第１及び第２の負荷
トランジスタ並びに第２及び第３のスイッチトランジス
タのしきい値電圧の絶対値よりも小さくなるように設定
されているため、読み出し時には第１の駆動トランジス
タ及び第１のスイッチトランジスタ並びに第２の駆動ト
ランジスタ及び第４のスイッチトランジスタの動作が高
速になり、書き込み時には第５及び第６のスイッチトラ
ンジスタの動作が高速になると共に、読み出し動作も書
き込み動作も行なわない期間に発生するスタンバイ電流
を抑制することができる。その結果、一層の高速化及び
低消費電力化を図ることができる。
【０１１１】
【発明の実施の形態】本発明に係る半導体集積回路装置
における読み出し動作及び書き込み動作の基本思想を図
面に基づいて説明する。
【０１１２】まず、読み出し動作の基本思想を説明す
る。
【０１１３】図３２は従来のＳＲＡＭ装置における読み
出し時の電流の流れを模式的に表わしている。図３２
（ａ）に示す第１の従来型ＳＲＡＭは、図３２（ｂ）の
タイミングチャートに示すプリチャージ期間に選択非選
択に関わらずプリチャージ電源からメモリセルアレイの
すべてのビット線に対して電荷を供給した後に、読み出
し期間においてもメモリセルアレイのすべてのビット線
から電荷を廃棄し、外部から入力されたコラムアドレス
をもとにして選択スイッチにより選択されたビット線の
電荷のみをアンプを通して増幅している。従って、第１
の従来型ＳＲＡＭはプリチャージの消費電流はその一部
が使用されるのみで効率が非常に悪かった。
【０１１４】また、図３２（ｃ）に示す第２の従来型Ｓ
ＲＡＭ装置は、コラムアドレスをもとにして第１の選択
スイッチによりメモリセルアレイの選択されたビット線
にのみ電流を供給し、供給する電流量を減らして効率を
高めている。
【０１１５】図２３は本発明に係るＳＲＡＭ半導体集積
回路装置における読み出し時の電流の流れを模式的に表
わしている。図２３（ｂ）のタイミングチャートに示す
ように、読み出し期間に後述するセンスアンプの活性化
信号ＸＳＡがオンとなり、図２３（ａ）に示すように、
選択されたメモリセルに該センスアンプ側からビット線
対のインピーダンスの差を検知できる程度の電流を注入
する。これにより、図２３（ｂ）に示すように、メモリ
セルの信号電位に応じて、例えば選択されたビット線対
のうち一方のビット線が接地され、他方のビット線（＝
ビット相補線）が接地されないような場合は、ビット相
補線の電位が上昇することになる。この微小な電位差を
センスアンプにより読み出した後、センスアンプの活性
化信号ＸＳＡはオフとなるため、センスアンプの活性化
信号ＸＳＡの反転信号であって、後述するセンスアンプ
のイコライズ信号ＥＱにより選択されたビット線対を強
制的に接地することにより注入された電荷を廃棄してい
る。
【０１１６】これにより、選択されたメモリセルにセン
スアンプ側からビット線対のインピーダンスの差を検知
できる程度の電流、すなわちメモリセルを構成するトラ
ンジスタのしきい値電圧程度の電位差で十分な電流を供
給し、検知したインピーダンスの差により信号電位を判
定しているため、高速に読み出し動作を行なうことがで
きる。
【０１１７】また、プリチャージに要する電源回路及び
電力が不要となるため、低消費電力化を図ることができ
る。
【０１１８】なお、非選択のビット線を接地している
が、本発明に係るメモリセルは記憶ノードに保持されて
いる信号電位が破壊されない構成を備えていることはい
うまでもない。
【０１１９】次に、書き込み動作の基本思想を説明す
る。
【０１２０】図３３は従来のＳＲＡＭにおける書き込み
動作を模式的に表わしている。図３３において、ＳＲＡ
Ｍにおけるメモリセルのインバータ対のうちのソース線
がローデータの保持電源となる接地電位Ｖssに接続され
る第１の駆動トランジスタＮ１及び第２の駆動トランジ
スタＮ２のみを抜き出してクロスカップルトランジスタ
として図示したものであり、データを保持するノードを
第１の記憶ノードＶ１と、第２の記憶ノードＶ２とす
る。
【０１２１】まず、第１の記憶ノードＶ１に信号電位０
Ｖのローデータを書き込む場合は、図３３に示すよう
に、書き込み前の第１の記憶ノードＶ１の信号電位が２
Ｖのハイデータであるとすると、第１及び第２の記憶ノ
ードＶ１，Ｖ２の信号電位のバランスを崩す方法とし
て、第１の記憶ノードＶ１から第１のスイッチトランジ
スタＮ３を通して信号電位の電荷を引き抜くことが考え
られる。書き込み前の第１の駆動トランジスタＮ１のゲ
ート・ソース間電圧Ｖgs（Ｎ１）は０Ｖであり、第２の
駆動トランジスタＮ２のゲート・ソース間電圧Ｖgs（Ｎ
２）は２Ｖである。従って、第１の駆動トランジスタＮ
１はオフの状態であり、第２の駆動トランジスタＮ２は
オンの状態である。書き込み動作が始まると、第１の記
憶ノードＶ１の電位は徐々に下がり始めるため、第１の
記憶ノードＶ１にゲート電極が接続されている第２の駆
動トランジスタＮ２が徐々にオフとなる。
【０１２２】このような逆転書き込みが完了するには、
第１及び第２の駆動トランジスタＮ１，Ｎ２のゲート・
ソース間電圧Ｖgsの電位差は２Ｖであるため、第１の駆
動トランジスタＮ１のゲート・ソース間電圧Ｖgs（Ｎ
１）が２Ｖに、第２の駆動トランジスタＮ２のゲート・
ソース間電圧Ｖgs（Ｎ２）が０Ｖになる必要がある。
【０１２３】図２４は本発明に係るＳＲＡＭ半導体集積
回路装置における書き込み時のクロスカップルトランジ
スタのソース線の電位を模式的に表わしている。図２４
（ａ）に示すように、図３３と同様の構成をとるメモリ
セルを対象にして、第１の記憶ノードＶ１にローデータ
を書き込む場合を考える。図２４（ａ）に示すように、
書き込み前の第１の記憶ノードＶ１の信号電位が２Ｖの
ハイデータであるとすると、ローデータの書き込み時に
クロスカップルトランジスタの共通ソース線の電位Ｖm
を１Ｖとし接地電位Ｖssよりも高く設定する。
【０１２４】これにより、第１の駆動トランジスタＮ１
のゲート・ソース間電圧Ｖgs（Ｎ１）が０Ｖになり、第
２の駆動トランジスタＮ２のゲート・ソース間電圧Ｖgs
（Ｎ２）が１Ｖになる。
【０１２５】この逆転書き込みが完了するには、第１及
び第２の駆動トランジスタＮ１，Ｎ２のゲート・ソース
間電圧Ｖgsの電位差は１Ｖであるため、第１の駆動トラ
ンジスタＮ１のゲート・ソース間電圧Ｖgs（Ｎ１）が１
Ｖに、第２の駆動トランジスタＮ２のゲート・ソース間
電圧Ｖgs（Ｎ２）が０Ｖになるように１Ｖの電位差が生
ずるだけでよく、第１の駆動トランジスタＮ１のラッチ
能力が下がるため、第１の記憶ノードＶ１と第２の記憶
ノードＶ２との電位のバランスが早く崩れるので、書き
込み動作が従来よりも速やかに完了することになる。
【０１２６】また、図２４（ｂ）に示すメモリセルにお
けるクロスカップルトランジスタはそれぞれのソース線
が分離されており、書き込みデータに応じて、クロスカ
ップルトランジスタの各記憶ノードのラッチ能力を弱め
る方向にそれぞれのソース線の電位を印加することによ
り、第１の記憶ノードＶ１と第２の記憶ノードＶ２との
電位のバランスを早く崩すようにしている。
【０１２７】例えば、第１の記憶ノードＶ１にローデー
タを書き込む場合を考える。図２４（ｂ）に示すよう
に、書き込み前の第１の記憶ノードＶ１の信号電位が２
Ｖのハイデータであるとすると、ローデータの書き込み
時にクロスカップルトランジスタの第１のソース線の電
位Ｖm1を接地電位の０Ｖに、第２のソース線の電位Ｖm2
を１Ｖにそれぞれ印加する。
【０１２８】これにより、第１の駆動トランジスタＮ１
のゲート・ソース間電圧Ｖgs（Ｎ１）が１Ｖになり、第
２の駆動トランジスタＮ２のゲート・ソース間電圧Ｖgs
（Ｎ２）も１Ｖになる。
【０１２９】図２４（ａ）に示す共通ソース線の場合
は、オフからオンにさせたい第１の駆動トランジスタＮ
１の書き込み前のゲート・ソース間電圧Ｖgs（Ｎ１）が
０Ｖであったが、図２４（ｂ）に示す分離型ソース線の
場合は、第１の駆動トランジスタＮ１の書き込み前のゲ
ート・ソース間電圧Ｖgs（Ｎ１）が１Ｖとなっているた
め、第１の駆動トランジスタＮ１はオンになるのが早く
なるので、第１の記憶ノードＶ１と第２の記憶ノードＶ
２との電位のバランスが早く崩れるようになる。その結
果、一層高速に書き込み動作を行なうことができる。
【０１３０】以下、本発明の具体的な実施形態を図面に
基づいて順次説明する。まず、本発明に係る半導体集積
回路装置の全体図及び周辺の各制御装置を説明した後、
各実施形態について説明する。
【０１３１】図２５は本発明に係る半導体集積回路装置
の全体構成図である。図２５に示す半導体集積回路装置
は、ＳＲＡＭとなるメモリセルがロウ方向にｎ個（ｎは
正の整数を示す。以下同じ。）、コラム方向にｍ個（ｍ
は正の整数とする。以下同じ。）のｎ行ｍ列の行列状に
合計（ｎ×ｍ）個配置され、指定されたロウアドレスに
よりワード線ＷＬ（ｍ）を選択するロウデコーダと、指
定されたコラムアドレスＡｄｄによりビット線対ＢＬ
（ｎ），／ＢＬ（ｎ）を選択して読み出し動作及び書き
込み動作を行なったり、メモリセルの独立したグラウン
ド線に印加する第３の電源Ｖs1（ｎ）及び第４の電源Ｖ
s2（ｎ）を選択したりするコラム回路と、コラム回路に
対して書き込みデータＤin、読み出しデータＤout 及び
読み出し参照データ／Ｄout の制御を行なう入出力デー
タ制御回路と、コラム回路に対して読み出し要求／ＷＥ
又は書き込み要求ＷＥを指示するリード／ライト切り替
え制御回路と、コラム回路に対してセンスアンプの活性
化信号ＸＳＡ及びビット線のイコライズ信号ＥＱにより
読み出し期間を制御するクロック制御回路とからなる構
成である。
【０１３２】なお、メモリセルアレイにおいてロウ方向
とはロウアドレスが一定であり、かつ、コラムアドレス
が変化する方向とし、コラム方向とはコラムアドレスが
一定であり、かつ、ロウアドレスが変化する方向とす
る。
【０１３３】図２６は本発明の一実施形態に係るコラム
回路を示すブロック構成図である。図２６に示すコラム
回路は、指定されたコラムアドレスＡｄｄによりビット
線対ＢＬ（ｎ），／ＢＬ（ｎ）をデコードしてデータの
書き込みを行なうビット線の選択回路ＤＳＷ１と、指定
されたコラムアドレスＡｄｄにより第３の電源Ｖs1
（ｎ）及び第４の電源Ｖs2（ｎ）をデコードして選択す
るグラウンド線の選択回路ＤＳＷ２と、読み出し動作時
に指定されたコラムアドレスＡｄｄによりビット線対Ｂ
Ｌ（ｎ），／ＢＬ（ｎ）をデコードし共通データ線ＲＤ
（ｋ）及び共通データ参照線／ＲＤ（ｋ）（ｋは、正の
整数とする。以下同じ。）によりセンスアンプに伝える
センスアンプ前段の選択回路ＤＳＷ３と、書き込み動作
時にビット線の選択回路ＤＳＷ１に対してビット線対Ｂ
Ｌ（ｎ），／ＢＬ（ｎ）が多重化された前ビット線対ｐ
ＢＬ（ｋ），／ｐＢＬ（ｋ）の電位を制御するビット線
制御回路Ａ１又はＡ２と、グラウンド線の選択回路ＤＳ
Ｗ２に対して第３の電源Ｖs1（ｎ）及び第４の電源Ｖs2
（ｎ）が多重化された第１の前グラウンド線ｐＶs1
（ｋ）及び第２の前グラウンド線ｐＶs2（ｋ）の電位を
制御するグラウンド線制御回路Ｂと，読み出し動作時に
センスアンプ前段の選択回路ＤＳＷ３により選択された
共通データ線対ＲＤ（ｋ），／ＲＤ（ｋ）の電流差を検
出し、検出された電流差を電位差に変換して増幅するセ
ンスアンプとからなる構成である。
【０１３４】図２７（ａ）は本発明の一実施形態に係る
ビット線の選択回路を示す回路図である。図２７（ａ）
に示すビット線の選択回路ＤＳＷ１は、入力されたコラ
ムアドレスＡｄｄをデコードするコラムデコーダと、ビ
ット線制御回路Ａ１から入力された前ビット線対ｐＢＬ
（ｋ），／ｐＢＬ（ｋ）とコラムデコーダの出力とによ
りビット線対ＢＬ（ｎ），／ＢＬ（ｎ）を選択するコラ
ムスイッチとから構成されている。
【０１３５】図２７（ｂ）は本発明の一実施形態に係る
グラウンド線の選択回路を示す回路図である。図２７
（ｂ）に示すグラウンド線の選択回路ＤＳＷ２は、入力
されたコラムアドレスＡｄｄをデコードするコラムデコ
ーダと、グラウンド線制御回路Ｂから入力された第１の
前グラウンド線ｐＶs1（ｋ）及び第２の前グラウンド線
ｐＶs2（ｋ）とコラムデコーダの出力とにより第３の電
源Ｖs1（ｎ）又は第４の電源Ｖs2（ｎ）を選択するコラ
ムスイッチとから構成されている。
【０１３６】図２８は本発明の一実施形態に係るセンス
アンプ前段の選択回路を示す回路図である。図２８
（ａ）に示すセンスアンプ前段の選択回路ＤＳＷ３は、
入力されたコラムアドレスＡｄｄをデコードするコラム
デコーダと、接続された複数のビット線対ＢＬ（ｎ），
／ＢＬ（ｎ）から前記コラムデコーダの出力により指定
されたビット線対ＢＬ（ｎ），／ＢＬ（ｎ）を選択し、
共通データ線対ＲＤ（ｋ），／ＲＤ（ｋ）に出力する第
３のコラムスイッチとから構成されている。
【０１３７】なお、本願に示すセンスアンプは入出力分
離型を示してるが、図２７（ａ）に示すビット線の選択
回路ＤＳＷ１と図２８（ａ）に示すセンスアンプ前段の
選択回路ＤＳＷ３とは必ずしも両方設ける必要はなく、
センスアンプが入出力スルー型である場合は共用が可能
となる。
【０１３８】以下、本発明の第１実施形態を図面に基づ
いて説明する。
【０１３９】図１（ａ）は本発明の第１実施形態に係る
メモリセルを表わす回路図である。図１（ａ）におい
て、Ｐ１は第１の電源Ｖccに接続された一方のインバー
タの第１の負荷トランジスタ、Ｐ２は第１の電源Ｖccに
接続され第１の負荷トランジスタＰ２と対をなすもう一
方のインバータの第２の負荷トランジスタ、Ｎ１は一方
のインバータを駆動する第１の駆動トランジスタ、Ｎ２
は第１の駆動トランジスタと対をなすもう一方のインバ
ータを駆動する第２の駆動トランジスタ、Ｖ１はメモリ
セルの信号電位を保持する第１の記憶ノード、Ｖ２は第
１の記憶ノードＶ１の相補電位を保持する第２の記憶ノ
ード、ＢＬはアレイ状に配置されたメモリセルの中から
指定されたコラム方向のメモリセルに対し、書き込み動
作時には第２の電位としての第１のハイデータ電位Ｖu1
に印加され、読み出し動作時には第１の電位としての接
地電位Ｖx1に印加される第１の制御線としてのビット
線、／ＢＬは書き込み動作時には書き込み制御線として
第３の電位である第２のハイデータ電位Ｖu2に印加さ
れ、読み出し動作時にはビット線ＢＬのリファレンスと
なり第１の電位としての接地電位Ｖx1に印加される第２
の制御線としてのビット相補線、ＷＬはアレイ状に配置
されたメモリセルの中から指定されたロウ方向のメモリ
セルを活性化するための第３の制御線としてのワード
線、Ｖccはメモリセルを動作させる通常の電源である第
１の電源、Ｖssはメモリセルを動作させる基準電位の接
地電位である第２の電源、Ｎ３はワード線ＷＬが活性化
されたときのみビット線ＢＬにより第１の記憶ノードＶ
１に対して書き込み動作及び読み出し動作を可能にする
第１のスイッチ、Ｎ１４は書き込み動作時にビット相補
線／ＢＬが活性化されたときのみ第１の記憶ノードＶ１
に対して書き込み動作を可能にする第２のスイッチ、Ｖ
３は第１の駆動トランジスタＮ１と第１のスイッチＮ３
との第１の接続点である。
【０１４０】第１の駆動トランジスタＮ１と第２の駆動
トランジスタＮ２とは対をなし、第１の負荷トランジス
タＰ１及び第２の負荷トランジスタＰ２は対をなし、こ
れらのトランジスタ群はフリップフロップ接続されてい
る。
【０１４１】第１の記憶ノードＶ１は第１の負荷トラン
ジスタＰ１に接続され、また第２のスイッチＮ１４及び
第１の駆動トランジスタＮ１を介して第２の電源Ｖssに
接続されている。
【０１４２】第２の記憶ノードＶ２は第２の負荷トラン
ジスタＰ２に接続され、また第２の駆動トランジスタＮ
２を介して第２の電源Ｖssに接続されている。
【０１４３】以下、前記のように構成されたメモリセル
の動作を図面に基づいて説明する。図２９は本発明の第
１実施形態に係るメモリセルの動作時のタイミングチャ
ートである。図２９において、ＣＬＫは半導体集積回路
装置全体を制御するシステムクロック、ＲＥは読み出し
要求であって書き込み要求ＷＥの反転信号、ｐＤoutは
センスアンプの出力、／ｐＤout はセンスアンプの参照
出力である。なお、前述した信号名は省略する。
【０１４４】クロックＣＬＫに同期して読み出し動作又
は書き込み動作が行なわれる場合を考える。読み出し要
求／ＷＥ及び書き込み要求ＷＥは、読み出し期間中であ
るか又は書き込み期間中であるかを決定する信号であ
る。クロックＣＬＫの立ち上がりエッジにおいて読み出
し要求／ＷＥが「１」の場合はそのクロックサイクルは
読み出し期間となり、書き込み要求ＷＥが「１」の場合
はそのクロックサイクルは書き込み期間となる。図２９
に示すように、前半のクロックサイクルが読み出し期間
であり後半のクロックサイクルが書き込み期間である。
【０１４５】最初に、読み出し期間のメモリセルの動作
を説明する。
【０１４６】まず、第１の記憶ノードＶ１には「０」す
なわち第２の電源の電位Ｖssが保持され、第２の記憶ノ
ードＶ２には「１」すなわち第１の電源の電位Ｖccが保
持されているとする。クロックＣＬＫの立ち上がりエッ
ジにより読み出し期間であることが認識され、ロウアド
レス及びコラムアドレスがラッチされる。
【０１４７】次に、センスアンプの活性化信号ＸＳＡと
ビット線のイコライズ信号ＥＱとがリセットされ、ラッ
チされたアドレスにより選択されるワード線ＷＬ（１）
が立ちあがる。また、ビット線対ＢＬ（１），／ＢＬ
（１）は接地電位Ｖx1にプリチャージされている。図２
１（ａ）に示すように、ビット線制御回路Ａ１（＝プリ
チャージ制御回路）は書き込み要求ＷＥにより制御さ
れ、読み出し期間中は書き込み要求ＷＥは「０」のため
接地電位Ｖx1が発生する。ただし、Ｖx1の電位は必ずし
も接地電位である必要はなく、図１（ａ）に示す第２の
スイッチＮ１４が十分に動作しない程度の低い電位であ
ればよい。
【０１４８】次に、図２９に示すワード線ＷＬ（１）が
立ち上がり、図１（ａ）に示す第１のスイッチＮ３がオ
ンになると、第１の駆動トランジスタＮ１と第１のスイ
ッチＮ３の第１の接続点Ｖ３はビット線ＢＬに接続され
る。
【０１４９】次に、第２の記憶ノードＶ２の電位は第１
の電源Ｖccであるため、第１の駆動トランジスタが十分
に動作しており、ビット線ＢＬは低インピーダンスで第
２の電源Ｖssと接続される。一方、ビット相補線／ＢＬ
は第２のスイッチＮ１４のゲート電極に接続されている
だけであるため、ビット線ＢＬよりも高いインピーダン
スで第２の電源Ｖssに接続される。従って、ビット線対
ＢＬ，／ＢＬ間の電気的特性の差は、第１の記憶ノード
Ｖ１の保持データにのみ依存するため、インピーダンス
特性の差として現われるので、高速かつ安定な読出し動
作が可能になる。
【０１５０】次に、ビット線対ＢＬ，／ＢＬ間のインピ
ーダンスの差は図２８（ａ）に示すセンスアンプ前段の
選択回路ＤＳＷ３を通して図２２（ａ）に示すセンスア
ンプに送られ、センスアンプにおいてインピーダンス特
性の差が電流の差として検出され、その検出された電流
差が電位差に変換及び増幅された後、読み出しデータＤ
out 及び／Ｄout として図２５に示す入出力データ制御
回路に送られ、読み出し動作は完了する。
【０１５１】本実施形態の特徴として、従来のように保
持データの信号電位がビット線対ＢＬ，／ＢＬ間の直接
の電位差として読み出されず、またビット線対ＢＬ，／
ＢＬは共に接地電位である第２の電源Ｖssの電位に印加
されているため、プリチャージに使用する電力を不要に
することができる。
【０１５２】さらに、インピーダンス検知用の読み出し
電流として確保すべき最小電圧は、ビット線対ＢＬ，／
ＢＬのインピーダンス特性の差として検知できる範囲で
よくなるため、第１の駆動トランジスタＮ１及び第２の
駆動トランジスタＮ２が動作する電圧、すなわちトラン
ジスタのしきい値電圧となるので、低電圧動作が可能と
なる。なお、本発明に係るセンスアンプの構成及びその
動作は後述する。
【０１５３】また、第１の記憶ノードＶ１は第２のスイ
ッチＮ１４によりビット線から遮断されているため、読
み出し時に記憶ノードＶ１の電位が上昇することがない
ので、第１の電源Ｖccから第２の駆動トランジスタを通
して第２の電源Ｖssに貫通電流が流れなくなる。従っ
て、安定な読み出し動作が可能となり、不要な電力を消
費しない。
【０１５４】次に、書き込み期間のメモリセルの動作を
説明する。
【０１５５】まず、第１の記憶ノードＶ１に「１」が、
第２の記憶ノードＶ２に「０」が書き込まれるとする。
後半のクロックサイクルにおいて、クロックＣＬＫの立
ち上がりエッジにより書き込み期間であることが認識さ
れ、ロウアドレス及びコラムアドレスがラッチされる。
【０１５６】次に、ラッチされたアドレスにより選択さ
れるワード線ＷＬ（２）が立ち上がり、図２１（ａ）に
示すビット線制御回路Ａ１において、書き込み要求ＷＥ
が「１」のため、前ビット線ｐＢＬ（ｋ）に第１のハイ
データ電位Ｖu1が発生し、前ビット相補線／ｐＢＬ
（ｋ）に第２のハイデータ電位Ｖu2が発生する。
【０１５７】その結果、ビット相補線／ＢＬ（１）の電
位は第２のハイデータ電位Ｖu2に印加される。第２のハ
イデータ電位Ｖu2は第２のスイッチＮ１４を十分に動作
させるために必要な電圧であって高いほど望ましく、例
えば、第１の電源Ｖccの電位又はその昇圧電位Ｖppであ
ってもよい。
【０１５８】次に、ワード線ＷＬ（２）及びビット相補
線／ＢＬ（１）は共に電圧が印加されるため、第１のス
イッチＮ３及び第２のスイッチＮ１４は共にオンにな
る。
【０１５９】次に、ビット線ＢＬ（１）と第１の記憶ノ
ードＶ１とが第１のスイッチＮ３及び第２のスイッチＮ
１４を通して接続されるため、第１の記憶ノードＶ１の
電位は徐々に第１のハイデータ電位Ｖu1に近づく。同時
に、第１の負荷トランジスタＰ１のゲート電極は第２の
記憶ノードＶ２と接続されているため、第１の負荷トラ
ンジスタＰ１はゲート電極の電位がそのしきい値電圧を
越えると活性化されるので、第１の記憶ノードＶ１は第
１の電源Ｖccに接続される。
【０１６０】また、第２の駆動トランジスタＮ２のゲー
ト電極が第１の記憶ノードＶ１と接続されているため、
その電位がしきい値電圧を越えると第２の駆動トランジ
スタＮ２は活性化され、第２の記憶ノードＶ２は第２の
電源Ｖssに接続される。同時に、第２の負荷トランジス
タＰ２のゲート電極は第１の記憶ノードＶ１と接続され
ているため、第２の負荷トランジスタＰ２はゲート電極
の電位がそのしきい値電圧を越えて高くなると停止する
ので、第２の記憶ノードＶ２は第１の電源Ｖccから遮断
され、その電位は第２の電源Ｖssに近づき、書き込み動
作は完了する。なお、第１のハイデータ電位Ｖu1は、書
き込み時間を短縮するために第２のハイデータ電位Ｖu2
と同様に高いほどよく、第１の電源の電位Ｖcc又はその
昇圧電位Ｖppとする。
【０１６１】以下、本発明の第１実施形態の第１変形例
を説明する。
【０１６２】第１変形例は、第２のスイッチＮ１４のし
きい値電圧が、第１の駆動トランジスタＮ１のしきい値
電圧、第２の駆動トランジスタＮ２のしきい値電圧及び
第１のスイッチＮ３のいずれのしきい値電圧よりも低く
なるように設定されている構成とする。
【０１６３】本変形例の特徴として、第２のスイッチＮ
１４となるＭＯＳ型トランジスタのしきい値電圧を他の
トランジスタよりも低く設定することにより、書き込み
動作時にビット相補線／ＢＬが第１の電源Ｖccよりも高
い電位Ｖppまで昇圧する必要がなくなるため、低電圧で
動作するメモリセルを実現することができる。
【０１６４】なお、第２のスイッチＮ１４のしきい値電
圧を低く設定できるのは、第２のスイッチＮ１４のしき
い値電圧が低くしたことにより、たとえ第２のスイッチ
Ｎ１４に貫通電流が生じたとしても、直列に接続された
第１の駆動トランジスタＮ１がその貫通電流を遮断する
からである。
【０１６５】以下、本発明の第１実施形態の第２変形例
を説明する。
【０１６６】第２変形例は第２の負荷トランジスタＰ２
のサイズが、第１の負荷トランジスタＰ１及び第２の駆
動トランジスタＮ２よりも小さくなるように設定されて
いる構成とする。
【０１６７】従来のメモリセルの設計において、読み出
し動作時のノイズマージンを大きくすることと、書き込
み動作時の書き込み速度を上げることとは互いに反する
関係を有するので、第１のスイッチＮ３に相当するアク
セストランジスタと第２の駆動トランジスタＮ２との電
流駆動能力比や、前記アクセストランジスタと第２の負
荷トランジスタＰ２との電流駆動能力比はノイズマージ
ンを確保するために十分に考慮されなければならなかっ
た。
【０１６８】本変形例の特徴として、第１の記憶ノード
Ｖ１及び第２の記憶ノードＶ２はビット線対ＢＬ，／Ｂ
Ｌとそれぞれ遮断されているため、読み出し動作時のノ
イズマージンが非常に大きく確保されており、しかもノ
イズマージンは容易には小さくならないので、フリップ
フロップ回路のバランスを崩して、第２の負荷トランジ
スタＰ２のサイズが小さくできるようになり、その結
果、書込み動作を高速化にすることができる。
【０１６９】以下、本発明の第１実施形態の第３変形例
を図面に基づいて説明する。
【０１７０】図１（ｂ）は本発明の第１実施形態の第３
変形例に係るメモリセルを表わす回路図である。図１
（ａ）に示すメモリセルに対して新たに図１（ｂ）に示
すメモリセルに追加された構成要素のみを説明する。図
１（ｂ）において、Ｎ１５は書き込み動作時の書き込み
速度を上げるために第２の記憶ノードＶ２と第２の電源
Ｖssとの間に第２の駆動トランジスタＮ２と並列に接続
され、ビット線ＢＬにより第１のスイッチＮ３を介して
制御される第３のスイッチである。
【０１７１】以下、前記のように構成されたメモリセル
の書き込み動作を説明する。一般に書き込み動作時にお
いて、記憶ノードに対して「０」から「１」に書き替え
る場合のほうが、「１」から「０」に書き替える場合よ
りも余計に時間がかかる。それは、記憶ノードに電圧を
印加しても、印加した電圧が駆動トランジスタのしきい
値電圧を越えるまでは駆動トランジスタが動作しないか
らである。
【０１７２】第１実施形態と比較して特徴的な点のみを
説明する。第１の記憶ノードに「１」及び第２の記憶ノ
ードに「０」を書き込む場合を考える。まず、ワード線
ＷＬには第１の電源Ｖcc程度の電圧が印加され、ビット
相補線／ＢＬには第２のハイデータ電位Ｖu2が印加され
るため、第１のスイッチＮ３及び第２のスイッチＮ１４
は共にオンになる。
【０１７３】次に、ビット線ＢＬと第１の記憶ノードＶ
１とが第１のスイッチＮ３及び第２のスイッチＮ１４を
通して接続されるため、第１の記憶ノードＶ１の電位は
徐々に第１のハイデータ電位Ｖu1に近づく。また、第１
の接続点Ｖ３の電位は第１の記憶ノードＶ１よりも高い
ため、第２の駆動トランジスタＮ２が動作するよりも先
に第３のスイッチＮ１５が動作を開始するので、第２の
記憶ノードＶ２の電位は、第２の電源Ｖssの電位に急速
に近づくことになり、第１の駆動トランジスタＮ１は急
速に動作を止め、かつ第１の負荷トランジスタＰ１は急
速に低インピーダンスとなり、第１実施形態の場合より
も高速に書き込み動作を行なうことができる。
【０１７４】なお、メモリセル当たりのトランジスタの
数が１つ増えることになるが、対象性が良くなるため、
半導体基板上のレイアウト設計をする際に不利にはなら
ない。
【０１７５】以下、本発明の第１実施形態の第４変形例
を図面に基づいて説明する。
【０１７６】図２（ａ）は本発明の第１実施形態の第４
変形例に係るメモリセルの電源の電位を示している。図
２（ａ）において、Ｖm は第１の電源Ｖccの電位が降圧
回路により降圧され第２の電源Ｖssの電位よりも高い第
６の電源Ｖm の電位である。ワード線ＷＬ及び書き込み
動作時におけるビット相補線／ＢＬは第１の電源Ｖccの
電位に印加され、第１実施形態に係るメモリセルは第６
の電源Ｖm の電位が印加される構成である。
【０１７７】本変形例の特徴として、フリップフロップ
接続されるトランジスタ群は第１の電源Ｖccの電位より
も低い第６の電源Ｖm の電位であっても、読み出し動作
時にはビット線対ＢＬ，／ＢＬが第２の電源Ｖssの電位
に印加され、書き込み動作時にはビット相補線／ＢＬに
第１実施形態と同様の第１の電源Ｖccの電位と同程度の
電位に印加されるため、安定した動作をすることができ
る。
【０１７８】また、メモリセルの共通ソース線に第１の
電源Ｖccと第２の電源Ｖssとの中間の第６の電源Ｖm の
電位が印加されているため、信号電位のラッチ能力が低
下しているので、書き込み動作が早くなる。
【０１７９】以下、本発明の第１実施形態の第５変形例
を図面に基づいて説明する。
【０１８０】図２（ｂ）は本発明の第１実施形態の第５
変形例に係るメモリセルの電源の電位を示している。図
２（ｂ）において、図２（ａ）に示した降圧回路に替え
て第１実施形態に係るメモリセルが接続されている構成
とする。
【０１８１】図３は本発明の第１実施形態の第５変形例
に係るメモリセルを表わす回路図である。図３（ａ）に
おけるメモリセルは、図２（ｂ）に示すメモリセル２に
対応し、メモリセルの構成は図１（ａ）に示す第１実施
形態に係るメモリセルの各トランジスタが対応するトラ
ンジスタの導電型と逆の導電型に設定されている。図３
（ｂ）におけるメモリセルは、図２（ｂ）に示すメモリ
セル１に対応し、メモリセルの構成は図１（ａ）に示す
第１実施形態に係るメモリセルと同様である。
【０１８２】本変形例の特徴として、メモリセル１は、
フリップフロップ接続されるトランジスタ群Ｎ１，Ｎ
２，Ｐ１及びＰ２を駆動する電位が第１の電源Ｖccの電
位の約２分の１となる第６の電源Ｖm の電位であって
も、読み出し動作時においてはワード線ＷＬｎが第１の
電源Ｖccの電位に、ビット線対ＢＬｎ，／ＢＬｎが第２
の電源Ｖssの電位に印加され、書き込み動作時において
はワード線ＷＬｎ及びビット相補線／ＢＬｎが第１実施
形態と同じ第１の電源Ｖccの電位と同程度の電位に印加
されるため、安定した動作をすることができる。
【０１８３】また、メモリセル２は、フリップフロップ
接続されるトランジスタ群Ｐ１，Ｐ２，Ｎ１及びＮ２が
駆動される電位が第１の電源Ｖccの電位の約２分の１と
なる第６の電源Ｖm の電位であっても、読み出し動作時
においてはワード線ＷＬｐが第２の電源Ｖssの電位に、
ビット線対ＢＬｐ，／ＢＬｐが第１の電源Ｖccの電位と
同程度の電位に印加され、書き込み動作時においてはワ
ード線ＷＬｐ及びビット相補線／ＢＬｐが第１実施形態
と逆の第２の電源Ｖssの電位に印加されるため、安定し
た動作をすることができる。
【０１８４】さらに、メモリセル１及びメモリセル２
は、共通ソース線に第６の電源Ｖm の電位が印加されて
いるため、信号電位のラッチ能力が低下しているので、
書き込み動作が早くなる。
【０１８５】以下、本発明の第１実施形態の第６変形例
を図面に基づいて説明する。
【０１８６】図４は本発明の第１実施形態の第６変形例
に係るメモリセルアレイを表わす模式図である。
【０１８７】図５は本発明の第１実施形態の第６変形例
に係るメモリセルアレイからデータを読み出す際のタイ
ミングチャートを示している。図５において、ｄＴ１は
本実施形態と従来例とのワード線ＷＬ（ｍ）の立ち上が
りの時間差、ｄＴ２は本実施形態と従来例との読み出し
データ出力の時間差を表わしている。
【０１８８】図４（ａ）において、図１（ａ）に示す第
１実施形態に係るメモリセルが４行×１６列のアレイ状
に配置されており、ＷＬ（ｍ）はワード線、ＢＬ（ｎ）
はビット線、／ＢＬ（ｎ）は書き込み時には書き込み制
御線となるビット相補線である。図４（ｂ）において、
ロウ系はメモリセルが８行×８列に配置されている場合
の従来のワード線ＷＬ（ｍ）をデコードするゲートアレ
イを示しており、コラム系は同じく従来のビット線対Ｂ
Ｌ（ｎ），／ＢＬ（ｎ）をデコードするゲートアレイを
示している。図４（ｃ）において、ロウ系はメモリセル
が４行×１６列に配置されている場合の第６変形例のワ
ード線ＷＬ（ｍ）をデコードするゲートアレイを示して
おり、コラム系は同じく本実施形態のビット線対ＢＬ
（ｎ），／ＢＬ（ｎ）をデコードするゲートアレイを示
している。
【０１８９】従来、アレイ状に配置されたＳＲＡＭにお
いて、ロウアドレスとコラムアドレスとは区別されない
アドレス非マルチプレックスが採用されているため、前
アドレスをワード線ＷＬ（ｍ）のデコード、又はビット
線ＢＬ（ｎ）のデコードのどちらにも割り振ることがで
きる。ワード線ＷＬ（ｍ）が活性化されると、活性化さ
れたワード線ＷＬ（ｍ）に接続されている全てのメモリ
セルには貫通電流が流れたりビット線対ＢＬ（ｎ），／
ＢＬ（ｎ）に電位差が生じたりするため、ビット線ＢＬ
（ｎ）のイコライズ時に無駄に電力を消費してしまうの
で、極力ワード線ＷＬ（ｍ）の数を多くして１本のワー
ド線ＷＬ（ｍ）に接続されるメモリセルの数を減らす傾
向にあった。しかし、ワード線ＷＬ（ｍ）の数を増やす
とロウアドレスのデコードに時間がかかるため、アドレ
ス入力からデータ出力までのアクセス時間が延びるとい
う問題が生じる。
【０１９０】図４（ｂ）及び図４（ｃ）に示すように、
従来例と第６変形例とはデコード方式が異なり、ロウア
ドレスをデコードする本変形例に係るロウ系は従来より
もゲートアレイの段数が少ないためデコード時間が短縮
され、本変形例に係るコラム系は従来よりもゲートアレ
イの段数が多いためデコード時間が延びることになる。
【０１９１】しかしながら、図５に示すように、アドレ
ス入力からデータ出力までのアクセス時間は第６変形例
のほうが従来例よりも短縮される。それは、デコードさ
れたワード線ＷＬ（ｍ）の立ち上がり時間が早いため、
ビット線ＢＬ（ｎ）にデータ信号の電位が現われるのが
早くなることと、また、ビット線ＢＬ（ｎ）がデコード
されるのに時間がかかっても、ワード線ＷＬ（ｍ）のデ
コードが終了した後、ビット線ＢＬ（ｎ）にデータ信号
の電位が現われるまでの間にビット線ＢＬ（ｎ）のデコ
ードが完了してさえいれば、従来よりも余計にかかる時
間は相殺されてしまうからである。
【０１９２】本変形例の特徴として、活性化されたワー
ド線ＷＬ（ｍ）に接続されたメモリセルは記憶ノードが
ビット線ＢＬ（ｎ）から遮断されているため貫通電流が
流れず、またプリチャージに電力が消費されないメモリ
セルを用いているため、メモリセル当たりの消費電力が
小さくなる。その結果、ワード線１本当りに接続が可能
なメモリセルの数が増えるため、ワード線ＷＬ（ｍ）の
本数を減らすことができるので、ロウアドレスのデコー
ドが早くなり、従って、アクセス時間を短縮することが
できる。
【０１９３】以下、本発明の第２実施形態を図面に基づ
いて説明する。
【０１９４】図６（ａ）は本発明の第２実施形態に係る
メモリセルを表わす回路図である。図６（ａ）におい
て、図１（ａ）に示す第１実施形態に係るメモリセルに
対して構成が異なる点のみを説明する。Ｎ２４は書き込
み動作時にビット相補線／ＢＬにより活性化され、第１
のスイッチＮ３と第２の記憶ノードＶ２との間に直列に
接続されている第２のスイッチであって、Ｎ２５は第１
のスイッチＮ３とメモリセルの共通のグラウンド線であ
る第２の電源Ｖssとの間に直列に接続され、読み出し動
作時に第１の記憶ノードにより活性化されてビット線対
ＢＬ，／ＢＬのインピーダンス制御を行なう第３のスイ
ッチである。
【０１９５】以下、前記のように構成されたメモリセル
の動作において、第１実施形態と異なる点のみを説明す
る。
【０１９６】最初に、読み出し期間のメモリセルの動作
を説明する。第１の記憶ノードＶ１には「０」すなわち
第２の電源の電位Ｖssが保持され、第２の記憶ノードＶ
２には「１」すなわち第１の電源の電位Ｖccが保持され
ているとする。
【０１９７】まず、ワード線ＷＬが立ち上がり第１のス
イッチＮ３がオンになる。
【０１９８】次に、第１の記憶ノードＶ１の電位は第２
の電源Ｖssの接地電位であるため、第３のスイッチＮ２
５がオフとなり、ビット線ＢＬとそのリファレンスであ
るビット相補線／ＢＬとのインピーダンス特性に差が出
ない。
【０１９９】逆に、第１の記憶ノードＶ１には「１」す
なわち第１の電源Ｖccの電位が保持され、第２の記憶ノ
ードＶ２には「０」すなわち第２の電源Ｖssの接地電位
が保持されている場合は、第３のスイッチＮ２５がオン
になるので、ビット線ＢＬとビット相補線／ＢＬとのイ
ンピーダンス特性に差が生じることになる。
【０２００】従って、第１実施形態と同じく、ビット線
対ＢＬ，／ＢＬ間の電気的特性の差は、第１の記憶ノー
ドＶ１の保持データにのみ依存し、インピーダンス特性
の差として現われるので、安定な読出し動作が可能にな
る。
【０２０１】次に、書き込み期間のメモリセルの動作を
説明する。第１の記憶ノードＶ１に「１」が、第２の記
憶ノードＶ２に「０」が書き込まれるとする。
【０２０２】まず、ワード線ＷＬには第１の電源Ｖcc程
度の電圧が印加され、ビット相補線／ＢＬには第２のハ
イデータ電位Ｖu2が印加されるため、第１のスイッチＮ
３及び第２のスイッチＮ２４は共にオンになる。
【０２０３】次に、ビット線ＢＬと第２の記憶ノードＶ
２とが第１のスイッチＮ３を通して接続されるため、第
２の記憶ノードＶ２の電位はビット線ＢＬに印加されて
いる接地電位Ｖx1に徐々に近づく。また、第１の駆動ト
ランジスタＮ１のゲート電極が第２の記憶ノードＶ２と
接続されているため、そのしきい値電圧まで下がると第
１の駆動トランジスタＮ１の動作が止まり、かつ第１の
負荷トランジスタＰ１のゲート電極が第２の記憶ノード
Ｖ２と接続されているため、第１の負荷トランジスタＰ
１はそのしきい値電圧を越えて低くなると動作し始める
ので、第１の記憶ノードＶ１の電位は、第１の電源Ｖcc
に次第に近づいて書き込み動作は完了する。なお、書き
込みの対象となる記憶ノードは、第１実施形態のメモリ
セルにおいては第１の記憶ノードＶ１であり、本実施形
態においては前記のように第２の記憶ノードＶ２であ
る。
【０２０４】本実施形態の特徴として、第１の記憶ノー
ドＶ１及び第２の記憶ノードＶ２から第２の電源に接続
されるトランジスタの数が共に１つとなり、対象性が良
い。さらに、ビット相補線／ＢＬにより活性化される第
２のスイッチＮ２４がインバータ内に直列接続されてい
ないため、ノイズマージンは第１実施形態の場合よりも
大きくなる。
【０２０５】本実施形態のメモリセルと第１実施形態の
メモリセルとの使い分けは、よりノイズマージンを優先
する場合には第２のスイッチＮ２４がインバータ内に直
列に接続されていない本実施形態のメモリセルを用い、
より集積度を優先する場合には６個のトランジスタによ
り構成される第１実施形態のメモリセルを用いると良
い。
【０２０６】以下、本発明の第２実施形態の第１変形例
を説明する。
【０２０７】第１変形例は、第１の負荷トランジスタＰ
１のサイズが、第２の負荷トランジスタＰ２よりも小さ
くなるように設定されている構成とする。
【０２０８】書き込み動作時において、第１の記憶ノー
ドの「０」を「１」に書き替える場合が最も長い時間を
必要とする。それは、第１の記憶ノードＶ１はビット線
ＢＬから遮断されており、しかも第２の記憶ノードＶ２
が「０」にされることにより間接的に書き込まれるた
め、第１の駆動トランジスタＮ１が十分に停止し、かつ
第１の負荷トランジスタＰ１が十分に動作するのに時間
がかかるからである。ＭＯＳ型トランジスタはしきい値
電圧を越えないと動作しないため、第１の負荷トランジ
スタＰ１のサイズを小さくして低容量にすることによ
り、動作時間を短縮することができる。
【０２０９】本変形例の特徴として、第１の記憶ノード
Ｖ１及び第２の記憶ノードＶ２はビット線対ＢＬ，／Ｂ
Ｌと遮断されているため、読み出し動作時のノイズマー
ジンが非常に大きく確保されており、しかも容易には小
さくならないので、フリップフロップ回路のバランスを
崩して、第１の負荷トランジスタＰ１のサイズを小さく
し書き込み易くして、書込み動作を高速化することがで
きる。
【０２１０】以下、本発明の第２実施形態の第２変形例
を図面に基づいて説明する。
【０２１１】図６（ｂ）は本発明の第２実施形態の第２
変形例に係るメモリセルを表わす回路図である。図６
（ａ）に示すメモリセルに対して新たに図６（ｂ）に示
すメモリセルに追加された構成要素のみを説明する。図
６（ｂ）において、Ｎ２６は書き込み動作時の第２の記
憶ノードＶ２に対する書き込み速度を上げるために、第
１の記憶ノードＶ１と第２の電源Ｖssとの間に第１の駆
動トランジスタＮ１と並列に接続され、ビット線ＢＬに
より制御される第４のスイッチである。
【０２１２】以下、前記のように構成されたメモリセル
の書き込み動作を説明する。第１の記憶ノードに「０」
及び第２の記憶ノードに「１」を書き込む場合を考え
る。第２実施形態と比較して特徴的な点のみを説明する
と、まず、ワード線ＷＬには第１の電源Ｖcc程度の電圧
が印加され、ビット相補線／ＢＬには第２のハイデータ
電位Ｖu2が印加されるため、第１のスイッチＮ３及び第
２のスイッチＮ１４は共にオンになる。
【０２１３】次に、ビット線ＢＬと第２の記憶ノードＶ
２とが第１のスイッチＮ３及び第２のスイッチＮ２４を
通して接続されるため、第２の記憶ノードＶ２の電位は
徐々に第１のハイデータ電位Ｖu1に近づく。また、第４
のスイッチＮ２６のゲート電極の電位は第２の記憶ノー
ドＶ２よりも高いため、第１の駆動トランジスタＮ１が
動作するよりも先に第４のスイッチＮ２６が動作を開始
しているので、第１の記憶ノードＶ１の電位は、第２の
電源Ｖssの電位に急速に近づく。従って、第２の駆動ト
ランジスタＮ２は急速に動作を止め、かつ第２の負荷ト
ランジスタＰ２は急速に低インピーダンスとなり、第２
実施形態よりも高速に書き込み動作を行なうことができ
る。
【０２１４】以下、本発明の第２実施形態の第３変形例
を図面に基づいて説明する。
【０２１５】図２（ａ）は本発明の第２実施形態の第３
変形例に係るメモリセルの電源の電位を示している。本
実施形態は、第１実施形態の第４変形例におけるメモリ
セル１に替わり第２実施形態のメモリセルを有する構成
とする。
【０２１６】本変形例の特徴として、フリップフロップ
接続されるトランジスタ群は第１の電源Ｖccの電位より
も低い第６の電源Ｖm の電位であっても、読み出し動作
時にはビット線対ＢＬ，／ＢＬが第２の電源Ｖssの電位
に印加され、書き込み動作時にはビット相補線／ＢＬに
第２実施形態と同様の第１の電源Ｖccの電位と同程度の
電位に印加されるため、安定した動作ができる。
【０２１７】また、メモリセルの共通ソース線に第１の
電源Ｖccと第２の電源Ｖssとの中間の第６の電源Ｖm の
電位が印加されているため、信号電位のラッチ能力が低
下しているので、書き込み動作が早くなる。
【０２１８】以下、本発明の第２実施形態の第４変形例
を図面に基づいて説明する。
【０２１９】図２（ｂ）は本発明の第２実施形態の第４
変形例に係るメモリセルの電源の電位を示している。図
２（ｂ）において、図２（ａ）に示した降圧回路に替え
て第２実施形態に係るメモリセルが接続されている構成
とする。
【０２２０】図７は本発明の第２実施形態の第４変形例
に係るメモリセルを表わす回路図である。図７（ａ）に
おけるメモリセルは、図２（ｂ）に示すメモリセル２に
対応し、メモリセルの構成は図６（ａ）に示す第２実施
形態に係るメモリセルの各トランジスタが対応するトラ
ンジスタの導電型と逆の導電型に設定されている。図７
（ｂ）におけるメモリセルは、図２（ｂ）に示すメモリ
セル１に対応し、メモリセルの構成は図６（ａ）に示す
第１実施形態に係るメモリセルと同様である。
【０２２１】本変形例の特徴として、第１実施形態の第
５変形例と同様に、メモリセル１は、フリップフロップ
接続された負荷トランジスタＰ１及びＰ２並びに駆動ト
ランジスタＮ１及びＮ２が低電圧で動作し、ワード線Ｗ
Ｌｎ及びビット線対ＢＬｎ，／ＢＬｎが第２実施形態と
同じ降圧されていない電位により制御されるため、安定
した動作をすることができる。
【０２２２】また同様に、メモリセル２は、フリップフ
ロップ接続された負荷トランジスタＮ１及びＮ２並びに
駆動トランジスタＰ１及びＰ２は低電圧で動作し、ワー
ド線ＷＬｐ及びビット線対ＢＬｐ，／ＢＬｐは第２実施
形態と同じ降圧されていない電位により制御されるた
め、安定した動作をすることができる。
【０２２３】さらに、メモリセル１及びメモリセル２
は、共通ソース線に第６の電源Ｖm の電位が印加されて
いるため、信号電位のラッチ能力が低下しているので、
書き込み動作が早くなる。
【０２２４】以下、本発明の第２実施形態の第５変形例
を図面に基づいて説明する。
【０２２５】図４は本発明の第２実施形態の第５変形例
に係るメモリセルアレイを表わす模式図である。
【０２２６】図５は本発明の第２実施形態の第５変形例
に係るメモリセルアレイからデータを読み出す際のタイ
ミングチャートを示している。
【０２２７】図４（ａ）におけるメモリセルは、図６
（ａ）に示す第２実施形態のメモリセルが４行×１６列
のアレイ状に配置されており、ＷＬはワード線、ＢＬは
ビット線、／ＢＬは書き込み時には書き込み制御線とな
るビット相補線である。図４（ｂ）、図４（ｃ）及び図
５の説明は第１実施形態の第６変形例と同じであるので
省略する。
【０２２８】本変形例の特徴として、第１実施形態の第
６変形例と同様に、活性化されたワード線に接続された
メモリセルは記憶ノードがビット線から遮断されている
ため貫通電流が流れず、またプリチャージに電力が消費
されないメモリセルを用いているため、メモリセル当た
りの消費電力が小さくなるので、ワード線の本数を減ら
すことができるようになり、その結果、アクセス時間を
短縮することができる。
【０２２９】以下、本発明の第３実施形態を図面に基づ
いて説明する。
【０２３０】図８（ａ）は本発明の第３実施形態に係る
メモリセルを表わす回路図である。図８（ａ）におい
て、図１（ａ）に示す第１実施形態に係るメモリセルと
の構成の違いのみを説明すると、Ｖs1は第１の駆動トラ
ンジスタＮ１のグラウンド線が接続される第３の電源、
Ｖs2は第２の駆動トランジスタＮ２のグラウンド線が接
続される第４の電源である。
【０２３１】図９は本発明の第３実施形態に係るグラウ
ンド線制御回路を表わす回路図である。図９において、
ＷＥは図２５に示すリード／ライト切り替え制御回路に
より通知される書き込み要求、Ｄinは図２５に示す入出
力データ制御回路により通知される書き込みデータ、ｐ
Ｖs1（ｋ）は図２７（ｂ）に示すグラウンド線の選択回
路ＤＳＷ２に送られ、メモリセルのグラウンド線の第３
の電源Ｖs1に印加するための多重化された第１の前グラ
ウンド線、ｐＶs2（ｋ）は同じくグラウンド線の選択回
路ＤＳＷ２に送られ、メモリセルの第４の電源Ｖs2に印
加するための多重化された第２の前グラウンド線、Ｖu3
は第１の前グラウンド線ｐＶs1（ｋ）及び第２の前グラ
ウンド線ｐＶs2（ｋ）に印加するグラウンド線制御電
位、Ｖssは第１の前グラウンド線ｐＶs1（ｋ）及び第２
の前グラウンド線ｐＶs2（ｋ）に印加する接地電位であ
る第２の電源、ＰＢ１は書き込み要求ＷＥの相補値に応
じて第１の前グラウンド線ｐＶs1（ｋ）にグラウンド線
制御電位Ｖu3を開閉する第１のＰ型スイッチ、ＰＢ２は
書き込みデータＤinに応じて第１の前グラウンド線ｐＶ
s1（ｋ）にグラウンド線制御電位Ｖu3を開閉する第２の
Ｐ型スイッチ、ＮＢ１は書き込みデータＤinに応じて第
１の前グラウンド線ｐＶs1（ｋ）に第２の電源Ｖssの電
位を開閉する第１のＮ型スイッチ、ＮＢ２は書き込み要
求ＷＥに応じて第１の前グラウンド線ｐＶs1（ｋ）に第
２の電源Ｖssの電位を開閉する第２のＮ型スイッチ、Ｎ
Ｂ３は書き込み要求ＷＥの相補値に応じて第１の前グラ
ウンド線ｐＶs1（ｋ）に第２の電源Ｖssの電位を開閉す
る第３のＮ型スイッチ、ＰＢ３は書き込み要求ＷＥの相
補値に応じて第２の前グラウンド線ｐＶs2（ｋ）にグラ
ウンド線制御電位Ｖu3を開閉する第３のＰ型スイッチ、
ＰＢ４は書き込みデータＤinの相補値に応じて第２の前
グラウンド線ｐＶs2（ｋ）にグラウンド線制御電位Ｖu3
を開閉する第４のＰ型スイッチ、ＮＢ４は書き込みデー
タＤinの相補値に応じて第２の前グラウンド線ｐＶs2
（ｋ）に第２の電源Ｖssの電位を開閉する第４のＮ型ス
イッチ、ＮＢ５は書き込み要求ＷＥに応じて第２の前グ
ラウンド線ｐＶs2（ｋ）に第２の電源Ｖssの電位を開閉
する第５のＮ型スイッチ、ＮＢ６は書き込み要求ＷＥの
相補値に応じて第２の前グラウンド線ｐＶs2（ｋ）に第
２の電源Ｖssの電位を開閉する第６のＮ型スイッチであ
る。
【０２３２】以下、前記のように構成されたグラウンド
線制御回路Ｂの動作を説明する。
【０２３３】本実施形態においては、書き込み要求ＷＥ
を正論理とする。
【０２３４】まず、書き込み要求ＷＥが「１」の場合、
すなわち書き込み期間のグラウンド線制御回路Ｂの動作
を説明する。
【０２３５】書き込みデータＤinが「１」のとき、第１
の前グラウンド線ｐＶs1（ｋ）における、第１のＰ型ス
イッチＰＢ１、第１のＮ型スイッチＮＢ１及び第２のＮ
型スイッチＮＢ２が閉じて他のスイッチが開くため、第
１の前グラウンド線ｐＶs1（ｋ）は第２の電源Ｖssの電
位に印加され、第２の前グラウンド線ｐＶs2（ｋ）にお
ける、第３のＰ型スイッチＰＢ３、第４のＰ型スイッチ
ＰＢ４及び第４のＮ型スイッチＮＢ４が閉じて他のスイ
ッチが開くため、第２の前グラウンド線ｐＶs2（ｋ）は
グラウンド線制御電位Ｖu3に印加される。
【０２３６】書き込みデータＤinが「０」のとき、第１
の前グラウンド線ｐＶs1（ｋ）における、第１のＰ型ス
イッチＰＢ１、第２のＰ型スイッチＰＢ２及び第２のＮ
型スイッチＮＢ２が閉じて他のスイッチが開くため、第
１の前グラウンド線ｐＶs1（ｋ）はグラウンド線制御電
位Ｖu3に印加され、第２の前グラウンド線ｐＶs2（ｋ）
における、第３のＰ型スイッチＰＢ３、第４のＮ型スイ
ッチＮＢ４及び第５のＮ型スイッチＮＢ５が閉じて他の
スイッチが開くため、第２の前グラウンド線ｐＶs2
（ｋ）は第２の電源Ｖssの電位に印加される。
【０２３７】次に、書き込み要求ＷＥが「０」の場合、
すなわち読み出し期間のグラウンド線制御回路Ｂの動作
を説明する。
【０２３８】書き込みデータＤinが「１」のとき、第１
の前グラウンド線ｐＶs1（ｋ）における、第１のＮ型ス
イッチＮＢ１及び第３のＮ型スイッチＮＢ３が閉じて他
のスイッチが開くため、第１の前グラウンド線ｐＶs1
（ｋ）は第２の電源Ｖssの電位に印加され、第２の前グ
ラウンド線ｐＶs2（ｋ）における、第４のＰ型スイッチ
ＰＢ４及び第６のＮ型スイッチＮＢ６が閉じて他のスイ
ッチが開くため、前ビット相補線／ｐＢＬ（ｋ）は第２
の電源Ｖssの電位に印加される。
【０２３９】書き込みデータＤinが「０」のとき、第１
の前グラウンド線ｐＶs1（ｋ）における、第２のＰ型ス
イッチＰＢ２及び第３のＮ型スイッチＮＢ３が閉じて他
のスイッチが開くため、第１の前グラウンド線ｐＶs1
（ｋ）は第２の電源Ｖssの電位に印加され、第２の前グ
ラウンド線ｐＶs2（ｋ）における、第４のＮ型スイッチ
ＮＢ４及び第６のＮ型スイッチＮＢ６が閉じて他のスイ
ッチが開くため、第２の前グラウンド線ｐＶs2（ｋ）は
第２の電源Ｖssの電位に印加される。
【０２４０】本実施形態の特徴として、書き込み期間中
には、書き込みデータＤinに応じて第３の電源Ｖs1又は
第４の電源Ｖs2に印加する第２の電源Ｖssの電位又はグ
ラウンド線制御電位Ｖu3が生成され、読み出し期間中に
は、第３の電源Ｖs1又は第４の電源Ｖs2に印加する第２
の電源Ｖssの電位が共に生成される。
【０２４１】以下、前記のように構成されたメモリセル
の動作を、図面に基づいて説明する。
【０２４２】図３０は本発明の第３実施形態に係るメモ
リセルの動作時のタイミングチャートである。各信号は
図２９と同様であるため説明を省略する。
【０２４３】図３０に示すように、読み出し動作は、読
み出し期間のタイミングチャートが図２９に示す読み出
し期間のタイミングチャートと同じであり、動作も同じ
であるため説明を省略する。
【０２４４】書き込み動作においても、第１実施形態と
の違いのみを説明する。まず、第１の記憶ノードＶ１に
「１」が、第２の記憶ノードＶ２に「０」が書き込まれ
るとする。
【０２４５】次に、ラッチされたアドレスにより選択さ
れたワード線ＷＬ（２）が立ち上がり、図９に示すグラ
ウンド線制御回路Ｂにおいて、書き込み要求ＷＥは
「１」でありＡＴき込みデータＤinは「０」であるとす
ると、第１の前グラウンド線ｐＶs1（ｋ）にグラウンド
線制御電位Ｖu3が発生し、第２の前グラウンド線ｐＶs2
（ｋ）に第２の電源Ｖssの電位が発生する。
【０２４６】次に、ビット相補線／ＢＬ（１）の電位が
第２のハイデータ電位Ｖu2に印加されると共に、第３の
電源Ｖs1（１）はグラウンド線制御電位Ｖu3に印加さ
れ、第４の電源Ｖs2（１）は第２の電源Ｖssの電位に印
加される。
【０２４７】次に、ワード線ＷＬ（２）には第１の電源
Ｖcc程度の電圧が印加され、ビット相補線／ＢＬ（１）
には第２のハイデータ電位Ｖu2が印加されるため、図８
（ａ）に示す第１のスイッチＮ３及び第２のスイッチＮ
１４は共にオンになる。
【０２４８】次に、ビット線ＢＬと第１の記憶ノードＶ
１とが第１のスイッチＮ３及び第２のスイッチＮ１４を
通して接続されるため、第１の記憶ノードＶ１の電位は
徐々に第１のハイデータ電位Ｖu1に近づき、逆に第２の
記憶ノードＶ２の電位は徐々に第２の電源Ｖssの電位に
近づく。
【０２４９】本実施形態の特徴として、書き込み動作期
間において、第２のスイッチＮ１４は常に動作中であ
り、第１の負荷トランジスタＰ１及び第１の駆動トラン
ジスタＮ１も、第１の記憶ノードＶ１の電位が「１」に
なるまでの過渡期においては動作中のため、第１の電源
Ｖccから第３の電源Ｖs1に向けて貫通電流が流れてしま
う。しかし、第１の記憶ノードにつながる第３の電源Ｖ
s1の電位を接地電位である第２の電源Ｖssの電位よりも
高く設定することにより、第１の駆動トランジスタＮ１
のオン抵抗が大きくなるため、該第１の駆動トランジス
タＮ１を流れる貫通電流が抑制されるので、書き込み動
作が早く完了する。
【０２５０】また、第３の電源を第２の電源Ｖssよりも
高く印加しているため、第２の記憶ノードの信号電位の
ラッチ能力が低下するので、第１の駆動トランジスタＮ
１が第２の電源Ｖssの場合に比べて早くオフになる。そ
の結果、信号電位のバランスが早く崩れるので、書き込
み動作を一層加速することになる。
【０２５１】なお、グラウンド線制御電位Ｖu3は、数１
００ｍＶ以上、かつ、第１の電源Ｖccの電位と第１の駆
動トランジスタＮ１のしきい値電圧Ｖｔとの差の電位以
下に設定されている。
【０２５２】以下、本発明の第３実施形態の第１変形例
を図面に基づいて説明する。
【０２５３】図８（ｂ）は本発明の第３実施形態の第１
変形例に係るメモリセルアレイの一部を表わす回路図で
ある。図８（ｂ）において、メモリセル３１、３２及び
３３は図８（ａ）に示す第３実施形態に係るメモリセル
が同一のワード線ＷＬに接続されており、メモリセル３
１の第４の電源Ｖs2（ｎ−１）とメモリセル３２の第３
の電源Ｖs1（ｎ）とが接続され、メモリセル３２の第４
の電源Ｖs2（ｎ）とメモリセル３３の第３の電源Ｖs1
（ｎ＋１）とが接続されている構成である。
【０２５４】前記の構成をとるメモリセルにおいて、メ
モリセル３２に対して書き込みを行なう場合に、隣接す
るメモリセルは書込み制御線となるビット相補線／ＢＬ
（ｎ−１）及び／ＢＬ（ｎ＋１）が選択されていないた
め、隣接メモリセル３１及び３３の第２のスイッチＮ１
４はオフになっている。従って、第３の電源Ｖs1と第４
の電源Ｖs2との電位差、すなわちグラウンド線制御電位
Ｖu3は、数１００ｍＶ以上、かつ、第１の電源Ｖccの電
位と第１の駆動トランジスタＮ１又は第２の駆動トラン
ジスタＮ２のしきい値電圧Ｖｔとの差の電位以下に設定
することができる。
【０２５５】本変形例の特徴として、互いに隣接するメ
モリセル同士の第３の電源Ｖs1及び第４の電源Ｖs2を共
有して、分割されたグラウンド線の本数が増加しないよ
うにできるため、基板上の回路素子形成領域を犠牲にす
ることがない。
【０２５６】以下、本発明の第３実施形態の第２変形例
を説明する。
【０２５７】第２変形例は、第１実施形態の第１変形例
と同様に、第２のスイッチＮ１４のしきい値電圧が、第
１の駆動トランジスタＮ１のしきい値電圧、第２の駆動
トランジスタＮ２のしきい値電圧及び第１のスイッチＮ
３のしきい値電圧よりも低くなるように設定されている
構成とする。
【０２５８】本変形例の特徴として、第１実施形態の第
１変形例と同様に、第２のスイッチＮ１４となるＭＯＳ
型トランジスタのしきい値電圧を他のトランジスタと比
較して低く設定することにより、書き込み動作時におい
てビット相補線／ＢＬが第１の電源Ｖccの電位よりも高
い電位Ｖppまで昇圧される必要がなくなるため、低電圧
により動作するメモリセルを実現することができる。
【０２５９】以下、本発明の第３実施形態の第３変形例
を説明する。
【０２６０】第３変形例は、第１実施形態の第２変形例
と同様に、第２の負荷トランジスタＰ２のサイズが、第
１の負荷トランジスタＰ１及び第２の駆動トランジスタ
Ｎ２よりも小さくなるように設定されている構成とす
る。
【０２６１】本変形例の特徴として、第１実施形態の第
２変形例と同様に、第１の記憶ノードＶ１及び第２の記
憶ノードＶ２はビット線対ＢＬ，／ＢＬとそれぞれ遮断
されているため、読み出し動作時のノイズマージンが非
常に大きく確保されており、しかも容易には小さくなら
ないので、フリップフロップ回路のバランスを崩して、
第２の負荷トランジスタＰ２のサイズを小さくすること
ができ、書込み動作が高速になる。
【０２６２】以下、本発明の第３実施形態の第４変形例
を図面に基づいて説明する。
【０２６３】図１０は本発明の第３実施形態の第４変形
例に係るメモリセルを表わす回路図である。図１０にお
いて、図８（ａ）に示す第３実施形態に係るメモリセル
との構成の違いのみを説明すると、／ＢＬは書き込み動
作時に第４の電源Ｖs2の電位に印加されるビット線ＢＬ
の相補線となり、ＷＴは書き込み動作時に第２のハイデ
ータ電位Ｖu2に印加される第２の制御線としての書き込
み制御線となる構成である。
【０２６４】第４の電源Ｖs2に印加する第２の電源Ｖss
の電位及びグラウンド線制御電位Ｖu3は、図９に示すグ
ラウンド線制御回路Ｂにより生成され、また、第２のハ
イデータ電位Ｖu2は図２１（ｂ）に示すビット線制御回
路Ａ２により生成される。
【０２６５】第４変形例の読み出し動作及び書き込み動
作は第３実施形態と同様であるため省略する。
【０２６６】本変形例の特徴として、ロウ方向よりもコ
ラム方向に多くのメモリセルが接続されている構成とす
る場合の書き込み動作時において、第２の電源Ｖssの電
位から第２のハイデータ電位Ｖu2まで大きく電位が変化
する書き込み制御線ＷＴの配線が、ワード線ＷＬと平行
に配置されることにより、書き込み制御線ＷＴに接続さ
れるメモリセルの数が減るため、書き込み制御線ＷＴの
負荷容量が減るので、メモリセルの消費電力が減り、ま
たその書き込み動作が高速になる。
【０２６７】さらに、第１の駆動トランジスタＮ１のグ
ラウンド線の電位となる第３の電源Ｖs1の電位が図９に
示すグラウンド線制御回路Ｂにより制御されて、書き込
み動作が行なわれる際に、書き込み制御線ＷＴがロウ方
向から選択されることにより、書き込みデータ信号が印
加されるビット線ＢＬはコラム方向に配置され、書き込
み制御電圧が印加される書き込み制御線ＷＴはロウ方向
に配置されているため、書き込みが行なわれるメモリセ
ルは、ビット線ＢＬと書き込み制御線ＷＴとが交差する
選択されたメモリセルに限られるので、選択されていな
いメモリセルに対してデータを書き込んでしまう、いわ
ゆる誤書き込みを防ぐことができる。
【０２６８】以下、本発明の第３実施形態の第５変形例
を図面に基づいて説明する。
【０２６９】図１１は本発明の第３実施形態の第５変形
例に係るメモリセルアレイを表わす模式図である。図１
１において、図１０に示す第３実施形態の第４変形例に
係るメモリセルがアレイ状に配置される際に、４本のワ
ード線ＷＬに対して１本の書き込み制御線ＷＴが配置さ
れる構成である。書き込み制御線ＷＴの電位は、第３実
施形態の第４変形例と同様に、図２１（ｂ）に示すビッ
ト線制御回路Ａ２により生成される。
【０２７０】図１１に示すように、４コラムごとに選択
コラムが存在するとすると、１６本のワード線に対し
て、４本の書き込み制御線ＷＴを設けることにより、４
本の書き込み制御線ＷＴがそれぞれ異なるコラムアドレ
スのメモリセルに接続されるため、選択セルのみが、ワ
ード線となるワード線ＷＬと書き込み制御線となる書き
込み制御線ＷＴとにより同時に選択される唯一のメモリ
セルになる。従って、第３の電源Ｖs1及び第４の電源Ｖ
s2の電位が書き込み動作時に変化したとしても、選択さ
れなかったメモリセルに対する誤書き込みは防止でき
る。
【０２７１】本変形例の特徴として、ワード線ＷＬと同
じロウアドレスごとに書き込み制御線ＷＴを設けるので
はなく、４本のワード線ＷＬに対して１本のみ設ける構
成をとることにより、書き込み制御線ＷＴの本数を減ら
すことができるため、書き込み制御線ＷＴが半導体基板
上の回路素子形成領域を犠牲にしない。
【０２７２】以下、本発明の第３実施形態の第６変形例
を図面に基づいて説明する。
【０２７３】図１２は本発明の第３実施形態の第６変形
例に係るメモリセルを表わす回路図である。図８（ａ）
に示すメモリセルに対して新たに図１２に示すメモリセ
ルに追加された構成要素のみを説明する。図１２におい
て、Ｎ３５は書き込み動作時の第１の記憶ノードＶ１に
対する書き込み速度を上げるために第２の記憶ノードＶ
２と第４の電源Ｖs2との間に第２の駆動トランジスタＮ
２と並列に接続され、ビット線ＢＬにより第１のスイッ
チＮ３を介して制御される第３のスイッチである。
【０２７４】以下、前記のように構成されたメモリセル
の書き込み動作を説明する。
【０２７５】第３実施形態と比較して特徴的な点のみを
説明する。第１の記憶ノードに「１」及び第２の記憶ノ
ードに「０」を書き込む場合を考える。まず、ワード線
ＷＬには第１の電源Ｖcc程度の電圧が印加され、ビット
相補線／ＢＬには第２のハイデータ電位Ｖu2が印加され
るため、第１のスイッチＮ３及び第２のスイッチＮ１４
は共にオンになる。
【０２７６】次に、ビット線ＢＬと第１の記憶ノードＶ
１とが第１のスイッチＮ３及び第２のスイッチＮ１４を
通して接続されるため、第１の記憶ノードＶ１の電位は
図２１（ａ）に示すビット線制御回路Ａ１が生成する第
１のハイデータ電位Ｖu1に徐々に近づく。また、第１の
接続点Ｖ３の電位は第１の記憶ノードＶ１よりも高くな
っているため、第２の駆動トランジスタＮ２が動作する
よりも先に第３のスイッチＮ３５が動作を開始するの
で、第２の記憶ノードＶ２の電位は、第２の電源Ｖssの
電位に急速に近づき、第１の駆動トランジスタＮ１は急
速に動作を止め、かつ第１の負荷トランジスタＰ１は急
速に低インピーダンスとなり、第３実施形態よりも高速
に書き込み動作を行なうことができる。
【０２７７】なお、メモリセル当たりのトランジスタの
数が１つ増えることにはなるが、対象性が良くなるた
め、半導体基板上のレイアウト設計をする際に不利には
ならない。
【０２７８】以下、本発明の第３実施形態の第７変形例
を図面に基づいて説明する。
【０２７９】図２（ａ）は本発明の第３実施形態の第７
変形例に係るメモリセルの電源の電位を示している。第
７変形例は、第１実施形態の第４変形例におけるメモリ
セル１に替わり第３実施形態のメモリセルを有する構成
とするものである。
【０２８０】本変形例の特徴として、フリップフロップ
接続されるトランジスタ群は第１の電源Ｖccの電位より
も低い第６の電源Ｖm の電位であっても、読み出し動作
時にはビット線対ＢＬ，／ＢＬが第２の電源Ｖssの電位
に印加され、書き込み動作時にはビット相補線／ＢＬに
第３実施形態と同様の第１の電源Ｖccの電位と同程度の
電位に印加されるため、安定した動作ができる。
【０２８１】また、メモリセルの共通ソース線に第１の
電源Ｖccと第２の電源Ｖssとの中間の第６の電源Ｖm の
電位が印加されているため、信号電位のラッチ能力が低
下しているので、書き込み動作が早くなる。
【０２８２】以下、本発明の第３実施形態の第８変形例
を図面に基づいて説明する。
【０２８３】図２（ｂ）は本発明の第３実施形態の第８
変形例に係るメモリセルの電源の電位を示している。図
２（ｂ）において、図２（ａ）に示した降圧回路に替え
て第３実施形態に係るメモリセルが接続されている構成
とする。
【０２８４】図１３は本発明の第３実施形態の第８変形
例に係るメモリセルを表わす回路図である。図１３
（ａ）におけるメモリセルは、図２（ｂ）に示すメモリ
セル２に対応し、メモリセルの構成は図８（ａ）に示す
第３実施形態に係るメモリセルの各トランジスタが対応
するトランジスタの導電型と逆の導電型に設定されてい
る。図１３（ｂ）におけるメモリセルは、図２（ｂ）に
示すメモリセル１に対応し、メモリセルの構成は図８
（ａ）に示す第１実施形態に係るメモリセルと同様であ
る。
【０２８５】本変形例の特徴として、第１実施形態の第
５変形例と同様に、メモリセル１は、フリップフロップ
接続された負荷トランジスタＰ１及びＰ２並びに駆動ト
ランジスタＮ１及びＮ２が低電圧で動作し、ワード線Ｗ
Ｌｎ及びビット線対ＢＬ，／ＢＬｎが第３実施形態と同
じ降圧されていない電位で制御されるため、安定した動
作をすることができる。
【０２８６】また、メモリセル２は、フリップフロップ
接続された負荷トランジスタＮ１及びＮ２並びに駆動ト
ランジスタＰ１及びＰ２が低電圧で動作し、ワード線Ｗ
Ｌｐ及びビット線対ＢＬｐ，／ＢＬｐが第３実施形態と
同様に降圧されていない電位で制御されるため、安定し
た動作をすることができる。
【０２８７】さらに、メモリセル１及びメモリセル２
は、共通ソース線に第６の電源Ｖm の電位が印加されて
いるため、信号電位のラッチ能力が低下しているので、
書き込み動作が早くなる。
【０２８８】以下、本発明の第３実施形態の第９変形例
を図面に基づいて説明する。
【０２８９】図４は本発明の第３実施形態の第９変形例
に係るメモリセルアレイを表わす模式図である。
【０２９０】図５は本発明の第３実施形態の第９変形例
に係るメモリセルアレイからデータを読み出す際のタイ
ミングチャートを示している。
【０２９１】図４（ａ）において、メモリセルは図８
（ａ）に示す第３実施形態のメモリセルが４行×１６列
のアレイ状に配置されており、ＷＬはワード線、ＢＬは
ビット線、／ＢＬは書き込み時には書き込み制御線とな
るビット相補線である。図４（ｂ）、図４（ｃ）及び図
５の説明は第１実施形態の第６変形例と同様であるので
省略する。
【０２９２】本変形例の特徴として、第１実施形態の第
６変形例と同様に、活性化されたワード線に接続された
メモリセルは記憶ノードがビット線から遮断されている
ため貫通電流が流れず、またプリチャージに電力が消費
されないメモリセルを用いているためメモリセル当たり
の消費電力が小さくなるので、ワード線ＷＬの本数を減
らすことができるようになり、その結果、アクセス時間
を短縮することができる。
【０２９３】以下、本発明の第４実施形態を図面に基づ
いて説明する。
【０２９４】図１４（ａ）は本発明の第４実施形態に係
るメモリセルを表わす回路図である。図１４（ａ）にお
いて、図６（ａ）に示す第２実施形態に係るメモリセル
との構成の違いのみを説明すると、Ｖs1は第１の駆動ト
ランジスタＮ１のグラウンド線が接続される第３の電
源、Ｖs2は第２の駆動トランジスタＮ２のグラウンド線
が接続される第４の電源である。
【０２９５】図９は本発明の第４実施形態に係るグラウ
ンド線制御回路を表わす回路図である。図９に示すグラ
ウンド線制御回路Ｂは第３実施形態と共通に用いられる
ため説明を省略する。
【０２９６】以下、前記のように構成されたメモリセル
及びグラウンド線制御回路の動作を、図面に基づいて説
明する。
【０２９７】図３０は本発明の第４実施形態に係るメモ
リセルの動作時のタイミングチャートである。
【０２９８】図３０に示すように、読み出し動作は、読
み出し期間のタイミングチャートが図２９に示す読み出
し期間のタイミングチャートと同様であり、動作も同様
であるため説明を省略する。
【０２９９】書き込み動作においても、第２実施形態と
の違いのみを説明する。まず、第１の記憶ノードＶ１に
「０」が、第２の記憶ノードＶ２に「１」が書き込まれ
るとする。
【０３００】次に、ラッチされたアドレスにより選択さ
れるワード線ＷＬ（２）が立ち上がり、図９に示すグラ
ウンド線制御回路Ｂにおいて、書き込み要求ＷＥは
「１」であり、書き込みデータＤinは「０」であるとす
ると、第１の前グラウンド線ｐＶs1（ｋ）はグラウンド
線制御電位Ｖu3に印加され、第２の前グラウンド線ｐＶ
s2（ｋ）は第２の電源Ｖssの電位に印加される。
【０３０１】次に、ビット相補線／ＢＬ（１）の電位が
第２のハイデータ電位Ｖu2に印加されると共に、第３の
電源Ｖs1（１）はグラウンド線制御電位Ｖu3に印加さ
れ、第４の電源Ｖs2（１）は第２の電源Ｖssの電位に印
加される。
【０３０２】次に、ワード線ＷＬ（２）には第１の電源
Ｖcc程度の電圧が印加され、ビット相補線／ＢＬ（１）
には第２のハイデータ電位Ｖu2が印加されるため、第１
のスイッチＮ３及び第２のスイッチＮ２４は共にオンに
なる。
【０３０３】その結果、ビット線ＢＬと第２の記憶ノー
ドＶ２とが第１のスイッチＮ３を通して接続されるた
め、第２の記憶ノードＶ２の電位は徐々に接地電位Ｖx1
に近づく。また、第１の駆動トランジスタＮ１のゲート
電極が第２のデータ保持ノードＶ２と接続されているた
め、そのしきい値電圧まで下がると第１の駆動トランジ
スタＮ１の動作が止まり、かつ第１の負荷トランジスタ
Ｐ１のゲート電極が第２の記憶ノードＶ２と接続されて
いるため、第１の負荷トランジスタＰ１はそのしきい値
電圧を越えると動作し始めるので、第１の記憶ノードＶ
１の電位は、第１の電源Ｖccに次第に近づいて書き込み
動作は完了する。なお、書き込みの対象となる記憶ノー
ドは、第３実施形態のメモリセルにおいては第１の記憶
ノードＶ１であるが、本実施形態においては第２実施形
態と同じ第２の記憶ノードＶ２である。
【０３０４】本実施形態の特徴として、書き込み動作期
間において、第１の駆動トランジスタＮ１は、第１の記
憶ノードＶ１にローデータを書き込む場合に、第３の電
源Ｖs1にグラウンド線制御電位Ｖu3を印加することによ
り、第１の記憶ノードＶ１の信号電位のラッチ能力を低
下させているため、第１の記憶ノードＶ１に速やかに
「０」に書き込むことができる。
【０３０５】なお、グラウンド線制御電位Ｖu3は、数１
００ｍＶ以上、かつ、第１の電源Ｖccの電位と第１の駆
動トランジスタのしきい値電圧Ｖｔとの差の電位以下に
設定される。
【０３０６】本実施形態のメモリセルと第３実施形態の
メモリセルとの使い分けは、よりノイズマージンを優先
する場合には第２のスイッチＮ２４が第１の駆動トラン
ジスタＮ１と直列に接続されていない本実施形態のメモ
リセルを用い、より集積度を優先する場合には６個のト
ランジスタにより構成される第３実施形態のメモリセル
を用いると良い。
【０３０７】以下、本発明の第４実施形態の第１変形例
を図面に基づいて説明する。
【０３０８】図１４（ｂ）は本発明の第４実施形態の第
１変形例に係るメモリセルアレイの一部を表わす回路図
である。図１４（ｂ）において、メモリセル４１、４２
及び４３は図１４（ａ）に示す第４実施形態に係るメモ
リセルが同一のワード線ＷＬに接続されており、メモリ
セル４１の第４の電源Ｖs2（ｎ−１）とメモリセル４２
の第３の電源Ｖs1（ｎ）とが接続され、メモリセル４２
の第４の電源Ｖs2（ｎ）とメモリセル４３の第３の電源
Ｖs1（ｎ＋１）とが接続されている構成とする。
【０３０９】前記の構成をとるメモリセルにおいて、第
３実施形態の第１変形例と同様に、隣接するメモリセル
は書込み制御線となるビット相補線／ＢＬ（ｎ−１）及
び／ＢＬ（ｎ＋１）が選択されていないため、隣接メモ
リセル４１及び４３の第２のスイッチＮ２４はオフにな
っている。従って、第３の電源Ｖs1と第４の電源Ｖs2と
の電位差、すなわちグラウンド線制御電位Ｖu3は、数１
００ｍＶ以上、かつ、第１の電源Ｖccの電位と第１の駆
動トランジスタＮ１又は第２の駆動トランジスタＮ２の
しきい値電圧Ｖｔとの差の電位以下に設定することが可
能である。
【０３１０】本変形例の特徴として、互いに隣接するメ
モリセル同士の第３の電源Ｖs1及び第４の電源Ｖs2を共
有しているため、分割されたグラウンド線の本数が増加
しないので、半導体基板上の回路素子形成領域が分割さ
れたグラウンド線によって犠牲にならない。
【０３１１】以下、本発明の第４実施形態の第２変形例
を説明する。
【０３１２】第２変形例は、第２実施形態の第１変形例
と同様に、第１の負荷トランジスタＰ１のサイズが、第
２の負荷トランジスタＰ２よりも小さく設定されている
構成とする。
【０３１３】本変形例の特徴として、第２実施形態の第
１変形例と同様に、第１の記憶ノードＶ１及び第２の記
憶ノードＶ２はビット線対ＢＬ，／ＢＬとそれぞれ遮断
されているため、読み出し動作時のノイズマージンが非
常に大きく確保されており、しかも容易には小さくなら
ないので、フリップフロップ回路のバランスを崩して、
第１の負荷トランジスタＰ１のサイズを小さくすること
ができ、書込み動作を高速化することができる。
【０３１４】以下、本発明の第４実施形態の第３変形例
を図面に基づいて説明する。
【０３１５】図１５（ａ）は本発明の第４実施形態の第
３変形例に係るメモリセルを表わ回路図である。図１５
（ａ）において、図１４（ａ）に示す第４実施形態に係
るメモリセルとの構成の違いのみを説明すると、ビット
線ＢＬの相補線となる／ＢＬは第４の電源Ｖs2に印加さ
れ、ＷＴは書き込み動作時に第２のハイデータ電位Ｖu2
に印加される書き込み制御線となる構成である。
【０３１６】第４の電源Ｖs2に印加する第２の電源Ｖss
の電位及びグラウンド線制御電位Ｖu3は、図９に示すグ
ラウンド線制御回路Ｂにより生成され、第２のハイデー
タ電位Ｖu2は図２１（ｂ）に示すビット線制御回路Ａ２
により生成される。
【０３１７】第３変形例の読み出し動作及び書き込み動
作は第４実施形態と同様であるため省略する。
【０３１８】本変形例の特徴として、図１０に示した第
３実施形態の第４変形例と同様に、ロウ方向よりもコラ
ム方向に多くのメモリセルが接続されている構成とする
場合の書き込み動作時において、書き込み制御線ＷＴに
接続されるメモリセルの数が減るため、書き込み制御線
ＷＴの負荷容量が減るので、メモリセルの消費電力が減
り、またその書き込み動作が高速になる。さらに、第１
の駆動トランジスタＮ１のグラウンド線の電位となる第
３の電源Ｖs1の電位が図９に示すグラウンド線制御回路
Ｂにより制御されて、書き込み動作が行なわれる際に、
書き込みが行なわれるメモリセルは、ビット線ＢＬと書
き込み制御線ＷＴとが交差する選択されたメモリセルに
限られるので、選択されていないメモリセルに対して、
誤書き込みを防ぐことができる。
【０３１９】以下、本発明の第４実施形態の第４変形例
を図面に基づいて説明する。
【０３２０】図１１は本発明の第４実施形態の第４変形
例に係るメモリセルアレイを表わす模式図である。図１
１において、第４実施形態の第３変形例に係るメモリセ
ルがアレイ状に配置される際に、４本のワード線ＷＬに
対して１本の書き込み制御線ＷＴが配置される構成であ
る。書き込み制御線ＷＴの電位は図２１（ｂ）に示すビ
ット線制御回路Ａ２により生成される。
【０３２１】図１１に示すように、第３実施形態の第５
変形例と同様に、４本の書き込み制御線ＷＴがそれぞれ
異なるコラムアドレスのメモリセルに接続されるため、
選択セルのみが、ワード線ＷＬと書き込み制御線ＷＴと
により同時に選択される唯一のメモリセルになるので、
第３の電源Ｖs1の電位及び第４の電源Ｖs2の電位が書き
込み動作時に変化したとしても、選択されなかったメモ
リセルに対する誤書き込みが防止できる。
【０３２２】本変形例の特徴として、ワード線ＷＬと同
じロウアドレスごとに書き込み制御線ＷＴを設けるので
はなく、４本のワード線ＷＬに対して１本のみ設ける構
成をとることにより、書き込み制御線ＷＴの本数を減ら
すことができるため、書き込み制御線ＷＴが半導体基板
上の回路素子形成領域を犠牲にしない。
【０３２３】以下、本発明の第４実施形態の第５変形例
を図面に基づいて説明する。
【０３２４】図１５（ｂ）は本発明の第４実施形態の第
５変形例に係るメモリセルを表わす回路図である。図１
４（ａ）に示すメモリセルに対して新たに図１５（ｂ）
に示すメモリセルに追加された構成要素のみを説明す
る。図１５（ｂ）において、Ｎ４６は書き込み動作時の
第２の記憶ノードＶ２に対する書き込み速度を上げるた
めに、第１の記憶ノードＶ１と第３の電源Ｖs1との間に
第１の駆動トランジスタＮ１と並列に接続され、ビット
線ＢＬにより第１のスイッチＮ３を介して制御される第
４のスイッチである。
【０３２５】以下、前記のように構成されたメモリセル
の書き込み動作を説明する。
【０３２６】第４実施形態と比較して特徴的な点のみを
説明する。第１の記憶ノードＶ１に「０」及び第２の記
憶ノードに「１」を書き込む場合を考える。まず、ワー
ド線ＷＬには第１の電源Ｖcc程度の電圧が印加され、ビ
ット相補線／ＢＬには第２のハイデータ電位Ｖu2が印加
されるため、第１のスイッチＮ３及び第２のスイッチＮ
１４は共にオンになる。
【０３２７】次に、ビット線ＢＬと第２の記憶ノードＶ
２とが第１のスイッチＮ３及び第２のスイッチＮ２４を
通して接続されるため、第２の記憶ノードＶ２の電位は
図２１（ａ）に示すビット線制御回路Ａ１により生成さ
れる第１のハイデータ電位Ｖu1に徐々に近づく。また、
第４のスイッチＮ４６のゲート電極の電位は第２の記憶
ノードＶ２よりも高いため、第１の駆動トランジスタＮ
１が動作するよりも先に第４のスイッチＮ４６が動作を
開始しているので、第１の記憶ノードＶ１の電位は、第
２の電源Ｖssの接地電位に急速に近づく。従って、第２
の駆動トランジスタＮ２は急速に動作を止め、かつ第２
の負荷トランジスタＰ２は急速に低インピーダンスとな
り、第４実施形態よりも高速に書き込み動作を行なうこ
とができる。
【０３２８】以下、本発明の第４実施形態の第６変形例
を図面に基づいて説明する。
【０３２９】図２（ａ）は本発明の第４実施形態の第６
変形例に係るメモリセルの電源の電位を示している。本
実施形態は、第１実施形態の第４変形例におけるメモリ
セル１に替わり第４実施形態のメモリセルを有する構成
とする。
【０３３０】本実施形態の特徴として、フリップフロッ
プ接続されるトランジスタ群は第１の電源Ｖccの電位よ
りも低い第６の電源Ｖm の電位であっても、読み出し動
作時にはビット線対ＢＬ，／ＢＬが第２の電源Ｖssの電
位に印加され、書き込み動作時にはビット相補線／ＢＬ
に第４実施形態と同様の第１の電源Ｖccの電位と同定度
の電位に印加されるため、安定した動作をすることがで
きる。
【０３３１】また、メモリセルの共通ソース線に第１の
電源Ｖccと第２の電源Ｖssとの中間の第６の電源Ｖm の
電位が印加されているため、信号電位のラッチ能力が低
下しているので、書き込み動作が早くなる。
【０３３２】以下、本発明の第４実施形態の第７変形例
を図面に基づいて説明する。
【０３３３】図２（ｂ）は本発明の第４実施形態の第７
変形例に係るメモリセルの電源の電位を示している。図
２（ｂ）において、図２（ａ）に示した降圧回路に替え
て第４実施形態に係るメモリセルが接続されている構成
とする。
【０３３４】図１６は本発明の第４実施形態の第７変形
例に係るメモリセルを表わす回路図である。図１６
（ａ）におけるメモリセルは、図２（ｂ）に示すメモリ
セル２に対応し、メモリセルの構成は図１４（ａ）に示
す第４実施形態に係るメモリセルの各トランジスタが対
応するトランジスタの導電型と逆の導電型に設定されて
いる。図１６（ｂ）におけるメモリセルは、図２（ｂ）
に示すメモリセル１に対応し、メモリセルの構成は図１
４（ａ）に示す第４実施形態に係るメモリセルと同様で
ある。
【０３３５】本変形例の特徴として、第３実施形態の第
８変形例と同様に、メモリセル１は、フリップフロップ
接続された負荷トランジスタＰ１及びＰ２並びに駆動ト
ランジスタＮ１及びＮ２が低電圧で動作し、ワード線Ｗ
Ｌｎ及びビット線対ＢＬｎ，／ＢＬｎが第４実施形態と
同じく降圧されていない電位で制御されるため、安定し
た動作をすることができる。
【０３３６】また、メモリセル２は、フリップフロップ
接続された負荷トランジスタＮ１及びＮ２並びに駆動ト
ランジスタＰ１及びＰ２が低電圧で動作し、ワード線Ｗ
Ｌｐ及びビット線対ＢＬｐ，／ＢＬｐが第４実施形態と
同じ降圧されていない電位で制御されるため、安定した
動作をすることができる。
【０３３７】さらに、メモリセル１及びメモリセル２
は、共通ソース線に第６の電源Ｖm の電位が印加されて
いるため、信号電位のラッチ能力が低下しているので、
書き込み動作が早くなる。
【０３３８】以下、本発明の第４実施形態の第８変形例
を図面に基づいて説明する。
【０３３９】図４は本発明の第４実施形態の第８変形例
に係るメモリセルアレイを表わす模式図である。
【０３４０】図５は本発明の第４実施形態の第８変形例
に係るメモリセルアレイからデータを読み出す際のタイ
ミングチャートを示している。
【０３４１】図４（ａ）において、メモリセルは図１４
（ａ）に示す第４実施形態のメモリセルが４行×１６列
のアレイ状に配置され、ＷＬはワード線、ＢＬはビット
線、／ＢＬは書き込み時には書き込み制御線となるビッ
ト相補線である。図４（ｂ）、図４（ｃ）及び図５の説
明は第１実施形態の第６変形例と同様であるため省略す
る。
【０３４２】本変形例の特徴として、第１実施形態の第
６変形例と同様に、活性化されたワード線ＷＬに接続さ
れたメモリセルは記憶ノードがビット線ＢＬから遮断さ
れているため貫通電流が流れず、またプリチャージに電
力が消費されないメモリセルを用いているため、メモリ
セル当たりの消費電力が小さくなるので、ワード線の本
数を減らすことができるようになり、その結果、アクセ
ス時間を短縮することができる。
【０３４３】以下、本発明の第５実施形態を図面に基づ
いて説明する。
【０３４４】図１７（ａ）は本発明の第５実施形態に係
るメモリセルを表わす回路図である。図１７（ａ）にお
いて、図２８に示す従来のメモリセルに比べて構成の異
なる構成要素のみを説明すると、Ｎ５４は第２の記憶ノ
ードＶ２の電位により制御され第１の記憶ノードＶ１を
ビット線ＢＬから遮断する第２のスイッチ、Ｎ５５は第
１の記憶ノードＶ１の電位により制御され第２の記憶ノ
ードＶ２をビット相補線／ＢＬから遮断する第３のスイ
ッチ、Ｎ５６はワード線ＷＬが活性化された際にビット
相補線／ＢＬにより第２の記憶ノードＶ２に対して書き
込み動作を可能にする第４のスイッチ、Ｖsmはメモリセ
ルを動作させる基準電位となる第５の電源、Ｖ５３は第
１の駆動トランジスタＮ１と第１のスイッチＮ３との間
の第１の接続点、Ｖ５４は第２の駆動トランジスタＮ２
と第３のスイッチＮ５５との間の第２の接続点である。
【０３４５】第２のスイッチＮ５４は第１の負荷トラン
ジスタＰ１と第１の駆動トランジスタＮ１との間に直列
に接続され、第３のスイッチＮ５５は第２の負荷トラン
ジスタＰ２と第２の駆動トランジスタＮ２との間に直列
に接続されている。
【０３４６】第１の駆動トランジスタＮ１及び第２のス
イッチＮ５４と第２の駆動トランジスタＮ２及び第３の
スイッチＮ５５とは対をなし、第１の負荷トランジスタ
Ｐ１及び第２の負荷トランジスタＰ２は対をなし、これ
らのトランジスタ群はフリップフロップ接続されてい
る。
【０３４７】第１の記憶ノードＶ１は第１の負荷トラン
ジスタＰ１に接続され、また第２のスイッチＮ５４及び
第１の駆動トランジスタＮ１を介して第５の電源Ｖsmに
接続されている。
【０３４８】第２の記憶ノードＶ２は第２の負荷トラン
ジスタＰ２に接続され、また第３のスイッチＮ５５及び
第２の駆動トランジスタＮ２を介して第５の電源Ｖsmに
接続されている。
【０３４９】以下、前記のように構成されたメモリセル
の動作を図に基づいて説明する。図１９（ａ）は本発明
の第５実施形態に係るメモリセルの動作時のタイミング
チャートである。図１９（ａ）において、Ｖccはメモリ
セルの読み出し動作及び書き込み動作を制御する第１の
電源の電位、Ｖssはメモリセルの読み出し動作及び書き
込み動作を制御する接地電位となる第２の電源の電位、
Ｖsmはメモリセルの読み出し動作及び書き込み動作を制
御する第１の電源の電位Ｖccのほぼ２分の１の基準電位
となる第５の電源の電位、Ｖ１はメモリセルの第１の記
憶ノードの電位、Ｖ２はメモリセルの第２の記憶ノード
の電位、ＷＬｎはワード線の電位、ＢＬｎ及び／ＢＬｎ
はビット線とビット相補線との電位である。
【０３５０】最初に、本実施形態に係るメモリセルの読
み出し期間の動作を説明する。
【０３５１】まず、第１の記憶ノードＶ１には「１」す
なわち第１の電源Ｖccの電位が保持され、第２の記憶ノ
ードＶ２には「０」すなわち第５の電源Ｖsmの電位が保
持されているとする。メモリセルの各制御回路の動作は
第１実施形態と同じであるのでメモリセルにのみ着目し
て説明する。
【０３５２】まず、ワード線ＷＬｎの電位が立ち上がり
第１のスイッチＮ３及び第４のスイッチＮ５６がオンに
なると、第１の接続点Ｖ５３はビット線ＢＬｎに接続さ
れ、第２の接続点Ｖ５４はビット相補線／ＢＬｎに接続
される。
【０３５３】次に、第２の記憶ノードＶ２の電位は第５
の電源Ｖsmの電位であるため、第１の駆動トランジスタ
Ｎ１が十分に動作しておらず、ビット線ＢＬｎは高イン
ピーダンスで第５の電源Ｖsmと接続される。一方、ビッ
ト相補線／ＢＬｎは第２の接続点Ｖ５４に接続され、第
２の駆動トランジスタＮ２が十分に動作しているため、
ビット線ＢＬｎよりも低いインピーダンスで第５の電源
Ｖsmに接続される。従って、ビット線対ＢＬｎ，／ＢＬ
ｎ間の電気的特性の差は、第１の記憶ノードＶ１の保持
データにのみ依存し、インピーダンス特性の差として現
われるので、安定な読出し動作が可能になる。
【０３５４】本実施形態の特徴として、第１の記憶ノー
ドＶ１は第２のスイッチＮ５４によりビット線から遮断
されているため、読み出し時に記憶ノードＶ１の電位が
上昇することがないので、第１の電源Ｖccから第２の駆
動トランジスタＮ２を通して第５の電源Ｖsmに貫通電流
が流れなくなる。従って、安定な読み出し動作が可能と
なり、不要な電力を消費することがない。
【０３５５】また、従来のように保持データの信号電位
がビット線対ＢＬｎ，／ＢＬｎ間の電位差として読み出
されず、またビット線対ＢＬｎ，／ＢＬｎは共に接地電
位に印加されているため、プリチャージに使用する電力
が不要となる。
【０３５６】さらに、インピーダンス検知用の読み出し
電流として確保すべき最小電圧は、ビット線対ＢＬｎ，
／ＢＬｎのインピーダンス特性の差として検知できる範
囲でよくなるため、第１の駆動トランジスタＮ１及び第
２の駆動トランジスタＮ２が動作する電圧、すなわちト
ランジスタのしきい値電圧となるので低電圧動作が可能
となる。
【０３５７】次に、本実施形態に係るメモリセルの書き
込み期間の動作を説明する。
【０３５８】まず、第１の記憶ノードＶ１に「０」が、
第２の記憶ノードＶ２に「１」が書き込まれるとする。
【０３５９】次に、図１９（ａ）の書き込み期間に示す
ように、ラッチされたアドレスにより選択されるワード
線ＷＬｎが立ち上がり、ビット相補線／ＢＬｎの電位は
第１の電源Ｖccの電位に印加され、ビット線ＢＬｎの電
位は第２の電源Ｖssの電位に印加される。
【０３６０】次に、ワード線ＷＬｎには第１の電源Ｖcc
程度の電圧が印加されて第１のスイッチＮ３及び第４の
スイッチＮ５６は共にオンになる。
【０３６１】次に、図１７（ａ）に示すビット相補線／
ＢＬｎと、第１の電源の電位Ｖccが保持されている第１
の記憶ノードＶ１にゲート電極が接続されて活性化され
ている第３のスイッチＮ５５を通して第２の記憶ノード
Ｖ２とが接続されるため、第２の記憶ノードＶ２の電位
は徐々に第１の電源Ｖccの電位に近づく。
【０３６２】また、第２の記憶ノードＶ２にゲート電極
が接続されている第２のスイッチＮ５４はそのゲート電
極の電位がしきい値電圧を越えると動作し始め、「０」
の基準電位となる第５の電源Ｖsmの電位よりも低い電位
に印加されたビット線ＢＬｎと記憶ノードＶ１とが第１
のスイッチＮ３及び第２のスイッチＮ５４を通して接続
され、図１９（ａ）に示すように、第１の記憶ノードＶ
１の電位は徐々に第５の電源の電位Ｖsmを越えて第２の
電源の電位Ｖssに近づく。同時に第１の駆動トランジス
タＮ１のゲート電極が第２の記憶ノードＶ２と接続され
ているため、そのゲート電極の電位がしきい値電圧を越
えると第１の駆動トランジスタＮ１は動作し始め、第１
の記憶ノードＶ１は第５の電源Ｖsmと接続され、かつ第
１の負荷トランジスタＰ１のゲート電極は第２の記憶ノ
ードＶ２と接続されているため、第１の負荷トランジス
タＰ１はゲート電極の電位がそのしきい値電圧を越えて
高くなると動作が停止するので、第１の記憶ノードＶ１
は第１の電源Ｖccから遮断される。
【０３６３】また、第２の駆動トランジスタＮ２及び第
３のスイッチＮ５５のゲート電極が第１の記憶ノードＶ
１と接続されているため、その電位がしきい値電圧より
も下がると第２の駆動トランジスタＮ２及び第３のスイ
ッチＮ５５は動作を停止して、第２の記憶ノードＶ２は
第５の電源Ｖsmから遮断され、かつ第２の負荷トランジ
スタＰ２のゲート電極が第１の記憶ノードＶ１と接続さ
れているため、第２の負荷トランジスタＰ２はゲート電
極の電位がそのしきい値電圧を越えて低くなると動作し
始めるので、第２の記憶ノードＶ２は第１の電源Ｖccに
接続されて書き込み動作は完了する。
【０３６４】本実施形態の特徴として、「０」を書き込
む際に、ビット線ＢＬが「０」の基準電位となる第５の
電源Ｖsmの電位よりも低い第２の電源Ｖssの電位に印加
されるため、高速に「０」を書き込むことができ、従っ
て、その相補値となる「１」の書き込み動作も早くな
る。
【０３６５】さらに、クロスカップルトランジスタを構
成する第１の駆動トランジスタＮ１及び第２の駆動トラ
ンジスタＮ２の共通グラウンド線に接続されている第５
の電源Ｖsmは第１の電源の電位Ｖccのほぼ２分の１であ
るため、第１の駆動トランジスタＮ１及び第２の駆動ト
ランジスタＮ２の信号電位のラッチ能力が低下するた
め、書き込み動作がさらに早くなる傾向を示す。
【０３６６】以下、本発明の第５実施形態の第１変形例
を図面に基づいて説明する。
【０３６７】図１８は本発明の第５実施形態の第１変形
例に係るメモリセルを表わす回路図である。図１８にお
いて、図１７（ａ）に示す第５実施形態に係るメモリセ
ルとの構成の違いのみを説明すると、Ｖs1は第１の駆動
トランジスタＮ１のグラウンド線が接続される第３の電
源、Ｖs2は第２の駆動トランジスタＮ２のグラウンド線
が接続される第４の電源である。
【０３６８】図９は本発明の第５実施形態の第１変形例
に係るグラウンド線制御回路の回路図である。図９に示
すグラウンド線制御回路は第３実施形態及び第４実施形
態と共通に用いる制御回路であるため説明を省略する。
【０３６９】以下、前記のように構成されたメモリセル
を説明する。
【０３７０】読み出し動作の説明は第５実施形態と同様
であるため省略し、書き込み動作の説明は第５実施形態
との違いのみとする。
【０３７１】まず、第１の記憶ノードＶ１に「０」が、
第２の記憶ノードＶ２に「１」が書き込まれるとする。
【０３７２】次に、ラッチされたアドレスにより選択さ
れるワード線ＷＬが立ち上がり、図９に示すグラウンド
線制御回路Ｂにおいて、書き込み要求ＷＥは「１」であ
り、書き込みデータＤinは「１」とすると、第１の前グ
ラウンド線ｐＶs1（ｋ）に第２の電源Ｖssの電位が発生
し、第２の前グラウンド線ｐＶs2（ｋ）にグラウンド線
制御電位Ｖu3が発生する。
【０３７３】その結果、ビット相補線／ＢＬの電位が第
１の電源Ｖccの電位に印加されると共に、第３の電源Ｖ
s1は第２の電源Ｖssの電位に印加され、第４の電源Ｖs2
はグラウンド線制御電位Ｖu3に印加される。
【０３７４】次に、ワード線ＷＬに第１の電源Ｖccの電
位程度の電圧が印加されるため、第１のスイッチＮ３及
び第４のスイッチＮ５６は共にオンになる。
【０３７５】次に、第５実施形態と同様に、ビット相補
線／ＢＬと、活性化されている第３のスイッチＮ５５を
通して第２の記憶ノードＶ２とが接続されるため、第２
の記憶ノードＶ２の電位は徐々に第１の電源Ｖccの電位
に近づく。
【０３７６】また、「０」の基準電位となる第２の電源
Ｖssの電位に印加されたビット線ＢＬと記憶ノードＶ１
とが第１のスイッチＮ３及び第２のスイッチＮ５４を通
して接続され、第１の記憶ノードＶ１の電位は、徐々に
第２の電源Ｖssの電位に近づく。
【０３７７】本変形例の特徴として、第５実施形態と同
様に、書き込み動作期間において、第２の負荷トランジ
スタＰ２、第３のスイッチＮ５５及び第２の駆動トラン
ジスタＮ２は、第２の記憶ノードＶ２の電位が「１」に
なるまでの過渡期において動作中のため、第１の電源Ｖ
ccから第４の電源Ｖs2に向けて貫通電流が流れてしま
う。しかし、第２の記憶ノードにつながる第４の電源Ｖ
s2の電位を接地電位である第２の電源Ｖssよりも高く設
定することにより、第２の駆動トランジスタＮ２のオン
抵抗が高くなるため、該第２の駆動トランジスタＮ２を
流れる貫通電流が抑制されるので、書き込み動作が早く
なる。
【０３７８】なお、グラウンド線制御電位Ｖu3は、数１
００ｍＶ以上、かつ、第１の電源Ｖccの電位と第２の駆
動トランジスタのしきい値電圧Ｖｔとの差の電位以下に
設定される。
【０３７９】以下、本発明の第５実施形態の第２変形例
を図面に基づいて説明する。
【０３８０】図１７は本発明の第５実施形態の第２変形
例に係るメモリセルを表わす回路図である。図１７
（ａ）に示すメモリセルは第５実施形態に用いたものと
同じであるので説明を省略する。図１７（ｂ）におい
て、Ｖsmはメモリセルを駆動する第１の電源Ｖccの電位
のほぼ２分の１の電位である基準電位となる第５の電源
であり、Ｖssはメモリセルを駆動する接地電位となる第
２の電源であり、各トランジスタは図１７（ａ）に示す
メモリセルに対応する各トランジスタの導電型を反転さ
せた構成である。
【０３８１】第２変形例は図１７（ａ）及び図１７
（ｂ）のメモリセルが、第１実施形態の第５変形例と同
様に、２段に直列に接続された構成とする。
【０３８２】以下、前記のように構成されたメモリセル
の動作を図面に基づいて説明する。図１９（ａ）は図１
７（ａ）に示す第２変形例に係るメモリセルの動作時の
タイミングチャートであり、図１９（ｂ）は図１７
（ｂ）に示す第２変形例に係るメモリセルの動作時のタ
イミングチャートである。
【０３８３】図１７（ａ）に示す第２変形例に係るメモ
リセルの読み出し動作及び書き込み動作は第５実施形態
と同じであるため、説明を省略する。
【０３８４】図１９（ｂ）に示すメモリセルのタイミン
グチャートは負論理となるため、読み出し期間において
は、第１の記憶ノードＶ１に「０」が保持され、第２の
記憶ノードＶ２に「１」が保持されていることを示し、
書き込み期間においては、第１の記憶ノードＶ１に
「１」が書き込まれ、第２の記憶ノードＶ２に「０」が
書き込まれるようすを示している。
【０３８５】図１７（ｂ）に示す第２変形例に係るメモ
リセルの読み出し動作及び書き込み動作は、駆動トラン
ジスタがＰ型トランジスタであるため、接地電位である
第２の電源Ｖssの電位で動作すること以外は第５実施形
態と同様である。
【０３８６】本変形例の特徴として、第１実施形態の第
５変形例と同様に、図１７（ａ）に示すメモリセルにお
いて、フリップフロップ接続されるトランジスタ群Ｎ
１，Ｎ２，Ｎ５４，Ｎ５５，Ｐ１及びＰ２は、駆動され
る電位が第１の電源Ｖccの電位の約２分の１となる第５
の電源の電位Ｖsmであっても、読み出し動作時において
は、ワード線ＷＬｎが第１の電源Ｖccの電位に印加さ
れ、ビット線対ＢＬｎ，／ＢＬｎが第５の電源Ｖsmの電
位に印加される。また、書き込み動作時においては、前
記トランジスタ群はワード線ＷＬｎが第１実施形態と同
じ第１の電源Ｖccの電位に印加され、ビット線ＢＬｎ及
びビット相補線／ＢＬｎが基準電位となる第５の電源の
電位Ｖsmを中心として第１の電源Ｖccの電位の２分の１
ずつを増減して印加されるため、それらの電位差は実質
的に第１実施形態と同じ第１の電源Ｖccの電位に印加さ
れるので、本実施形態に係るメモリセルは安定した動作
をすることができる。
【０３８７】また、図１７（ｂ）に示すメモリセルは、
図１７（ａ）に示すメモリセルとはトランジスタの導電
型が反転しているため、各トランジスタが駆動及び制御
される電位は全て反転されているので、図１７（ａ）に
示すメモリセルと同様に安定した動作をすることができ
る。
【０３８８】以下、本発明の第５実施形態の第３変形例
を説明する。
【０３８９】図１７（ａ）は本発明の第５実施形態の第
３変形例に係るメモリセルを表わす回路図であって、第
５実施形態に用いたものと同様の構成である。
【０３９０】本変形例は、各構成要素のトランジスタの
しきい値電圧の設定値を調整することにより、動作の高
速化を図る。
【０３９１】例えば、各トランジスタのしきい値電圧を
Ｖt （トランジスタ名）で表わすとすると、各メモリセ
ルの各トランジスタのしきい値電圧を Ｖtp（Ｐ１） ＝Ｖtp（Ｐ２） ＝−０．５Ｖ， Ｖtn（Ｎ５４）＝Ｖtn（Ｎ５５）＝０．５Ｖ， Ｖtn（Ｎ１） ＝Ｖtn（Ｎ２） ＝０．１Ｖ， Ｖtn（Ｎ３） ＝Ｖtn（Ｎ５６）＝０．１Ｖ のようにそれぞれ設定する。
【０３９２】このようにすると、読み出しの高速動作を
規定する第１の駆動トランジスタＮ１と第１のスイッチ
トランジスタＮ３とが速やかに活性化されるため、読み
出し動作の高速化を図ることができる。
【０３９３】さらに、読み出し動作も書き込み動作も行
われていない状態において消費されるスタンバイ電流
は、第２のスイッチトランジスタＮ５４及び第３のスイ
ッチトランジスタＮ５５のしきい値電圧が０．５Ｖと高
いため、メガビット級の大容量の記憶装置であっても、
マイクロアンペア以下に抑えることができる。
【０３９４】なお、図１７（ｂ）に示す反転型のメモリ
セルの場合は、各メモリセルの各トランジスタのしきい
値電圧を Ｖtn（Ｎ１） ＝Ｖtn（Ｎ２） ＝０．５Ｖ， Ｖtp（Ｐ５４）＝Ｖtp（Ｐ５５）＝−０．５Ｖ， Ｖtp（Ｐ１） ＝Ｖtp（Ｐ２） ＝−０．２Ｖ， Ｖtp（Ｐ３） ＝Ｖtp（Ｐ５６）＝−０．２Ｖのように
それぞれ設定すればよい。
【０３９５】以下、本発明の第５実施形態の第４変形例
を図面に基づいて説明する。
【０３９６】図２０（ａ）は本発明の第５実施形態の第
４変形例に係るメモリセルを表わす回路図である。図１
７（ａ）に示すメモリセルに新たに追加された構成要素
のみを説明する。図２０（ａ）において、ＢＬｒは読み
出し専用の第１の制御線としての読み出し用ビット線、
／ＢＬｒは読み出し専用の第２の制御線としての読み出
し用ビット相補線、ＷＬｒは読み出し専用の第３の制御
線としての読み出し用ワード線、ＢＬｗは書き込み専用
の第１の制御線としての書き込み用ビット線、／ＢＬｗ
は書き込み専用の第２の制御線としての書き込み用ビッ
ト相補線、ＷＬｗは書き込み専用の第３の制御線として
の書き込み用ワード線、Ｎ８１は書き込み専用ワード線
ＷＬｗにより活性化され、書き込み用ビット線ＢＬｗと
第１の記憶ノードＶ１との間に直列に接続された書き込
み専用の第５のスイッチ、Ｎ８２は書き込み専用ワード
線ＷＬｗにより活性化され、書き込み用ビット相補線／
ＢＬｗと第２の記憶ノードＶ２との間に直列に接続され
た書き込み専用の第６のスイッチである。
【０３９７】本変形例のメモリセルは、読み出し動作と
書き込み動作とが同時に実行が可能な２ポートＳＲＡＭ
である。
【０３９８】本変形例のメモリセルにおいても、各トラ
ンジスタのしきい値電圧の設定値を調整することにより
動作を高速にすることが可能となる。
【０３９９】例えば、各メモリセルの各トランジスタの
しきい値電圧を Ｖtp（Ｐ１） ＝Ｖtp（Ｐ２） ＝−０．５Ｖ， Ｖtn（Ｎ５４）＝Ｖtn（Ｎ５５）＝０．５Ｖ， Ｖtn（Ｎ１） ＝Ｖtn（Ｎ２） ＝０．１Ｖ， Ｖtn（Ｎ３） ＝Ｖtn（Ｎ５６）＝０．１Ｖ Ｖtn（Ｎ８１）＝Ｖtn（Ｎ８２）＝０．１Ｖ のようにそれぞれ設定する。
【０４００】本変形例のメモリセルは、読み出し専用の
第１のスイッチＮ３と第１の駆動トランジスタＮ１とが
直列に接続され、第４のスイッチＮ５６と第２の駆動ト
ランジスタＮ２とが直列に接続されていると共に、書き
込み専用の第５のスイッチＮ８１と第１の記憶ノードＶ
１とが接続され、第６のスイッチＮ８２と第２の記憶ノ
ードＶ２とが接続されている点に特徴がある。
【０４０１】この構成及びしきい値電圧の設定により、
第１の記憶ノードＶ１と読み出し時に読み出し用ビット
線ＢＬｒと接続される第１の接続点Ｖ５３とが切り離さ
れ、第２の記憶ノードＶ２と読み出し動作時に読み出し
用ビット相補線／ＢＬｒと接続される第２の接続点Ｖ５
４とが切り離されるため、読み出し時のスタチックノイ
ズマージンを大きくしながら、書き込みの高速化を図る
ことができる。
【０４０２】なお、図２０（ｂ）に示す反転型のメモリ
セルの場合は、各メモリセルの各トランジスタのしきい
値電圧を Ｖtn（Ｎ１） ＝Ｖtn（Ｎ２） ＝０．５Ｖ， Ｖtp（Ｐ５４）＝Ｖtp（Ｐ５５）＝−０．５Ｖ， Ｖtp（Ｐ１） ＝Ｖtp（Ｐ２） ＝−０．２Ｖ， Ｖtp（Ｐ３） ＝Ｖtp（Ｐ５６）＝−０．２Ｖ Ｖtp（Ｐ８１）＝Ｖtp（Ｐ８２）＝−０．２Ｖ のようにそれぞれ設定すればよい。
【０４０３】以下、本発明の第６実施形態を図面に基づ
いて説明する。
【０４０４】図２１（ａ）は本発明の第６実施形態に係
るビット線制御回路を表わす回路図である。図２１
（ａ）において、ＷＥは図２５に示すリード／ライト切
り替え制御回路により通知される書き込み要求、Ｄinは
図２５に示す入出力データ制御回路により通知される書
き込みデータ、ｐＢＬ（ｋ）は図２７（ａ）に示すビッ
ト線の選択回路ＤＳＷ１を通してメモリセルのビット線
に印加するための多重化された前ビット線、／ｐＢＬ
（ｋ）は同じくビット線の選択回路ＤＳＷ１を通してメ
モリセルのビット相補線／ＢＬに印加するための多重化
された前ビット相補線、Ｖu1は前ビット線ｐＢＬ（ｋ）
に印加する第１のハイデータ電位、Ｖu2は前ビット相補
線／ｐＢＬ（ｋ）に印加する第２のハイデータ電位、Ｖ
x1は前ビット線ｐＢＬ（ｋ）又は前ビット相補線／ｐＢ
Ｌ（ｋ）に印加する接地電位、Ｐ６１は書き込み要求Ｗ
Ｅの相補値に応じて第１のハイデータ電位Ｖu1を開閉す
る第１のＰ型スイッチ、Ｐ６２は書き込みデータＤinに
応じて第１のハイデータ電位Ｖu1を開閉する第２のＰ型
スイッチ、Ｎ６１は書き込みデータＤinに応じて接地電
位Ｖx1を開閉する第１のＮ型スイッチ、Ｎ６２は書き込
み要求ＷＥに応じて接地電位Ｖx1を開閉する第２のＮ型
スイッチ、Ｎ６３は書き込み要求ＷＥの相補値に応じて
接地電位Ｖx1を開閉する第３のＮ型スイッチ、Ｐ６３は
書き込み要求ＷＥの相補値に応じて第２のハイデータ電
位Ｖu2を開閉する第３のＰ型スイッチ、Ｐ６４はゲート
電極が接地されているため常に閉じている第４のＰ型ス
イッチ、Ｎ６４はゲート電極が接地されているため常に
開いている第４のＮ型スイッチ、Ｎ６５は書き込み要求
ＷＥに応じて接地電位Ｖx1を開閉する第５のＮ型スイッ
チ、Ｎ６６は書き込み要求ＷＥの相補値に応じて接地電
位Ｖx1を開閉する第６のＮ型スイッチである。
【０４０５】以下、前記のように構成されたビット線制
御回路Ａ１の動作を説明する。
【０４０６】図２９又は図３０に示すように、本実施形
態において、書き込み要求ＷＥを正論理とする。
【０４０７】まず、書き込み要求ＷＥが「１」の場合、
すなわち書き込み期間のビット線制御回路Ａ１の動作を
説明する。
【０４０８】書き込みデータＤinが「１」のとき、前ビ
ット線ｐＢＬ（ｋ）における、第１のＰ型スイッチＰ６
１、第１のＮ型スイッチＮ６１及び第２のＮ型スイッチ
Ｎ６２が閉じて他のスイッチが開くため、前ビット線ｐ
ＢＬ（ｋ）は接地電位Ｖx1に印加され、前ビット相補線
／ｐＢＬ（ｋ）における、第３のＰ型スイッチＰ６３及
び第４のＰ型スイッチＰ６４が閉じて他のスイッチが開
くため、前ビット相補線／ｐＢＬ（ｋ）は第２のハイデ
ータ電位Ｖu2に印加される。前ビット線ｐＢＬ（ｋ）に
印加される接地電位Ｖx1によりメモリセルの書き込み対
象となる記憶ノードには「０」が書き込まれることにな
る。
【０４０９】書き込みデータＤinが「０」のとき、前ビ
ット線ｐＢＬ（ｋ）における、第１のＰ型スイッチＰ６
１、第２のＰ型スイッチＰ６２及び第２のＮ型スイッチ
Ｎ６２が閉じて他のスイッチが開くため、前ビット線ｐ
ＢＬ（ｋ）は第１のハイデータ電位Ｖu1に印加され、前
ビット相補線／ｐＢＬ（ｋ）における、第３のＰ型スイ
ッチＰ６３及び第４のＰ型スイッチＰ６４が閉じて他の
スイッチが開くため、前ビット相補線／ｐＢＬ（ｋ）は
第２のハイデータ電位Ｖu2に印加される。前ビット線ｐ
ＢＬ（ｋ）に印加される第１のハイデータ電位Ｖu1は第
１の電源Ｖccの電位又はその昇圧された電位Ｖppに印加
されるため、メモリセルの書き込み対象となる記憶ノー
ドには「１」が書き込まれることになる。
【０４１０】次に、書き込み要求ＷＥが「０」の場合、
すなわち読み出し期間の場合を説明する。
【０４１１】書き込みデータＤinが「１」のとき、前ビ
ット線ｐＢＬ（ｋ）における、第１のＮ型スイッチＮ６
１及び第３のＮ型スイッチＮ６３が閉じて他のスイッチ
が開くため、前ビット線ｐＢＬ（ｋ）は接地電位Ｖx1に
印加され、前ビット相補線／ｐＢＬ（ｋ）において、第
４のＰ型スイッチＰ６４及び第６のＮ型スイッチＮ６６
が閉じて他のスイッチが開くため、前ビット相補線／ｐ
ＢＬ（ｋ）は接地電位Ｖx1に印加される。 従って、接
地電位Ｖx1により読み出し期間中は前ビット線ｐＢＬ
（ｋ）及び前ビット相補線／ｐＢＬ（ｋ）は共に接地電
位となる。
【０４１２】書き込みデータＤinが「０」のとき、前ビ
ット線ｐＢＬ（ｋ）における、第２のＰ型スイッチＰ６
２及び第３のＮ型スイッチＮ６３が閉じて他のスイッチ
が開くため、前ビット線ｐＢＬ（ｋ）は接地電位Ｖx1に
印加され、前ビット相補線／ｐＢＬ（ｋ）における、第
４のＰ型スイッチＰ６４及び第６のＮ型スイッチＮ６６
が閉じて他のスイッチが開くため、前ビット相補線／ｐ
ＢＬ（ｋ）は接地電位Ｖx1に印加される。
【０４１３】従って、接地電位Ｖx1により読み出し期間
中は前ビット線ｐＢＬ（ｋ）及び前ビット相補線／ｐＢ
Ｌ（ｋ）は共に接地電位となる。
【０４１４】本実施形態の特徴として、書き込み期間中
には、メモリセルのビット線ＢＬに印加する書き込みデ
ータとなる接地電位Ｖx1又は第１のハイデータ電位Ｖu1
が生成され、書き込み制御線となるビット相補線／ＢＬ
に印加する制御用の第２のハイデータ電位Ｖu2が生成さ
れると共に、読み出し期間中には、ビット線対ＢＬ，／
ＢＬに印加する接地電位Ｖx1が生成される。
【０４１５】本実施形態に係るビット線制御回路Ａ１は
第３実施形態の第４変形例、第３実施形態の第５変形
例、第４実施形態の第３変形例及び第４実施形態の第４
変形例を除く第１実施形態から第４実施形態の全てのメ
モリセルにおいて使用される。
【０４１６】以下、本発明の第６実施形態の第１変形例
を図面に基づいて説明する。
【０４１７】図２１（ｂ）は本発明の第６実施形態の第
１変形例に係るビット線制御回路をを表わす回路図であ
る。図２１（ｂ）において、図２１（ａ）に示すビット
線制御回路Ａ１との違いのみを説明する。ＷＴは図２１
（ａ）における前ビット相補線／ｐＢＬ（ｋ）に替わる
ものであり、第３実施形態の第４変形例、第３実施形態
の第５変形例、第４実施形態の第３変形例及び第４実施
形態の第４変形例に係るメモリセルにおいて、書き込み
動作時に第２の制御線としての書き込み制御線となる。
【０４１８】第１変形例に係るビット線制御回路Ａ２の
動作は前記第６実施形態に係るビット線制御回路Ａ１と
同様であるため説明を省略する。
【０４１９】以下、本発明の第７実施形態を図面に基づ
いて説明する。
【０４２０】図２２（ａ）は本発明の第７実施形態に係
るセンスアンプを表わす回路図である。図２２（ａ）に
おいて、ＲＤ（ｋ）は読み出し動作時に図２８（ａ）又
（ｂ）に示すセンスアンプ前段の選択回路ＤＳＷ３から
コラムデコーダによりデコードされたビット線ＢＬ
（ｎ）のデータを取り込む共通データ線、／ＲＤ（ｋ）
は同じくセンスアンプ前段の選択回路ＤＳＷ３からコラ
ムデコーダによりデコードされたビット相補線／ＢＬ
（ｎ）のデータを取り込む共通データ参照線、ＸＳＡは
読み出し期間の前半にのみ活性化され、共通データ線Ｒ
Ｄ（ｋ）及び共通データ参照線／ＲＤ（ｋ）のインピー
ダンスを検知するトリガとなるセンスアンプの活性化信
号、ＥＱは読み出し期間の後半にのみ活性化され、イン
ピーダンス特性の差を電位差に変換し、またビット線対
ＢＬ（ｎ），／ＢＬ（ｎ）を接地電位にプリチャージす
るトリガとなるビット線のイコライズ信号、Ｖccはセン
スアンプを動作させる第１の電源、Ｖx1はセンスアンプ
を動作させ、またビット線対ＢＬ（ｎ），／ＢＬ（ｎ）
のプリチャージ用の接地電位、Ｐ７１は一方のインバー
タの第１の負荷トランジスタ、Ｐ７２は第１の負荷トラ
ンジスタＰ７１と対をなす他方のインバータの第２の負
荷トランジスタ、Ｎ７１は一方のインバータの第１の駆
動トランジスタ、Ｎ７２は第１の駆動トランジスタＮ７
１と対をなす他方のインバータの第２の駆動トランジス
タ、Ｎ７３はセンスアンプの活性化信号ＸＳＡにより活
性化され第１の電源Ｖccと共通データ参照線／ＲＤ
（ｋ）とを接続する第１導電型の第１のトランジスタと
しての第３のトランジスタ、Ｎ７４はセンスアンプの活
性化信号ＸＳＡにより活性化され第１の電源Ｖccと共通
データ線ＲＤ（ｋ）とを接続する第１導電型の第２のト
ランジスタとしての第４のトランジスタ、Ｐ７５はセン
スアンプの活性化信号ＸＳＡの相補信号により活性化さ
れ第１の電源Ｖccと第１の負荷トランジスタＮ７１及び
第２の負荷トランジスタＮ７２の共通のソース電極とを
接続する第２導電型の第１のトランジスタとしての第５
のトランジスタ、Ｎ７６はビット線のイコライズ信号Ｅ
Ｑにより活性化され共通データ参照線／ＲＤ（ｋ）を接
地電位Ｖx1に印加するための第１のスイッチ、Ｎ７７は
ビット線のイコライズ信号ＥＱにより活性化され共通デ
ータ線ＲＤ（ｋ）を接地電位Ｖx1に印加するための第２
のスイッチ、ｐＤout は共通データ線ＲＤ（ｋ）のイン
ピーダンス特性の差を電位差に変換して出力するセンス
アンプの出力、／ｐＤout は共通データ参照線／ＲＤ
（ｋ）のインピーダンス特性の差を電位差に変換して出
力するセンスアンプの参照出力、Ｎ７８はセンスアンプ
の出力ｐＤout を適当な電位に変換する第６のトランジ
スタ、Ｎ７９はセンスアンプの参照出力／ｐＤout を適
当な電位に変換する第７のトランジスタ、Ｄout は図２
５に示す入出力データ制御回路に送られる読み出しデー
タ、／Ｄout は同じく入出力データ制御回路に送られる
読み出し参照データである。
【０４２１】なお、図２８（ｂ）に示すセンスアンプ前
段の選択回路ＤＳＷ３はセンスアンプの活性化信号ＸＳ
Ａが活性化されている際に、共通データ線ＲＤ（ｋ）の
参照電位となる共通データ参照線／ＲＤ（ｋ）の電位が
第１の電源Ｖccと第２の電源Ｖssとの中間となるよう
に、ダミーセルが共通データ参照線／ＲＤ（ｋ）に設け
られている。
【０４２２】以下、前記のように構成されたセンスアン
プの動作を説明する。図２９において、全ての信号の立
上がり方向をハイと呼び立ち下がり方向をローと呼ぶ。
図２９に示すタイミングチャートの読み出し期間の前半
において、まず、センスアンプの活性化信号ＸＳＡがハ
イになり、ビット線のイコライズ信号ＥＱがローにな
る。このときの回路を等価回路にして示したのが図２２
（ｂ）である。
【０４２３】図２２（ｂ）において、図２２（ａ）に示
した構成要素と同じ符号を付している。共通データ線Ｒ
Ｄ（ｋ）は図２８（ａ）に示すセンスアンプ前段の選択
回路ＤＳＷ３により選択されたビット線ＢＬが接続さ
れ、共通データ参照線／ＲＤ（ｋ）はセンスアンプ前段
の選択回路ＤＳＷ３により選択されたビット相補線／Ｂ
Ｌが接続される。
【０４２４】このように、本センスアンプは読み出し期
間の前半に、選択されたビット線対ＢＬ，／ＢＬに対し
てのみインピーダンス検知用の電流をセンスアンプ側か
ら注入している。
【０４２５】センスアンプの出力対ｐＤout 及び／ｐＤ
out の電位は、第３のトランジスタＮ７３及び第４のト
ランジスタＮ７４と第１の駆動トランジスタＮ７１及び
第２の駆動トランジスタＮ７２との抵抗比により決定さ
れる。従って、例えば共通データ線ＲＤ（ｋ）に選択さ
れたビット線ＢＬは接地レベルの低インピーダンスで接
続されており、共通データ参照線／ＲＤ（ｋ）に選択さ
れたビット相補線／ＢＬは低インピーダンスでは接続さ
れていない、すなわち浮いている状態とすると、図２９
に示すようにビット線対ＢＬ，／ＢＬは共に接地電位に
印加されていても、低インピーダンス側の共通データ線
ＲＤ（ｋ）には高インピーダンス側の共通データ参照線
／ＲＤ（ｋ）よりも多くの電流が流れるため、センスア
ンプの出力ｐＤout の電位は電圧降下が大きくなるの
で、センスアンプの参照出力／ｐＤout よりも低くな
る。図２９に示すように、この読み出し期間前半のセン
スアンプの出力対ｐＤout 及び／ｐＤout の電位差は僅
少である。
【０４２６】次に、図２９に示す読み出し期間の後半に
おいて、センスアンプの活性化信号ＸＳＡがローにな
り、ビット線のイコライズ信号ＥＱがハイになる。この
ときの回路を等価回路にして示したのが図２２（ｃ）で
ある。
【０４２７】図２２（ｃ）において、図２２（ａ）に示
した構成要素と同じ符号を付している。図２２（ｃ）に
示すように、第１の負荷トランジスタＰ７１及び第２の
負荷トランジスタＰ７２と第１の駆動トランジスタＮ７
１及び第２の駆動トランジスタＮ７２により構成される
フリップフロップ回路が活性化され、センスアンプの出
力対ｐＤout 及び／ｐＤout の電位は、相補型ＭＯＳレ
ベルの電位に変換される。図２９に示すように、この読
み出し期間後半のセンスアンプの出力対ｐＤout 及び／
ｐＤout の電位差は増幅されている。
【０４２８】また、共通データ線対ＲＤ（ｋ）及び／Ｒ
Ｄ（ｋ）に接地電位Ｖx1が印加されることにより、イン
ピーダンス検知用に注入された電荷は廃棄される。
【０４２９】なお、本発明の第３実施形態の第４変形例
及び第４実施形態の第３変形例の場合に限り、共通デー
タ参照線／ＲＤ（ｋ）は第４の電源Ｖs2の電位に印加さ
れる。
【０４３０】本実施形態の特徴として、読み出し期間の
前半において、図２８（ａ）又は（ｂ）に示すセンスア
ンプ前段の選択回路ＤＳＷ３のコラムデコーダにより選
択されたビット線対ＢＬ，／ＢＬに対してのみインピー
ダンス検知用の電流をセンスアンプ側から注入し、第３
のトランジスタＮ７３及び第４のトランジスタＮ７４に
より生じるビット線対ＢＬ，／ＢＬの電流の差を検知し
てセンスアンプの出力対ｐＤout 及び／ｐＤout に電位
差を生じさせ、読み出し期間の後半において、該電位差
をフリップフロップ回路により増幅させることにより、
所望の読み出しデータ対Ｄout 及び／Ｄout を生成する
と共に、選択されたビット線対ＢＬ，／ＢＬを接地レベ
ルとして注入された電荷を廃棄している。
【０４３１】このように、本発明に係る半導体集積回路
装置によると、低消費電力化の障害となるビット線のプ
リチャージの電位を接地電位とすることにより、低消費
電力化を図れると共に、ビット線を接地電位とすること
から生じるメモリセルの記憶ノードの電位喪失を防ぐた
めに、ビット線と記憶ノードとの間をスイッチトランジ
スタにより遮断している。この結果、読み出し時のメモ
リセルの貫通電流を抑制することもできるようになる。
【０４３２】また、信号電位の読み出しは、センスアン
プ側から選択されたメモリセルにのみインピーダンスを
検知できる程度の電流を注入するだけで行なえるため、
一層の低消費電力化を図れると共に、読み出し動作を高
速に行なうことができる。
【０４３３】一方、メモリセルのソース線の電位に記憶
ノードの信号電位のラッチ能力を弱める方向の電位を印
加するため、書き込み動作を高速にすることができる。
【０４３４】
【発明の効果】 本発明に係る第１の半導体集積回路装
置によると、選択されたメモリセルのインピーダンス値
を検知することにより、該メモリセルのデータを判定す
るため高速な読み出し動作が可能となる。
【０４３５】さらに、プリチャージが不要になるため、
低消費電力化を図ることができる。
【０４３６】
【０４３７】
【０４３８】
【０４３９】
【０４４０】
【０４４１】
【０４４２】
【０４４３】
【０４４４】
【０４４５】
【０４４６】
【０４４７】
【０４４８】
【０４４９】
【０４５０】
【０４５１】
【０４５２】
【０４５３】
【０４５４】
【０４５５】
【０４５６】 本発明に係る第２の半導体集積回路装置
によると、トランジスタ対のうちの少なくともよりオン
の状態にあるトランジスタが他のトランジスタよりもオ
フの状態になるため、信号電位のラッチ能力が低下する
ので、記憶ノード対の信号電位のバランスが早く崩れる
ようになり、その結果、書き込み動作を高速に行なえる
ようになる。
【０４５７】
【０４５８】
【０４５９】
【０４６０】
【０４６１】
【０４６２】
【０４６３】
【０４６４】
【０４６５】
【０４６６】
【０４６７】
【０４６８】
【０４６９】
【０４７０】
【０４７１】
【０４７２】
【０４７３】
【０４７４】
【０４７５】
【０４７６】
【０４７７】
【０４７８】
【０４７９】
【０４８０】
【０４８１】
【０４８２】
【０４８３】
【０４８４】
【０４８５】
【０４８６】
【０４８７】
【０４８８】さらに、基準電位と同じ電位が第１の記憶
ノードに書き込まれる際に、第１のメモリセルにおい
て、第１の制御線に基準電位よりも低い接地電位が印加
され、第２のメモリセルにおいて、第１の制御線に基準
電位よりも高い電源電位が印加されるため、該第１の記
憶ノードは速やかに基準電位に近づくので、書き込み動
作が早く完了し、アクセス時間を短縮することができ
る。
【０４８９】
【０４９０】
【０４９１】
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態に係るメモリセ
ルを示す回路図である。（ｂ）は本発明の第１実施形態
の第３変形例に係るメモリセルを示す回路図である。
【図２】（ａ）は本発明の第１実施形態の第４変形例、
第２実施形態の第３変形例、第３実施形態の第７変形例
及び第４実施形態の第６変形例に係るメモリセルの電源
の電位を示す図である。（ｂ）は本発明の第１実施形態
の第５変形例、第２実施形態の第４変形例、第３実施形
態の第８変形例及び第４実施形態の第７変形例に係るメ
モリセルの電源の電位を示す図である。
【図３】（ａ）、（ｂ）は本発明の第１実施形態の第５
変形例に係るメモリセルを示す回路図である。
【図４】（ａ）は本発明の第１実施形態の第６変形例、
第２実施形態の第５変形例、第３実施形態の第９変形例
及び第４実施形態の第８変形例に係るメモリセルアレイ
を示す模式図であり、（ｂ）は従来のワード線及びビッ
ト線をデコードするゲートアレイの回路図であり、
（ｃ）は本発明に係るワード線及びビット線をデコード
するゲートアレイの回路図である。
【図５】本発明の第１実施形態の第６変形例、第２実施
形態の第５変形例、第３実施形態の第９変形例及び第４
実施形態の第８変形例に係るメモリセルアレイからデー
タを読み出す際のタイミングチャートを示す図である。
【図６】（ａ）は本発明の第２実施形態に係るメモリセ
ルを示す回路図である。（ｂ）は本発明の第２実施形態
の第２変形例に係るメモリセルを示す回路図である。
【図７】（ａ）、（ｂ）は本発明の第２実施形態の第４
変形例に係るメモリセルを示す回路図である。
【図８】（ａ）は本発明の第３実施形態に係るメモリセ
ルを示す回路図である。（ｂ）は本発明の第３実施形態
の第１変形例に係るメモリセルアレイの一部を示す回路
図である。
【図９】本発明の第３実施形態、第４実施形態及び第５
実施形態の第１変形例に係るグラウンド線の制御回路を
示す回路図である。
【図１０】本発明の第３実施形態の第４変形例に係るメ
モリセルを示す回路図である。
【図１１】本発明の第３実施形態の第５変形例、第４実
施形態の第４変形例に係るメモリセルアレイを示す模式
図である。
【図１２】本発明の第３実施形態の第６変形例に係るメ
モリセルを示す回路図である。
【図１３】（ａ）、（ｂ）は本発明の第３実施形態の第
８変形例に係るメモリセルを示す回路図である。
【図１４】（ａ）は本発明の第４実施形態に係るメモリ
セルを示す回路図である。（ｂ）は本発明の第４実施形
態の第１変形例に係るメモリセルアレイの一部をを示す
回路図である。
【図１５】（ａ）は本発明の第４実施形態の第３変形例
に係るメモリセルを示す回路図である。（ｂ）は本発明
の第４実施形態の第５変形例に係るメモリセルを示す回
路図である。
【図１６】（ａ）、（ｂ）は本発明の第４実施形態の第
７変形例に係るメモリセルを示す回路図である。
【図１７】（ａ）は本発明の第５実施形態及び第５実施
形態の第２変形例に係るメモリセルを示す回路図であ
る。（ｂ）は本発明の第５実施形態の第２変形例に係る
メモリセルを示す回路図である。
【図１８】本発明の第５実施形態の第１変形例に係るメ
モリセルを示す回路図である。
【図１９】（ａ）は図１７（ａ）に示す本発明の第５実
施形態の第２変形例に係るメモリセルの動作時のタイミ
ングチャートを示す図である。（ｂ）は図１７（ｂ）に
示す本発明の第５実施形態の第２変形例に係るメモリセ
ルの動作時のタイミングチャートを示す図である。
【図２０】（ａ）、（ｂ）は本発明の第５実施形態の第
４変形例に係るメモリセルを示す回路図である。
【図２１】（ａ）は本発明の第６実施形態に係るビット
線の制御回路を示す回路図である。（ｂ）は本発明の第
６実施形態の第１変形例に係るビット線の制御回路を示
す回路図である。
【図２２】（ａ）は本発明の第７実施形態に係るセンス
アンプを示す回路図である。（ｂ）は本発明の第７実施
形態に係る読み出し期間前半のセンスアンプの等価回路
を示す回路図である。（ｃ）は本発明の第７実施形態に
係る読み出し期間後半のセンスアンプの等価回路を示す
回路図である。
【図２３】本発明に係るＳＲＡＭ半導体集積回路装置に
おける読み出し時の電流の流れの模式図であって、
（ａ）はＳＲＡＭ装置であり、（ｂ）はタイミングチャ
ートである。
【図２４】本発明に係るＳＲＡＭ半導体集積回路装置に
おける書き込み時のクロスカップルトランジスタのソー
ス線の電位の模式図を示し、（ａ）は共通型のソース線
を有するメモリセルの模式図であり、（ｂ）は分離型の
ソース線を有するメモリセルの模式図である。
【図２５】本発明の実施形態に係る半導体集積回路装置
の全体構成図である。
【図２６】本発明の実施形態に係るコラム回路を示すブ
ロック構成図である。
【図２７】（ａ）は本発明の実施形態に係るビット線の
選択回路を示す回路図である。（ｂ）は本発明の実施形
態に係るグラウンド線の選択回路を示す回路図である。
【図２８】（ａ）、（ｂ）は本発明の実施形態に係るセ
ンスアンプ前段の選択回路を示す回路図である。
【図２９】本発明の第１実施形態及び第２実施形態に係
るメモリセルの動作時のタイミングチャートを示す図で
ある。
【図３０】本発明の第３実施形態及び第４実施形態に係
るメモリセルの動作時のタイミングチャートを示す図で
ある。
【図３１】従来のメモリセルを示す回路図である。
【図３２】従来のＳＲＡＭ装置における読み出し時の電
流の流れの模式図を示し、（ａ）は第１の従来型ＳＲＡ
Ｍ装置の模式図であり、（ｂ）は第１の従来型ＳＲＡＭ
装置のタイミングチャートであり、（ｃ）は第２の従来
型ＳＲＡＭ装置の模式図であり、（ｄ）は第２の従来型
ＳＲＡＭ装置のタイミングチャートである。
【図３３】従来のＳＲＡＭ装置における書き込み動作の
模式図である。
【符号の説明】
Ｐ１ 第１の負荷トランジスタ Ｎ１ 第１の反転型負荷トランジスタ Ｐ２ 第２の負荷トランジスタ Ｎ２ 第２の反転型負荷トランジスタ Ｎ１ 第１の駆動トランジスタ Ｐ１ 第１の反転型駆動トランジスタ Ｎ２ 第２の駆動トランジスタ Ｐ２ 第２の反転型駆動トランジスタ Ｎ３ 第１のスイッチ Ｐ３ 第１の反転型スイッチ Ｎ１４ 第２のスイッチ Ｐ１４ 第２の反転型スイッチ Ｎ２４ 第２のスイッチ Ｐ２４ 第２の反転型スイッチ Ｎ５４ 第２のスイッチ Ｐ５４ 第２の反転型スイッチ Ｎ１５ 第３のスイッチ Ｎ２５ 第３のスイッチ Ｐ２５ 第３の反転型スイッチ Ｎ３５ 第３のスイッチ Ｎ５５ 第３のスイッチ Ｐ５５ 第３の反転型スイッチ Ｎ２６ 第４のスイッチ Ｎ４６ 第４のスイッチ Ｎ５６ 第４のスイッチ Ｐ５６ 第４の反転型スイッチ Ｎ８１ 第５のスイッチ Ｐ８１ 第５の反転型スイッチ Ｎ８２ 第６のスイッチ Ｐ８２ 第６の反転型スイッチ Ｖ１ 第１の記憶ノード Ｖ２ 第２の記憶ノード Ｖ３ 第１の接続点 Ｖ５３ 第１の接続点 Ｖ４ 第２の接続点 Ｖ５４ 第２の接続点 ＷＬ ワード線 ＷＬ（ｍ） ワード線 ＷＬｎ ワード線 ＷＬｐ ワード線 ＷＬｒ 読み出し用ワード線 ＷＬｗ 書き込み用ワード線 ＷＴ 書き込み制御線 ＷＴ（ｍ） 書き込み制御線 ＢＬ ビット線 ＢＬ（ｎ） ビット線 ＢＬｎ ビット線 ＢＬｐ ビット線 ＢＬｒ 読み出し用ビット線 ＢＬｗ 書き込み用ビット線 ／ＢＬ ビット相補線 ／ＢＬ（ｎ） ビット相補線 ／ＢＬｎ ビット相補線 ／ＢＬｐ ビット相補線 ／ＢＬｒ 読み出し用ビット相補線 ／ＢＬｗ 書き込み用ビット相補線 Ｖcc 第１の電源 Ｖss 第２の電源 Ｖs1 第３の電源 Ｖs1（ｎ） 第３の電源 Ｖs2 第４の電源 Ｖs2（ｎ） 第４の電源 Ｖsm 第５の電源 Ｖm 第６の電源 Ｖx1 接地電位 Ｖu1 第１のハイデータ電位 Ｖu2 第２のハイデータ電位 Ｖu3 グラウンド線制御電位 Ａ１ ビット線制御回路 Ａ２ ビット線制御回路 ＷＥ 書き込み要求 ＲＥ 読み出し要求 Ｄin 書き込みデータ ｐＢＬ（ｋ） 前ビット線 ／ｐＢＬ（ｋ） 前ビット相補線 Ｐ６１ 第１のＰ型スイッチ Ｐ６２ 第２のＰ型スイッチ Ｐ６３ 第３のＰ型スイッチ Ｐ６４ 第４のＰ型スイッチ Ｎ６１ 第１のＮ型スイッチ Ｎ６２ 第２のＮ型スイッチ Ｎ６３ 第３のＮ型スイッチ Ｎ６４ 第４のＮ型スイッチ Ｎ６５ 第５のＮ型スイッチ Ｎ６６ 第６のＮ型スイッチ Ｄout 読み出しデータ ／Ｄout 読み出し参照データ ｐＤout センスアンプの出力 ／ｐＤout センスアンプの参照出力 ＸＳＡ センスアンプの活性化信号 ＥＱ センスアンプのイコライズ信号 ＲＤ（ｋ） 共通データ線 ／ＲＤ（ｋ） 共通データ参照線 Ｐ７１ 第１の負荷トランジスタ Ｐ７２ 第２の負荷トランジスタ Ｎ７１ 第１の駆動トランジスタ Ｎ７２ 第２の駆動トランジスタ Ｎ７３ 第３のトランジスタ Ｎ７４ 第４のトランジスタ Ｐ７５ 第５のトランジスタ Ｎ７６ 第１のスイッチ Ｎ７７ 第２のスイッチ Ｎ７８ 第６のトランジスタ Ｎ７９ 第７のトランジスタ Ｂ グラウンド線制御回路 ＰＢ１ 第１のＰ型スイッチ ＰＢ２ 第２のＰ型スイッチ ＰＢ３ 第３のＰ型スイッチ ＰＢ４ 第４のＰ型スイッチ ＮＢ１ 第１のＮ型スイッチ ＮＢ２ 第２のＮ型スイッチ ＮＢ３ 第３のＮ型スイッチ ＮＢ４ 第４のＮ型スイッチ ＮＢ５ 第５のＮ型スイッチ ＮＢ６ 第６のＮ型スイッチ ｐＶs1（ｋ） 第１の前グラウンド線 ｐＶs2（ｋ） 第２の前グラウンド線 ＤＳＷ１ ビット線の選択回路 ＤＳＷ２ グラウンド線の選択回路 ＤＳＷ３ センスアンプ前段の選択回路 Ａｄｄ コラムアドレス ｄＴ１ ワード線の立ち上がりの時間差 ｄＴ２ 読み出しデータ出力の時間差

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 データを記憶するメモリセルが行列状に
    配設されてなるメモリセルアレイと、 前記メモリセルアレイの行方向に並ぶメモリセルをロウ
    アドレスにより選択するロウデコーダと、 前記メモリセルアレイの列方向に並ぶメモリセルをコラ
    ムアドレスにより選択するコラム回路とを備え、 前記コラム回路は、前記メモリセルからデータを読み出
    す際に、前記ロウアドレス及びコラムアドレスにより選
    択されるメモリセルにデータの信号電位を検出するため
    の電流を注入する検出電流注入手段を有しており、 前記検出電流注入手段は、 メモリセルからデータを読み出すデータ読み出し期間
    に、選択された前記メモリセルにインピーダンスを検知
    するための電流を注入するセンスアンプであり、 前記セ
    ンスアンプは、 第１導電型のトランジスタ対及び第２導電型のトランジ
    スタ対よりなるインバータ回路がフリップフロップ接続
    されてなり、 前記第１導電型のトランジスタ対のソース電極対はアド
    レスが特定された前記メモリセルのデータが入力される
    入力対となり、 前記第２導電型のトランジスタ対のソース電極対の共通
    接点は、所定の活性化信号により制御される第２導電型
    の第１のトランジスタを介して電源に接続され、 前記インバータ回路の出力対は前記活性化信号により制
    御される第１導電型の第１のトランジスタ及び第１導電
    型の第２のトランジスタを介して前記電源にそれぞれ接
    続されており、 前記データ読み出し期間に前記第２導電型の第１のトラ
    ンジスタと前記第１導電型の第１及び第２のトランジス
    タとは同時に活性化されない ことを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 データを記憶するメモリセルが行列状に
    配設されてなるメモリセルアレイと、 前記メモリセルアレイの行方向に並ぶメモリセルをロウ
    アドレスにより選択するロウデコーダと、 前記メモリセルアレイの列方向に並ぶメモリセルをコラ
    ムアドレスにより選択するコラム回路とを備え、 前記コラム回路は、前記メモリセルからデータを読み出
    す際に、前記ロウアドレス及びコラムアドレスにより選
    択されるメモリセルにデータの信号電位を検出するため
    の電流を注入する検出電流注入手段を有しており、 前記メモリセルアレイは、 列方向に並ぶ前記メモリセルを制御する第１の制御線及
    び第２の制御線を有しており、 前記コラム回路は、 前記メモリセルからデータを読み出す際に、前記第１の
    制御線及び第２の制御線に第１の電位を印加し、 前記メモリセルにデータを書き込む際に、前記第１の制
    御線に前記第１の電位又は第２の電位を印加し、且つ、
    前記第２の制御線に第３の電位を印加するビット線制御
    回路を有していることを特徴とする半導体集積回路装
    置。
  3. 【請求項３】 前記メモリセルは、 第１の電源に接続された第１の負荷トランジスタ、該第
    １の負荷トランジスタと対をなす第２の負荷トランジス
    タ、第２の電源に接続された第１の駆動トランジスタ及
    び該第１の駆動トランジスタと対をなす第２の駆動トラ
    ンジスタがフリップフロップ接続されてなり、 前記第１の負荷トランジスタに接続され、信号電位を保
    持する第１の記憶ノードと、 前記第２の負荷トランジスタに接続され、該第１の記憶
    ノードとは相補関係の信号電位を保持する第２の記憶ノ
    ードと、 前記第１の記憶ノードと前記第１の制御線との間に直列
    に接続されており、第３の制御線により制御され、一方
    のソース／ドレイン電極が前記第１の制御線に接続され
    ている第１のスイッチトランジスタと、 前記第２の制御線により制御され、一方のソース／ドレ
    イン電極が前記第１の記憶ノードに接続され他方のソー
    ス／ドレイン電極が前記第１のスイッチトランジスタの
    他方のソース／ドレイン電極に接続されている第２のス
    イッチトランジスタとを有し、 前記第２のスイッチトランジスタは前記第１の記憶ノー
    ドと前記第１の駆動トランジスタとの間に直列に接続さ
    れていることを特徴とする請求項２に記載の半導体集積
    回路装置。
  4. 【請求項４】 前記第２のスイッチトランジスタのしき
    い値電圧は、前記第１の駆動トランジスタ、第２の駆動
    トランジスタ及び第１のスイッチトランジスタのいずれ
    のしきい値電圧よりも低くなるように設定されているこ
    とを特徴とする請求項３に記載の半導体集積回路装置。
  5. 【請求項５】 前記第２の負荷トランジスタのサイズ
    は、前記第１の負荷トランジスタ及び第２の駆動トラン
    ジスタのいずれのサイズよりも小さくなるように設定さ
    れていることを特徴とする請求項３又は４に記載の半導
    体集積回路装置。
  6. 【請求項６】 前記メモリセルは、前記第２の記憶ノー
    ドと前記第２の電源との間に前記第２の駆動トランジス
    タと並列に接続されており、前記第１のスイッチトラン
    ジスタと前記第２のスイッチトランジスタとの接続点の
    電位により制御される第３のスイッチトランジスタをさ
    らに有していることを特徴とする請求項３〜５のいずれ
    か１項に記載の半導体集積回路装置。
  7. 【請求項７】 前記第１の電源は降圧回路により降圧さ
    れていることを特徴とする請求項３〜６のいずれか１項
    に記載の半導体集積回路装置。
  8. 【請求項８】 前記降圧回路は前記メモリセルを構成し
    ている全てのトランジスタの導電型が反転されてなるメ
    モリセルであることを特徴とする請求項７に記載の半導
    体集積回路装置。
  9. 【請求項９】 前記第３の制御線に接続されているメモ
    リセルの数が前記第１の制御線及び前記第２の制御線に
    接続されているメモリセルの数よりも多いことを特徴と
    する請求項３〜８のいずれか１項に記載の半導体集積回
    路装置。
  10. 【請求項１０】 前記メモリセルは、 第１の電源に接続された第１の負荷トランジスタ、該第
    １の負荷トランジスタと対をなす第２の負荷トランジス
    タ、第２の電源に接続された第１の駆動トランジスタ及
    び該第１の駆動トランジスタと対をなす第２の駆動トラ
    ンジスタがフリップフロップ接続されてなり、 前記第１の負荷トランジスタに接続され、信号電位を保
    持する第１の記憶ノードと、 前記第２の負荷トランジスタに接続され、該第１の記憶
    ノードとは相補関係の信号電位を保持する第２の記憶ノ
    ードと、 前記第２の記憶ノードと前記第１の制御線との間に直列
    に接続されており、前記第３の制御線により制御され、
    一方のソース／ドレイン電極が前記第１の制御線に接続
    されている第１のスイッチトランジスタと、 前記第２の制御線により制御され、一方のソース／ドレ
    イン電極が前記第２の記憶ノードに接続され他方のソー
    ス／ドレイン電極が前記第１のスイッチトランジスタの
    他方のソース／ドレイン電極に接続されている第２のス
    イッチトランジスタと、 前記第１のスイッチトランジスタと前記第２の電源との
    間に直列に接続されており、第１の記憶ノードにより制
    御される第３のスイッチトランジスタとを有しているこ
    とを特徴とする請求項２に記載の半導体集積回路装置。
  11. 【請求項１１】 前記第１の負荷トランジスタのサイズ
    は前記第２の負荷トランジスタのサイズよりも小さくな
    るように設定されていることを特徴とする請求項１０に
    記載の半導体集積回路装置。
  12. 【請求項１２】 前記メモリセルは、 前記第１の記憶ノードと前記第２の電源との間に前記第
    １の駆動トランジスタと並列に接続されており、前記第
    １のスイッチトランジスタと前記第２のスイッチトラン
    ジスタとの接続点の電位により制御される第４のスイッ
    チトランジスタをさらに有していることを特徴とする請
    求項１０又は１１に記載の半導体集積回路装置。
  13. 【請求項１３】 前記第１の電源は降圧回路により降圧
    されていることを特徴とする請求項１０〜１２のいずれ
    か１項に記載の半導体集積回路装置。
  14. 【請求項１４】 前記降圧回路は前記メモリセルを構成
    している全てのトランジスタの導電型が反転されてなる
    メモリセルであることを特徴とする請求項１３に記載の
    半導体集積回路装置。
  15. 【請求項１５】 前記第３の制御線に接続されているメ
    モリセルの数は前記第１の制御線及び第２の制御線に接
    続されているメモリセルの数よりも多いことを特徴とす
    る請求項１０〜１４のいずれか１項に記載の半導体集積
    回路装置。
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