JP2010186500A - 不揮発性半導体記憶装置並びにその駆動方法 - Google Patents

Abstract

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置並びにその駆動方法に関する。

従来よりチャネルホットエレクトロンを用いて情報の書き込みを行い、ＦＮ（ファウラー・ノルドハイム）トンネル電流を用いて情報の消去を行う不揮発性半導体記憶装置が提供されている（例えば、特許文献１参照）。図６は、特許文献１に記載の不揮発性半導体記憶装置が備える一メモリセルの概略断面図である。

図６に示される従来構成の不揮発性半導体記憶装置が備えるメモリセル９０は、Ｐ型半導体基板９２上に、Ｎ型不純物拡散領域９１，９３，及び９４を有する構成である。

メモリセル９０は、半導体基板９２上の不純物拡散領域９１及び９４に挟まれた領域内において、第一絶縁膜５，電荷蓄積層６，第二絶縁膜７，及び第一ゲート電極８を下からこの順に有する。また、不純物拡散領域９３及び９１に挟まれた領域内において、第三絶縁膜９及び第二ゲート電極１０を下からこの順に有する。なお、特許文献１では、不純物拡散領域９１が２×１０^１５〜６×１０^１５ｉｏｎｓ／ｃｍ^２の範囲の高密度状態であると記載されている。

図６に示すように、半導体基板９２上において、不純物拡散領域９１及び９３，第三絶縁膜９，並びに第二ゲート電極１０によって一のトランジスタ１１が形成され、不純物拡散領域９１及び９４，第一絶縁膜５，電荷蓄積層６，第二絶縁膜７，並びに第一ゲート電極８によって別のトランジスタ１２が形成される。そして、このトランジスタ１１及び１２が、不純物拡散領域９１を介して直列に接続されている。以下では、トランジスタ１１を「アクセストランジスタ１１」、トランジスタ１２を「メモリセルトランジスタ１２」と呼ぶ。

なお、メモリセル９０において、不純物拡散領域９４はビット線に、不純物拡散領域９３はソース線に、第一ゲート電極８は第一ワード線に、第２ゲート電極１０は第二ワード線にそれぞれ接続される。そして、これらの各線を通じて不純物拡散領域９３及び９４，第一ゲート電極８，並びに第二ゲート電極１０に対して所定の電圧が印加され、書き込み，消去，及び読み出しの各駆動動作が行われる。

以下、メモリセル９０の駆動方法の一例を説明する。

書き込み動作の一例としては、選択されたメモリセルの第一ゲート電極８、第二ゲート電極１０、及びドレインとなる不純物拡散領域９４それぞれに所定の正電圧を印加し、ソースとなる不純物拡散領域９３を接地電圧にする。

このとき、半導体基板９２上における第一ゲート電極８の下方領域、並びに第二ゲート電極１０の下方領域にそれぞれチャネル領域が形成され、アクセストランジスタ１１及びメモリセルトランジスタ１２が導通状態となる。また、不純物拡散領域９１のドレイン側（不純物拡散領域９４側）端部にチャネルが消失するピンチオフ点が発生する。そして、この部分を電子がドリフト伝導するため、チャネル電位とドレイン電位の高電位差により高電界が発生し、当該電子はホットエレクトロン状態となる。

ここで、第一ゲート電極８には正電圧が印加されているため、当該ホットエレクトロンが第一ゲート電極８側に引き付けられる結果、電荷蓄積層６内に取り込まれ、これによって情報の書き込みが行われる。このように、高電位差を上述のドレイン近傍に集中させ、他の部分の電圧降下は極力防止する必要があるため、不純物拡散領域９１内の不純物密度は高密度状態であることが必要とされる。

消去動作の一例としては、不純物拡散領域９３を開放し、第二ゲート電極１０及び第一ゲート電極８に所定の負電圧を印加する。そして、不純物拡散領域９４に所定の正電圧を印加する。これによって、第一ゲート電極８と不純物拡散領域９４との間に高電位差が生じ、両者の間に高電界が発生する。この高電界によって、第一絶縁膜５をトンネルして流れる電流（ＦＮ電流）を生じさせることで、電荷蓄積層６内に保持されている電子を不純物拡散領域９４側に引き抜く。これによって、保持されていた情報が消去される。

読み出し動作の一例としては、不純物拡散領域９４，第一ゲート電極８，及び第二ゲート電極１０に正電圧を印加し、不純物拡散領域９３を接地した状態の下でソース線を流れる電流量を検知することで行う。メモリセルトランジスタ１２内に情報が記憶されている場合、電荷蓄積層６内に電子が保持されているため、メモリセルトランジスタ１２の閾値電圧が初期状態（電荷蓄積層６内に電子が保持されていない状態、つまり情報が記憶されていない状態）と比較して上昇する。すなわち、メモリセルトランジスタ１２内に情報が記憶されている場合とされていない場合とで、選択されたメモリセルトランジスタ１２を流れる電流量が変化するため、この電流量をソース線により検知することにより、当該メモリセルに情報が書き込まれているか否かの判別を行う。

しかしながら、特許文献１に記載の不揮発性半導体記憶装置によれば、チャネルホットエレクトロンの注入により情報の書き込みを行う構成であるため、書き込みの際に、１メモリセル当たり１００μＡ以上の電流量を必要とすると共に、ドレインとなる不純物拡散領域９４に対しても高電圧の印加を必要とする。これは、上述のように、不純物拡散領域９１のドレイン側端部にピンチオフ領域を形成することで高電界状態を形成し、このピンチオフ領域内の高電界内によってチャネル内を移動する電子を加速させて、当該電子に対して第一絶縁膜５のエネルギ障壁を超えるのに十分なエネルギを与えるためである。しかしながら、この方法では、ドレイン−ソース間の高電圧の印加と上述のような過大な電流量を必要とする結果、注入効率が低いという問題があった。

これを受け、従来、構造に一定の特徴を持たせることで注入効率を高くすることを可能にした不揮発性半導体装置が提供されている（例えば、特許文献２，３参照）。

米国特許第６２６５２６６号明細書 特許第２８５２４３４号明細書 米国特許第５２１２５４１号明細書

図７は、特許文献２及び３に記載された従来構成の不揮発性半導体記憶装置が備える一メモリセルの概略断面図であり、（ａ）が特許文献２のものを、（ｂ）が特許文献３のものをそれぞれ示している。

図７（ａ）に示されるメモリセル９０ａは、ドレインとなる不純物拡散領域９４とソースとなる不純物拡散領域９３の間隔部分において、第二ゲート電極１０とサイドスペーサ状の電荷蓄積層６が形成されると共に、これらの上方を覆うように第一ゲート電極８が形成される。

また、図７（ｂ）に示されるメモリセル９０ｂは、ドレインとなる不純物拡散領域９４とソースとなる不純物拡散領域９３の間隔部分において、第一ゲート電極８の上方に第二ゲート電極１０の一部が乗り上げることで、当該領域のゲート電極が二層構造を形成している。そして、第一ゲート電極８は、その側壁部分において第二ゲート電極１０の一部と絶縁膜を介して隣接する。

これら図７（ａ），（ｂ）に示されるような構成の下、ドレインとなる不純物拡散領域９４に正電圧を加え、ソースとなる不純物拡散領域９３を接地電圧にした状態の下で、第二ゲート電極１０、第一ゲート電極８に対し、この順に正電圧を印加する。第二ゲート電極１０に正電圧が印加されることで、当該第二ゲート電極１０の下方領域に形成されるチャネルが弱反転状態となり、第一ゲート電極８に正電圧が印加されることで、当該第一ゲート電極８の下方領域に形成されるチャネルが強反転状態となり、これらの境界付近で高電界が発生するため、ソース（不純物拡散領域９３）側から供給された電子がこの高電界で励起されて、電荷蓄積層６に対しソース側から注入されることで情報が書き込まれる（ソースサイドインジェクション）。この方法によれば、特許文献１に記載の方法と比較して注入効率を１桁程度改善することができる。

しかしながら、図７（ａ）及び（ｂ）の双方の構成共に、第一ゲート電極８下方と第二ゲート電極１０下方の間において高電界を発生させて、ホットエレクトロンを充分な速度で電荷蓄積層６内に取り込むために、電荷蓄積層６上の第一ゲート電極８に正の高電圧を印加する必要がある。この高電圧ゆえに、メモリセルアレイ上において、第一ゲート電極８に接続するワード線を選択メモリセルと共通にする他の非選択メモリセルもこの高電圧ストレスにさらされる。この結果、当該非選択メモリセルの電荷蓄積層６に蓄積されていた保持電荷をロスする可能性が高い。このため、選択メモリセルへの駆動時において、メモリセルアレイ内の非選択メモリセルには高電圧を印加しないよう、メモリセルのアドレスごとに第一ゲート電極８の電位を区別するデコーダ回路が必要となる。しかし、高電圧を切り換える必要があることから、このデコーダ回路を構成するに際しては、高耐圧のスイッチング素子（トランジスタ）が必要となり、この回路面積が大きくなるという問題がある。

また、不純物拡散領域９４と電荷蓄積層６が隣接しているため、不純物拡散領域９４に正電圧が印加されると第一絶縁膜５内の電界が上昇し、これによって電荷蓄積層６内に蓄積された電子を引き抜くという現象が発生する。そして、このような現象が、不純物拡散領域９４に接続するビット線を選択メモリセルと共通にする他の非選択メモリセルの電荷蓄積層６に対して発生すると、書き込まれたデータを失う等のデータ化けが生じる懸念がある。

加えて、図７（ａ），（ｂ）の構成は、図６の構成と比較すると、その構造が複雑であるため、製造プロセスが複雑化するという問題もある。

本発明は、上記のような問題点に鑑み、注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供することを目的とする。

上記問題を解決すべく、本発明は、メモリセルを備えた不揮発性半導体記憶装置の駆動方法であって、前記メモリセルが、Ｎ型の基板と、前記基板上に離間して形成された、Ｐ型の第一不純物拡散領域及び第二不純物拡散領域と、前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第一不純物拡散領域に隣接して形成された、第一絶縁膜，電荷蓄積層，第二絶縁膜，及び第一ゲート電極を下から順に積層してなる第一積層部と、前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第二不純物拡散領域に隣接し前記第一積層部と離間して形成された、第三絶縁膜及び第二ゲート電極を下から順に積層してなる第二積層部と、を備えており、前記メモリセルに対する書き込み処理時において、前記第一ゲート電極に対し、同ゲート電極下方に位置する前記基板の表面が弱反転状態となる条件の第一負電圧を印加し、前記第二ゲート電極に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、前記第二不純物拡散領域に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、前記第一不純物拡散領域に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加することで、前記電荷蓄積層内に電子を注入して書き込みを行うことを特徴とする。

このとき、前記書き込み処理時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧以下となる値から、段階的に絶対値を増加させるものとしても良い。

また、前記方法とは異なり、前記書き込み処理時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧より高い値から、段階的に絶対値を減少させるものとしても良い。

更に、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記特徴に加えて、前記書き込み処理時において、前記ソース電圧は接地電圧であり、前記基板も接地電圧が印加されることを特徴とする。

また、上記問題を解決すべく、本発明は、複数のメモリセルと、前記複数のメモリセルそれぞれに対する印加電圧を制御する電圧制御回路を備えた不揮発性半導体記憶装置であって、前記複数のメモリセルそれぞれが、Ｎ型の基板と、前記基板上に離間して形成された、Ｐ型の第一不純物拡散領域及び第二不純物拡散領域と、前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第一不純物拡散領域に隣接して形成された、第一絶縁膜，電荷蓄積層，第二絶縁膜，及び第一ゲート電極を下から順に積層してなる第一積層部と、前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第二不純物拡散領域に隣接し前記第一積層部と離間して形成された、第三絶縁膜及び第二ゲート電極を下から順に積層してなる第二積層部と、を備え、前記電圧制御回路が、前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記選択メモリセルの前記第一ゲート電極に対し、同ゲート電極下方に位置する前記基板の表面が弱反転状態となる条件の第一負電圧を印加し、前記選択メモリセルの前記第二ゲート電極に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、前記選択メモリセルの前記第二不純物拡散領域に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、
前記選択メモリセルの前記第一不純物拡散領域に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加することで、前記選択メモリセルの前記電荷蓄積層内に電子が注入されることを特徴とする。

このとき、前記複数のメモリセルは、前記第一ゲート電極に対して前記第一負電圧が印加され、前記第二ゲート電極に対して前記第二負電圧が印加され、前記第二不純物拡散領域に対して前記ドレイン電圧が印加され、前記第一不純物拡散領域に対して前記ソース電圧がそれぞれ印加されると、前記第一及び第二積層部に挟まれた間隔領域の前記基板表面内をキャリアがドリフト伝導可能となる範囲内に前記間隔領域の幅が設定されているものとして良い。

また、上記特徴に加えて、本発明に係る不揮発性半導体記憶装置は、前記電圧制御回路が、前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧以下となる値から、段階的に絶対値を増加させるものとしても構わない。

また、前記制御内容とは異なり、前記電圧制御回路が、前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧より高い値から、段階的に絶対値を減少させるものとしても構わない。

更に、本発明に係る不揮発性半導体記憶装置は、前記電圧制御回路が、前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第二負電圧として、前記第二積層部下方に位置する前記基板の表面が強反転状態となる範囲内の電圧値に設定するものとしても構わない。

また、前記電圧制御回路が、前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記ソース電圧を接地電圧に設定し、前記基板に接地電圧を印加するものとしても構わない。

本発明に係る不揮発性半導体記憶装置並びにその駆動方法によれば、第一ゲート電極に印加する電圧の絶対値を小さくしながらも、基板上の両積層部間の間隔領域に高電界を生成することで、基板上の両積層部に挟まれた間隔領域内にホットホールを生成することができる。そして、このホットホールが基板格子に衝突することで、十分なエネルギー量を有した電子−正孔対が生成される。

ここで、第二不純物拡散領域及び第二ゲート電極に対し、前記第一負電圧よりも絶対値の大きい負電圧が印加されているため、間隔領域の第二ゲート電極下方端部は、高い負電位を示す。このため、同領域を基準にすると、前記第一負電圧が印加されている第一ゲート電極は正電位である。このため、エネルギー量を持って生成された電子−正孔対のうちの電子が、第一ゲート電極の方に引きつけられる結果、電荷蓄積層内に取り込まれる。

すなわち、特に電荷蓄積層を有する第一積層部の第一ゲート電極に対して絶対値が大きい電圧を印加する必要がない。このため、第一ゲート電極に対して高電圧を印加することで生じていた従来構成の問題点は解消される。

さらに、第二ゲート電極に印加する第二負電圧としては、第一負電圧よりも絶対値が大きい電圧であるが、第二負電圧が印加される第二ゲート電極は、電荷蓄積層を備えていない第二積層部であるため、ゲート電極と電荷蓄積層の静電容量結合に基づく電圧ロスを考慮する必要がない。このため、従来書き込み時においてゲート電極に印加していた電圧値よりも絶対値を小さくすることができる。

以上により、本発明によれば、従来よりも低電圧での書き込み処理の実現が可能となり、注入効率が改善する。

更に、本発明の不揮発性半導体記憶装置は、図７に示す従来構成のように、一のゲート電極が他のゲート電極の上方に乗り上げるような構造を採用する必要がない。このため、製造プロセスの簡素化を実現することができる。

本発明に係る不揮発性半導体記憶装置の一構成例であるＥＥＰＲＯＭの全体的な概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置が備える一メモリセルの概略断面図 所定の電圧印加状態の下で半導体基板上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化並びに水平方向電界の推移を概念的に示すグラフ 本発明に係る不揮発性半導体記憶装置の書き込み動作を説明するための概念図 本発明に係る不揮発性半導体記憶装置が備える一メモリセルの工程断面図 従来構成の不揮発性半導体記憶装置が備える一メモリセルの概略断面図 従来構成の不揮発性半導体記憶装置が備える一メモリセルの別の概略断面図

本発明に係る不揮発性半導体記憶装置の実施の形態につき、図面を参照して詳細に説明する。なお、以下の各図において、図６或いは図７に対応する構成要素に対しては同一の符号を付している。

図１に示すように、本発明に係る不揮発性半導体記憶装置２０は、複数のメモリセルがマトリクス状に配列されてなるメモリセルアレイ２１、データ入出力端子２３、入力バッファ２４、ドレイン電圧制御回路２５、カラムデコーダ２６、アドレス入力端子２７、アドレスバッファ２８、ロウデコーダ２９、ゲート電圧制御回路３１、出力バッファ３２、センスアンプ３３、ソース電圧制御回路３４、及び各制御回路及びバッファ等を制御する制御手段（不図示）を備える。

メモリセルアレイ２１は、電気的に書き換え可能なメモリセルが行方向及び列方向にそれぞれマトリクス状に複数配置されている。

各メモリセルは、セル選択用のアクセストランジスタ部１１、及び情報蓄積用のメモリセルトランジスタ部１２を備える。なお、詳細な構成は後述するが、メモリセルは、図６のメモリセル９０とは異なり、第一ゲート電極８下方と第二ゲート電極１０下方の間に半導体基板とは異なる導電型の不純物拡散領域（図６における９１）を有していない（図２参照）。そして、アクセストランジスタ部１１とメモリセルトランジスタ部１２によって一のトランジスタ動作を実現するような構成である。よって、符号１１で表わされる要素はアクセストランジスタの機能を果たす部分であり、符号１２で表わされる要素はメモリセルトランジスタの機能を果たす部分であることを示すために、それぞれ、アクセストランジスタ「部」１１，メモリセルトランジスタ「部」１２と称している。

メモリセルアレイ２１内の一のメモリセル１に着目する。メモリセル１は、アクセストランジスタ部１１及びメモリセルトランジスタ部１２を備え、アクセストランジスタ部１１の不純物拡散領域４（ドレイン領域４）はビット線ＢＬに、メモリセルトランジスタ１２の不純物拡散領域３（ソース領域３）はソース線ＳＬにそれぞれ接続している。そして、メモリセルトランジスタ部１２が備えるゲート電極（第一ゲート電極）８は第一ワード線ＷＬ１に接続し、アクセストランジスタ部１１が備えるゲート電極（第二ゲート電極）１０は第二ワード線ＷＬ２に接続する。

また、メモリセルアレイ２１全体で見れば、同一行にある各メモリセルは、メモリセルトランジスタ部１２が備える第一ゲート電極８を同一の第一ワード線に接続し、アクセストランジスタ部１１が備える第二ゲート電極１０を同一の第二ワード線に接続する。更に、同一列にある各メモリセルは、不純物拡散領域４を同一のビット線に接続し、不純物拡散領域３を同一のソース線に接続する。

ドレイン電圧制御回路２５は各ビット線の電圧の制御を行い、ゲート電圧制御回路３１は各ワード線（第一及び第二ワード線）の電圧の制御を行い、ソース電圧制御回路３４は各ソース線の電圧の制御を行う。

アドレスバッファ２８は、アドレス入力端子２７より入力されたアドレス信号が与えられると、これをカラムアドレスとロウアドレスに分割し、それぞれカラムデコーダ２６及びロウデコーダ２９に各別に入力する。カラムデコーダ２６は入力されたカラムアドレスに対応したビット線を選択し、ロウデコーダ２９は入力されたロウアドレスに対応したワード線（第一及び第二ワード線）を選択する。これにより、アドレス信号によって指定されたアドレスに対応する選択メモリセルが、データ入出力端子２３から入力されたデータが入力バッファ２４を介して書き込まれる。或いは、選択メモリセルに書き込まれていた情報が読み出され、センスアンプ３３を介して増幅された後、出力バッファ３２を介してデータ入出力端子２３へと出力される。

図２は、メモリセル１の概略断面構造図である（図２（ａ））。メモリセル１は、図６に示す従来構成のメモリセル９０とその構造が近似しているが、図６と比較して不純物拡散領域９１を備えておらず、また半導体基板及び各不純物拡散領域の導電型が異なる構成である。なお、図２（ｂ）は、図２（ａ）に示す断面構造を等価的に表わす模式図であり、図１ではこの模式図に従ってメモリセル１を示している。

メモリセル１は、Ｎ型半導体基板２上のＰ型不純物拡散領域３及び４に挟まれた領域内において、第一絶縁膜５，電荷蓄積層６，第二絶縁膜７，及び第一ゲート電極８を下からこの順に有する第一積層部１５，並びに、第三絶縁膜９及び第二ゲート電極１０を下からこの順に有する第二積層部１６を備える。そして、前述の通り、図６のメモリセル９０とは異なり第一積層部１５と第二積層部１６の間には不純物拡散領域９１は形成されていない。以下では、半導体基板２の活性領域からなる当該両積層部１５及び１６間の領域を「間隔領域１３」という。

このとき、第二積層部１６，不純物拡散領域４，及び間隔領域１３によってアクセストランジスタ部１１が形成される。また、第一積層部１５，不純物拡散領域３，及び間隔領域１３によってメモリセルトランジスタ部１２が形成される。

メモリセルトランジスタ部１２においては、第一絶縁膜５及び第二絶縁膜７が膜厚２〜１０ｎｍ程度のシリコン酸化膜によって構成され、電荷蓄積層６が膜厚５〜１０ｎｍ程度のシリコン窒化膜によって構成される。なお、電荷蓄積層６としては、シリコン窒化膜の他、シリコン酸化膜より非誘電率及びトラップ密度が高い材料を利用できる。第一ゲート電極８としては、不純物が導入されたポリシリコンと高融点金属（タングステン等）の二層構造を利用することができる。

不純物拡散領域３は不純物密度が１×１０^１５ｉｏｎｓ／ｃｍ^２以上に設定されているＰ型不純物拡散領域であり、図１に示すようにソース線ＳＬに接続されてソース拡散領域を形成している。以下では、不純物拡散領域３を「第一不純物拡散領域３」という。

アクセストランジスタ部１１においては、第三絶縁膜９が膜厚２〜２０ｎｍ程度のシリコン酸化膜によって構成される。また、第二ゲート電極１０が第一ゲート電極８と同様の材料で構成されるものとして良い。なお、第三絶縁膜９は、メモリセルアレイ２１の周辺部に形成される周辺回路領域内のＭＯＳトランジスタが備えるゲート絶縁膜と同時に形成して良い。

不純物拡散領域４は、不純物密度が１×１０^１５ｉｏｎｓ／ｃｍ^２以上に設定されているＰ型不純物拡散領域であり、図１に示すようにビット線ＢＬに接続されてドレイン領域を形成している。以下では、不純物拡散領域４を「第二不純物拡散領域４」という。

以下、メモリセル１に対して情報の書き込み，消去，及び読み出しを行う場合につきそれぞれ説明する。

書き込みを行う場合には、メモリセル１に対し、第二不純物拡散領域４に接続されるビット線ＢＬ、第一ゲート電極８に接続される第一ワード線ＷＬ１、第二ゲート電極１０に接続される第二ワード線ＷＬ２に対してそれぞれ所定の負電圧を印加すると共に、第一不純物拡散領域３に接続されるソース線ＳＬに対して接地電圧を印加する。また、半導体基板２は接地する。

具体的には、ビット線ＢＬに印加する電圧を−４〜−７Ｖ程度、第二ワード線ＷＬ２に印加する電圧を−４〜−１０Ｖ程度とする。なお、第二ワード線ＷＬ２に印加する電圧は、第二積層部１６下方の半導体基板２表面を反転させるのに必要な、アクセストランジスタ部１１の閾値電圧よりも絶対値の十分大きい負電圧とする。これにより、第二積層部１６下方の半導体基板２表面には強反転状態が形成される。

また、第一ワード線ＷＬ１に印加する電圧としては、絶対値の十分小さい負電圧（０Ｖ近傍）から、メモリセルトランジスタ部１２の閾値電圧よりも絶対値を少し上回る程度にまで徐々に負電圧を上昇させる。これにより、第一積層部１５下方の半導体基板２表面には弱反転の状態が形成される。以下、かかる電圧印加状態を「書き込み電圧状態」という。なお、ＷＬ１への印加電圧としては別の制御方法も有用であり、この点については後述する。

このように電圧を印加したとき、半導体基板２上における第二積層部１６の下方領域及び第一積層部１５の下方領域それぞれにチャネル領域が形成される。ここで、前記間隔領域１３の間隔がキャリアのドリフト伝導が可能な程度に十分狭い場合（例えば２００ｎｍ以下）、第一不純物拡散領域３、前記間隔領域１３、及び第二不純物拡散領域４が電気的に接続可能な状態となる。ビット線ＢＬはソース線ＳＬより負電圧が印加されているため、第二不純物拡散領域４は第一不純物拡散領域３より低電位である。従って、この低電位状態によって第一不純物拡散領域３内の正孔が第二不純物拡散領域４へと引きつけられ、第一積層部１５の下方領域内に形成されるチャネル領域、前記間隔領域１３を経由して第二積層部１６の下方領域側へと移動する。そして、この正孔は、特に前記間隔領域１３内を移動する際にドリフト伝導する。

ここで、第一積層部１５下方の半導体基板２表面に形成された弱反転層の電位は、隣接した第一不純物拡散領域３の電位（接地電位）と、弱反転により導通状態を絶対値の最小限の電圧で形成しているゲート電界の影響で十分低い電位となっている。また、第二積層部１６下方の半導体基板２表面は、第二不純物拡散領域４に印加されている絶対値の大きい電圧と、第二ゲート電極１０に印加されているアクセストランジスタ部１１の閾値電圧よりも絶対値の大きい電圧によって、高い負電位となっている。

これにより、第二不純物拡散領域４と第一不純物拡散領域３との間の電位差が、事実上間隔領域１３内に集中し、当該領域内が高電界状態となる（水平方向に高電界が発生する）。このとき、第一ワード線ＷＬ１に印加する電圧を制御し、第一積層部１５の下方の半導体基板２表面を弱反転状態に維持し、第一積層部１５の下方領域の間隔領域１３側の端部を接地電位に近づけることで、間隔領域１３内の電位差をより拡げることができる。すなわち、間隔領域１３内の電界をより高くする効果がある。

図３は、前記書き込み電圧状態の下で、半導体基板２上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移（ａ）、及び水平方向電界の大きさの推移（ｂ）を概念的に示したグラフである。なお、図中、第二不純物拡散領域４，及び半導体基板２上の第二積層部１６の下方のチャネル領域を領域Ａ、間隔領域１３を領域Ｂ、第一不純物拡散領域３，及び半導体基板２上の第一積層部１５の下方のチャネル領域を領域Ｃとして記載している（図２内にもその旨を記載している）。

上述したように、間隔領域１３内における正孔のドリフト伝導と高い電位差に起因して当該領域（領域Ｂ）内が高電界状態となる（図３（ｂ）参照）。そして、第一不純物拡散領域３内（領域Ｃ側）の正孔が当該領域Ｂ内を領域Ａに向かう方向に移動することによって、この高電界に起因して励起され、ポテンシャルが上昇する（図３（ａ）参照）。このようにポテンシャルが上昇した正孔は、間隔領域１３内においてホットホールとなる。そして、このホットホールが半導体基板２内のシリコン格子に衝突することで、高いエネルギーを有した電子−正孔対が生成される。

第一ゲート電極８には負電圧が印加されてはいるものの、その印加電圧は、メモリセルトランジスタ部１２の閾値電圧を少し上回る程度の値であって、その絶対値は小さい。また、第一ゲート電極８の電位は、第二不純物拡散領域４よりは高電位である。そして、第二積層部１６下方の半導体基板２表面には強反転状態が形成されているため、間隔領域１３の第二積層部１６側の端部は第二不純物拡散領域４の電位に近い十分高い負電位を示す。従って、当該端部を基準にすれば第一ゲート電極８は正電位となる。これにより、ホットホールの衝突によって生じた電子の少なくとも一部は、第一積層部１５の電荷蓄積層６内へと取り込まれる。無論、生じた電子の全てが電荷蓄積層６内へと取り込まれるわけではなく、他の一部は第一不純物拡散領域３側へと移動し、また他の一部は半導体基板２の裏面側へと移動する。

ここで重要なことは、ホットホールの衝突によって生じた電子の一部が電荷蓄積層６内へ取り込まれるという現象である。すなわち、本来であれば、半導体基板２が接地状態であって、第一ゲート電極８に負電圧が印加されていれば、当該負電圧に反発される結果、電子が第一積層部１５の電荷蓄積層６内に取り込まれるということはない。しかし、本実施形態では、半導体基板２内の間隔領域１３において、少なくとも一部領域の電位が第一ゲート電極８よりも負電位となり、つまり、当該領域から見て第一ゲート電極８が正電位となることで、電子が電荷蓄積層６内へ取り込み得る状態となるのである。

そして、電子を電荷蓄積層６内により確実に取り込ませるためには、第一ゲート電極８に印加する負電圧を、メモリセルトランジスタ部１２の閾値電圧を下回らない範囲内で絶対値をできるだけ小さくすることが望ましい。

また、これに加えて、間隔領域１３の幅を狭くするとともに、第二積層部１６下方の半導体基板２表面を強反転状態として間隔領域１３の第二積層部１６側の端部を高い負電位とすることが望ましい。といっても、第二ゲート電極１０に印加する負電圧の絶対値を必要以上に大きくする必要はなく、あくまで、第二積層部１６下方が強反転状態になる範囲内、すなわち、アクセストランジスタ部１１の閾値電圧の絶対値を十分上回る範囲内であれば良い。

逆に、第一ゲート電極８に対して絶対値の大きい負電圧が印加されると、間隔領域１３を基準にして第一ゲート電極８側が負電位となることから、同領域１３内で生じた電位が反発する結果、電荷蓄積層６内に取り込まれない。

従って、本実施形態によれば、第一ゲート電極８に対して絶対値の小さい負電圧を印加することで電子の取り込みが実現できる。すなわち、この構成によれば、従来と比較して書き込みに要する電圧値（絶対値）を小さくすることができる。このことにつき、以下で詳細に説明する。

図４は、従来構成と本発明構成の不揮発性半導体記憶装置の書き込み動作を比較した概念図である。なお、図４において、「ｅ」は電子（ホットエレクトロンを含む）を表わし、「ｈ」は正孔（ホットホールを含む）を表わしている。

図４（ａ）は、従来構成の不揮発性半導体記憶装置（メモリセル）に対して書き込み処理を行ったときの概念図である。なお、同図では、本実施形態の構成との比較の観点から、図６に示すＮチャネル型のメモリセルにおいて、両積層部間に形成された不純物拡散領域９１を有しない構造のメモリセルを図示している。

図４（ａ）の構成のように、Ｎチャネル型の構成の場合、第一ゲート電極８に対して高い正電圧（一例として１２Ｖ）、第二ゲート電極１０に対して同電極下方の基板表面が弱反転する程度の正電圧（一例として１Ｖ）をそれぞれ印加する。また、アクセストランジスタ側である不純物拡散領域９３を接地し、メモリセルトランジスタ側である不純物拡散領域９４に正電圧（一例として５Ｖ）を印加する。

このようにすることで、ソース領域となるＮ型不純物拡散領域９３内の電子が、ドレイン領域となる不純物拡散領域９４側に引き寄せられる。一方、メモリセルトランジスタ１２側の第一ゲート電極８には高い正電圧が印加されているため、同電極８下方の基板表面は強反転状態となっている。すなわち、間隔領域１３下方のメモリセルトランジスタ１１側の端部はドレイン領域９４とほぼ同程度の正電位となっている。このため、間隔領域１３内が高い電位差となり、高電界が得られる。弱反転状態である第二ゲート電極１０下方の反転層内でのドリフト伝導と、間隔領域１３内における高電界に起因した加速によって、電子のポテンシャルは上昇し、ホットエレクトロン状態となる。これにより、正の高電圧が印加されている第一ゲート電極８側に引きつけられる結果、当該ホットエレクトロンが電荷蓄積層６内に取り込まれる。しかしながら、この構成の場合には、ホットエレクトロンを電荷蓄積層６内に取り込むべく、第一ゲート電極８に正の高電圧を印加する必要がある。

図４（ｂ）は、（ａ）から単に導電型を反転させＰチャネル型として構成した場合において、印加電圧の正負を反転させて（ａ）と同様の電圧印加を行ったときの状態を説明するための図である。具体的には、第一ゲート電極８に対して高い負電圧（一例として−１２Ｖ）、第二ゲート電極１０に対して同電極下方の基板表面が弱反転する程度の負電圧（一例として−１Ｖ）をそれぞれ印加し、アクセストランジスタ側である第二不純物拡散領域４を接地し、メモリセルトランジスタ側である第一不純物拡散領域３に負電圧（一例として−５Ｖ）を印加する。

この場合、第二不純物拡散領域４がソース領域となり、第一不純物拡散領域３がドレイン領域となる。そして、ソース領域となるＰ型の第二不純物拡散領域４内の正孔が、ドレイン領域となる第一不純物拡散領域３側に引き寄せられ、（ａ）の場合と同様の理由により、間隔領域１３内においてポテンシャルが上昇する。そして、この結果、間隔領域１３内においてホットホールが生成される。ここで、第一ゲート電極８には高い負電圧が印加されている。しかしながら、第一絶縁膜５を構成するシリコン酸化膜のバリア障壁高さは、電子と比較して正孔の方が高いため、ホットホールは、第一ゲート電極８に印加された負電圧によって引きつけられても、そのほとんどは前記第一絶縁膜５を越えて電荷蓄積層６内に注入されることがない。また、このとき、発生したホットホールが半導体基板２を構成するシリコンの格子と衝突して、衝突電離により電子−正孔対を新たに生成する。しかし、これにより生成された電子は、第一ゲート電極８に高い負電圧が印加されている図４（ｂ）の状態の下では、当然に電荷蓄積層６側に引き寄せられるということは起こり得ない。

これに対し、本実施形態は、（ｃ）のように、アクセストランジスタ側である第二不純物拡散領域４に負電圧を印加し、メモリセルトランジスタ側である第一不純物拡散領域３を接地する。すなわち、第一不純物拡散領域３がソース領域、第二不純物拡散領域４がドレイン領域となり、（ｂ）と比較してドレインとソースが反転する。そして、上述したように、第二ゲート電極１０には同電極１０下方の基板表面を強反転させるのに十分な負電圧（一例として−５Ｖ）、第一ゲート電極８には同電極８下方の基板表面を弱反転させるのに十分な負電圧（一例として−３Ｖ）を印加する。

このようにすることで、上述したように、間隔領域１３内においてホットホールが生成される。そして、当該ホットホールが半導体基板２を構成するシリコンの格子と衝突し、衝突電離により電子−正孔対を新たに生成する。そして本実施形態の場合、（ｂ）とは異なり第一ゲート電極８には絶対値の小さい負電圧が印加されているため、間隔領域１３内で新たに生じた電子が電荷蓄積層６内に取り込まれるのである。

なお、図４（ｂ）において、第一ゲート電極８に絶対値の低い負電圧を印加した場合には、第一ゲート電極８下方の基板表面が弱反転状態となるため、間隔領域１３内には高い電界が得られない。このため、衝突電離によって生じた電子を電荷蓄積層６に取り込めたとしても、書き込みを実現するのに十分な量を取り込むことができない。書き込み処理を確実に実行するためには、十分な電子量を間隔領域１３内で生成する必要があるが、このためには、同領域１３内において大量のホットホールを生成することが必要となる。そして、これを実現するためには、ドレインとなる第一不純物拡散領域３近傍の不純物濃度分布をホットホールを効果的に発生させるように設定する必要がある。

しかしながら、通常のＰＭＯＳトランジスタの標準ロジックプロセスでは、ホットホールがゲート絶縁膜への注入することによってトランジスタの特性が劣化することを防ぐべく、ドレイン領域の不純物濃度分布はホットホールが発生しないような条件下に設定されている。つまり、図４（ｂ）の構成で、単に第一ゲート電極８に絶対値の低い負電圧を印加することで書き込み処理を実現しようとすれば、ドレイン領域の不純物濃度分布を変更する等のロジックプロセスの変更が必要となる。具体的には、より浅い、より高濃度なドレイン不純物拡散領域の接合が必要となり、更には、より高い半導体基板濃度が必要となる。しかし、このプロセスの変更は、特性劣化を少なくするという標準ロジックプロセスが目指す方向とは逆方向である。従って、例えば図４（ｂ）のメモリセルの製造と、周辺回路の製造を同一プロセス内で実現することができず、汎用性に欠ける等の別の問題をも生じさせる。

つまり、本発明は、メモリセルトランジスタの第一ゲート電極８に対し、同電極下方の基板表面が弱反転させるのに十分な電圧を印加することに加えて、アクセストランジスタ（部）１１側をドレイン領域、メモリセルトランジスタ（部）１２側をソース領域とする点に特徴を有している。このように構成することで、印加電圧と電流量を抑制しながら、正しく書き込み処理を行うことができる不揮発性半導体記憶装置を、通常のプロセスに変更を加えることなく実現できるのである。

本発明において、第一ゲート電極８に印加する電圧の最適値としては、同電極８下方の基板表面を弱反転状態にさせる範囲内の値である。そして、この値は電荷蓄積層６内に保持されている電子量に応じて変化する。

書き込み処理の初期段階では、電荷蓄積層６には電子が蓄えられていない。この段階の下、第一ゲート電極８下方の基板表面を弱反転させるのに十分な負電圧（Ｖ１とする）を第一ゲート電極８に印加することで、電荷蓄積層６内に電子が取り込まれる。しかし、その後も引き続き第一ゲート電極８に負電圧Ｖ１を印加し続けると、第一ゲート電極８下方の基板表面は強反転状態に変化する。この結果、第一不純物拡散領域３からのホール電流は上昇するものの、間隔領域１３を基準としたときの第一ゲート電極８の電位が負電位となり、この結果、間隔領域１３内で生成された電子を電荷蓄積層６内に注入するのが難しくなる。

このような問題を回避すべく、第一ゲート電極８への電圧印加方法の一実施例として、第一ゲート電極８の電圧を０Ｖから徐々に負の方向に絶対値を大きくしていき、第一積層部１５下方（第一ゲート電極８下方）が蓄積から弱反転に移行したときに発生する電子電流のゲート方向成分により書き込みを完了させる方法がある。

より具体的には、まず、第一ゲート電極８の印加電圧を、統計的に把握している第一積層部１５下方（メモリセルトランジスタ部１２）の閾値電圧初期値の下限値以下に設定した状態で、第二不純物拡散領域４に対してドレイン電圧パルスを印加する（＃１）。

次に、所定の変化量で第一ゲート電極８の電圧値（絶対値）を増加してドレイン電圧パルスを印加する（＃２）。そして、第一ゲート電極８の電圧値が、統計的に把握しているメモリセルトランジスタ部１２の閾値電圧初期値の上限値を上回るまで前記＃２を繰り返す（＃３）。

次に、メモリセルの閾値電圧を測定し、目標値に対する許容範囲内であれば書き込み動作を終了する（＃４）。一方、前記許容範囲外であれば前記＃１〜＃４を繰り返す。

なお、上記方法によれば、第一ゲート電極８の電圧値を変化させながら、閾値電圧を初期値の下限値から上限値に向かって変化させたが、逆に上限値から下限値に向かう方向に変化させるものとすることもできる。

また、第一ゲート電極８への電圧印加方法の別の実施例としては、第一ゲート電極８の電圧を書き込みの初期の電荷蓄積層６に電子が蓄えられていない状態の閾値電圧より少し絶対値で高い電圧から、徐々に０Ｖの方向に（絶対値で）減少させていく方法がある。このとき、第一ゲート電極８に印加する電圧の減少レートを、電荷蓄積層６に対する電子注入により第一ゲート電極８から見たメモリセルトランジスタ部１２の閾値電圧の減少レートに合致させるか、もしくは近い状態を維持する。これにより、メモリセルトランジスタ部１２を弱反転状態に維持させる。

より具体的には、まず、書き込み対象となる選択メモリセルの第一ゲート電極８を基準としたときのメモリセルトランジスタ部１２の閾値電圧を測定する（＃１１）。

次に、第一ワード線ＷＬ１からの第一ゲート電極８への印加電圧を、＃１１で測定した電圧値に設定した状態で、第二不純物拡散領域４に対してドレイン電圧パルスを印加する（＃１２）。

次に、当該メモリセルトランジスタ部１２の閾値電圧を測定し（＃１３）、目標値に対する許容範囲に入っていれば書き込み動作の終了とする（＃１４）。許容範囲外であれば、第一ゲート電極８への印加電圧を＃１３で測定した閾値電圧値に設定した状態で、第二不純物拡散領域４に対してドレイン電圧パルスを印加する（＃１５）。そして、メモリセルトランジスタ部１２の閾値電圧が許容範囲内に到達するまで、＃１３〜＃１５を繰り返す。

特に、間隔領域１３内において発生するホットキャリアの量は、「第一ゲート電極８に対する印加電圧」と「メモリセルトランジスタ部１２の閾値電圧」の差分値を横軸にとると、前記差分値＝０近傍をピークとした極大の関係を示す。このため、特に後者の方法によれば、常時ピーク位置に近い環境を実現することができるため、間隔領域１３内においてホットキャリア（ホットホール）をより多く生成することができ、これによって衝突電離によってもより多くの電子を生じさせることができる。

なお、上記２つの方法では、いずれも書き込み時において、第一ゲート電極８に印加する電圧を制御しながら書き込み処理を行う構成である。これに対し、第一ゲート電極８に印加する電圧を、統計的に既知のメモリセルトランジスタ部１２の閾値電圧初期値に設定し、この値に維持することで書き込み処理を行うことも可能である。しかし、上述したように、書き込みが進行するに連れ、閾値電圧（の絶対値）が低下していくことから、間隔領域１３内で生成されるホットキャリア量が減少するため、より効果的に書き込み処理を行うには、上記２つの方法を用いることが好ましく、特に後者の方法を用いるのがより好ましい。

一方、アクセストランジスタ部１１の第二ゲート電極１０に対する印加電圧は、アクセストランジスタ部１１下方の半導体基板２表面を強反転状態とするべく、第二不純物拡散領域４に対して印加する負電圧と同程度以上の高い負電圧を印加することが好ましい。

ところで、電荷蓄積層６に導電膜を用いた場合、メモリセルトランジスタ部１２下方の基板表面に形成される反転層の電位は電荷蓄積層６の電位に左右される。また、この電荷蓄積層６の電位は、第一ゲート電極の電圧のカップリング比Ｒｇ倍となる。そして、このカップリング比Ｒｇは、第一ゲート電極８と電荷蓄積層６間の誘電容量をＣｐｐ，電荷蓄積層６とチャネル間の静電容量をＣｐｓとすると、Ｒｇ＝Ｃｐｐ／（Ｃｐｐ＋Ｃｐｓ）で表わされ、通常１よりも小さく０．６〜０．９程度の値を取る。

図４（ａ）に示す従来のＮチャネル型の不揮発性半導体記憶装置では、間隔領域１３内の電位差を大きくするために電荷蓄積層６の電位をできるだけ上昇させる必要があり、このため、第一ゲート電極８には電荷蓄積層６に必要な電位の１／Ｒｇ倍（これは１よりは大きい値である）の電圧を印加する必要があった。これに対し、本発明の構成の場合、電荷蓄積層６を備えたメモリセルトランジスタ部１２の第一ゲート電極８に対して、絶対値の小さい負電圧を印加する構成である。また、電荷蓄積層６を有しないアクセストランジスタ部１１の第二ゲート電極１０に対しては、前記第一ゲート電極８への印加電圧よりは絶対値の大きい負電圧が必要となるが、アクセストランジスタ部１１は電荷蓄積層６を有していないため、従来構成のようなカップリング比Ｒｇに起因したロスが生じない。このため、第二ゲート電極１０に対する印加電圧の絶対値も、従来構成において第一ゲート電極８に対して印加すべき電圧値に比べて小さくすることが可能である。以上により、本発明によれば、従来構成と比較して、両ゲート電極８，１０に対して印加すべき負電圧の絶対値を小さくすることが可能となる。

なお、メモリセル１に対して情報の消去を行うに際しては、第二不純物拡散領域４に接続されるビット線ＢＬを開放し、第一ゲート電極８に接続される第一ワード線ＷＬ１、第二ゲート電極１０に接続される第二ワード線ＷＬ２に対して所定の負電圧（例えば−５Ｖ）を印加し、第一不純物拡散領域３に接続されるソース線ＳＬと半導体基板２に対して所定の正電圧（例えば５Ｖ）を印加する。

このような電圧状態とすることで、第一ゲート電極８と第一不純物拡散領域３の間に高電位差が生じて高電界が発生する。そして、当該高電界によって第一絶縁膜５をトンネルして流れる電流（ＦＮ電流）を生じさせて電荷蓄積層６内に保持されている電子が、メモリセルトランジスタ部１２下方の半導体基板２表面に形成された反転層並びに第一不純物拡散領域３側に引き抜かれ、消去処理が実行される。

ここで、例えばメモリセルの書き込み状態と消去状態をデータの「０」と「１」に対応付けることで、上述の書き込み及び消去により１ビットデータ（０／１）の書き換えを繰り返し行うことができる。

そして、メモリセル１に対する情報の読み出しを行うに際しては、第二不純物拡散領域４に接続されるビット線ＢＬに第一正電圧（２Ｖ程度）を印加し、第一ゲート電極８に接続される第一ワード線ＷＬ１，第二ゲート電極１０に接続される第二ワード線ＷＬ２をそれぞれ接地し、第一不純物拡散領域３が接続されるソース線ＳＬと半導体基板２に前記第一正電圧よりも１Ｖ程度高い正電圧（３Ｖ程度）を印加する。そして当該状態の下で、ソース線ＳＬ（またはビット線ＢＬ）を流れる電流量を検知し、この電流量によって当該メモリセル内の情報の有無を判別する。メモリセルトランジスタ部１２が、書き込み状態である場合、電荷蓄積層６内に電子が保持されているため、メモリセルトランジスタ部１２の閾値電圧が初期状態（電荷蓄積層６内に電子が保持されていない消去状態）と比較して低下する。即ち、メモリセルトランジスタ部１２内に記憶されている情報が書き込み状態である「１」か消去状態である「０」かで、選択されたメモリセルトランジスタ部１２を流れる電流量（すなわち第一不純物拡散領域３と第二不純物拡散領域４の間を流れる電流量）が変化するため、この電流量を検知することにより当該メモリセル１に情報が書き込まれているか否かの判別を行うことができる。

以上において説明したように、本発明に係る不揮発性半導体記憶装置は、以下の各点を特徴とすることで、従来構成よりも絶対値の小さい電圧印加によって、Ｐチャネル型の構成でありながらも高効率にホットエレクトロンを発生させ、電荷蓄積層６内に取り込むことができるというものである。

（１）電荷蓄積層６を有する第一積層部１５に隣接する第一不純物拡散領域３を「ソース領域」とし、電荷蓄積層６を有しない第二積層部１６に隣接する第二不純物拡散領域４を「ドレイン領域」とすること。
（２）第一積層部１５（メモリセルトランジスタ部１２）の第一ゲート電極８には、目標閾値電圧と近傍の電圧を与え、同ゲート電極下方の基板表面を弱反転状態にすること。
（３）第二積層部１６の第二ゲート電極１０には、第二不純物拡散領域４に印加するドレイン電圧と同等もしくは絶対値でより高い負の十分高い電圧を与えることにより、同ゲート電極下方の基板表面の反転状態を第一ゲート電極８下方よりも強くする（強反転状態にする）こと。

なお、図２に示されるように、本発明に係るメモリセル１の構造はアクセストランジスタ１１とメモリセルトランジスタ１２を水平方向に配列した従来の特許文献１の構成（図６）に近い構造であるが、この構造と動作方法では、ＰＭＯＳトランジスタを構成した場合に電荷蓄積層６に電荷を注入することはできない点については図４を参照して既に上述した通りである。

本発明の構成によれば、従来のＮチャネル型と比較して、以下の効果を奏することができる。
（１）電荷蓄積層６を有する第一積層部１５上の第一ゲート電極８に対し、絶対値の高い電圧を印加する必要がない。このため、書き込み中のゲート電極の高電圧による意図しない保持電荷の抜き取りや注入を防止することができる。
（２）書き込み処理時において、第二積層部１６上の第二ゲート電極１０には第一ゲート電極８に比較して、絶対値の大きい負電圧を印加する構成である。しかし、従来のソースサイドインジェクションのように、第一ゲート電極８と電荷蓄積層６との間の静電容量結合に基づく電圧ロスが発生しないため、第二ゲート電極１０に印加する電圧の絶対値を比較的低く設定可能である。これにより、第二ゲート電極１０が接続された第二ワード線を駆動するデコーダ回路を小型化することができ、この電圧供給回路を小型化できる。
（３）従来のソースサイドインジェクションの場合は、電荷保持層６に近接した第一不純物拡散領域３（ドレイン領域として機能する）に対して高電圧が印加されるため（図４（ａ）参照）、高電圧となるドレインからの電界ストレスにより、電荷保持層６に保持されている電荷が抜き取られるディスターブ現象が顕著であった。これに対して、本発明は、電荷保持層６に近接した第一不純物拡散領域３は書き込み時において接地されたソース領域として機能し、一方、アクセストランジスタ部１１によって分離された第二不純物拡散領域４に対して高電圧が印加されて、同領域がドレイン領域として機能する構成である。このため、書き込みを行う対象メモリセルと同一のビット線にドレイン（第二不純物拡散領域４）が接続されている非選択のメモリセルに関しては、アクセストランジスタ部１０が非導通状態となるよう、第二ワード線より各第二ゲート電極１０に対して電圧印加を行うことで、高電圧のドレイン領域４を電荷蓄積層６から電気的に分離することが可能であり、大幅な信頼性の向上が可能である。

以下、本発明に係るメモリセル１を含む不揮発性半導体記憶装置の製造方法の一例につき、図５を参照して説明する。図５は、メモリセル１の工程断面図であり、工程毎に（ａ）〜（ｄ）に分けて図示している。なお、図５では、誤解の恐れのない範囲内で図２と同一の符号を付して説明している。

まず、Ｎ型不純物がドープされた半導体基板２上にシリコン酸化膜５（第一絶縁膜５の材料膜）を膜厚２〜１０ｎｍ程度堆積した後、シリコン窒化膜６（電荷蓄積層６の材料膜）を膜厚２〜２０ｎｍ程度堆積する。その後、図５（ａ）に示すように、メモリセルトランジスタ部１２の領域以外に堆積した前記シリコン酸化膜５及びシリコン窒化膜６をフォトリソグラフィ技術及びエッチング技術を用いて除去する。

次に、図５（ｂ）に示すように、シリコン酸化膜７ａ（第二絶縁膜７及び第三絶縁膜９の材料膜）を膜厚７ｎｍ程度堆積した後、ポリシリコン膜８ａ（第一ゲート電極８及び第二ゲート電極１０の材料膜）を膜厚５０〜２００ｎｍ程度堆積する。

次に、図５（ｃ）に示すように、シリコン酸化膜７ａ及びポリシリコン膜８ａを、フォトリソグラフィ技術及びエッチング技術を用いてパターニングし、第一積層部１５及び第二積層部１６を形成する。

次に、図５（ｄ）に示すように、間隔領域１３の上方をマスクした状態の下、半導体基板２の露出面に対し、不純物密度が高密度状態（１×１０^１５ｉｏｎｓ／ｃｍ^２以上）となるような条件下でＰ型不純物イオンを注入する。これにより、第一不純物拡散領域３及び第二不純物拡散領域４，並びに周辺回路領域内の各ソース／ドレイン領域が形成される。その後、層間絶縁膜堆積、コンタクト形成、金属配線形成等の従来工程を経て本発明に係る不揮発性半導体記憶装置が完成する。

すなわち、本発明の構成の場合、図７に示す従来構成よりも、その構造が単純であるため、製造に必要な工程数を削減することができる。なお、上述した製造方法は一例であって、図２に示されるメモリセル１の構造が実現可能であれば、一部の工程順が前後したり、一部の工程が他の工程で置き換えられても良い。

なお、上記方法では、電荷蓄積層６としてシリコン窒化膜を利用する構成としたが、電導電性材料を用いることにより浮遊ゲートを備えるフラッシュメモリ構造とすることも可能である。

また、上述の実施形態では、Ｐ型の半導体基板２上にＮ型の第一不純物拡散領域３，及び第二不純物拡散領域４が形成されるものとしたが、Ｐウェル上に両Ｎ型領域３，４が形成されるものとしても良い。また、半導体基板２に代えて、同様の構成をＴＦＴ（薄膜フィルムトランジスタ）、すなわち、多結晶シリコン、アモルファスシリコン、有機半導体膜等の半導体薄膜をＰ型基板として構成する技術上でも同様に構成可能である。

１： メモリセル
２： Ｎ型半導体基板
３： Ｐ型（第一）不純物拡散領域
４： Ｐ型（第二）不純物拡散領域
５： 第一絶縁膜
６： 電荷蓄積層
７： 第二絶縁膜
７ａ： シリコン酸化膜
８： 第一ゲート電極
８ａ： ポリシリコン膜
９： 第三絶縁膜
１０： 第二ゲート電極
１１： アクセストランジスタ（部）
１２： メモリセルトランジスタ（部）
１３： 間隔領域
１５： 第一積層部
１６： 第二積層部
２０： 本発明に係る不揮発性半導体記憶装置
２１： メモリセルアレイ
２３： データ入出力端子
２４： 入力バッファ
２５： ドレイン電圧制御回路
２６： カラムデコーダ
２７： アドレス入力端子
２８： アドレスバッファ
２９： ロウデコーダ
３１： ゲート電圧制御回路
３２： 出力バッファ
３３： センスアンプ
３４： ソース電圧制御回路
９０（９０ａ，９０ｂ）： 従来構成の不揮発性半導体記憶装置（メモリセル）
９１： Ｎ型不純物拡散領域
９２： Ｐ型半導体基板
９３： Ｎ型不純物拡散領域
９４： Ｎ型不純物拡散領域
ＢＬ： ビット線
ＳＬ： ソース線
ＷＬ１： 第一ワード線
ＷＬ２： 第二ワード線

Claims (11)

1. メモリセルを備えた不揮発性半導体記憶装置の駆動方法であって、
   前記メモリセルが、
   Ｎ型の基板と、
   前記基板上に離間して形成された、Ｐ型の第一不純物拡散領域及び第二不純物拡散領域と、
   前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第一不純物拡散領域に隣接して形成された、第一絶縁膜，電荷蓄積層，第二絶縁膜，及び第一ゲート電極を下から順に積層してなる第一積層部と、
   前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第二不純物拡散領域に隣接し前記第一積層部と離間して形成された、第三絶縁膜及び第二ゲート電極を下から順に積層してなる第二積層部と、を備えており、
   前記メモリセルに対する書き込み処理時において、
   前記第一ゲート電極に対し、同ゲート電極下方に位置する前記基板の表面が弱反転状態となる条件の第一負電圧を印加し、
   前記第二ゲート電極に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、
   前記第二不純物拡散領域に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、
   前記第一不純物拡散領域に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加することで、前記電荷蓄積層内に電子を注入して書き込みを行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
2. 前記書き込み処理時において、
   前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧以下となる値から、段階的に絶対値を増加させることを特徴とする請求項１に記載の不揮発性半導体記憶装置の駆動方法。
3. 前記書き込み処理時において、
   前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧より高い値から、段階的に絶対値を減少させることを特徴とする請求項１に記載の不揮発性半導体記憶装置の駆動方法。
4. 前記書き込み処理時において、
   前記第一ゲート電極に印加する前記第二負電圧は、前記第二積層部下方に位置する前記基板の表面が強反転状態となる範囲内の電圧値であることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置の駆動方法。
5. 前記書き込み処理時において、
   前記ソース電圧は接地電圧であり、前記基板にも接地電圧が印加されることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置の駆動方法。
6. 複数のメモリセルと、前記複数のメモリセルそれぞれに対する印加電圧を制御する電圧制御回路を備えた不揮発性半導体記憶装置であって、
   前記複数のメモリセルそれぞれが、
   Ｎ型の基板と、
   前記基板上に離間して形成された、Ｐ型の第一不純物拡散領域及び第二不純物拡散領域と、
   前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第一不純物拡散領域に隣接して形成された、第一絶縁膜，電荷蓄積層，第二絶縁膜，及び第一ゲート電極を下から順に積層してなる第一積層部と、
   前記第一及び第二不純物拡散領域間に係る前記基板上において、前記第二不純物拡散領域に隣接し前記第一積層部と離間して形成された、第三絶縁膜及び第二ゲート電極を下から順に積層してなる第二積層部と、を備え、
   前記電圧制御回路が、
   前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、
   前記選択メモリセルの前記第一ゲート電極に対し、同ゲート電極下方に位置する前記基板の表面が弱反転状態となる条件の第一負電圧を印加し、
   前記選択メモリセルの前記第二ゲート電極に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、
   前記選択メモリセルの前記第二不純物拡散領域に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、
   前記選択メモリセルの前記第一不純物拡散領域に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加することで、前記選択メモリセルの前記電荷蓄積層内に電子が注入されることを特徴とする不揮発性半導体記憶装置。
7. 前記複数のメモリセルは、
   前記第一ゲート電極に対して前記第一負電圧が印加され、前記第二ゲート電極に対して前記第二負電圧が印加され、前記第二不純物拡散領域に対して前記ドレイン電圧が印加され、前記第一不純物拡散領域に対して前記ソース電圧がそれぞれ印加されると、前記第一及び第二積層部に挟まれた間隔領域の前記基板表面内をキャリアがドリフト伝導可能となる範囲内に前記間隔領域の幅が設定されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記電圧制御回路が、
   前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧以下となる値から、段階的に絶対値を増加させることを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
9. 前記電圧制御回路が、
   前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第一負電圧として、絶対値が前記電荷蓄積層内に電子が注入されていない初期状態における前記第一積層部下方のチャネルの閾値電圧より高い値から、段階的に絶対値を減少させることを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
10. 前記電圧制御回路が、
    前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記第一ゲート電極に印加する前記第二負電圧として、前記第二積層部下方に位置する前記基板の表面が強反転状態となる範囲内の電圧値に設定することを特徴とする請求項６〜９のいずれか１項に記載の不揮発性半導体記憶装置。
11. 前記電圧制御回路が、
    前記複数のメモリセルのうちの一の選択メモリセルに対する書き込み動作時において、前記ソース電圧を接地電圧に設定し、前記基板に接地電圧を印加することを特徴とする請求項６〜１０のいずれか１項に記載の不揮発性半導体記憶装置。

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