JPS58199491A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
- Publication number
- JPS58199491A JPS58199491A JP57080623A JP8062382A JPS58199491A JP S58199491 A JPS58199491 A JP S58199491A JP 57080623 A JP57080623 A JP 57080623A JP 8062382 A JP8062382 A JP 8062382A JP S58199491 A JPS58199491 A JP S58199491A
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- JP
- Japan
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- flop
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
- G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＮＯＳ （Ｍｅｔａｌ −Ｎｉ ｔｒｉｄｅ
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ ）を使用
した不揮発性記憶装置に関する。
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ ）を使用
した不揮発性記憶装置に関する。
例えば ｐチャンネルのＭＮＯＳは第１図のように構成
される。図においてＮ型のシリコン基体（１）にＰ＋の
ソース領域（２）及びドレイン領域（３）が形成され、
この基体（１）の表面の領域＋２１ 、 ｔ３）に跨が
って５ｉ０２層（４）が形成され、この層（４）の上に
８ｉ３Ｎ４層（５）が形成され、この層（５）の上にア
ルミゲート電極（６）が形成される。
される。図においてＮ型のシリコン基体（１）にＰ＋の
ソース領域（２）及びドレイン領域（３）が形成され、
この基体（１）の表面の領域＋２１ 、 ｔ３）に跨が
って５ｉ０２層（４）が形成され、この層（４）の上に
８ｉ３Ｎ４層（５）が形成され、この層（５）の上にア
ルミゲート電極（６）が形成される。
このＭＮＯＳにおいて、ゲート電圧■Ｇに対してソース
、バルク、ドレイン電圧ＶＳ 、 ｖＢ 、 ｖＤを＋
２５〜＋３０ＶとしたときのＭＮＯＳのスレショルド電
圧ｖｔｈは、電圧の印加時間に対して第２図の曲線ａの
ようになり、またＶＱに対してＶＳ 、 ＶＢ 。
、バルク、ドレイン電圧ＶＳ 、 ｖＢ 、 ｖＤを＋
２５〜＋３０ＶとしたときのＭＮＯＳのスレショルド電
圧ｖｔｈは、電圧の印加時間に対して第２図の曲線ａの
ようになり、またＶＱに対してＶＳ 、 ＶＢ 。
ＶＤを−２５〜−３０ＶとしたときのＶｔｈは曲線すめ
ようになる。そしてこれによって５ｉ０２層（４）と８
ｉ３Ｎ４層（５）の界面に電荷が蓄積され、不揮発性の
記憶が行われるもめである。
ようになる。そしてこれによって５ｉ０２層（４）と８
ｉ３Ｎ４層（５）の界面に電荷が蓄積され、不揮発性の
記憶が行われるもめである。
このようなＭＮＯＳを用いた不揮発性記憶装置として、
従来第３図に示すようなものが提案されていた。図にお
いて６素子のＭＮＯＳ ）ランジスタＴ１〜Ｔ６からな
るスタティックメモリセルのノードＱ、Ｑに、１対のＭ
ＮＯＳキャパシタＭＣ１１ＭＣ２のソースを一統する。
従来第３図に示すようなものが提案されていた。図にお
いて６素子のＭＮＯＳ ）ランジスタＴ１〜Ｔ６からな
るスタティックメモリセルのノードＱ、Ｑに、１対のＭ
ＮＯＳキャパシタＭＣ１１ＭＣ２のソースを一統する。
ここでＭＮＯＳキャパシタは上述の第２図のＭＮＯＳか
らドレインを除いたものとし、この例ではｎチャンネル
でスレショルド電圧ｖｔｈの変化が第４図のようになっ
ているものとする。′ そしてＭＮＯＳキャパシタＭＣ１１ＭＣ２のゲートは共
通に接続されて不揮発性コントロール信号ＭＧによって
コントロールされる。また負荷ＭＯ８）ランジスタＴ３
． ’ｒ４のゲートは共通に接続されてコンドロール信
号ＶＱによってコントロールサレ、ノードＱ、Ｑに電力
を供給する。さらにＭＣ８）“ランジスタＴ５． ’ｒ
６はノードＱ、Ｑとディジット線り、Ｄを接続するトラ
ンスファーゲートで、ワード線Ｗで選択される。ＶＤＤ
（＋５Ｖ）、ＶＳＳ（ＱＮＤ）は電源線である。
らドレインを除いたものとし、この例ではｎチャンネル
でスレショルド電圧ｖｔｈの変化が第４図のようになっ
ているものとする。′ そしてＭＮＯＳキャパシタＭＣ１１ＭＣ２のゲートは共
通に接続されて不揮発性コントロール信号ＭＧによって
コントロールされる。また負荷ＭＯ８）ランジスタＴ３
． ’ｒ４のゲートは共通に接続されてコンドロール信
号ＶＱによってコントロールサレ、ノードＱ、Ｑに電力
を供給する。さらにＭＣ８）“ランジスタＴ５． ’ｒ
６はノードＱ、Ｑとディジット線り、Ｄを接続するトラ
ンスファーゲートで、ワード線Ｗで選択される。ＶＤＤ
（＋５Ｖ）、ＶＳＳ（ＱＮＤ）は電源線である。
このメモリセルは、電源がオンしている状態ではＭＯＢ
）ランジスタからなるスタティックメモリセルとして動
作を行う。次にこのＭＯＳメモリセルの情報をＭＮＯ８
キャパシタＭＣＩ、ＭＣ２に書込む場合には、まず信号
線ＭＱに消去パルス（例えばｖＥ＝−３０■）を印加し
てＭＮＯＳキャパシタＭＣ１，ＭＣ２のスレショルド電
圧を共に第４図の所定値■ＴＨｏにし、次にＭＧに書込
みパルス（例えばＶＷ＝３０Ｖ）を印加することにより
、ＭＮＯＢキャパシタＭＣ１１ＭＣ２のスレショルド電
圧はＭＯＳメモリセルの情報電位とＭＧの電位との差に
より一方はｖＴＨｏに留まり、他方はＶＴＨＩに移動す
る。
）ランジスタからなるスタティックメモリセルとして動
作を行う。次にこのＭＯＳメモリセルの情報をＭＮＯ８
キャパシタＭＣＩ、ＭＣ２に書込む場合には、まず信号
線ＭＱに消去パルス（例えばｖＥ＝−３０■）を印加し
てＭＮＯＳキャパシタＭＣ１，ＭＣ２のスレショルド電
圧を共に第４図の所定値■ＴＨｏにし、次にＭＧに書込
みパルス（例えばＶＷ＝３０Ｖ）を印加することにより
、ＭＮＯＢキャパシタＭＣ１１ＭＣ２のスレショルド電
圧はＭＯＳメモリセルの情報電位とＭＧの電位との差に
より一方はｖＴＨｏに留まり、他方はＶＴＨＩに移動す
る。
さらにＭＮＯＳキャパシタに記憶されている情報な読出
す場合には、信号線ＭＱに読出しパルス（例えばＶＲ＝
５Ｖ）を印加する。このときＭＮＯＳキャパシタＭＣ１
のスレショルド電圧力ＶＴＨＯ＝ Ｉ Ｖ、ＭＣ２のス
レショルド電圧がＶＴＨ１＝５Ｖとすると、ノードＱ、
Ｑの電圧ｖＱ、 ｖ、Ｈは ＶＱ ＝−Ｔ−（ＶＲ−ＶＴＨＯ） ”＝ ２ｖＶＱ
＝−Ｔ−（Ｖａ ＶＴＨＩ ） ＝ ＯＶとなり、Ｍ
ＯＳメモリセルに情報が復帰する。
す場合には、信号線ＭＱに読出しパルス（例えばＶＲ＝
５Ｖ）を印加する。このときＭＮＯＳキャパシタＭＣ１
のスレショルド電圧力ＶＴＨＯ＝ Ｉ Ｖ、ＭＣ２のス
レショルド電圧がＶＴＨ１＝５Ｖとすると、ノードＱ、
Ｑの電圧ｖＱ、 ｖ、Ｈは ＶＱ ＝−Ｔ−（ＶＲ−ＶＴＨＯ） ”＝ ２ｖＶＱ
＝−Ｔ−（Ｖａ ＶＴＨＩ ） ＝ ＯＶとなり、Ｍ
ＯＳメモリセルに情報が復帰する。
このようにしてＭＮＯＳの書込み及び読出しが行われる
。
。
ととるがこの回路において、情報をＭＮＯＳに書込む場
合には事前にＭＮＯＳの内容を一担消去しなげればなら
ずこのため±３０Ｖの別電源を必要としている。
合には事前にＭＮＯＳの内容を一担消去しなげればなら
ずこのため±３０Ｖの別電源を必要としている。
また通常の使用状態において記憶された情報を読出す際
に、記憶を消去する方向の電位関係となり、仮えスレシ
ョルド電圧に達していな（ても長期間の使用においては
信頼性が低い。また−担消去された情報が内容によって
は書込みの電位関係になり、再書込みされて新な情報の
書込みが不能になるおそれもある。
に、記憶を消去する方向の電位関係となり、仮えスレシ
ョルド電圧に達していな（ても長期間の使用においては
信頼性が低い。また−担消去された情報が内容によって
は書込みの電位関係になり、再書込みされて新な情報の
書込みが不能になるおそれもある。
さらに電源の再投入時には、ＭＯＳメモリセル側は全て
′Ｏ”の状態にあり、読出し動作を行って始めてＭＮＯ
Ｓの情報となるため、再投入時に関連して続出し動作を
行うなどの複雑なシーフェンスが必要となる。また再投
入時に過渡電流によって書込みの電位関係が発生すると
ＭＮＯＳが誤書込みされるおそれがあるため、電源の立
ち上がりを遅くしていわゆるソフトスタートとするなど
の配慮が必要であった。
′Ｏ”の状態にあり、読出し動作を行って始めてＭＮＯ
Ｓの情報となるため、再投入時に関連して続出し動作を
行うなどの複雑なシーフェンスが必要となる。また再投
入時に過渡電流によって書込みの電位関係が発生すると
ＭＮＯＳが誤書込みされるおそれがあるため、電源の立
ち上がりを遅くしていわゆるソフトスタートとするなど
の配慮が必要であった。
本発明はこのような点にかんがみ、動作が確実で信頼性
が高（、取扱いの容易な不揮発性記憶装置を提案するも
のである。以下に図面を参照しながら本発明の一実施例
について説明しよう。
が高（、取扱いの容易な不揮発性記憶装置を提案するも
のである。以下に図面を参照しながら本発明の一実施例
について説明しよう。
第５図において、ＭＯＳトランジスタＭ１〜Ｍ８はセッ
ト端子Ｓ及びリセット端子Ｒ付きのクロスカップル型の
ノアゲートフリップフロップを構成している。このフリ
ップフロップのノードＱ、Ｑがそれぞれ第１及び第２の
ＭＮＯＳ素子Ｎ１．Ｎ２のソースＳｉ 、 Ｂ２とバル
クＢｌ ＃ Ｂ２に接続されると共に、ノードＱ、Ｑが
素子Ｎ１． Ｎ２のゲートＧｌ ｍ ０２に相補的に接
続される。さらに素子Ｎｌ ｅ Ｎ２のドレインＤｌ、
Ｂ２がそれぞれ抵抗負荷ｚ１＃ Ｚ２を介して接地端
子ＶＳＳに接続される。なおＶＤＤは電源端子である。
ト端子Ｓ及びリセット端子Ｒ付きのクロスカップル型の
ノアゲートフリップフロップを構成している。このフリ
ップフロップのノードＱ、Ｑがそれぞれ第１及び第２の
ＭＮＯＳ素子Ｎ１．Ｎ２のソースＳｉ 、 Ｂ２とバル
クＢｌ ＃ Ｂ２に接続されると共に、ノードＱ、Ｑが
素子Ｎ１． Ｎ２のゲートＧｌ ｍ ０２に相補的に接
続される。さらに素子Ｎｌ ｅ Ｎ２のドレインＤｌ、
Ｂ２がそれぞれ抵抗負荷ｚ１＃ Ｚ２を介して接地端
子ＶＳＳに接続される。なおＶＤＤは電源端子である。
この回路におい″＜ＭＮＯＳ素子Ｎ１．Ｎ２の記憶をオ
ンからオフへ変える消去条件は ＶＧ ＝ ｏｖ 、 ＶＳ、Ｂ、Ｄ ＞ ＶＴＩ（Ｍオ
フからオンへ変える書込条件は ＶＧ ＞ ＶＴＨＭ 、 ＶＳ、Ｂ、Ｄ ＝ ｏＶであ
る。また素子Ｎ１．Ｎ２のオンの保持条件はＶａ〉Ｖｓ
、ｎ、ｎ オフの保持条件は ＶＧ＜■Ｓ、ＢＩＤ である。
ンからオフへ変える消去条件は ＶＧ ＝ ｏｖ 、 ＶＳ、Ｂ、Ｄ ＞ ＶＴＩ（Ｍオ
フからオンへ変える書込条件は ＶＧ ＞ ＶＴＨＭ 、 ＶＳ、Ｂ、Ｄ ＝ ｏＶであ
る。また素子Ｎ１．Ｎ２のオンの保持条件はＶａ〉Ｖｓ
、ｎ、ｎ オフの保持条件は ＶＧ＜■Ｓ、ＢＩＤ である。
そしてこの回路において各部の電位関係は例えば第６図
のようになる。
のようになる。
図において時点ｔ＝ｌで電源が投入されると、ｖＤＤ＝
５■となり、このとき素子Ｎｌ、 Ｎ２に記憶が行われ
ていないとすると、例えばＱ＝□Ｖ、Ｑ＝ｓＶとなる。
５■となり、このとき素子Ｎｌ、 Ｎ２に記憶が行われ
ていないとすると、例えばＱ＝□Ｖ、Ｑ＝ｓＶとなる。
次にｔ＝２でセット端子５＝５Ｖとされると、フリップ
フロップが反転してＱ＝５Ｖ、Ｑ＝ｏＶになる。そして
この状態でｔ＝４にてＶＤＤ＝３０Ｖとすると、このと
き高電位によって素子Ｎｌがオン、素子Ｎ２がオフとな
り、このため Ｎ８１ ”” ｖＢｌ ＝ ＶＤＩ ＝ ３０ Ｖ 、
ＶＧｌ ＝ ＯＶまた ＶＳ２＝ＶＢ２＝ＶＤ２＝ＯＶ 、 ＶＧ２＝３０
Ｖとなり、素子Ｎ１が消去条件、素子Ｎ２が書込条件に
なって素子Ｎｌにオフ、素子Ｎ２にオンが記憶される。
フロップが反転してＱ＝５Ｖ、Ｑ＝ｏＶになる。そして
この状態でｔ＝４にてＶＤＤ＝３０Ｖとすると、このと
き高電位によって素子Ｎｌがオン、素子Ｎ２がオフとな
り、このため Ｎ８１ ”” ｖＢｌ ＝ ＶＤＩ ＝ ３０ Ｖ 、
ＶＧｌ ＝ ＯＶまた ＶＳ２＝ＶＢ２＝ＶＤ２＝ＯＶ 、 ＶＧ２＝３０
Ｖとなり、素子Ｎ１が消去条件、素子Ｎ２が書込条件に
なって素子Ｎｌにオフ、素子Ｎ２にオンが記憶される。
またｔ＝６でリセット端子Ｒ＝５Ｖとされると、フリッ
プフロップが反転してＱ＝ＯＶ、Ｑ＝５Ｖになる。そし
てこの状態でｔ＝６にてＶＤＤ＝３０Ｖとすると、この
場合は素子Ｎ１が書込条件、素子Ｎ２が消去条件になっ
て素子Ｎ１にオン、素子Ｎ２にオフが記憶される。
プフロップが反転してＱ＝ＯＶ、Ｑ＝５Ｖになる。そし
てこの状態でｔ＝６にてＶＤＤ＝３０Ｖとすると、この
場合は素子Ｎ１が書込条件、素子Ｎ２が消去条件になっ
て素子Ｎ１にオン、素子Ｎ２にオフが記憶される。
さらにこの状態でｔ＝１０〜１２で電源を遮断し、ｔ＝
１３で再投入すると、このとき素子Ｎ１にオン、素子Ｎ
２にオフが記憶されているので、Ｑ＝ｏＶ。
１３で再投入すると、このとき素子Ｎ１にオン、素子Ｎ
２にオフが記憶されているので、Ｑ＝ｏＶ。
Ｑ＝５Ｖになる。またｔ＝１５でセット端子Ｓ−５■と
されると、フリップフロップが反転してＱ＝ ５ Ｖ
。
されると、フリップフロップが反転してＱ＝ ５ Ｖ
。
Ｑ＝ｏＶになる。そしてこの状態でｔ＝１７にてＶＤＤ
＝３０Ｖとすると、素子Ｎ１が消去条件、素子Ｎ２が書
込条件になって素子Ｎｌにオフ、素子Ｎ２にオンが記憶
される。さらにこの状態でｔ＝１９にて再びＶＤＤ ”
３０ Ｖとしても、このとき高電位によって素子Ｎｌ
がオン、素子！２がオフとなり、素子Ｎ１の消去条件、
素子Ｎ２の書込条件が保持され、再書込による誤動作の
生じることがない。
＝３０Ｖとすると、素子Ｎ１が消去条件、素子Ｎ２が書
込条件になって素子Ｎｌにオフ、素子Ｎ２にオンが記憶
される。さらにこの状態でｔ＝１９にて再びＶＤＤ ”
３０ Ｖとしても、このとき高電位によって素子Ｎｌ
がオン、素子！２がオフとなり、素子Ｎ１の消去条件、
素子Ｎ２の書込条件が保持され、再書込による誤動作の
生じることがない。
こうして情報の書込み及び読出しが行われるわけである
が、本発明によればＶｌ）ｐ ＝ ３０ Ｖとするだけ
で書込みが行われ、このとき消去も同時に行われる。従
って従来のように一担消去を行う必要がな（、またその
ために−３０Ｖの別電源を設ける必要もない。 ″
′ また通常の使用状態において、記憶を消去する方向の電
位関係及び消去されたデータを再書込状態にする方向の
電位関係が論理的に禁止されているので、特に長期間に
亘る信頼性が高い。
が、本発明によればＶｌ）ｐ ＝ ３０ Ｖとするだけ
で書込みが行われ、このとき消去も同時に行われる。従
って従来のように一担消去を行う必要がな（、またその
ために−３０Ｖの別電源を設ける必要もない。 ″
′ また通常の使用状態において、記憶を消去する方向の電
位関係及び消去されたデータを再書込状態にする方向の
電位関係が論理的に禁止されているので、特に長期間に
亘る信頼性が高い。
これによって例えば１０年以上保持する不揮発性のＥＥ
ＦＲＯＭなども構成可能□で、例えばテレビカメラのバ
ランス調整を出荷時にプリセットするための電子ボリュ
ーム等に適用して極めて有効である。
ＦＲＯＭなども構成可能□で、例えばテレビカメラのバ
ランス調整を出荷時にプリセットするための電子ボリュ
ーム等に適用して極めて有効である。
さらに記憶された情報が電源の再投入時に読出されるの
で、読出しのための複雑なシーフェンスや、ソフトスタ
ートなどの配慮が不要で、いわゆるクイックスタートに
て直ちに情報が読出され、取扱いが極めて容易になる。
で、読出しのための複雑なシーフェンスや、ソフトスタ
ートなどの配慮が不要で、いわゆるクイックスタートに
て直ちに情報が読出され、取扱いが極めて容易になる。
また上述の回路において、トランジスタＭ１ｅＭ３Ｍ２
８ Ｎ４． Ｍ、・Ｎ７． Ｎ６・Ｎ８を０ＭＯ８で構
成することができるので、消費電力を極めて少なくする
ことができる。
８ Ｎ４． Ｍ、・Ｎ７． Ｎ６・Ｎ８を０ＭＯ８で構
成することができるので、消費電力を極めて少なくする
ことができる。
さらに第７図は本発明を第３図と同等のシャドーメモリ
形式のメモリセルに適用した場合であって、この場合も
ノードＱ、Ｑ間に、素子Ｎｌのソース・バルク、ゲート
と素子Ｎ２のソース・）（ルク、ゲートな相補的に接続
し、ドレインを抵抗負荷Ｚ１．Ｚ２に接続する。
形式のメモリセルに適用した場合であって、この場合も
ノードＱ、Ｑ間に、素子Ｎｌのソース・バルク、ゲート
と素子Ｎ２のソース・）（ルク、ゲートな相補的に接続
し、ドレインを抵抗負荷Ｚ１．Ｚ２に接続する。
この回路においても、上述と同様の作用効果がある。
なお上述の抵抗負荷２１．２２としては、第８図人に示
すような拡散抵抗（プラチナシリサイド等）、Ｂに示す
ようなｎチャンネルのデプレションＭＯＢトランジスタ
、あるいはＣ，Ｄに示すような構成にしてｎチャンネル
、ｐチャンネルのエンハンスメントＭＯ８）ランジスタ
を用いることもできる。
すような拡散抵抗（プラチナシリサイド等）、Ｂに示す
ようなｎチャンネルのデプレションＭＯＢトランジスタ
、あるいはＣ，Ｄに示すような構成にしてｎチャンネル
、ｐチャンネルのエンハンスメントＭＯ８）ランジスタ
を用いることもできる。
第１図、第２図はＭＮＯＳの説明のための図、第３図、
第４図は従来の装置の説明のための図、第５図は本拠明
の一例の構成図、第６図はその説明のための図、第７図
、１第８図は他の例の構成図である。 Ｍ１〜ＭＢはクロスカップル型フリップフロップを構成
するＭＯＳ）ランジスタ、Ｎ１．Ｎ２は抵抗負荷である
。 第３図 第４図 第８図 ｔ Ｏ＋ ２．３４５８７８９ ｔａｒｌｔ２
ｔ３ｔａｔ５ｔａｔ７ｔＢｔｌｌｚ。
第４図は従来の装置の説明のための図、第５図は本拠明
の一例の構成図、第６図はその説明のための図、第７図
、１第８図は他の例の構成図である。 Ｍ１〜ＭＢはクロスカップル型フリップフロップを構成
するＭＯＳ）ランジスタ、Ｎ１．Ｎ２は抵抗負荷である
。 第３図 第４図 第８図 ｔ Ｏ＋ ２．３４５８７８９ ｔａｒｌｔ２
ｔ３ｔａｔ５ｔａｔ７ｔＢｔｌｌｚ。
Claims (1)
- クロスカップル型のフリップフロップを有し、このフリ
ップフロップの出力端子に第１及び第２のＭＮＯＳ素子
のソースとバルク、入力端子にゲートな相補的に接続し
、上記ＭＮＯＳ素子のドレインを抵抗負荷に接続してな
る不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080623A JPS58199491A (ja) | 1982-05-13 | 1982-05-13 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080623A JPS58199491A (ja) | 1982-05-13 | 1982-05-13 | 不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199491A true JPS58199491A (ja) | 1983-11-19 |
Family
ID=13723474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080623A Pending JPS58199491A (ja) | 1982-05-13 | 1982-05-13 | 不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151898A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 不揮発性ランダムアクセスメモリセル |
| US4768167A (en) * | 1986-09-30 | 1988-08-30 | International Business Machines Corporation | High speed CMOS latch with alternate data storage and test functions |
-
1982
- 1982-05-13 JP JP57080623A patent/JPS58199491A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151898A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 不揮発性ランダムアクセスメモリセル |
| US4768167A (en) * | 1986-09-30 | 1988-08-30 | International Business Machines Corporation | High speed CMOS latch with alternate data storage and test functions |
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