JPS6245182A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6245182A JPS6245182A JP60184230A JP18423085A JPS6245182A JP S6245182 A JPS6245182 A JP S6245182A JP 60184230 A JP60184230 A JP 60184230A JP 18423085 A JP18423085 A JP 18423085A JP S6245182 A JPS6245182 A JP S6245182A
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory device
- transistor
- semiconductor memory
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術骨￥Ｆ］
本発明は、半導体記憶装置に関するものであり。
特に、ＭＩＳＦＥＴのゲート絶縁膜に情報を記憶する半
導体記憶装置に適用して有効な技術に関するものである
。
導体記憶装置に適用して有効な技術に関するものである
。
［背景技術］
電気的に情報の書込みと消去を行うことができるＥＥＰ
ＲＯＭ （旦１ｅｃｔｒｉｃａｌｌｙ 旦ｒａｓａｂ
ｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ 尺ｅ
ａ ｄ Ｏｎ ｌ ｙ Ｍ ｅ ｍ ｏ ｒ ｙ
） ｌ；！、例えば、サイエンスフォーラム社発行、超
ＬＳＩデバイスハンドブック、昭和５８年１１月２８日
発行、５６ページ乃至５９ページに記載されて警するよ
うに、ｎチャネル型スイッチ用ＭＯ３ＦＥＴとｎチャネ
ル型の情報記憶用ＭＮＯ５（Ｍ ｅ ｔ ａｌ Ｎ１
ｔｒｉｄｅ ０ｘｉｄｅ Ｓｅｍ１ｃｏ 、ｎ
ｄｕｃｔｏｒ）ＰＥＴとからなるメモリセルをＮ型半導
体基板内のＰ型ウェル領域に設けたものである。前記文
献に記載されているＥＥＰＲＯＭは、情報記憶用ＭＮＯ
Ｓトランジスタのゲート電極に高電位（例えば１５ ［
Ｖ］ ）及びウェル領域に回路の接地電位（例えばＯ［
Ｖ］）を夫々印加することによって情報の書込みを行い
、ウェル領域に高電位及びゲート電極に回路の接地電位
を夫々印加することによって情報の消去を行うものであ
る。
ＲＯＭ （旦１ｅｃｔｒｉｃａｌｌｙ 旦ｒａｓａｂ
ｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ 尺ｅ
ａ ｄ Ｏｎ ｌ ｙ Ｍ ｅ ｍ ｏ ｒ ｙ
） ｌ；！、例えば、サイエンスフォーラム社発行、超
ＬＳＩデバイスハンドブック、昭和５８年１１月２８日
発行、５６ページ乃至５９ページに記載されて警するよ
うに、ｎチャネル型スイッチ用ＭＯ３ＦＥＴとｎチャネ
ル型の情報記憶用ＭＮＯ５（Ｍ ｅ ｔ ａｌ Ｎ１
ｔｒｉｄｅ ０ｘｉｄｅ Ｓｅｍ１ｃｏ 、ｎ
ｄｕｃｔｏｒ）ＰＥＴとからなるメモリセルをＮ型半導
体基板内のＰ型ウェル領域に設けたものである。前記文
献に記載されているＥＥＰＲＯＭは、情報記憶用ＭＮＯ
Ｓトランジスタのゲート電極に高電位（例えば１５ ［
Ｖ］ ）及びウェル領域に回路の接地電位（例えばＯ［
Ｖ］）を夫々印加することによって情報の書込みを行い
、ウェル領域に高電位及びゲート電極に回路の接地電位
を夫々印加することによって情報の消去を行うものであ
る。
本発明者は、前記ＥＥＰＲＯＭを低消費電力化するため
に、メモリセル以外の回路（周辺回路）を相補型Ｍ Ｉ
Ｓ ＦＥＴ回路（Ｎチャネル及びＰチャネルＭＩＳＦ
ＥＴからなる回路）によって構成することを検討した。
に、メモリセル以外の回路（周辺回路）を相補型Ｍ Ｉ
Ｓ ＦＥＴ回路（Ｎチャネル及びＰチャネルＭＩＳＦ
ＥＴからなる回路）によって構成することを検討した。
この場合、ＰチャネルＭＥＳＦＥＴＩ−ｊ：Ｎ型半導体
基板内に形成される。このようなＥＥＰＲＯＭでは、情
報の消去時にウェル領域と半導体基板との間の逆バイア
ス条件を守るため、基板の電位が高電位とされる。この
ため、周辺回路を構成するＰチャネルＭ Ｉ Ｓ ＦＥ
Ｔのしきい値電圧が変動し、この結果、電気的動作が不
安定となる。
基板内に形成される。このようなＥＥＰＲＯＭでは、情
報の消去時にウェル領域と半導体基板との間の逆バイア
ス条件を守るため、基板の電位が高電位とされる。この
ため、周辺回路を構成するＰチャネルＭ Ｉ Ｓ ＦＥ
Ｔのしきい値電圧が変動し、この結果、電気的動作が不
安定となる。
そこで１本発明者は、さらに、半導体基板の電位が書込
み時と消去時に変動しない書込み及び消去方法を考案し
た。すなわち、情報の書込み時にはＭＮＯＳトランジス
タのゲート電極にＶ ｃ ｃ １１１位（例えば５ ［
Ｖ］ ）及びウェル領域に約−１０［Ｖ］を印加し、情
報の消去時にはＭＮＯＳトランジスタのゲート電極に約
−１０［Ｖ］及びウェル領域にｖｃ ｃ 電位を印加す
る方法である。これによれば、基板の電位をＶｃ ｃｍ
位に固定しても。
み時と消去時に変動しない書込み及び消去方法を考案し
た。すなわち、情報の書込み時にはＭＮＯＳトランジス
タのゲート電極にＶ ｃ ｃ １１１位（例えば５ ［
Ｖ］ ）及びウェル領域に約−１０［Ｖ］を印加し、情
報の消去時にはＭＮＯＳトランジスタのゲート電極に約
−１０［Ｖ］及びウェル領域にｖｃ ｃ 電位を印加す
る方法である。これによれば、基板の電位をＶｃ ｃｍ
位に固定しても。
ウェル領域と基板とが順バイアスされることは避けられ
る。
る。
しかし、本発明者は、前記のような情報の書込み消去方
法にも、ウェル領域と半導体基板の間に大きな寄生容量
があるので、情報の書込みに長時間を要するという問題
点があることを見出した。
法にも、ウェル領域と半導体基板の間に大きな寄生容量
があるので、情報の書込みに長時間を要するという問題
点があることを見出した。
また、本発明者は、前記ウェル領域と半導体基板との間
の寄生容量を充電するためには昇圧回路を大きくしなけ
ればならないので、半導体記憶装置の集積度が低下する
という問題点も見出した。
の寄生容量を充電するためには昇圧回路を大きくしなけ
ればならないので、半導体記憶装置の集積度が低下する
という問題点も見出した。
［発明の目的］
本発明の目的は、半導体記憶装置の情報の書込み速度、
または消去速度の高速化を図ることが可能な技術を提供
することにある。
または消去速度の高速化を図ることが可能な技術を提供
することにある。
本発明の他の目的は、半導体記憶装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を浦単に説明すれば、下記のとおりである。
要を浦単に説明すれば、下記のとおりである。
すなわち、メモリセルのゲートｆｆ１ｔＩに正の高電位
及び負の高電位を印加することにより、情報の書込み及
び消去を行うものである。このようにすることにより、
情報の書込み速度の高速化を図ることができる。
及び負の高電位を印加することにより、情報の書込み及
び消去を行うものである。このようにすることにより、
情報の書込み速度の高速化を図ることができる。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰返しの説明は省
略する。
を有するものは同一符号を付け、その繰返しの説明は省
略する。
［実施例コ
第１図は、本発明の一実施例のＥＥＰＲＯＭを構成した
チップの要部の平面図であり、第１図の領域ＡはＥＥＰ
ＲＯＭのメモリセルの平面図、第１図の領域ＢはＥＥＰ
ＲＯＭの周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの平面
図である。第２図は、第１図の領域ＡのＴＩ−Ｕ切断線
における断面図、第３図は、第１図の領域Ｂの■−■切
断線における断面図である。第４図は、第１図に示した
ＥＥＰＲＯＭの等価回路図、第５図は、情報の書込みお
よび消去におけるメモリセルの電気的動作を説明するた
めのグラフである。
チップの要部の平面図であり、第１図の領域ＡはＥＥＰ
ＲＯＭのメモリセルの平面図、第１図の領域ＢはＥＥＰ
ＲＯＭの周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの平面
図である。第２図は、第１図の領域ＡのＴＩ−Ｕ切断線
における断面図、第３図は、第１図の領域Ｂの■−■切
断線における断面図である。第４図は、第１図に示した
ＥＥＰＲＯＭの等価回路図、第５図は、情報の書込みお
よび消去におけるメモリセルの電気的動作を説明するた
めのグラフである。
第１図乃至第３図において、１はＰ−型単結晶シリコン
からなる半導体基板である。ＮチャネルＭＩＳＦＥＴと
ともにデコーダ、センスアンプ等の周辺回路を構成する
Ｉ〕チャネルＭＩＳＦＥＴが設けられる領域には、ｎ−
型のウェル領域２を設けている。ＰチャネルＭＩＳＦＥ
ＴＱｐは、ゲーＩ−電極３、ゲート絶縁膜４．及びソー
ス、ドレイン領域である一対のＰ＋型半導体領域５とで
構成している。また、ＮチャネルＭＩＳＦＥＴＱＮは。
からなる半導体基板である。ＮチャネルＭＩＳＦＥＴと
ともにデコーダ、センスアンプ等の周辺回路を構成する
Ｉ〕チャネルＭＩＳＦＥＴが設けられる領域には、ｎ−
型のウェル領域２を設けている。ＰチャネルＭＩＳＦＥ
ＴＱｐは、ゲーＩ−電極３、ゲート絶縁膜４．及びソー
ス、ドレイン領域である一対のＰ＋型半導体領域５とで
構成している。また、ＮチャネルＭＩＳＦＥＴＱＮは。
ゲート電極３．グー１〜絶縁膜４、及びソース、トレイ
ン領域である一対のｎ＋型半導体領域６とで構成してい
る。７はフィールド絶縁膜（ＳｉＯ２膜）であり、下部
にＰ＋型チャネルストッパ領域８を設けている。ゲート
絶縁膜４は例えばＳｉＯ２膜からなる。ゲート電極３は
、多結晶シリコン膜、高融点金属（Ｍｏ、Ｗ、Ｔ ｉ、
Ｔａ）膜、高融点金属のシリサイド膜又は多結晶シリコ
ンと高融点金属又はそのシリサイドとの積層膜からなる
。
ン領域である一対のｎ＋型半導体領域６とで構成してい
る。７はフィールド絶縁膜（ＳｉＯ２膜）であり、下部
にＰ＋型チャネルストッパ領域８を設けている。ゲート
絶縁膜４は例えばＳｉＯ２膜からなる。ゲート電極３は
、多結晶シリコン膜、高融点金属（Ｍｏ、Ｗ、Ｔ ｉ、
Ｔａ）膜、高融点金属のシリサイド膜又は多結晶シリコ
ンと高融点金属又はそのシリサイドとの積層膜からなる
。
本実施例のＥ Ｅ Ｐ ＲＯＭのメモリセルＭは、スイ
ッチ用（アドレス選択用） Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓと情報記憶用ＭＮＯ３ｌ、電荷をトランジスタＱ
ｍの直列回路からなる。メモリセルＭは、本発明によれ
ば固定電位が印加される領域、すなわち本実施例では回
路の接地電位Ｖｓ ｓ （＝Ｏ［Ｖ］ ）の印加された
Ｐ型頭域（半導体基板）に形成される。
ッチ用（アドレス選択用） Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓと情報記憶用ＭＮＯ３ｌ、電荷をトランジスタＱ
ｍの直列回路からなる。メモリセルＭは、本発明によれ
ば固定電位が印加される領域、すなわち本実施例では回
路の接地電位Ｖｓ ｓ （＝Ｏ［Ｖ］ ）の印加された
Ｐ型頭域（半導体基板）に形成される。
スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは、第１図
及び第２図に示すように、ゲート電極９、ゲート絶縁膜
１０、ソース領域となるｎ＋型半導体領域１１とで構成
しである。ゲート電極９及びゲート絶縁膜ｌＯは、夫々
、ゲート電極３及びゲート絶縁膜４と同一工程で形成さ
れる。半導体領域１１は、メモリセルＭに回路の接地電
位（Ｏ［Ｖ］ ）を供給するための配線Ｇと一体に形成
される。すなわち、配線Ｇはｎ＋型半導体領域１１から
なる。配線Ｇは接地線またはソース線であり、固定電位
つまり接地電位が印加される。情報記憶用ＭＮＯ５）、
電荷をトランジスタＱｍは、ゲート電極１２、ゲート絶
縁膜１３、トレイン領域となるｎ＋型半導体領域１１と
で構成している。ゲートな極１２は、前記ゲート電極３
と同様に、多結晶シリコンや高融点金属から構成される
種々の膜から選択して形成される。ゲート絶縁膜１３は
、極めて薄い（２ｎｍ）酸化シリコン膜１３Ａとこの上
の３０〜５０ｎｍのシリコンナイトライド膜１３Ｂとで
構成している。情報となる電荷は、主にシリコンナイト
ライド膜１３Ｂと酸化シリコン膜１３Ａの界面に保持さ
れる。ＭＮＯＳトランジスタ０ｍは情報の消去後（情報
゛１″）はディプＩノッション型となり、書込み後（情
報″０″′）にエンハンスメント型となるようにされる
。情報の書込み時は、ゲート電極１２に正の高電圧＋Ｖ
ＰＰを印加し、チャネル領域を回路の接地電位とする。
及び第２図に示すように、ゲート電極９、ゲート絶縁膜
１０、ソース領域となるｎ＋型半導体領域１１とで構成
しである。ゲート電極９及びゲート絶縁膜ｌＯは、夫々
、ゲート電極３及びゲート絶縁膜４と同一工程で形成さ
れる。半導体領域１１は、メモリセルＭに回路の接地電
位（Ｏ［Ｖ］ ）を供給するための配線Ｇと一体に形成
される。すなわち、配線Ｇはｎ＋型半導体領域１１から
なる。配線Ｇは接地線またはソース線であり、固定電位
つまり接地電位が印加される。情報記憶用ＭＮＯ５）、
電荷をトランジスタＱｍは、ゲート電極１２、ゲート絶
縁膜１３、トレイン領域となるｎ＋型半導体領域１１と
で構成している。ゲートな極１２は、前記ゲート電極３
と同様に、多結晶シリコンや高融点金属から構成される
種々の膜から選択して形成される。ゲート絶縁膜１３は
、極めて薄い（２ｎｍ）酸化シリコン膜１３Ａとこの上
の３０〜５０ｎｍのシリコンナイトライド膜１３Ｂとで
構成している。情報となる電荷は、主にシリコンナイト
ライド膜１３Ｂと酸化シリコン膜１３Ａの界面に保持さ
れる。ＭＮＯＳトランジスタ０ｍは情報の消去後（情報
゛１″）はディプＩノッション型となり、書込み後（情
報″０″′）にエンハンスメント型となるようにされる
。情報の書込み時は、ゲート電極１２に正の高電圧＋Ｖ
ＰＰを印加し、チャネル領域を回路の接地電位とする。
これらの間の電位差によって、基板側から電荷（電子）
が直接トンネル注入され。
が直接トンネル注入され。
ゲート絶縁膜１３に捕獲される（蓄積される）。
この結果、情報１１０１）の状態となる。情報の消去時
は、ゲート電極１２に負の高電圧−ＶＰＰを印加し、チ
ャネル領域を回路の接地電位とする。これらの間の電位
差によって、ゲート絶縁膜１３から基板側へ電子が放出
される。この結果、情報１１１ Ｉ＋の状態となる。ト
ランジスタＱｍは、そのチャネル領域に不純物を導入す
ることによって、初めは。
は、ゲート電極１２に負の高電圧−ＶＰＰを印加し、チ
ャネル領域を回路の接地電位とする。これらの間の電位
差によって、ゲート絶縁膜１３から基板側へ電子が放出
される。この結果、情報１１１ Ｉ＋の状態となる。ト
ランジスタＱｍは、そのチャネル領域に不純物を導入す
ることによって、初めは。
しきい値電圧が負の値（ディプレッジ玉ン型）とされる
。また、本実施例では、メモリセルＭが半導体基板ｌの
表面に占める面積をできるだけ小さくするために、第２
図に示すように、ゲート電極１２がゲート電極９に覆い
被さるように設けである。ゲート電極９とゲート電極１
２の間には絶縁膜（ＳｉＯ２膜）１７が設けであるが、
この絶縁膜１７はゲート電極９とゲート電極１２を絶縁
するとともに、ゲート電極９とゲート電極１２の間の寄
生容量を低減して、情報の書込み速度あるいは読み出し
速度の高速化を図るものである。
。また、本実施例では、メモリセルＭが半導体基板ｌの
表面に占める面積をできるだけ小さくするために、第２
図に示すように、ゲート電極１２がゲート電極９に覆い
被さるように設けである。ゲート電極９とゲート電極１
２の間には絶縁膜（ＳｉＯ２膜）１７が設けであるが、
この絶縁膜１７はゲート電極９とゲート電極１２を絶縁
するとともに、ゲート電極９とゲート電極１２の間の寄
生容量を低減して、情報の書込み速度あるいは読み出し
速度の高速化を図るものである。
メモリセルＭのドレイン領域として用いられる半導体領
域１１には、第２図に示すように、データ線ＤＬとして
用いられる導電層１４が絶縁膜（ＳｉＯ２膜）１５を選
択的に除去して形成した接続孔１６を通して接続しであ
る。また、第３図に示すように１周辺回路に設けられた
導電層１４は、ＭＩＳＦＥＴの間を接続してデコーダ、
センスアンプ等の種々の周辺回路を構成している。
域１１には、第２図に示すように、データ線ＤＬとして
用いられる導電層１４が絶縁膜（ＳｉＯ２膜）１５を選
択的に除去して形成した接続孔１６を通して接続しであ
る。また、第３図に示すように１周辺回路に設けられた
導電層１４は、ＭＩＳＦＥＴの間を接続してデコーダ、
センスアンプ等の種々の周辺回路を構成している。
ゲート電極９は、フィールド絶縁膜７上にも延在され、
ワード線ＷＬを構成する。ゲート電極１２は、これと同
様に延在され、高圧ワード線■を構成する。ワード線Ｉ
は、ワード線ＷＬにその略半分が重なった状態でワード
線ＷＬと同一方向に延在する。一方、前記データ線ＤＬ
は、ワード線ＷＬ、■と直交する方向に延在する。配線
Ｇは。
ワード線ＷＬを構成する。ゲート電極１２は、これと同
様に延在され、高圧ワード線■を構成する。ワード線Ｉ
は、ワード線ＷＬにその略半分が重なった状態でワード
線ＷＬと同一方向に延在する。一方、前記データ線ＤＬ
は、ワード線ＷＬ、■と直交する方向に延在する。配線
Ｇは。
ワード線ＷＬ、工と平行に延在する。データ線ＤＬ方向
において隣接する２つのメモリセルＭは、そのドレイン
領域を共有して同一データ線ＤＬに接続されるか、又は
、そのソース領域を共有して同一配線Ｇに接続される。
において隣接する２つのメモリセルＭは、そのドレイン
領域を共有して同一データ線ＤＬに接続されるか、又は
、そのソース領域を共有して同一配線Ｇに接続される。
第２図に示すように１本実施例のメモリセルＭはｐ−型
ウェル領域内ではなく、ｎ型半導体基板１内に設けであ
る。したがって、メモリセルＭを構成したＰ型ウェル領
域とｎ型の半導体基板ｌの間に生じる寄生容量をなくす
ことができる。本発明者の検討によれば、高圧ワード線
Ｉ （ゲート電極１２）と半導体基板１の間の容量は、
メモリセルＭを設けたウェル領域と半導体基板の間の寄
生容量の１／１０００程度である。
ウェル領域内ではなく、ｎ型半導体基板１内に設けであ
る。したがって、メモリセルＭを構成したＰ型ウェル領
域とｎ型の半導体基板ｌの間に生じる寄生容量をなくす
ことができる。本発明者の検討によれば、高圧ワード線
Ｉ （ゲート電極１２）と半導体基板１の間の容量は、
メモリセルＭを設けたウェル領域と半導体基板の間の寄
生容量の１／１０００程度である。
また、前記のように、Ｐ型ウェル領域２にメモリセルＭ
を設けると、メモリセルＭのｎ＋型半導体領域１１と、
Ｐ型ウェル領域２およびｎ型半導体基板ｌの間に寄生の
バイポーラトランジスタが構成されるが、本実施例では
、前記寄生バイポーラトランジスタが構成されることは
ない。
を設けると、メモリセルＭのｎ＋型半導体領域１１と、
Ｐ型ウェル領域２およびｎ型半導体基板ｌの間に寄生の
バイポーラトランジスタが構成されるが、本実施例では
、前記寄生バイポーラトランジスタが構成されることは
ない。
次に、第４図及び第５図を用いて、本実施例のＥＥＰＲ
ＯＭの情報の書込み及び消去方法を説明する。
ＯＭの情報の書込み及び消去方法を説明する。
第４図は第１図〜第３図に示したＥＥＰＲＯＭの構成の
概略を示す図である。第４図に示すように、ワード線Ｗ
ＬおよびＩとデータ線ＤＬの交差部にメモリセルＭが設
けである。複数のメモリセルＭは行列状に配置されメモ
リセルアレイＭ−ＡＲＹを構成する。メモリセルアレイ
Ｍ−ＡＲＹは、一点鎖線で囲んで示すように、回路の接
地電位Ｖｓｓが一定して印加される領域、すなわち、Ｐ
型半導体基板１に形成される。
概略を示す図である。第４図に示すように、ワード線Ｗ
ＬおよびＩとデータ線ＤＬの交差部にメモリセルＭが設
けである。複数のメモリセルＭは行列状に配置されメモ
リセルアレイＭ−ＡＲＹを構成する。メモリセルアレイ
Ｍ−ＡＲＹは、一点鎖線で囲んで示すように、回路の接
地電位Ｖｓｓが一定して印加される領域、すなわち、Ｐ
型半導体基板１に形成される。
書込み電圧＋Ｖｐｐ（例えば＋１５［ｖコ）を発生する
ための昇圧回路ＨＶＧ及び消去電圧−ＶＰＰ（例えば−
１５［Ｖ］ ）を発生するための昇圧回路ＬＶＧは、よ
く知られているように、ＭＩＳＦＥＴと容量素子とで構
成したものである。すなわち、例えば、ダイオード形態
に接続したＭＩＳＦＥＴを複数直列に接続し、これらの
接続点の夫々に容量素子の一端を接続する。そして、容
量素子の他端には、隣接する容量素子の他端に印加され
るクロック信号とは逆相のクロック信号が印加される。
ための昇圧回路ＨＶＧ及び消去電圧−ＶＰＰ（例えば−
１５［Ｖ］ ）を発生するための昇圧回路ＬＶＧは、よ
く知られているように、ＭＩＳＦＥＴと容量素子とで構
成したものである。すなわち、例えば、ダイオード形態
に接続したＭＩＳＦＥＴを複数直列に接続し、これらの
接続点の夫々に容量素子の一端を接続する。そして、容
量素子の他端には、隣接する容量素子の他端に印加され
るクロック信号とは逆相のクロック信号が印加される。
電圧＋ＶＰＰ及び−ＶＰＰは、電源電位Ｖ ｃ ｃから
形成される。電源電位Ｖ ｅ ｃは外部端子から供給さ
れる。
形成される。電源電位Ｖ ｅ ｃは外部端子から供給さ
れる。
昇圧回路ＨＶＧ及びＬＶＧの出力は、−担、切換回路Ｓ
ＷＣに入力された後、書込み／消去回路Ｗ／Ｅ及び書込
み阻止回路ＷＩに供給される。
ＷＣに入力された後、書込み／消去回路Ｗ／Ｅ及び書込
み阻止回路ＷＩに供給される。
書込み阻止回路ＷＩはデータ線ＤＬの一端に接続され、
データ線ＤＬの他端にはＹデコーダＹ−ＤＣＲが接続さ
れる。
データ線ＤＬの他端にはＹデコーダＹ−ＤＣＲが接続さ
れる。
ＹデコーダＹ−ＤＣＲには、センスアンプ、入力バッフ
ァ及び出カバソファ等を含む入出力回路Ｉ１０が接続さ
れる。入出力回路■／○は、情報の入出力のための外部
端子りに接続される。
ァ及び出カバソファ等を含む入出力回路Ｉ１０が接続さ
れる。入出力回路■／○は、情報の入出力のための外部
端子りに接続される。
ワード線ＷＬにはＸデコーダＸ−ＤＣＲが接続され、高
圧ワード線Ｉには書込み／消去回路Ｗ／Ｅが接続される
。書込み／消去回路には、ＸデコーダＸ−ＤＣＲの出力
が供給される。
圧ワード線Ｉには書込み／消去回路Ｗ／Ｅが接続される
。書込み／消去回路には、ＸデコーダＸ−ＤＣＲの出力
が供給される。
上記回路Ｘ−ＤＣＲ，Ｙ−ＤＣＲには、外部端子からア
ドレス信号Ａ ｘ 、 Ａ ｖが入力される。すなわち
、これらの回路はアドレスバッファ及びアドレスラッチ
回路、デコーダ回路を有する。さらに、Ｙ−ＤＣＲはカ
ラムスイッチｊＹ−Ｇａｔｉｎｇ）を含む、また、上記
回路Ｗ／Ｅ及びＷＩは、アドレス信号Ａ８、ＡＶ、また
は、上記回路Ｘ−ＤＣＲ，Ｙ−ＤＣＲのアドレスバッフ
ァからの相補アドレス信号を受ける。
ドレス信号Ａ ｘ 、 Ａ ｖが入力される。すなわち
、これらの回路はアドレスバッファ及びアドレスラッチ
回路、デコーダ回路を有する。さらに、Ｙ−ＤＣＲはカ
ラムスイッチｊＹ−Ｇａｔｉｎｇ）を含む、また、上記
回路Ｗ／Ｅ及びＷＩは、アドレス信号Ａ８、ＡＶ、また
は、上記回路Ｘ−ＤＣＲ，Ｙ−ＤＣＲのアドレスバッフ
ァからの相補アドレス信号を受ける。
なお、書込み電圧＋ＶＰＰは、 １５ ［Ｖ］ ４：
１ＩＪｔ定されるものではなく、ゲート絶縁膜１３の膜
厚。
１ＩＪｔ定されるものではなく、ゲート絶縁膜１３の膜
厚。
捕獲率等によって決定されるものである。同様に、消去
電圧−ＶＰＰも種々の値に設定することができる。
電圧−ＶＰＰも種々の値に設定することができる。
（書込み動作）
書込み動作の設定により、昇圧回路ＨＶＧが動作を開始
させられ高電圧＋ＶＰＰを発生する。高電圧＋ＶＰＰは
、書込み／消去回路Ｗ／Ｅ及び書込み阻止回路ＷＩに、
切換回路ＳＷＣを介して供給される。
させられ高電圧＋ＶＰＰを発生する。高電圧＋ＶＰＰは
、書込み／消去回路Ｗ／Ｅ及び書込み阻止回路ＷＩに、
切換回路ＳＷＣを介して供給される。
アドレス信号Ａ ｘ、 Ａ ｖの取込みにより、一本の
高圧ワード線Ｉ＋、一本のデータ線ＤＬ＋が選定される
。すなわち、ＸデコーダＸ−ＤＣＲによって、全てのワ
ード線ＷＬはＯ［Ｖ］（ロウレベル）とされる、すなわ
ち、ＸデコーダＸ−ＤＣＲは書込み動作が設定されると
全てのワード線ＷＬをロウレベルとする機能を有する。
高圧ワード線Ｉ＋、一本のデータ線ＤＬ＋が選定される
。すなわち、ＸデコーダＸ−ＤＣＲによって、全てのワ
ード線ＷＬはＯ［Ｖ］（ロウレベル）とされる、すなわ
ち、ＸデコーダＸ−ＤＣＲは書込み動作が設定されると
全てのワード線ＷＬをロウレベルとする機能を有する。
書込み消去回路Ｗ／Ｅによって、一本のワード線１１の
みに書込み電圧＋ＶＰＰを印加し、それ以外のワード線
Ｉは基板と同電位、すなわち、 Ｏ［Ｖ］にする。
みに書込み電圧＋ＶＰＰを印加し、それ以外のワード線
Ｉは基板と同電位、すなわち、 Ｏ［Ｖ］にする。
一方、ＹデコーダＹ−ＤＣＲによって、一本のデータ＃
！Ｄ Ｌ ＬがＯＣＶコ （ロウレベル）とされる。
！Ｄ Ｌ ＬがＯＣＶコ （ロウレベル）とされる。
また、書込み阻止回路ＷＩによって、他のデータ線Ｄ
Ｌには高電圧＋ＶＰＰが印加される。
Ｌには高電圧＋ＶＰＰが印加される。
以上によって、メモリセルＭＩに情報が書込まれる。す
なわち、ゲート電極１２（高圧ワード線Ｉ＋）（７）高
電位十Ｖｐｐ、！：、ＭＮＯＳトランジス５０ｍのチャ
ネルの電位０ ［Ｖ］との間に、充分な電圧差があるの
で、電子がゲート絶縁膜中に注入されトラップされる。
なわち、ゲート電極１２（高圧ワード線Ｉ＋）（７）高
電位十Ｖｐｐ、！：、ＭＮＯＳトランジス５０ｍのチャ
ネルの電位０ ［Ｖ］との間に、充分な電圧差があるの
で、電子がゲート絶縁膜中に注入されトラップされる。
このとき、高電位にされたワード線Ｉに接続され、かつ
情報が書込まれるべきでないメモリセルＭ２は、書込み
阻止状態とされる。このために、メモリセルＭ２等のＭ
ＮＯＳトランジス５０ｍのチャネル領域はゲート電極１
２と同電位とされる。高圧ワードｍ１１の高電位によっ
て２前記チヤネル領域には、ＭＩＳＦＥＴ Ｑ ｓが非
導通であるにも係らず、データ線ＤＬの高電圧＋ＶＰＰ
が表われる。したがって、ゲート電極とチャネル領域ど
の間にトンネル注入を起すだけの電位差が生じない。な
お、データＭＤＬ２・・・に高電位十ＶＰＰを印加して
も、全てのワードＩＩＷＬをロウレベルにして、スイッ
チ用ＭＩＳＦ Ｅ Ｔ Ｑ ｓを非導通状態にしている
ので、メモリセル間１以外では電流は流れない。
情報が書込まれるべきでないメモリセルＭ２は、書込み
阻止状態とされる。このために、メモリセルＭ２等のＭ
ＮＯＳトランジス５０ｍのチャネル領域はゲート電極１
２と同電位とされる。高圧ワードｍ１１の高電位によっ
て２前記チヤネル領域には、ＭＩＳＦＥＴ Ｑ ｓが非
導通であるにも係らず、データ線ＤＬの高電圧＋ＶＰＰ
が表われる。したがって、ゲート電極とチャネル領域ど
の間にトンネル注入を起すだけの電位差が生じない。な
お、データＭＤＬ２・・・に高電位十ＶＰＰを印加して
も、全てのワードＩＩＷＬをロウレベルにして、スイッ
チ用ＭＩＳＦ Ｅ Ｔ Ｑ ｓを非導通状態にしている
ので、メモリセル間１以外では電流は流れない。
（消去動作）
消去動作の設定により、昇圧回路ＬＶＧが動作を開始さ
せられ負の高電圧−ＶＰＰを発生する。
せられ負の高電圧−ＶＰＰを発生する。
負の高電圧−ＶＰＰは、書込み／消去回路Ｗ／Ｅに、切
換回路を介して供給される。
換回路を介して供給される。
情報の消去動作は、全ての高圧ワード線工に負の高電圧
−ＶＰＰを印加することによって、全てのメモリセルＭ
の情報を一度に消去できる。このとき、全てのワード線
ＷＬ及び全てのデータ線ＤＬの電位は、電源電位Ｖｃｃ
、回路の接地電位Ｖｓｓまたはフローティング状態とさ
れる。
−ＶＰＰを印加することによって、全てのメモリセルＭ
の情報を一度に消去できる。このとき、全てのワード線
ＷＬ及び全てのデータ線ＤＬの電位は、電源電位Ｖｃｃ
、回路の接地電位Ｖｓｓまたはフローティング状態とさ
れる。
以上の情報の書込みおよび消去動作の説明かられかるよ
うに、情報の書込みおよび消去のいずれにおいても、半
導体基板１には固定電位、例えば０［ｖ］を印加してお
けばよい。
うに、情報の書込みおよび消去のいずれにおいても、半
導体基板１には固定電位、例えば０［ｖ］を印加してお
けばよい。
本実施例では、メモリセルＭをｐ型ウェル領域でなく、
Ｐ型半導体基板ｌに設けであるが、これはゲート電極１
２に書込み電圧＋Ｖｐｐ及び消去電圧−ＶＰＰを印加し
て情報の書込み及び情報の消去を行うことによって可能
となったものである。
Ｐ型半導体基板ｌに設けであるが、これはゲート電極１
２に書込み電圧＋Ｖｐｐ及び消去電圧−ＶＰＰを印加し
て情報の書込み及び情報の消去を行うことによって可能
となったものである。
このことから、情報の書込み及び消去時に昇圧回路ＨＶ
Ｇ及びＬＶＧの負荷となる容量がゲート電極１２と基板
１との間のみの容量であり、極めて小さくなる。したが
って、昇圧回路ＨＶＧ、ＬＶＧは電流供給能力の小さな
もので済み、昇圧回路ＨＶＧ、ＬＶＧが半導体基板ｌに
占める面積を縮小することができる。また、書込み及び
消去時の速度を高速にすることができる。
Ｇ及びＬＶＧの負荷となる容量がゲート電極１２と基板
１との間のみの容量であり、極めて小さくなる。したが
って、昇圧回路ＨＶＧ、ＬＶＧは電流供給能力の小さな
もので済み、昇圧回路ＨＶＧ、ＬＶＧが半導体基板ｌに
占める面積を縮小することができる。また、書込み及び
消去時の速度を高速にすることができる。
本実施例では、ＭＮＯＳトランジスタＱｍをデータ線Ｄ
Ｌ側に設け、スイッチ用ＭＩＳＦＥＴＱＳを接地電位を
供給するための配線Ｇ側に設けたので、２つのＭ Ｉ
Ｓ ＦＥＴのみでメモリセルＭを構成することができる
。スイッチ用Ｍ Ｉ Ｓ ＦＥＴＱｓをデータ線ＤＬ側
に設け、ＭＮＯＳトランジスタＱｍをグランド領域Ｇ側
に設けてメモリセルＭを構成した場合は、トランジスタ
Ｑｍとグランド領域Ｇの間に、新にＭ Ｉ Ｓ ＦＥＴ
を増設しなければならない、書込み阻止状態にあるトラ
ンジスタＱｍのチャネル領域は、そのゲート電極１２と
同電位としなければならないが、このためにはスイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓを導通状態にする必
要がある。ところが、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓを導通状態にすると、データ線ＤＬからグラ
ンド領域Ｇへ電流が流出してしまう。この電流の流出を
阻止するために、トランジスタＱｍとグランド領域Ｇの
間にＭＩＳＦＥＴを必要とするからである。しかし１本
実施例では、前記ｔｌｔ流の流出をスイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓによって行うことができるので
、電流流出阻止用のＭＩＳＦＥＴが不要となり、メモリ
セルＭの専有面積を縮小することができる。
Ｌ側に設け、スイッチ用ＭＩＳＦＥＴＱＳを接地電位を
供給するための配線Ｇ側に設けたので、２つのＭ Ｉ
Ｓ ＦＥＴのみでメモリセルＭを構成することができる
。スイッチ用Ｍ Ｉ Ｓ ＦＥＴＱｓをデータ線ＤＬ側
に設け、ＭＮＯＳトランジスタＱｍをグランド領域Ｇ側
に設けてメモリセルＭを構成した場合は、トランジスタ
Ｑｍとグランド領域Ｇの間に、新にＭ Ｉ Ｓ ＦＥＴ
を増設しなければならない、書込み阻止状態にあるトラ
ンジスタＱｍのチャネル領域は、そのゲート電極１２と
同電位としなければならないが、このためにはスイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓを導通状態にする必
要がある。ところが、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓを導通状態にすると、データ線ＤＬからグラ
ンド領域Ｇへ電流が流出してしまう。この電流の流出を
阻止するために、トランジスタＱｍとグランド領域Ｇの
間にＭＩＳＦＥＴを必要とするからである。しかし１本
実施例では、前記ｔｌｔ流の流出をスイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓによって行うことができるので
、電流流出阻止用のＭＩＳＦＥＴが不要となり、メモリ
セルＭの専有面積を縮小することができる。
さらに、メモリセルＭのスイッチ用ＭＩＳＦＥＴＱｓを
配線Ｇ側に設けたこと及び書込み阻止をデータ線ＤＬ側
から行うことにより、各メモリセルＭのソース領域を共
通化することができる。これにより、配線Ｇを各メモリ
セルＭのＭＩＳＦＥＴ Ｑ ｓのソース領域と一体の領
域にでき、また。
配線Ｇ側に設けたこと及び書込み阻止をデータ線ＤＬ側
から行うことにより、各メモリセルＭのソース領域を共
通化することができる。これにより、配線Ｇを各メモリ
セルＭのＭＩＳＦＥＴ Ｑ ｓのソース領域と一体の領
域にでき、また。
配線Ｇを半導体領域で形成することができる。したがっ
て、メモリセルＭに回路の接地電位を供給するための配
線を半導体基板ｌ上に形成する必要がなくなり、配線ピ
ッチを小さくしセル面積を小さくできる。
て、メモリセルＭに回路の接地電位を供給するための配
線を半導体基板ｌ上に形成する必要がなくなり、配線ピ
ッチを小さくしセル面積を小さくできる。
データ線ＤＬを利用して、書込み阻止状態を形成してい
るので、専用の書込み阻止線が不要である。これは１Ｍ
ｌ５ＦＥＴＱｓを配線Ｇ側に設けたことによる。
るので、専用の書込み阻止線が不要である。これは１Ｍ
ｌ５ＦＥＴＱｓを配線Ｇ側に設けたことによる。
以上のような１種々の効果により、メモリセルアレイＭ
−ＡＲＹ内において、ワード線ＷＬ、高圧ワード線Ｉ及
びデータ線ＤＬを実質的に直線に形成できる。したがっ
て、セルのレイアウトが容易であると同時に、その面積
の低減が計れる。
−ＡＲＹ内において、ワード線ＷＬ、高圧ワード線Ｉ及
びデータ線ＤＬを実質的に直線に形成できる。したがっ
て、セルのレイアウトが容易であると同時に、その面積
の低減が計れる。
［効果コ
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
（１）、メモリセルをウェル領域でなく半導体基板に設
けたことによって、メモリセルをウェル領域に設けた場
合におけるそのウェル領域と半導体基板の間の寄生容量
をなくすことができる。
けたことによって、メモリセルをウェル領域に設けた場
合におけるそのウェル領域と半導体基板の間の寄生容量
をなくすことができる。
（２）、情報用ゲート電極をスイッチ用ＭＩＳＦＥＴの
ゲート電極に覆い被さるように設けたことによって、メ
モリセルが半導体基板の表面に占める面積が縮小される
ので、半導体記憶装置の集積度を向上することができる
。
ゲート電極に覆い被さるように設けたことによって、メ
モリセルが半導体基板の表面に占める面積が縮小される
ので、半導体記憶装置の集積度を向上することができる
。
（３）、スイッチ爪Ｍ Ｉ Ｓ ＦＦ：Ｔのゲート電極
と情報用ゲート電極との間に絶縁膜を設けたことによっ
て、情報用ゲート電極とスイッチ用ＭＩ ５ＦＥＴのゲ
ート電極の間の寄生容量が低減されるので、メモリセル
の情報の書込み速度および情報の読み出し速度の高速化
を図ることができる。
と情報用ゲート電極との間に絶縁膜を設けたことによっ
て、情報用ゲート電極とスイッチ用ＭＩ ５ＦＥＴのゲ
ート電極の間の寄生容量が低減されるので、メモリセル
の情報の書込み速度および情報の読み出し速度の高速化
を図ることができる。
（４）、前記（１）により、メモリセルをウェル領域に
設けた場合にメモリセルのｎ型半導体領域と、Ｐ型ウェ
ル領域およびｎ型半導体領域とで構成される寄生バイポ
ーラトランジスタをなくすことができるので、半導体記
憶装置の電気的動作の安定性を向上することができる。
設けた場合にメモリセルのｎ型半導体領域と、Ｐ型ウェ
ル領域およびｎ型半導体領域とで構成される寄生バイポ
ーラトランジスタをなくすことができるので、半導体記
憶装置の電気的動作の安定性を向上することができる。
（５）、情報記憶用ＭＩＳＦＥＴの情報用ゲート電極に
情報書込み電圧（十Ｖｐｐ）を印加して情報の書込みを
行い、前記情報用ゲート電極に情報消去電圧（−Ｖｐｐ
）を印加して情報の消去を行うことにより、半導体基板
を情報の書込みおよび消去のいずれにおいても固定電位
とすることができるので、メモリセルをウェル領域を用
いずに半導体基板に設けることができる。
情報書込み電圧（十Ｖｐｐ）を印加して情報の書込みを
行い、前記情報用ゲート電極に情報消去電圧（−Ｖｐｐ
）を印加して情報の消去を行うことにより、半導体基板
を情報の書込みおよび消去のいずれにおいても固定電位
とすることができるので、メモリセルをウェル領域を用
いずに半導体基板に設けることができる。
（６）、前記（５）により、ウェル領域と半導体基板の
間の寄生容量によって情報の書込み速度が低下すること
がないので、情報の書込み速度の高速化を図ることがで
きる。
間の寄生容量によって情報の書込み速度が低下すること
がないので、情報の書込み速度の高速化を図ることがで
きる。
（７）、前記（５）により、情報の書込み時に昇圧回路
の負荷となる寄生容量が極めて小さくなるので、昇圧回
路の電流容量を低減することができる。
の負荷となる寄生容量が極めて小さくなるので、昇圧回
路の電流容量を低減することができる。
（８）、前記（７）により、昇圧回路が半導体基板に占
める面積を低減することができるので、半導体記憶装置
の集積度を向上することができる。
める面積を低減することができるので、半導体記憶装置
の集積度を向上することができる。
（９）、情報記憶用Ｍ Ｉ Ｓ ＦＥＴをデータ線ＤＬ
側に設け、スイッチ用ＭＩＳＦＥＴをグランド領域Ｇ側
に設けたことによって、情報記憶用ＭＩＳＦＥＴをグラ
ンド領域Ｇ側に設け、スイッチ用ＭＩＳＦＥＴをデータ
線ＤＬ側に設けた場合に、情報記憶用ＭＩＳＦＥＴとグ
ランド領域Ｇの間に設゛けられる電流流出阻止用ＭＩＳ
ＦＥＴが不要になるので、メモリセルの専有面積を縮小
して半導体記憶装置の集積度を向上することができる。
側に設け、スイッチ用ＭＩＳＦＥＴをグランド領域Ｇ側
に設けたことによって、情報記憶用ＭＩＳＦＥＴをグラ
ンド領域Ｇ側に設け、スイッチ用ＭＩＳＦＥＴをデータ
線ＤＬ側に設けた場合に、情報記憶用ＭＩＳＦＥＴとグ
ランド領域Ｇの間に設゛けられる電流流出阻止用ＭＩＳ
ＦＥＴが不要になるので、メモリセルの専有面積を縮小
して半導体記憶装置の集積度を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
例えば、前記実施例では、ｐ−型半導体基板を用いたが
、ｎ−型半導体基板にｐ−型のウェル領域を形成し、こ
のウェル領域にメモリセルを設けることもできる。本発
明によれば、ウェル領域にメモリセルを設けた場合でも
、情報の書込みおよび消去のいずれにおいても前記ウェ
ル領域には、固定電位を印加しておけばよいからである
。このように、ｎ型基板を用いることによって１周辺回
路を構成するＰチャネル型ＭＩＳＦＥＴをウェル領域で
なく半導体基板に設けることができるので。
、ｎ−型半導体基板にｐ−型のウェル領域を形成し、こ
のウェル領域にメモリセルを設けることもできる。本発
明によれば、ウェル領域にメモリセルを設けた場合でも
、情報の書込みおよび消去のいずれにおいても前記ウェ
ル領域には、固定電位を印加しておけばよいからである
。このように、ｎ型基板を用いることによって１周辺回
路を構成するＰチャネル型ＭＩＳＦＥＴをウェル領域で
なく半導体基板に設けることができるので。
そのｐチャネル型ＭＩＳＦＥＴの電気的動作速度の高速
化を図ることができる。
化を図ることができる。
また、前記実施例では、半導体記憶装置に内蔵した昇圧
回路から情報書込み電圧（＋Ｖｐｐ）および情報消去電
圧（−Ｖｐｐ）を得たが、それらの書込み電圧および消
去電圧は、半導体記憶装置の外部から供給することも可
能である。
回路から情報書込み電圧（＋Ｖｐｐ）および情報消去電
圧（−Ｖｐｐ）を得たが、それらの書込み電圧および消
去電圧は、半導体記憶装置の外部から供給することも可
能である。
さらに、データ線ＤＬが接続されているＭＮＯＳトラン
ジスタのドレイン領域となるｎ＋型半導体領域１１の一
部、すなわち、ゲート電極１２の直下の半導体領域１１
をｎ−型の半導体領域にすることも可能である。このＬ
ＤＤ型の半導体領域は１次のような方法で形成すること
ができる。まず、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート絶縁膜１０、ゲートｆ！！極９および周
辺回路のＭＩＳＦＥＴのゲート絶縁膜４、ゲートｔ１を
極３を同一工程で形成する。次に、スイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極９とＭＮＯＳトラ
ンジス５０ｍのゲート電極１２との間に設けられる！＠
縁膜１７．情報記憶用ゲート絶縁膜１３、ゲートな極１
２を周知の技術によって順次形成する。次に、ゲート絶
縁膜１２から露出している前記絶縁膜１７をフッ酸痛の
エツチング液によって除去する。なお、このエツチング
工程は必ずしも必要ではない。次に、トランジスタＱｍ
、スイッチ用Ｍ Ｉ Ｓ ＦＥＴおよび周辺回路のｎチ
ャネル型Ｍ Ｉ Ｓ ＦＥＴのｎ−型半導体領域を形成
するために、ｎ型不純物、例えばリンをイオン打込みに
よって半導体基板１へ導入する。次に、周知の技術によ
って、ゲート電極１２の側部に不純物導入用のマスク（
サイドウオールスペーサ）を形成する。このとき、半導
体装置ｌの上部のスイッチ用Ｍ Ｉ Ｓ ＦＥＴのゲー
ト電極９および周辺回路のｎチャネル型ＭＩＳＦＥ−Ｔ
のゲート電極３の側部にも不純物導入用のマスクが形成
される０次に、イオン打込みによってｎ型不純物１例え
ばヒ素を半導体基板１へ導入する。このようにして、周
辺回路のｎチャネル型ＭＩＳＦＥＴの半導体領域６、メ
モリセルＭのスイッチ用ＭＩＳＦＥＴＱｓおよびトラン
ジスタＱ ｍの半導体領域１１のそれぞれをＬＤＤ構造
の半導体領域とすることができる。トランジスタＱｒｎ
のドレイン領域の端部の電界を緩和することにより、ホ
ットエレクトロンがゲート絶縁［１３に飛び込むことに
よって発生するソフトエラーがなくなるので、ＥＥＦＲ
ＯＭの情報の信頼性を向上することができる。
ジスタのドレイン領域となるｎ＋型半導体領域１１の一
部、すなわち、ゲート電極１２の直下の半導体領域１１
をｎ−型の半導体領域にすることも可能である。このＬ
ＤＤ型の半導体領域は１次のような方法で形成すること
ができる。まず、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート絶縁膜１０、ゲートｆ！！極９および周
辺回路のＭＩＳＦＥＴのゲート絶縁膜４、ゲートｔ１を
極３を同一工程で形成する。次に、スイッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極９とＭＮＯＳトラ
ンジス５０ｍのゲート電極１２との間に設けられる！＠
縁膜１７．情報記憶用ゲート絶縁膜１３、ゲートな極１
２を周知の技術によって順次形成する。次に、ゲート絶
縁膜１２から露出している前記絶縁膜１７をフッ酸痛の
エツチング液によって除去する。なお、このエツチング
工程は必ずしも必要ではない。次に、トランジスタＱｍ
、スイッチ用Ｍ Ｉ Ｓ ＦＥＴおよび周辺回路のｎチ
ャネル型Ｍ Ｉ Ｓ ＦＥＴのｎ−型半導体領域を形成
するために、ｎ型不純物、例えばリンをイオン打込みに
よって半導体基板１へ導入する。次に、周知の技術によ
って、ゲート電極１２の側部に不純物導入用のマスク（
サイドウオールスペーサ）を形成する。このとき、半導
体装置ｌの上部のスイッチ用Ｍ Ｉ Ｓ ＦＥＴのゲー
ト電極９および周辺回路のｎチャネル型ＭＩＳＦＥ−Ｔ
のゲート電極３の側部にも不純物導入用のマスクが形成
される０次に、イオン打込みによってｎ型不純物１例え
ばヒ素を半導体基板１へ導入する。このようにして、周
辺回路のｎチャネル型ＭＩＳＦＥＴの半導体領域６、メ
モリセルＭのスイッチ用ＭＩＳＦＥＴＱｓおよびトラン
ジスタＱ ｍの半導体領域１１のそれぞれをＬＤＤ構造
の半導体領域とすることができる。トランジスタＱｒｎ
のドレイン領域の端部の電界を緩和することにより、ホ
ットエレクトロンがゲート絶縁［１３に飛び込むことに
よって発生するソフトエラーがなくなるので、ＥＥＦＲ
ＯＭの情報の信頼性を向上することができる。
また、メモリセルＭは前記実施例に示したメモリセル以
外に種々の形を採用することができる。
外に種々の形を採用することができる。
例えば第５図に示すように、トランジスタＱｍとデータ
線ＤＬとの間に、新たなスイッチ用ＭＩＳＦＥＴＱＳを
設けてもよい。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓはＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓと略同−の構造とされる。
線ＤＬとの間に、新たなスイッチ用ＭＩＳＦＥＴＱＳを
設けてもよい。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓはＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓと略同−の構造とされる。
ＭＩする。ワード線ＷＬはワード線ＷＬ及びＩと平行に
形成される。ワード線ＷＬは、書込み時及び消去時には
、全てが電源電位Ｖｃｃ（ハイレベル）とされる。また
、ワード線ＷＬを設けたことにより、書込み時の選択さ
れたワード線ＷＬは電源電位Ｖｃｃ又は正の高電位子Ｖ
ＰＰとされる。また、メモリセルＭは、例えばフローテ
ィングゲート型であってもよい。
形成される。ワード線ＷＬは、書込み時及び消去時には
、全てが電源電位Ｖｃｃ（ハイレベル）とされる。また
、ワード線ＷＬを設けたことにより、書込み時の選択さ
れたワード線ＷＬは電源電位Ｖｃｃ又は正の高電位子Ｖ
ＰＰとされる。また、メモリセルＭは、例えばフローテ
ィングゲート型であってもよい。
第６図に示すように、前記実施例において書込み阻止回
路ＷＩを省略することができる。ＹデコーダＹ−ＯＣＲ
の出力は、書込み時には、選択されたデータ＄１ｌＤＬ
のみをロウレベルのＯ［Ｖ］とされ、他のデータ線ＤＬ
をハイレベルの＋ＶＰＰ（１５［Ｖ］）とされる。この
ため、ＹデコーダＹ−ＤＣＲには高電圧ＶＰＰが切換回
路ＳＷＣから供給される。これによって、情報の書込み
及び書込み阻止を行うことができる。これは、スイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓを配線Ｇ側に設け、
かつ。
路ＷＩを省略することができる。ＹデコーダＹ−ＯＣＲ
の出力は、書込み時には、選択されたデータ＄１ｌＤＬ
のみをロウレベルのＯ［Ｖ］とされ、他のデータ線ＤＬ
をハイレベルの＋ＶＰＰ（１５［Ｖ］）とされる。この
ため、ＹデコーダＹ−ＤＣＲには高電圧ＶＰＰが切換回
路ＳＷＣから供給される。これによって、情報の書込み
及び書込み阻止を行うことができる。これは、スイッチ
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓを配線Ｇ側に設け、
かつ。
データ線を用いて書込み阻止を行っているからである。
書込み／消去回路Ｗ／Ｅは、外部端子から直接アドレス
信号を受けるような、ＸデコーダＸ−ＤＣＲと略同様の
デコーダ（高圧デコーダ）としてもよい。
信号を受けるような、ＸデコーダＸ−ＤＣＲと略同様の
デコーダ（高圧デコーダ）としてもよい。
第１図は、本発明の一実施例のＥＥＦＲＯＭを構成した
チップの要部の平面図であり、第１図の領域ＡはＥＥＰ
ＲＯＭのメモリセルの平面図、第１図の領域ＢはＥＥＰ
ＲＯＭの周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの平面
図である。 第２図は、第１図の領域Ａの■−■切断線における断面
図。 第３図は、第１図の領域Ｂのｍ−ｍ切断線における断面
図である。 第４図は、第１図に示したＥＥＰＲＯＭの概略を示す等
価回路図、 第５図及び第６図は、本発明の他の実施例を示す図であ
る。 １・・・半導体基板、２・・・ウェル領域、３．９．１
２・・・ゲート電極、４．１０．１３．１３Ａ、１３Ｂ
・・・ゲート絶縁膜、５，６．８．１１・・・半導体領
域、７・・・フィールド絶縁膜、１４・・・導ｆｆｉ層
、１５．１７・・・絶縁膜、１６・・・接続孔、ＨＬＧ
、ＬＶＧ・・昇圧回路、ＳＷＣ・・・切換回路、ＷＩ・
・・書込み阻止回路、Ｘ−ＤＣＲ・・・Ｘデコーダ、Ｗ
／Ｅ・・・書込み／消去回路、Ｙ−ＤＣＲ・・・Ｙデコ
ーダ、Ｉｌｏ・・・入出力回路、■・・・高圧ワード線
、ＷＬ・・・ワード線。 Ｍ・・・メモリセル、ＤＬ・・・データ線。 代理人 弁理士 小川勝馬１１１１．・！ 第 ５ 図 第 ６ 図
チップの要部の平面図であり、第１図の領域ＡはＥＥＰ
ＲＯＭのメモリセルの平面図、第１図の領域ＢはＥＥＰ
ＲＯＭの周辺回路を構成するＭ Ｉ Ｓ ＦＥＴの平面
図である。 第２図は、第１図の領域Ａの■−■切断線における断面
図。 第３図は、第１図の領域Ｂのｍ−ｍ切断線における断面
図である。 第４図は、第１図に示したＥＥＰＲＯＭの概略を示す等
価回路図、 第５図及び第６図は、本発明の他の実施例を示す図であ
る。 １・・・半導体基板、２・・・ウェル領域、３．９．１
２・・・ゲート電極、４．１０．１３．１３Ａ、１３Ｂ
・・・ゲート絶縁膜、５，６．８．１１・・・半導体領
域、７・・・フィールド絶縁膜、１４・・・導ｆｆｉ層
、１５．１７・・・絶縁膜、１６・・・接続孔、ＨＬＧ
、ＬＶＧ・・昇圧回路、ＳＷＣ・・・切換回路、ＷＩ・
・・書込み阻止回路、Ｘ−ＤＣＲ・・・Ｘデコーダ、Ｗ
／Ｅ・・・書込み／消去回路、Ｙ−ＤＣＲ・・・Ｙデコ
ーダ、Ｉｌｏ・・・入出力回路、■・・・高圧ワード線
、ＷＬ・・・ワード線。 Ｍ・・・メモリセル、ＤＬ・・・データ線。 代理人 弁理士 小川勝馬１１１１．・！ 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタのゲ
ート電極に正または負の高電圧を印加することによって
、夫々、前記情報の書込みまたは消去を行う半導体記憶
装置。 ２、前記正の高電圧及び負の高電圧を発生するための回
路を備えたことを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタのゲ
ート電極に正または負の高電圧を印加し、前記電荷蓄積
用トランジスタの形成領域に固定電位を印加することに
よって、夫々、前記情報の書込みまたは消去を行う半導
体記憶装置。 ４、前記電荷蓄積用トランジスタの形成領域はＰ型半導
体領域であり、前記固定電圧は回路の接地電位であるこ
とを特徴とする特許請求の範囲第３項記載の半導体記憶
装置。 ５、前記Ｐ型半導体領域はＰ型半導体基板であることを
特徴とする特許請求の範囲第４項記載の半導体記憶装置
。 ６、電荷をトランジスタに蓄積することによって情報を
記憶し、前記情報の書込み及び消去を電気的に行う半導
体記憶装置であって、前記電荷蓄積用トランジスタを含
むメモリセルが、データ線と固定電位の印加された配線
との間に接続されてなる半導体記憶装置。 ７、前記メモリセルは前記電荷蓄積用トランジスタとこ
れに直列に接続された少なくとも１つのスイッチ用トラ
ンジスタとからなり、前記スイッチ用トランジスタは前
記配線に接続されていることを特徴とする特許請求の範
囲第６項記載の半導体記憶装置。 ８、前記配線は主として半導体領域からなる特許請の範
囲第６項又は第７項記載の半導体記憶装置。 ９、前記電荷蓄積用トランジスタのゲート電極に正の高
電圧を印加することによって、夫々、前記情報の書込み
を行う場合に、前記情報の書込まれるメモリセルに接続
されるデータ線以外のデータ線に、前記高電圧を印加す
ることを特徴とする特許請求の範囲第６項乃至第８項の
いずれかに記載の半導体記憶装置。 １０、前記メモリセルは、前記電荷蓄積用トランジスタ
と前記スイッチ用トランジスタからなることを特徴とす
る特許請求の範囲第７項乃至第９項のいずれかに記載の
半導体記憶装置。 １１、前記情報の書込み時に、前記スイッチ用トランジ
スタを非導通状態とすることを特徴とする特許請求の範
囲第９項記載の半導体記憶装置。 １２、前記固定電位は回路の接地電位であることを特徴
とする特許請求の範囲第６項乃至第１１項のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184230A JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184230A JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245182A true JPS6245182A (ja) | 1987-02-27 |
Family
ID=16149649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184230A Pending JPS6245182A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245182A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
| JPH0551548U (ja) * | 1991-12-17 | 1993-07-09 | 三菱自動車工業株式会社 | 制御盤の冷却装置 |
| US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
| US5949715A (en) * | 1989-02-06 | 1999-09-07 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP2008162063A (ja) * | 2006-12-27 | 2008-07-17 | King Jim Co Ltd | 綴じ具およびファイル用具 |
-
1985
- 1985-08-23 JP JP60184230A patent/JPS6245182A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747902B2 (en) | 1989-02-06 | 2004-06-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory apparatus |
| US6791882B2 (en) | 1989-02-06 | 2004-09-14 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| US6259629B1 (en) | 1989-02-06 | 2001-07-10 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US6438036B2 (en) | 1989-02-06 | 2002-08-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5991200A (en) * | 1989-02-06 | 1999-11-23 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US6016273A (en) * | 1989-02-06 | 2000-01-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US6157576A (en) * | 1989-02-06 | 2000-12-05 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US6181600B1 (en) | 1989-02-06 | 2001-01-30 | Hitachi, Ltd | Nonvolatile semiconductor memory device |
| US7372741B2 (en) | 1989-02-06 | 2008-05-13 | Renesas Technology Corp. | Nonvolatile memory apparatus having a processor and plural memories one or more of which is a nonvolatile memory having circuitry which performs an erase operation and an erase verify operation when the processor specifies the erase operation mode to the nonvolatile memory |
| US7099199B2 (en) | 1989-02-06 | 2006-08-29 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| US5949715A (en) * | 1989-02-06 | 1999-09-07 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US7020028B2 (en) | 1989-02-06 | 2006-03-28 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JPH04348080A (ja) * | 1991-05-25 | 1992-12-03 | Rohm Co Ltd | 不揮発性メモリ |
| US5343423A (en) * | 1991-05-29 | 1994-08-30 | Rohm Co., Ltd. | FET memory device |
| JPH0551548U (ja) * | 1991-12-17 | 1993-07-09 | 三菱自動車工業株式会社 | 制御盤の冷却装置 |
| JP2008162063A (ja) * | 2006-12-27 | 2008-07-17 | King Jim Co Ltd | 綴じ具およびファイル用具 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8687455B2 (en) | Nonvolatile semiconductor memory | |
| US4903236A (en) | Nonvolatile semiconductor memory device and a writing method therefor | |
| US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
| US5793678A (en) | Parellel type nonvolatile semiconductor memory device method of using the same | |
| US8189399B2 (en) | EEPROM having single gate structure and method of operating the same | |
| US6429724B1 (en) | Semiconductor device capable of generating a plurality of voltages | |
| EP0616334B1 (en) | Non-volatile semiconductor memory device having floating gate | |
| JP3342730B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05211338A (ja) | 不揮発性半導体装置 | |
| KR19990071463A (ko) | 반도체 집적회로장치 | |
| JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
| JPS6245182A (ja) | 半導体記憶装置 | |
| JPH11238814A (ja) | 半導体記憶装置およびその制御方法 | |
| US6643210B2 (en) | Semiconductor integrated circuit device and method of controlling the same | |
| JP2000049299A (ja) | チャージポンプ回路およびそれを備える不揮発性半導体記憶装置 | |
| US6434047B1 (en) | Semiconductor memory system | |
| JPH08106791A (ja) | 半導体記憶装置の駆動方法 | |
| JPH11273369A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US6990020B2 (en) | Non-volatile memory cell techniques | |
| JP2006339554A (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
| US6853027B2 (en) | Semiconductor nonvolatile memory with low programming voltage | |
| JP4403318B2 (ja) | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 | |
| JP2003347435A (ja) | 半導体装置 | |
| US20230200062A1 (en) | Semiconductor device | |
| JP3856736B2 (ja) | 不揮発性半導体記憶装置、およびその駆動方法 |