JP6004866B2 - 読出し回路及び半導体装置 - Google Patents

Description

本発明は、半導体記憶素子のデータを読出し且つ保持する読出し回路及び半導体装置に関し、より詳しくは静電気等のノイズによって保持したデータが反転したことを検出する機能を備えた読出し回路に関する。

図３に、従来の半導体記憶素子のデータを読み出す読出し回路の回路図を示す。従来の読出し回路は、第１のスイッチ３２と、第２のスイッチ３３と、ラッチ回路３４と、を備えている。メモリ素子３１は、例えば不揮発性の半導体メモリである。

第１のスイッチ３２は、メモリ素子３１と読出し端子ＯＵＴの間に接続され、制御信号Φ１で制御される。第２のスイッチ３３は、読出し端子ＯＵＴと接地端子の間に接続され、制御信号Φ２で制御される。ラッチ回路３４は、読出し端子ＯＵＴに接続される。

従来の読出し回路は、以下のようにしてメモリ素子３１のデータを読出し端子ＯＵＴに読出し且つラッチ回路３４にそのデータを保持する。

先ず、第２のスイッチ３３によって、読出し端子ＯＵＴの電圧とラッチ回路３４のデータが初期化される。次に、第１のスイッチ３２が導通することにより、読出し端子ＯＵＴにメモリ素子３１のデータが出力される。同時に、ラッチ回路３４がメモリ素子３１のデータを保持する。そして、第１のスイッチ３２が遮断された後も、読出し端子ＯＵＴにメモリ素子３１のデータが出力される（例えば、特許文献１参照）。

特開２０１０−１９２０３９号公報

しかしながら、従来の読出し回路では、ラッチ回路３４がメモリ素子３１のデータを保持した後に、静電気等のノイズによってデータが反転した場合に、それを検出する手段がなく、誤ったデータが読出し端子ＯＵＴから出力され続ける、という課題がある。

本発明は、以上のような課題を解決するために考案されたものであり、静電気等のノイズによってラッチ回路３４のデータが反転した場合でも、誤ったデータが読出し端子ＯＵＴから出力され続けることがない読出し回路及び半導体装置を提供する。

本発明は上記課題を解決するために、読み出し回路を、読出し期間に第１のラッチ回路と第２のラッチ回路に相反するデータを保持するようにして、静電気などのノイズによってそのデータが同じ方向に反転することを利用して、保持したデータの異常を検出出来るように構成した。

本発明の読出し回路によれば、静電気などのノイズによってラッチ回路のデータが反転した場合でも、そのことを検出することが出来るので、誤ったデータが読出し端子ＯＵＴから出力され続けることがなく、信頼性の高い半導体装置を提供することが出来る。

本実施形態の読出し回路を示す回路図である。 本実施形態の読出し回路の動作を示すタイミングチャートである。 従来の読出し回路の回路図である。

図１は、本実施形態の読出し回路を示す回路図である。本実施形態の読出し回路１は、第１のラッチ回路１１と、第２のラッチ回路１２と、第１のスイッチ１３と、第２のスイッチ１４と、インバータ１５ａ、１５ｂ、１５ｃと、ＮＯＲ回路１６と、第３のスイッチ１７と、第４のスイッチ１８と、ＸＮＯＲ回路２０と、を備えている。

第１のラッチ回路１１は、第１ノードＮ１に接続される。第１のスイッチ１３は、第１ノードＮ１と入力端子ＩＮの間に接続され、制御信号Φ１で制御される。第２のスイッチ１４は、第１ノードＮ１と接地端子の間に接続され、制御信号Φ２で制御される。インバータ１５ａは、入力端子が第１ノードＮ１に接続される。インバータ１５ｂは、入力端子にインバータ１５ａの出力端子が接続され、出力端子はラッチ回路１１のデータを出力する出力端子ＯＵＴに接続される。ＮＯＲ回路１６は、一方の入力端子にインバータ１５ａの出力端子が接続され、他方の入力端子に制御信号Φ１が入力される。第３のスイッチ１７は、第２ノードＮ２と電源端子の間に接続され、制御信号Φ２の反転した制御信号Φ２Ｘで制御される。第４のスイッチ１８は、第２ノードＮ２と接地端子の間に接続され、ＮＯＲ回路１６の出力端子（第３ノードＮ３）の信号で制御される。インバータ１５ｃは、入力端子が第２ノードＮ２に接続される。検出回路であるＸＮＯＲ２０は、一方の入力端子にインバータ１５ｂの出力端子（第４ノードＮ４）が接続され、他方の入力端子にインバータ１５ｃの出力端子が接続され、出力端子は検出端子ＤＥＴに接続される。検出端子ＤＥＴは、ラッチ回路のデータが異常になったことを示す検出信号を出力する端子である。

本実施形態の読出し回路１は、入力端子ＩＮに例えば不揮発性の半導体メモリが接続され、制御信号Φ１及びΦ２によってそのデータを第１のラッチ回路１１及び第２のラッチ回路１２に読み込み、出力端子ＯＵＴに接続された後段の回路にそのデータを出力する。また、読出し回路１は、第１のラッチ回路１１に読み込まれたデータが静電気などのノイズによって反転したことを検出して、その検出信号を検出端子ＤＥＴから後段の回路に出力する。ここで、検出信号はＬｏｗのときにラッチ回路のデータが異常になったことを示す。後段の回路は、信頼性のため定期的に、読出し回路１に半導体メモリのデータを読み出すように制御する。更に、後段の回路は、ラッチ回路のデータが異常になったことを検出端子ＤＥＴの検出信号で検出すると、読出し回路１に半導体メモリのデータを読み出すように制御することが可能である。

図２は、本実施形態の読出し回路の動作を示すタイミングチャートである。
ここで、入力端子ＩＮにＨｉｇｈのデータが入力されている状態について、読出し回路の動作を説明する。

時間Ｔ０では、全ての信号は、前回の定期的な読出しの状態を維持している。時間Ｔ１から時間Ｔ４までが、定期的な読出しの期間である。そして、時間Ｔ５に半導体装置に静電気などのノイズが印加されて、第１のラッチ回路１１のデータが反転した状態を示している。

時間Ｔ１になると、制御信号Φ１がＨｉｇｈになり、第２のスイッチ１４がオンして第１ノードＮ１を初期化（Ｌｏｗ）し、第１のラッチ回路１１のデータもＬｏｗになる。第１ノードＮ１がＬｏｗになると、インバータ１５ａがＨｉｇｈ、インバータ１５ｂがＬｏｗを出力して、出力端子ＯＵＴはＬｏｗを出力する。ＮＯＲ回路１６は、入力される制御信号Φ１とインバータ１５ａの出力信号がともにＨｉｇｈになるので、出力端子（第３ノードＮ３）にＬｏｗを出力する。従って、第４のスイッチ１８はオフする。制御信号Φ２Ｘは、制御信号Φ２の反転信号であるためＬｏｗになり、第３のスイッチ１７がオンして第２ノードＮ２を初期化（Ｈｉｇｈ）、第２のラッチ回路１２のデータもＨｉｇｈになる。第２ノードＮ２がＨｉｇｈとなると、インバータ１５ｃの出力（第４ノードＮ４）はＬｏｗになる。ＸＮＯＲ回路２０は、出力端子ＯＵＴと第４ノードＮ４がともにＬｏｗになるので、出力端子からＨｉｇｈを出力し、検出端子ＤＥＴの検出信号はＨｉｇｈを維持する。

時間Ｔ２にて、制御信号Φ２がＬｏｗ、制御信号Φ２ＸがＨｉｇｈになると、第２のスイッチ１４と第３のスイッチ１７がオフする。第１のラッチ回路１１によって、第１ノードＮ１はＬｏｗを保持する。また、第２のラッチ回路１２によって、第２ノードＮ２はＨｉｇｈを保持する。

時間Ｔ３になると、制御信号Φ１がＬｏｗになり、第１のスイッチ１３がオンして、読出し回路１は、入力端子ＩＮに接続される半導体メモリのデータを第１のラッチ回路１１に読み出す。ここで、入力端子ＩＮの入力されているデータはＨｉｇｈなので、第１ノードＮ１はＨｉｇｈになり、第１のラッチ回路１１のデータもＨｉｇｈになる。第１ノードＮ１がＨｉｇｈとなると、インバータ１５ａがＬｏｗ、インバータ１５ｂがＨｉｇｈを出力して、出力端子ＯＵＴはＨｉｇｈを出力する。ＮＯＲ回路１６は、入力される制御信号Φ１とインバータ１５ａの出力信号がともにＬｏｗになるので、出力端子（第３ノードＮ３）にＨｉｇｈを出力する。従って、第４のスイッチ１８がオンして、第２ノードＮ２と第２のラッチ回路１２のデータをＬｏｗにする。第２ノードＮ２がＬｏｗとなると、インバータ１５ｃの出力（第４ノードＮ４）はＨｉｇｈになる。ＸＮＯＲ回路２０は、出力端子ＯＵＴと第４ノードＮ４がともにＨｉｇｈになるので、出力端子からＨｉｇｈを出力し、検出端子ＤＥＴの検出信号はＨｉｇｈを維持する。

時間Ｔ４になると、制御信号Φ１がＨｉｇｈになり、第１のスイッチ１３がオフする。第１のラッチ回路１１によって、第１ノードＮ１はＨｉｇｈを保持する。また、ＮＯＲ回路１６の出力はＬｏｗになるので、第４のスイッチ１８はオフするが、第２のラッチ回路１２によって、第２ノードＮ２はＬｏｗを保持する。
以上説明した時間Ｔ１から時間Ｔ４までが、読出し回路１の読出し期間の動作である。

時間Ｔ５において、静電気などのノイズが印加され、ラッチ回路のデータが反転したときの動作について説明する。
静電気などのノイズによって、第１のラッチ回路１１と第２のラッチ回路１２はデータが反転する可能性がある。ここで、第１のラッチ回路１１と第２のラッチ回路１２は同一の回路で構成しているので、データが反転するのであれば同じ値に反転する。従って、第１のラッチ回路１１のデータがＨｉｇｈからＬｏｗに反転する場合は、第２のラッチ回路１２のデータは、反転せずにＬｏｗを保持する。

第１のラッチ回路１１のデータがＬｏｗに反転すると、インバータ１５ａがＨｉｇｈ、インバータ１５ｂがＬｏｗを出力して、出力端子ＯＵＴは誤ったデータのＬｏｗを出力する。このとき、第２のラッチ回路１２のデータはＬｏｗを保持しているので、第４ノードＮ４はＨｉｇｈである。ＸＮＯＲ回路２０は、出力端子ＯＵＴのデータがＬｏｗで第４ノードＮ４がＨｉｇｈなので、出力端子からＬｏｗを出力し、検出端子ＤＥＴの検出信号はＬｏｗになる。

以上説明したように本実施形態の読出し回路１は、ラッチ回路のデータが反転したことを検出して、検出端子ＤＥＴの検出信号（Ｌｏｗ）を出力することが可能である。従って、後段に接続された回路は、ラッチ回路の異常を検出することが出来るので、制御信号Φ１、Φ２を制御することによって、読出し回路１に半導体メモリのデータを読み出すように制御することが可能である。

なお、本実施形態では、入力端子ＩＮに入力されるデータがＨｉｇｈの場合を説明したが、データがＬｏｗあるいはＨｉ−Ｚの場合であっても、読出し回路１は同様にラッチ回路の異常を検出することが出来る。

また、本実施形態の読出し回路１では、第１のラッチ回路１１と第２のラッチ回路１２は、静電気などのノイズで同じ方向に反転させるため、電源ラインを同一にしたり、隣接して配置したり、することが望ましい。また、ラッチ回路と各スイッチの構成や配置を同様にすることが望ましい。

また、本実施形態の読出し回路１の回路構成は一例であり、読出し期間に第１のラッチ回路１１と第２のラッチ回路１２に相反するデータを保持するようにして、静電気などのノイズによってそのデータが同じ方向に反転することを利用して保持したデータの異常を検出出来るように回路を構成すればよく、この回路構成に限定されものではない。

１１、１２ ラッチ回路
３１ メモリ素子
３４ ラッチ回路

Claims (3)

1. 入力端子のデータを読み出す第１のスイッチと、
   前記第１のスイッチが読出したデータを保持する第１のラッチ回路と、
   前記第１のラッチ回路のデータを初期化する第２のスイッチと、
   前記第１のラッチ回路のデータを出力する出力端子と、
   前記第１のラッチ回路のデータを反転したデータを保持する第２のラッチ回路と、
   前記第１のラッチ回路のデータと前記第２のラッチ回路のデータのどちらが反転するデータ異常を検出する検出回路と、
   前記第１のラッチ回路の初期データを反転したデータに前記第２のラッチ回路を初期化する第３のスイッチと、
   前記第１のラッチ回路の保持したデータと前記第２のラッチ回路の初期データが同じ場合に、前記第２のラッチ回路のデータを反転する第４のスイッチと、を備えた読出し回路であって
   前記検出回路がデータ異常を検出すると、検出端子から検出信号を出力することを特徴とする読出し回路。
2. 前記第１のラッチ回路と前記第２のラッチ回路は、電源ラインを同一にし、隣接して配置することを特徴とする請求項１に記載の読出し回路。
3. 前記入力端子に接続されたメモリ素子と、
   前記メモリ素子から読出したデータを保持し、且つ前記保持したデータの異常を検出する請求項１または２に記載の読出し回路と、
   を備えた半導体装置。

Images