TW201714177A - 非揮發性記憶裝置 - Google Patents
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Abstract
本發明提供一種具備雜訊耐性高的誤寫入防止功能的非揮發性記憶裝置。本發明的非揮發性記憶裝置採用下述結構：具備並聯連接於時脈端子的開關及雜訊濾波器電路，時脈脈波監控電路將從時脈端子輸入的時脈數與規定數進行比較，當檢測出時脈數的異常時，使開關斷開而切換為將雜訊濾波器電路設為有效的雜訊應對模式。
Description
本發明是有關於一種非揮發性記憶裝置，更詳細而言，本發明是有關於防止非揮發性記憶裝置的誤寫入的功能。
圖3是習知的非揮發性記憶裝置的寫入電路的方塊圖。 習知的寫入電路40具備控制電路41、時脈計數器（clock counter）42、超限（overrun）檢測電路43、狀態暫存器（status register）44及輸出電路45。
以串列介面（serial interface）進行通信的非揮發性記憶裝置是利用如下所述的處理來向記憶胞元（memory cell）中寫入資料（data）。在將晶片選擇（CS）信號設為有效之後，向時脈（SCK）端子輸入時脈，與此同時，向資料輸入（DI）端子依序輸入寫入命令、位址（address）、寫入資料。並且，當將CS信號設為無效並經過規定的寫入時間時，結束對記憶胞元的資料寫入處理。
超限檢測電路43將從控制電路41獲取的既定時脈數與從時脈計數器42獲取的實際時脈數進行比較。此處，當有雜訊混入SCK端子而時脈數變得多於規定數時，超限檢測電路43檢測出超限，對狀態暫存器44設置（set）超限檢測旗標（flag）。並且，非揮發性記憶裝置取消（cancel）寫入處理。
而且，狀態暫存器44的超限檢測旗標通過輸出電路45而輸出至資料輸出（DO）端子，從而可使外部的主機（master）側辨識出時脈的超限。並且，超限檢測旗標藉由CS信號的再輸入等而重設（reset），因此主機可重試（retry）寫入處理。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2005-71512號公報 [發明所欲解決之課題]
然而，習知的非揮發性記憶裝置存在下述問題：在寫入處理的重試時，其雜訊耐性不會變化，因此寫入處理同樣失敗的可能性高，因多次反覆相同的處理，從而導致寫入處理時間變長。
本發明是為了解決如上所述的課題而創作，其實現雜訊耐性高的誤寫入防止功能。 [解決課題之手段] 為了解決習知的課題，本發明的具備誤寫入防止功能的非揮發性記憶裝置採用了如下所述的結構。
一種非揮發性記憶裝置，包括：第一開關及第一雜訊濾波器（noise filter）電路，並聯連接於時脈端子；指令解碼器（command decoder）電路，根據從資料輸入端子輸入的資料對命令進行解碼（decode）；時脈脈波監控（clock pulse monitor）電路，將從所述時脈端子輸入的時脈數與規定數進行比較，以檢測時脈數的異常，當檢測出異常時，輸出異常檢測信號；時脈脈波監控暫存器，接收所述異常檢測信號並設置異常檢測旗標；輸出電路，將所述異常檢測旗標輸出至外部；以及模式選擇電路，根據所述異常檢測旗標來切換第一狀態與第二狀態， 所述第一狀態是所述第一開關導通而所述第一雜訊濾波器電路無效，所述第二狀態是所述第一開關斷開而所述第一雜訊濾波器電路有效， 設置有所述異常檢測旗標之後的資料讀出期間為所述第二狀態。 [發明的效果]
根據本發明的具備誤寫入防止功能的非揮發性記憶裝置，構成為在CS端子與SCK端子具備雜訊濾波器電路，在重試寫入處理之前將雜訊濾波器電路設為有效，因此非揮發性記憶裝置的雜訊耐性提高。因而，可提高寫入處理的成功的可能性，從而可縮短寫入處理時間。
以下，參照圖式來說明本實施形態。 圖1是本實施形態的非揮發性記憶裝置的寫入電路的方塊圖。 本實施形態的寫入電路10具備時脈脈波監控電路11、指令解碼器電路12、時脈脈波監控暫存器13、輸出電路14、模式選擇電路（D型正反器（filp flop）和及（AND）電路）15、雜訊濾波器電路16及雜訊濾波器電路18、以及開關電路17及開關電路19。
雜訊濾波器電路16與開關電路17是並聯連接，且設置於晶片選擇（CS）端子與時脈脈波監控電路11及指令解碼器電路12的第一輸入端子之間。雜訊濾波器電路18與開關電路19設置於時脈（SCK）端子與時脈脈波監控電路11及指令解碼器電路12的第二輸入端子之間。指令解碼器電路12的第三輸入端子連接於資料輸入（DI）端子。時脈脈波監控電路11的輸出端子連接於時脈脈波監控暫存器13的輸入端子。時脈脈波監控暫存器13的輸出端子連接於輸出電路14的第一輸入端子與模式選擇電路15的第一輸入端子。指令解碼器電路12的第一輸出端子連接於時脈脈波監控暫存器13的輸入端子，第二輸出端子連接於輸出電路14的第二輸入端子與模式選擇電路15的第二輸入端子。模式選擇電路15的第三輸入端子上連接有CS端子，輸出端子連接於開關電路17及開關電路19的控制端子。輸出電路14的輸出端子上連接有資料輸出（DO）端子。模式選擇電路15在內部以下述方式連接。及電路的輸入端子上連接有第一輸入端子與第二輸入端子，輸出端子連接於D型正反器的資料（D）端子。D型正反器的時脈（C）端子連接於第三輸入端子，輸出（Q）端子連接於輸出端子。
時脈脈波監控電路11對有雜訊混入SCK端子而時脈數變得多於規定數的情況、或者有雜訊混入CS端子而時脈數變得少於規定數的情況進行檢測，並輸出異常檢測（CPMD）信號，以取消寫入處理。指令解碼器電路12根據時脈與對DI端子輸入的資料來對指令進行解碼，並輸出與指令相應的信號，從第一輸出端子輸出寫入（WR）信號，從第二輸出端子輸出時脈脈波監控暫存器13的讀出（RD）信號。時脈脈波監控暫存器13接收時脈脈波監控電路11的CPMD信號，設置異常檢測旗標，並輸出表示該狀態的（CPM）信號。輸出電路14將時脈脈波監控暫存器13的異常檢測旗標等輸出至DO端子。模式選擇電路15根據CPM信號與RD信號而輸出切換為通常模式與雜訊應對模式的模式選擇（MODE）信號。開關電路17及開關電路19接受模式選擇電路15切換為雜訊應對模式的情況而斷開，以將雜訊濾波器電路16及雜訊濾波器電路18設為有效。 另外，圖1的寫入電路10省略了記憶體（memory）（資料保存部）或資料暫存器等電路與記憶體資料的讀出功能。
如上所述的寫入電路10以下述方式進行動作，從而具有雜訊耐性高的誤寫入防止功能。 以串列介面進行通信的非揮發性記憶裝置利用如下所述的處理來向記憶胞元寫入資料。在將晶片選擇（CS）信號設為有效之後，向SCK端子輸入時脈，與此同時，向DI端子依序輸入寫入命令、位址、寫入資料。並且，當將CS信號設為無效並經過規定的寫入時間時，對記憶胞元的資料寫入處理結束。
圖2是表示本實施形態的非揮發性記憶裝置的寫入電路的動作的時序圖。 圖2的時序圖表示在寫入處理中於SCK端子產生有雜訊的狀態。
＜寫入處理1＞ 寫入處理1的期間是從時刻T1至時刻T3的期間。WR信號在指令解碼器電路12辨識出寫入命令的時刻T2時成為H。此後，若在從時刻T2至時刻T3的期間內於SCK端子產生雜訊而造成時脈異常，則時脈脈波監控電路11在CS信號下降的時刻T3時檢測出，並輸出H的CPMD信號。時脈脈波監控暫存器13在CPMD信號成為H時，設置異常檢測旗標，並輸出H的CPM信號。
＜時脈脈波監控暫存器讀出處理1＞ 時脈脈波監控暫存器讀出處理1是從時刻T4至時刻T6的期間。RD信號在指令解碼器電路12辨識出讀出命令的時刻T5時成為H。並且，在從時刻T5至時刻T6的期間內，從輸出電路14輸出H的CPM信號。在CS信號下降的時刻T6時，CPM信號與RD信號均成為H，因此模式選擇電路15的D型正反器的D端子的輸入成為H，MODE信號成為H。因而，切換為雜訊應對模式，開關17及開關19斷開，雜訊濾波器電路16及雜訊濾波器電路18變為有效。 另外，本實施形態中，是將使CPMD信號成為L的時刻設為CS信號的上升，但只要直至CPM信號被更新時為止成為L即可。
＜寫入處理2＞ 寫入處理2的期間是從時刻T7至時刻T9的期間。WR信號在指令解碼器電路12辨識出寫入命令的時刻T8時成為H。此時，時脈脈波監控暫存器13被重設而CPM信號成為L。此期間為雜訊應對模式，CS端子與SCK端子的雜訊濾波器電路16及雜訊濾波器電路18為有效，因此雜訊耐性高而寫入處理正常結束。時脈脈波監控電路11在CS信號下降的時刻T9時未檢測出時脈的異常，因此維持L的CPMD信號。進而，由於CPM信號與RD信號均為L，因此模式選擇電路15的D型正反器的D端子的輸入成為L，MODE信號成為L。因而，開關17及開關19導通，恢復為雜訊濾波器電路16及雜訊濾波器電路18為無效的通常模式。並且，寫入電路10從時刻T9執行對記憶胞元的資料寫入。
＜時脈脈波監控暫存器讀出處理2＞ 時脈脈波監控暫存器讀出處理2的期間是從時刻T10至時刻T12的期間。RD信號在指令解碼器電路12辨識出讀出命令的時刻T11時成為H。並且，在從時刻T11至時刻T12的期間內，從輸出電路14輸出L的CPM信號。
如以上所說明般，本實施形態中，時脈脈波監控暫存器13的異常檢測旗標通過輸出電路14而輸出至資料DO端子，因此可使外部的主機側辨識出時脈的異常。並且，異常檢測旗標藉由CS信號的再輸入等而重設，因此主機可重試寫入處理。此時，寫入電路10由於雜訊濾波器電路16及雜訊濾波器電路18變為有效，因此雜訊耐性高，但處理速度下降。因而，主機減慢時脈的速度來重試寫入處理。藉此，可使寫入處理的重試切實地成功。另外，寫入電路10在重試結束後恢復為通常模式，因此以後的寫入處理的速度不會下降。
另外，本實施形態的寫入電路10只要實現如上所述的功能，則不限定於將圖1所示的邏輯亦包含在內的電路結構、或圖2所示的時序圖。例如，雜訊濾波器電路與開關電路亦可僅設於SCK端子。
10、40‧‧‧寫入電路
11‧‧‧時脈脈波監控電路
12‧‧‧指令解碼器電路
13‧‧‧時脈脈波監控暫存器
14、45‧‧‧輸出電路
15‧‧‧模式選擇電路
16、18‧‧‧雜訊濾波器電路
17、19‧‧‧開關
41‧‧‧控制電路
42‧‧‧時脈計數器
43‧‧‧超限檢測電路
44‧‧‧狀態暫存器
CS‧‧‧端子（信號）
C、D、DI、DO、Q、SCK‧‧‧端子
CPM、CPMD、MODE、RD、WR‧‧‧信號
T1～T12‧‧‧時刻
11‧‧‧時脈脈波監控電路
12‧‧‧指令解碼器電路
13‧‧‧時脈脈波監控暫存器
14、45‧‧‧輸出電路
15‧‧‧模式選擇電路
16、18‧‧‧雜訊濾波器電路
17、19‧‧‧開關
41‧‧‧控制電路
42‧‧‧時脈計數器
43‧‧‧超限檢測電路
44‧‧‧狀態暫存器
CS‧‧‧端子（信號）
C、D、DI、DO、Q、SCK‧‧‧端子
CPM、CPMD、MODE、RD、WR‧‧‧信號
T1～T12‧‧‧時刻
圖1是本實施形態的非揮發性記憶裝置的寫入電路的方塊圖。 圖2是表示本實施形態的非揮發性記憶裝置的寫入電路的動作的時序圖（timing chart）。 圖3是習知的非揮發性記憶裝置的寫入電路的方塊圖。
10‧‧‧寫入電路
11‧‧‧時脈脈波監控電路
12‧‧‧指令解碼器電路
13‧‧‧時脈脈波監控暫存器
14‧‧‧輸出電路
15‧‧‧模式選擇電路
16、18‧‧‧雜訊濾波器電路
17、19‧‧‧開關電路
CS、DI、DO、SCK‧‧‧端子
CPM、CPMD、MODE、RD、WR‧‧‧信號
Claims (2)
- 一種非揮發性記憶裝置，包括： 第一開關及第一雜訊濾波器電路，並聯連接於時脈端子； 指令解碼器電路，根據從資料輸入端子輸入的資料對命令進行解碼； 時脈脈波監控電路，將從所述時脈端子輸入的時脈數與規定數進行比較，以檢測時脈數的異常，當檢測出異常時，輸出異常檢測信號； 時脈脈波監控暫存器，接收所述異常檢測信號並設置異常檢測旗標； 輸出電路，將所述異常檢測旗標輸出至外部；以及 模式選擇電路，根據所述異常檢測旗標來切換第一狀態與第二狀態， 所述第一狀態是所述第一開關導通而所述第一雜訊濾波器電路無效， 所述第二狀態是所述第一開關斷開而所述第一雜訊濾波器電路有效， 設置有所述異常檢測旗標之後的資料讀出期間為所述第二狀態。
- 如申請專利範圍第1項所述的非揮發性記憶裝置，更包括： 第二開關及第二雜訊濾波器電路，並聯連接於晶片選擇端子， 在所述第一狀態下，所述第二開關導通，在所述第二狀態下，所述第二開關斷開。
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