JP2017073186A - 不揮発性記憶装置 - Google Patents

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Abstract

【課題】ノイズ耐性の高い誤書込み防止機能を備えた不揮発性記憶装置を提供すること。
【解決手段】クロック端子に並列に接続されたスイッチとノイズフィルタ回路を備え、クロックパルスモニタ回路がクロック端子から入力されたクロック数と規定数を比較してクッロク数の異常を検出すると、スイッチをオフしてノイズフィルタ回路を有効にするノイズ対策モードに切り替わる構成とした。
【選択図】図１

Description

本発明は、不揮発性記憶装置に関し、より詳しくは不揮発性記憶装置の誤書込みを防止する機能に関する。
図３は、従来の不揮発性記憶装置の書込み回路のブロック図である。
従来の書込み回路４０は、制御回路４１と、クロックカウンタ４２と、オーバーラン検出回路４３と、ステータスレジスタ４４と、出力回路４５を備える。
シリアルインターフェースで通信する不揮発性記憶装置は、以下のような処理でメモリセルにデータが書き込まれる。チップセレクト (ＣＳ)信号を有効にした後、クロック(ＳＣＫ)端子にクロックを入力すると同時に、データ入力(ＤＩ)端子に書込み命令、アドレス、書込みデータを順に入力する。そして、ＣＳ信号を無効にして所定の書込み時間が経過すると、メモリセルへのデータ書き込み処理が終了する。
オーバーラン検出回路４３は、制御回路４１から取得した既定クロック数と、クロックカウンタ４２から取得した実クロック数とを比較する。ここで、ＳＣＫ端子にノイズが混入しクロック数が規定数より多くなった場合、オーバーラン検出回路４３はオーバーランを検出して、ステータスレジスタ４４にオーバーラン検出フラグをセットする。そして、不揮発性記憶装置は、書込み処理をキャンセルする。
また、ステータスレジスタ４４のオーバーラン検出フラグは、出力回路４５を通してデータ出力(ＤＯ)端子に出力することで、外部のマスター側にクロックのオーバーランを認識させることができる。そして、オーバーラン検出フラグは、ＣＳ信号の再入力などによりリセットされるので、マスターは書込み処理をリトライすることができる。
特開２００５−７１５１２号公報
しかしながら、従来の不揮発性記憶装置は、書込み処理のリトライにおいて、そのノイズ耐性は変わらないため、同様に書込み処理が失敗する可能性が高く、何度も同じ処理を繰り返すことで書込み処理時間が長くなってしまうという問題がある。
本発明は、以上のような課題を解決するために考案されたものであり、ノイズ耐性の高い誤書込み防止機能を実現するものである。
従来の課題を解決するために、本発明の誤書込み防止機能を備えた不揮発性記憶装置は以下のような構成とした。
クロック端子に並列に接続された第一スイッチと第一ノイズフィルタ回路と、データ入力端子から入力されたデータから命令をデコードするコマンドデコーダ回路と、前記クロック端子から入力されたクロック数と規定数を比較してクッロク数の異常を検出し、異常を検出すると異常検出信号を出力するクロックパルスモニタ回路と、前記異常検出信号を受けて異常検出フラグをセットするクロックパルスモニタレジスタと、前記異常検出フラグを外部に出力する出力回路と、前記異常検出フラグに応じて、第一状態と第二状態を切り替えるモード選択回路と、を備え、
前記第一状態は、前記第一スイッチがオンして、前記第一ノイズフィルタ回路が無効であり、前記第二状態は、前記第一スイッチがオフして、前記第一ノイズフィルタ回路が有効であり、
前記異常検出フラグがセットされた後のデータ読出し期間は前記第二状態である、ことを特徴とする不揮発性記憶装置。
本発明の誤書込み防止機能を備えた不揮発性記憶装置によれば、ＣＳ端子とＳＣＫ端子にノイズフィルタ回路を備え、書込み処理をリトライする前にノイズフィルタ回路を有効にするように構成したので、不揮発性記憶装置のノイズ耐性が向上する。従って、書込み処理の成功の可能性を高くすることができ、書込み処理時間を短くすることができる。
本実施形態の不揮発性記憶装置の書込み回路のブロック図である。 本実施形態の不揮発性記憶装置の書込み回路の動作を示すタイミングチャートである。 従来の不揮発性記憶装置の書込み回路のブロック図である。
以下、本実施形態について、図面を参照して説明する。
図１は、本実施形態の不揮発性記憶装置の書込み回路のブロック図である。
本実施形態の書込み回路１０は、クロックパルスモニタ回路１１と、コマンドデコーダ回路１２と、クロックパルスモニタレジスタ１３と、出力回路１４と、モード選択回路(Ｄ型フリップフロップ及びＡＮＤ回路)１５と、ノイズフィルタ回路１６及び１８と、スイッチ回路１７及び１９と、を備える。
ノイズフィルタ回路１６とスイッチ回路１７は、並列に接続され、チップセレクト (ＣＳ)端子とクロックパルスモニタ回路１１及びコマンドデコーダ回路１２の第一入力端子の間に設けられる。ノイズフィルタ回路１８とスイッチ回路１９は、クロック（ＳＣＫ)端子とクロックパルスモニタ回路１１及びコマンドデコーダ回路１２の第二入力端子の間に設けられる。コマンドデコーダ回路１２は、第三入力端子がデータ入力(ＤＩ)端子に接続される。クロックパルスモニタ回路１１は、出力端子がクロックパルスモニタレジスタ１３の入力端子に接続される。クロックパルスモニタレジスタ１３は、出力端子が出力回路１４の第一入力端子とモード選択回路１５の第一入力端子に接続される。コマンドデコーダ回路１２は、第一出力端子がクロックパルスモニタレジスタ１３の入力端子に接続され、第二出力端子が出力回路１４の第二入力端子とモード選択回路１５の第二入力端子に接続される。モード選択回路１５は、第三入力端子にＣＳ端子が接続され、出力端子がスイッチ回路１７及び１９の制御端子に接続される。出力回路１４は、出力端子にデータ出力 (ＤＯ)端子が接続される。モード選択回路１５は、内部で以下のように接続される。ＡＮＤ回路は、入力端子に第一入力端子と第二入力端子が接続され、出力端子がＤ型フリップフロップのデータ（Ｄ）端子に接続される。Ｄ型フリップフロップは、クロック（Ｃ）端子が第三入力端子に接続され、出力（Ｑ）端子が出力端子に接続される。
クロックパルスモニタ回路１１は、ＳＣＫ端子にノイズが混入しクロックが規定数より多くなったことや、ＣＳ端子にノイズが混入しクロックが規定数よりも少なくなったことを検出して、異常検出（ＣＰＭＤ）信号を出力し、書込み処理をキャンセルする。コマンドデコーダ回路１２は、クロックとＤＩ端子に入力されたデータからコマンドをデコードして、コマンドに応じた信号、第一出力端子から書込み（ＷＲ）信号と第二出力端子からクロックパルスモニタレジスタ１３の読出し（ＲＤ）信号とを出力する。クロックパルスモニタレジスタ１３は、クロックパルスモニタ回路１１のＣＰＭＤ信号を受けて、異常検出フラグをセットしその状態を示す（ＣＰＭ）信号を出力する。出力回路１４は、クロックパルスモニタレジスタ１３の異常検出フラグなどをＤＯ端子に出力する。モード選択回路１５は、ＣＰＭ信号とＲＤ信号によって通常モードとノイズ対策モードに切り替えるモード選択（ＭＯＤＥ）信号を出力する。スイッチ回路１７及び１９は、モード選択回路１５がノイズ対策モードに切り替えたことを受けて、オフしてノイズフィルタ回路１６及び１８を有効にする。
なお、図１の書込み回路１０は、メモリ（データ格納部）やデータレジスタなどの回路と、メモリデータの読出し機能については省略している。
上述したような書込み回路１０は、以下のように動作して、ノイズ耐性の高い誤書込み防止機能を有する。
シリアルインターフェースで通信する不揮発性記憶装置は、以下のような処理でメモリセルにデータが書き込まれる。チップセレクト (ＣＳ)信号を有効にした後、ＳＣＫ端子にクロックを入力すると同時に、ＤＩ端子に書込み命令、アドレス、書込みデータを順に入力する。そして、ＣＳ信号を無効にして所定の書込み時間が経過すると、メモリセルへのデータ書き込み処理が終了する。
図２は、本実施形態の不揮発性記憶装置の書込み回路の動作を示すタイミングチャートである。
図２のタイミングチャートは、書込み処理中にＳＣＫ端子にノイズが発生した状態を示している。
＜書込み処理１＞
書込み処理１の期間は、タイミングＴ１からＴ３の期間である。ＷＲ信号は、コマンドデコーダ回路１２が書込み命令を認識したタイミングＴ２でＨとなる。この後、タイミングＴ２からＴ３の期間でＳＣＫ端子にノイズが発生しクッロク異常になると、クロックパルスモニタ回路１１はＣＳ信号が立下るタイミングＴ３で検出し、ＨのＣＰＭＤ信号を出力する。クロックパルスモニタレジスタ１３は、ＣＰＭＤ信号がＨになると、異常検出フラグをセットし、ＨのＣＰＭ信号を出力する。
＜クロックパルスモニタレジスタ読出し処理１＞
クロックパルスモニタレジスタ読出し処理１は、タイミングＴ４からＴ６の期間である。ＲＤ信号は、コマンドデコーダ回路１２が読出し命令を認識したタイミングＴ５でＨとなる。そして、タイミングＴ５からＴ６の期間でＨのＣＰＭ信号を出力回路１４から出力する。ＣＳ信号が立下がるタイミングＴ６で、ＣＰＭ信号とＲＤ信号がともにＨなので、モード選択回路１５のＤ型フリップフロップのＤ端子の入力がＨとなり、ＭＯＤＥ信号がＨになる。従って、ノイズ対策モードに切替わり、スイッチ１７及び１９がオフし、ノイズフィルタ回路１６及び１８が有効になる。
なお、本実施形態では、ＣＰＭＤ信号をＬにするタイミングをＣＳ信号の立上がりにしているが、ＣＰＭ信号が更新される時までにＬになっていれば良い。
＜書込み処理２＞
書込み処理２の期間は、タイミングＴ７からＴ９の期間である。ＷＲ信号は、コマンドデコーダ回路１２が書込み命令を認識したタイミングＴ８でＨとなる。このとき、クロックパルスモニタレジスタ１３がリセットされＣＰＭ信号がＬになる。この期間は、ノイズ対策モードであり、ＣＳ端子とＳＣＫ端子のノイズフィルタ回路１６及び１８は有効なので、ノイズ耐性が高く正常に書込み処理が終了する。クロックパルスモニタ回路１１は、ＣＳ信号が立下るタイミングＴ９でクロックの異常を検出しないので、ＬのＣＰＭＤ信号を維持する。更に、ＣＰＭ信号とＲＤ信号がともにＬなので、モード選択回路１５のＤ型フリップフロップのＤ端子の入力がＬとなり、ＭＯＤＥ信号がＬになる。従って、スイッチ１７及び１９がオンし、ノイズフィルタ回路１６及び１８が無効になる通常モードに復帰する。そして、書込み回路１０は、タイミングＴ９からメモリセルへのデータ書込みを実行する。
＜クロックパルスモニタレジスタ読出し処理２＞
クロックパルスモニタレジスタ読出し処理２の期間は、タイミングＴ１０からＴ１２の期間である。ＲＤ信号は、コマンドデコーダ回路１２が読出し命令を認識したタイミングＴ１１でＨとなる。そして、タイミングＴ１１からＴ１２の期間でＬのＣＰＭ信号を出力回路１４から出力する。
以上説明したように、本実施形態では、クロックパルスモニタレジスタ１３の異常検出フラグは、出力回路１４を通してデータＤＯ端子に出力されるので、外部のマスター側にクロックの異常を認識させることができる。そして、異常検出フラグは、ＣＳ信号の再入力などによりリセットされるので、マスターは書込み処理をリトライすることができる。この時、書込み回路１０は、ノイズフィルタ回路１６及び１８が有効になっているので、ノイズ耐性は高いが処理速度は低下している。従って、マスターはクロックの速度を遅くして書込み処理をリトライする。このようにすることで、書込み処理のリトライを確実に成功させることができる。なお、書込み回路１０は、リトライ終了後に通常モードへ復帰するので、以降の書込み処理の速度は低下することはない。
なお、本実施形態の書込み回路１０は、上述したような機能が実現されれば、図１に示した論理も含めた回路構成や、図２に示したタイミングチャートに限定されるものではない。例えば、ノイズフィルタ回路とスイッチ回路は、ＳＣＫ端子のみに設けられても良い。
１０ 書込み回路
１１ クロックパルスモニタ回路
１２ コマンドデコーダ回路
１３ クロックパルスモニタレジスタ
１４ 出力回路
１５ モード選択回路
１６、１８ ノイズフィルタ回路
１７、１９ スイッチ

Claims (2)

  1. クロック端子に並列に接続された第一スイッチと第一ノイズフィルタ回路と、
    データ入力端子から入力されたデータから命令をデコードするコマンドデコーダ回路と、
    前記クロック端子から入力されたクロック数と規定数を比較してクッロク数の異常を検出し、異常を検出すると異常検出信号を出力するクロックパルスモニタ回路と、
    前記異常検出信号を受けて異常検出フラグをセットするクロックパルスモニタレジスタと、
    前記異常検出フラグを外部に出力する出力回路と、
    前記異常検出フラグに応じて、第一状態と第二状態を切り替えるモード選択回路と、を備え、
    前記第一状態は、前記第一スイッチがオンして、前記第一ノイズフィルタ回路が無効であり、
    前記第二状態は、前記第一スイッチがオフして、前記第一ノイズフィルタ回路が有効であり、
    前記異常検出フラグがセットされた後のデータ読出し期間は前記第二状態である、
    ことを特徴とする不揮発性記憶装置。
  2. チップセレクト端子に並列に接続された第二スイッチと第二ノイズフィルタ回路と、を備え、
    前記第一状態で前記第二スイッチがオンして、前記第二状態で前記第二スイッチがオフする、
    ことを特徴とする請求項１に記載の不揮発性記憶装置。
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