JP2010087337A - Nand型フラッシュメモリおよびsoi基板の製造方法 - Google Patents
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Abstract
【課題】メモリセルの特性を向上することが可能なNAND型フラッシュメモリを提供する。
【解決手段】NAND型フラッシュメモリ100は、シリコン基板と、シリコン基板上に第1の方向に延びて形成され、第1の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、シリコン基板と同一導電型のシード層と、シリコン基板上であってシード層間に形成された埋め込み絶縁膜と、シード層上および埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、第1のゲート絶縁膜上に、第1の選択ゲート電極層と第2の選択ゲート電極層との間で、第1の方向とシリコン基板の基板面で直交する第2の方向に並んで複数個形成された浮遊ゲート電極層と、浮遊ゲート層上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜上に形成された制御ゲート電極層と、を備える。
【選択図】図2
【解決手段】NAND型フラッシュメモリ100は、シリコン基板と、シリコン基板上に第1の方向に延びて形成され、第1の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、シリコン基板と同一導電型のシード層と、シリコン基板上であってシード層間に形成された埋め込み絶縁膜と、シード層上および埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、第1のゲート絶縁膜上に、第1の選択ゲート電極層と第2の選択ゲート電極層との間で、第1の方向とシリコン基板の基板面で直交する第2の方向に並んで複数個形成された浮遊ゲート電極層と、浮遊ゲート層上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜上に形成された制御ゲート電極層と、を備える。
【選択図】図2
Description
本発明は、部分SOI(Silicon On Insulator)構造を用いたNAND型フラッシュメモリおよびSOI基板の製造方法に関する。
従来、部分SOI構造にNANDセルユニットが形成されたNAND型フラッシュメモリがある(例えば、特許文献1参照。)。
この従来のNAND型フラッシュメモリにおいて、メモリセルの直下にBOX(Buried Oxide)層が形成されない場合がある。この場合、ゲート電極に負電圧を印加した際に空乏層がピンチオフせず、SOI層から基板へ抜けるリーク電流をカットオフさせることが難しくなる。
さらに、BOX層上にSOI層を形成する際、BOX層の開口部内のシード領域にアモルファスシリコン層を堆積させる。このため、該シード領域上のSOI層には窪みが生じてしまう。
例えば、この窪みが隣接するメモリセルのゲート間に形成されると、SOI表面の電流経路が阻害され、電流は高抵抗SOI層に流れるため、駆動電流が低下してしまう。
また、この窪んだ領域に形成された浮遊ゲート電極層は、傾くことになる。この窪んだ領域を使用する選択ゲートトランジスタについても、オン状態ではゲート絶縁膜との界面ラフネス散乱の影響が懸念される。
このようなSOI層の窪みは、アモルファスシリコン層の厚膜化により低減することができる。しかし、製造コストが上昇してしまう。
また、BOX層の開口部を狭めてシード領域を縮めることにより、上記の窪みとリーク電流を防ぐことはできる。しかし、酸化膜をRIEすることによりBOX層に開口部を形成したシード開口領域を得るプロセスの性質上、該開口部の上部の幅が広くなる。このため、BOX層の開口部を狭めてシード領域を縮めることにより、上記の窪みとリーク電流を防ぐ効果には限界がある。
また、シード領域がBOX層の開口部の下部に存在するので、BOX層の膜厚分より長い固相成長距離を必要となる。これにより、SOI層の結晶性が劣化し得る。
また、BOX層の開口部をRIEによって形成するため、シード領域がRIEによりダメージを受けることになる。このシード領域へのダメージによるSOI層への欠陥導入が懸念される。
また、メモリセル領域では、BOX層の高さ分だけ、バルクシリコンで作製する周辺回路部との高さが揃わないという問題が生じ得る。
特開2007−329366号公報
本発明は、上記課題を解決するものであり、メモリセルの特性を向上することが可能なNAND型フラッシュメモリを提供することを目的とする。
本発明の一の態様に係るNAND型フラッシュメモリは、
シリコン基板と、
前記シリコン基板上に第1の方向に延びて形成され、前記第1の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、前記シリコン基板と同一導電型のシード層と、
前記シリコン基板上であって前記シード層間に形成された埋め込み絶縁膜と、
前記シード層上および前記埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、
前記半導体層上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第1の選択ゲート電極層と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第2の選択ゲート電極層と、
前記第1のゲート絶縁膜上に、前記第1の選択ゲート電極層と前記第2の選択ゲート電極層との間で、前記第1の方向と前記シリコン基板の基板面で直交する第2の方向に並んで複数個形成された浮遊ゲート電極層と、
前記浮遊ゲート層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御ゲート電極層と、を備え、
前記半導体層は、前記浮遊ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が異なり、前記第1の選択ゲート電極層および前記第2の選択ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が等しいことを特徴とする。
シリコン基板と、
前記シリコン基板上に第1の方向に延びて形成され、前記第1の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、前記シリコン基板と同一導電型のシード層と、
前記シリコン基板上であって前記シード層間に形成された埋め込み絶縁膜と、
前記シード層上および前記埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、
前記半導体層上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第1の選択ゲート電極層と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第2の選択ゲート電極層と、
前記第1のゲート絶縁膜上に、前記第1の選択ゲート電極層と前記第2の選択ゲート電極層との間で、前記第1の方向と前記シリコン基板の基板面で直交する第2の方向に並んで複数個形成された浮遊ゲート電極層と、
前記浮遊ゲート層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御ゲート電極層と、を備え、
前記半導体層は、前記浮遊ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が異なり、前記第1の選択ゲート電極層および前記第2の選択ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が等しいことを特徴とする。
また、本発明の一の態様に係る半導体装置の製造方法は、
シリコン基板上に第1の方向に延びるシード層が形成される領域にマスク層を形成する工程と、
前記マスク層をマスクとして、前記シリコン基板の上部をエッチングすることにより、前記シリコン基板上に前記第1の方向に延びる前記シード層を形成する工程と、
前記シリコン基板上であって前記シード層間に埋め込み絶縁膜を形成する工程と、
前記マスク層を除去した後、前記シード層の上部にイオン注入により不純物を注入する工程と、
前記シード層上および前記埋め込み絶縁膜上にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層を加熱することにより固相エピタキシャル成長させて、前記シード層上および前記埋め込み絶縁膜上にシリコン結晶からなる半導体層を形成する工程と、を備えることを特徴とする。
シリコン基板上に第1の方向に延びるシード層が形成される領域にマスク層を形成する工程と、
前記マスク層をマスクとして、前記シリコン基板の上部をエッチングすることにより、前記シリコン基板上に前記第1の方向に延びる前記シード層を形成する工程と、
前記シリコン基板上であって前記シード層間に埋め込み絶縁膜を形成する工程と、
前記マスク層を除去した後、前記シード層の上部にイオン注入により不純物を注入する工程と、
前記シード層上および前記埋め込み絶縁膜上にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層を加熱することにより固相エピタキシャル成長させて、前記シード層上および前記埋め込み絶縁膜上にシリコン結晶からなる半導体層を形成する工程と、を備えることを特徴とする。
本発明の一態様に係るNAND型フラッシュメモリによれば、メモリセルの特性を向上することができる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図1は、本発明の実施例1に係るNAND型フラッシュメモリ100の要部の構成を示す上面図である。また、図2は、図1のA−A線およびB−B線に沿ったNAND型フラッシュメモリ100の断面を示す断面図である。
なお、図1において、A−A線は、ビット線BLに沿った線であり、B−B線は、ワード線WLに沿った線である。また、図2において、簡単のため、図1に示すビット線BLおよびソース線SLについては省略している。
また、図1、図2において、第1の方向Xは、ワード線WL方向であり、シリコン基板1の基板面で第1の方向Xに直交する第2の方向Yは、ビット線BL方向である。
図1、図2に示すように、NAND型フラッシュメモリ100は、シリコン基板1と、シード層1aと、埋め込み絶縁膜(BOX層)2と、素子分離絶縁膜3と、半導体層(SOI層)4と、第1のゲート絶縁膜5と、第1の選択ゲート電極層(選択ゲート線)SGSと、第2の選択ゲート電極層(選択ゲート線)SGDと、浮遊ゲート電極層6と、第2のゲート絶縁膜7と、制御ゲート電極層(ワード線WL)8と、層間絶縁膜9と、第1のコンタクトプラグ10aと、第2のコンタクトプラグ10bと、ビット線BLと、ソース線SLと、を備える。
このNAND型フラッシュメモリ100において、ワード線WLが並んで配置され、メモリセルMがマトリクス状に配置され、第1、第2の選択ゲートトランジスタSG1、SG2がメモリセル領域の端部に近接してワード線WLと平行に配置されている(図1)。
図2に示すように、シード層1aは、このシリコン基板1上に第1の方向(ワード線方向)Xに延びて形成されている。このシード層1aは、第1の方向Xと垂直な面における断面が上底よりも下底が長い(下底の長さd1>上底の長さd2)等脚台形の形状を有する(図2(a))。このシード層1aは、シリコン基板1と同一導電型であり、p型の不純物を含む。
また、シード層1aの上部1atの不純物濃度は、シリコン基板1の不純物濃度よりも高くなっている。なお、シリコン基板1は、第2の方向Yの結晶面方位が<100>方向である。
埋め込み絶縁膜2は、シリコン基板1上であってシード層1a間に形成されている。この埋め込み絶縁膜2には、例えば、シリコン酸化膜等が選択される。また、この埋め込み絶縁膜2の上面の高さとシード層1aの上面の高さとが等しくなるように形成されている。
半導体層4は、シード層1a上および埋め込み絶縁膜2上に形成され、固相エピタキシャル成長により形成されている。また、半導体層4の上面は平坦になるように形成されている。
第1のゲート絶縁膜5は、半導体層4上に設けられている。
第1の選択ゲート電極層SGSは、第1のゲート絶縁膜5上に第1の方向Xに延びて形成されている。
第2の選択ゲート電極層SGDは、第1のゲート絶縁膜5上に第1の方向Xに延びて形成されている。
浮遊ゲート電極層6は、第1のゲート絶縁膜5上に、第1の選択ゲート電極層SGSと第2の選択ゲート電極層SGDとの間で、第1の方向Xとシリコン基板1の基板面で直交する第2の方向(ビット線方向)に並んで複数個形成されている。
第2のゲート絶縁膜7は、浮遊ゲート層6上に形成されている。
制御ゲート電極層(ワード線WL)8は、第2のゲート絶縁膜7上に形成されている。
また、図2(b)に示すように、隣接する素子領域100a間には素子分離絶縁膜3で構成される素子分離領域100bが形成され、この素子分離領域100bによって素子領域100aは電気的に分離されている。ワード線WLと素子領域100aとが交差する領域には、浮遊ゲート電極層6が設けられている。
そして、ワード線WLと素子領域100aとが交差する領域にはメモリセルMが設けられている。各メモリセルMは、層間絶縁膜9で覆われて、絶縁されている。このメモリセルMは、半導体層4(不純物拡散層4a)、第1のゲート絶縁膜5、浮遊ゲート電極層6、第2のゲート絶縁膜7、選択ゲート電極層8で構成される。
第1、第2の選択ゲート電極層SGD、SGSと素子領域100aとが交差する領域には、それぞれ第1、第2の選択ゲートトランジスタSG1、SG2が設けられている。これら2つの選択ゲートトランジスタSG1、SG2間に、上述のメモリセルMが直列に複数個接続されている。この第1の選択ゲートトランジスタSG1は、半導体層4(不純物拡散層4a)、第1のゲート絶縁膜5、第1の選択ゲート電極層SGSで構成される。また、第2の選択ゲートトランジスタSG2は、半導体層4(不純物拡散層4a)、第1のゲート絶縁膜5、第2の選択ゲート電極層SGDで構成される。
また、選択ゲートトランジスタSG1のドレイン領域上には第1のコンタクトプラグ10aが形成されている。この第1のコンタクトプラグ10aは、ビット線BL(図1)に接続される。
また、選択ゲートトランジスタSG2のソース領域上には、第2のコンタクトプラグ10bが形成されている。この第2のコンタクトプラグ10bはソース線SL(図1)に接続される。
ここで、本実施例では、シリコン基板1およびシード層1aの導電型は、p型である。そして、半導体層4のうち、浮遊ゲート電極層6が形成された領域の下方に位置する部分は、n型不純物拡散層4aが形成されている。
すなわち、半導体層4は、浮遊ゲート電極層6が形成された領域の下方に位置する部分がシリコン基板1と導電型が異なる。
また、半導体層4のうち、第1、第2の選択ゲートト電極層SGS、SGDが形成された領域の下方に位置する部分の導電型は、p型になっている。そして、第1、第2の選択ゲートトランジスタSG1、SG2のソース・ドレイン拡散層は、n型不純物拡散層4aで構成されている。
すなわち、半導体層4は、第1の選択ゲート電極層SGSおよび第2の選択ゲート電極層SGDが形成された領域の下方に位置する部分がシリコン基板1と導電型が等しい。そして、第1の選択ゲート電極層SGSの下方および第2の選択ゲート電極層SGDの下方には、シード層1aが位置する。
これにより、浮遊ゲート電極層6に蓄積させる電荷を、シリコン基板1から半導体層4へ供給し、また、半浮遊ゲート電極層6から放出する電荷を、導体層4からシリコン基板1へ放出させることができるようになっている。
また、既述のように、シード層1aは、第1の方向Xと垂直な面における断面が上底よりも下底が長い(下底の長さd1>上底の長さd2)等脚台形の形状を有する。すなわち、埋め込み絶縁膜2の開口部が従来よりも狭く形成されている。
これにより、メモリセルMのゲートから伸びる空乏層が狭開口な埋め込み絶縁膜2上部でピンチオフし、半導体層4からシリコン基板1へ流れるリーク電流をカットオフすることができる。すなわち、トランジスタ特性変動によるメモリ誤動作を回避することができる。
さらに、空乏層の伸びはメモリセルMの位置によらず一定となり、中性しきい値電圧のバラツキを従来と比べ抑制することができる。 すなわち、メモリセルM間の特性バラツキを抑制することができる。
本実施例では、シード層1aの上部1atの幅d2は、メモリセルMの最小寸法より狭く設定されている。これにより、上記のカットオフ特性をさらに向上し、メモリセル間の特性バラツキをより低減することができる。
次に、以上のような構成を有するNAND型フラッシュメモリ100の製造方法について説明する。
図3Aないし図3Fは、本発明の実施例1に係るNAND型フラッシュメモリ100の製造方法を説明するための図1のA−A線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。特に、図3Aから図3Eは、SOI基板を製造する工程を示す。
まず、図3Aに示すように、シリコン基板1上に、シリコン酸化膜102とシリコン窒化膜103を形成し、周知のリソグラフィ技術を用いてパターニングする。 このシリコン酸化膜102とシリコン窒化膜103が後述のRIE工程のマスク層となる。
既述のように、シリコン基板1は、第1の方向Xとシリコン基板1の基板面で直交する第2の方向Yの結晶面方位が<100>方向である。なお、ここでは、例えば、通常の(100)シリコン基板から45度ノッチが傾いた基板を用いる。
ここで、シリコンの固相成長距離は、結晶面方位<110>方向よりも結晶面方位<100>方向の方が長い。したがって、本実施例では、結晶面方位<100>方向から垂直にマスク層102、103を形成する。すなわち、シリコン基板1上に第1の方向Xに延びるシード層1aが形成される領域にマスク層102、103を形成する。
また、本実施例では、図3Aに示すように、NAND型フラッシュメモリ100のメモリセルMが形成される領域および周辺回路が形成される領域に、マスク層102、103を形成する。
次に、異方性エッチング(例えば、RIE等)により、シリコン基板1表面上に、例えば、深さ30nm、幅500nmの溝をパターンニングする。この凸状に残ったシリコン基板1の表面が固相エピタキシャル成長のシード層1aとなる。このように、シリコン基板1を異方性エッチングするため、このシード層1aは、第1の方向Xと垂直な面における断面が上底よりも下底が長い(下底の長さd1>上底の長さd2)等脚台形の形状を有する。
このように、マスク層102、103をマスクとして、シリコン基板1の上部を異方性エッチングすることにより、シリコン基板1上に第1の方向Xに延びるシード層1aを形成する。このマスク膜102、103を、例えば、最小デバイス寸法以下まで細くすることにより、シード層1aの幅を最小デバイス寸法程度まで狭めることができる。
なお、マスク層102、103をマスクとして、シリコン基板1の上部を異方性エッチングした後、更に等方性エッチング(例えば、ウエットエッチング等)してもよい。これにより、シード層1aの幅をさらに狭くすることができる。すなわち、埋め込み絶縁膜2の開口幅を狭くでき、メモリセルMのカットオフ特性をさらに向上することができる。
次に、図3Bに示すように、埋め込み絶縁膜(BOX層)2となるシリコン酸化膜104を堆積する。 例えば、シリコン基板1に対して、選択成長可能なテトラエトキシシラン(TEOS)及びオゾン(O3)を供給し、400℃、400Torr前後で加熱処理する。これにより、シリコン基板1のみ選択的に埋め込み絶縁膜2となるシリコン酸化膜104を形成する。なお、HDP CVD(Chemical Vapor Deposition)法等を用いて、シリコン酸化膜104を堆積してもよい。
これにより、シリコン基板1上であってシード層1a間に埋め込み絶縁膜2を形成する。
なお、シード層1aの上面の高さと半導体層4の上面の高さが揃わない場合、例えば、周知のウエットエッチングやCMP(Chemical Mechanical Polishing)を行う。これにより、シード層1bの上面の高さと半導体層4の上面の高さとを等しくする。
このように、埋め込み絶縁膜2を形成した後、シード層1aの上面と埋め込み絶縁膜2の上面とを平坦化する。
次に、図3Cに示すように、メモリセル領域に対して選択的に、マスク層であるシリコン酸化膜102とシリコン窒化膜103を除去することにより、シード層1aの上面(シリコン基板1の表面)を露出させる。これにより、メモリセル領域に埋め込み絶縁膜2が形成される。このとき、レジスト膜等で周辺回路領域は被覆しておく。そして、別途、周辺回路領域のシリコン酸化膜102、シリコン窒化膜103、シリコン酸化膜104を、選択的に除去する。これにより、シード層1a(埋め込み絶縁膜2)の上面の高さと周辺回路領域のシリコン基板1の表面の高さを等しくすることができる。
なお、エッチング液に例えばリン酸溶液を用いることにより、シリコン窒化膜103を選択的にウエットエッチングすることができる。また、シリコン酸化膜102をウエットエッチングにより除去する際に、シリコン酸化膜104の上面もエッチングされえることになる。したがって、例えば、このエッチング量を考慮して、シリコン酸化膜104の膜厚が決定される。
マスク層102、103を除去した後、シード層の上部にイオン注入技術によりp型不純物を注入する。これにより、シード層1aの上部1atの不純物濃度を高くする。この高濃度なp型不純物領域である上部1atが、半導体層(SOI層)直下のチャネルストッパとして機能する。これにより、メモリセル領域のSOI層からシリコン基板1へのキャリアのリークを低減させることできる。なお、このイオン注入により、周辺回路領域のシリコン基板1の上部1bの不純物濃度も高くなる。
周知のRTP(Rapid Thermal Process)により、例えば、800℃、5秒程度の熱処理で電気的に活性化することにより、結晶性が回復する。
次に、シード層1aの上面の自然酸化膜を、例えば、希フッ化水素酸水溶液により除去する。その後、例えば、CVDにより、シード層1a上および埋め込み絶縁膜2上に、アモルファスシリコン層106を50nm程堆積する(図3D)。このとき、アモルファスシリコン層106中に微結晶が形成しないように、例えば、550℃以下の低温で堆積するのが望ましい。これにより、固相エピタキシャル成長の結晶性を向上することができる。
次に、図3Eに示すように、例えば、窒素雰囲気中で600℃程度の熱処理により、アモルファスシリコン層106に対して、シード層1aの上面(埋め込み絶縁膜2の開口部)から固相エピタキシャル成長させる。これにより、シリコン結晶からなる半導体層4が得られる。ここで得られた半導体層4は、メモリセル領域ではSOI層、周辺回路部ではエピチャネル層となる。
このように、アモルファスシリコン層106を加熱することにより、固相エピタキシャル成長させて、シード層1a上および埋め込み絶縁膜2上にシリコン結晶からなる半導体層4を形成する。
次に、図3Fに示すように、半導体層4に、シード層1aおよびシリコン基板1と異なる導電型(n型)の不純物を選択的に注入し、n型の不純物拡散層4aを形成する。なお、アモルファスシリコン層106を成膜するときにn型の不純物が含有されるようにしてもよい。また、半導体層4のうち、選択ゲート電極層が形成される領域の直下の部分には、p型の不純物が注入される。
その後、周知の技術を用いて、メモリセル領域において、半導体層4上にメモリセルM、第1、第2の選択ゲートトランジスタSG1、SG2を形成する。これに並行して、周辺回路領域において、第1、第2の選択ゲート電極層と同様のゲート電極層Gを有するトランジスタTを形成する。
次に、シリコン基板1上全面に層間絶縁膜9を成膜後、第1、第2のコンタクトプラグ10aを形成し(既述の図2)、ビット線BL、ソース線SLを形成することにより、NAND型フラッシュメモリ100が完成する。
以上のような本実施例の製造方法によれば、シード層1aの上面と埋め込み絶縁膜2の上面の高さを揃えることができる。これにより、半導体層4の表面に生じ得る窪みの生成を抑制できる。したがって、メモリセルMの駆動電流の低下を防ぐことができる。さらに、浮遊ゲート電極層6の傾きも抑制される。
また、シード層1aの上面は、従来技術のようなRIEダメージに晒されない。このため、このシード層1aの結晶性を引き継いだエピタキシャル成長により形成された半導体層4は、より良質な結晶性を有する。
また、既述のように、周辺回路領域の半導体層4は、エピチャネル層となるので、この周辺回路領域のために高価で高品質なシリコン基板を用いる必要がない。
以上のように、本実施例に係るNAND型フラッシュメモリによれば、メモリセルの特性を向上することができる。
既述の実施例1では、メモリセル領域において、複数のメモリセルに対して1つのBOX層が対応する構成について説明した。
この実施例2では、シード層間の幅を狭くして、メモリセル1つ対して1つのBOX層が対応する構成について説明する。なお、この実施例2において、メモリセル、選択ゲートトランジスタの構成は、実施例1と同様である。すなわち、NAND型フラッシュメモリの平面図は、図1と同様になる。
図4は、図1のA−A線およびB−B線に沿った実施例2に係るNAND型フラッシュメモリ200の断面を示す断面図である。
図4に示すように、NAND型フラッシュメモリ200は、浮遊ゲート電極層6と埋め込み絶縁膜2とが一対一で対応するように、浮遊ゲート電極層6の下方に埋め込み絶縁膜2が位置する。
これにより、メモリセルMの直下にシード層1a(埋め込み絶縁膜2の開口部)が存在しないので、実施例1と比べてリーク電流をより低減することができる。すなわち、トランジスタ特性変動によるメモリ誤動作の回避、メモリセル間の特性バラツキを抑制することができる。
なお、NAND型フラッシュメモリ200のその他の構成は、図2に示す実施例1の構成と同様である。
次に、以上のような構成を有するNAND型フラッシュメモリ200の製造方法について説明する。
図5Aないし図5Cは、本発明の実施例2に係るNAND型フラッシュメモリ200の製造方法を説明するための図1のA−Aに沿った各工程の断面図および周辺回路領域の各工程の断面図である。特に、図5A、図5Bは、SOI基板を製造する工程を示す。なお、各図中、実施例1と同じ符号は、実施例1と同様の構成を示す。
まず、実施例1の図3A、図3Bに示す工程と同様にして、シリコン基板1上に第1の方向Xに延びるシード層1aが形成される領域にマスク層102、103を形成する。その後、マスク層102、103をマスクとして、シリコン基板1の上部を異方性エッチングすることにより、シリコン基板1上に第1の方向Xに延びるシード層1aを形成する。その後、シリコン基板1上であってシード層1a間に埋め込み絶縁膜2を形成する(図5A)。
ここで、実施例2においては、マスク層102、103の第2の方向Yの間隔は、後に形成されるメモリセルMの間隔と同様になるように形成される。これにより、隣接するシード層1a間の間隔(1つの埋め込み絶縁膜2の幅)は、例えば、隣接するメモリセルM間の間隔程度まで狭くなる(図5A)。このように、実施例2は、実施例1と比較して、隣接するシード層1a間の距離を短くしている。
次に、実施例1の図3Cないし図3Eに示す工程と同様にして、マスク層であるシリコン酸化膜102とシリコン窒化膜103を除去することにより、シード層1aの上面(シリコン基板1の表面)を露出させる。その後、シード層1a上および埋め込み絶縁膜2上に、アモルファスシリコン層106を形成する。その後、アモルファスシリコン層106を加熱することにより、固相エピタキシャル成長させて、シード層1a上および埋め込み絶縁膜2上にシリコン結晶からなる半導体層4を形成する(5B)。
既述のように、実施例1と比較して、隣接するシード層1a間の距離を短くすることにより、固相成長する距離が短くなる。したがって、シリコン基板1の結晶面方位の固相エピタキシャル成長に対する影響が低減され、良質なシリコン結晶からなる半導体層4を得ることができる。
次に、実施例1の図3Fに示す工程と同様にして、半導体層4に、シード層1aおよびシリコン基板1と異なる導電型(n型)の不純物を選択的に注入し、n型の不純物拡散層4aを形成する。なお、アモルファスシリコン層106を成膜するときにn型の不純物が含有されるようにしてもよい。また、半導体層4のうち、選択ゲート電極層が形成される領域の直下の部分には、p型の不純物が注入される。
その後、周知の技術を用いて、メモリセル領域において、半導体層4上にメモリセルM、第1、第2の選択ゲートトランジスタSG1、SG2を形成する。さらに、並行して、周辺回路領域において、第1、第2の選択ゲート電極層と同様のゲート電極層Gを有するトランジスタTを形成する(図5C)。
次に、シリコン基板1上全面に層間絶縁膜9を成膜後、第1、第2のコンタクトプラグ10aを形成し(既述の図4)、ビット線BL、ソース線SLを形成することにより、NAND型フラッシュメモリ200が完成する。
本実施例2の製造方法によれば、シード層間の距離が短くなることにより、固相成長距離が短いプロセスを用いることが可能となる。すなわち、固相成長距離をより短くできるので、固相成長アニール時間をより短縮することができる。そして、固層成長距離を伸ばすために必要なアモルファスシリコン層106を薄膜化することができる。
また、シード層1a間の距離が短くなることにより、埋め込み絶縁膜2を短時間で形成することが可能となる。
また、シード層1a間の距離が短くなることにより、埋め込み絶縁膜2を短時間で形成することが可能となる。
また、既述のように、固相成長距離の短縮により、シリコン基板1の結晶面方位の固相エピタキシャル成長に対する影響が低減されるので、一般的な(100)シリコン基板を用いることが可能となる。
また、溝の幅が狭くなるため、埋め込み絶縁膜となる酸化膜の埋め込みも良好になる。
また、浮遊ゲート電極層6と埋め込み絶縁膜2とが一対一で対応するように、浮遊ゲート電極層6の下方に埋め込み絶縁膜2が位置する。これにより、平坦な埋め込み絶縁膜2浮遊ゲート電極層6の傾きがさらに抑制される。
以上のように、本実施例に係るNAND型フラッシュメモリによれば、製造コストを削減しつつ、メモリセルの特性を向上することができる。
1 シリコン基板
1a シード層
1at シード層の上部
2 埋め込み絶縁膜(BOX層)
3 素子分離絶縁膜(STI)
4 半導体層(SOI層)
5 第1のゲート絶縁膜
6 浮遊ゲート電極層
7 第2のゲート絶縁膜
8 制御ゲート電極層(ワード線WL)
9 層間絶縁膜
10a 第1のコンタクトプラグ
10b 第2のコンタクトプラグ
100、200 NAND型フラッシュメモリ
100a 素子領域
100b 素子分離領域
102 シリコン酸化膜
103 シリコン窒化膜
104 シリコン酸化膜
BL ビット線
M メモリセル
SGD 第2の選択ゲート電極層(選択ゲート線)
SGS 第1の選択ゲート電極層(選択ゲート線)
SL ソース線
T トランジスタ
WL ワード線
1a シード層
1at シード層の上部
2 埋め込み絶縁膜(BOX層)
3 素子分離絶縁膜(STI)
4 半導体層(SOI層)
5 第1のゲート絶縁膜
6 浮遊ゲート電極層
7 第2のゲート絶縁膜
8 制御ゲート電極層(ワード線WL)
9 層間絶縁膜
10a 第1のコンタクトプラグ
10b 第2のコンタクトプラグ
100、200 NAND型フラッシュメモリ
100a 素子領域
100b 素子分離領域
102 シリコン酸化膜
103 シリコン窒化膜
104 シリコン酸化膜
BL ビット線
M メモリセル
SGD 第2の選択ゲート電極層(選択ゲート線)
SGS 第1の選択ゲート電極層(選択ゲート線)
SL ソース線
T トランジスタ
WL ワード線
Claims (5)
- シリコン基板と、
前記シリコン基板上に第1の方向に延びて形成され、前記第1の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、前記シリコン基板と同一導電型のシード層と、
前記シリコン基板上であって前記シード層間に形成された埋め込み絶縁膜と、
前記シード層上および前記埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、
前記半導体層上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第1の選択ゲート電極層と、
前記第1のゲート絶縁膜上に前記第1の方向に延びて形成された第2の選択ゲート電極層と、
前記第1のゲート絶縁膜上に、前記第1の選択ゲート電極層と前記第2の選択ゲート電極層との間で、前記第1の方向と前記シリコン基板の基板面で直交する第2の方向に並んで複数個形成された浮遊ゲート電極層と、
前記浮遊ゲート層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御ゲート電極層と、を備え、
前記半導体層は、前記浮遊ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が異なり、前記第1の選択ゲート電極層および前記第2の選択ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が等しい
ことを特徴とするNAND型フラッシュメモリ。 - 前記シード層の上部の不純物濃度は、前記シリコン基板の不純物濃度よりも高いことを特徴とする請求項1に記載のNAND型フラッシュメモリ。
- 前記第1の選択ゲート電極層の下方および前記第2の選択ゲート電極層の下方には、前記シード層が位置する
ことを特徴とする請求項1または2に記載のNAND型フラッシュメモリ。 - 前記浮遊ゲート電極層と前記埋め込み絶縁膜とが一対一で対応するように、前記浮遊ゲート電極層の下方に前記埋め込み絶縁膜が位置する
ことを特徴とする請求項1ないし3の何れかに記載のNAND型フラッシュメモリ。 - シリコン基板上に第1の方向に延びるシード層が形成される領域にマスク層を形成する工程と、
前記マスク層をマスクとして、前記シリコン基板の上部をエッチングすることにより、前記シリコン基板上に前記第1の方向に延びる前記シード層を形成する工程と、
前記シリコン基板上であって前記シード層間に埋め込み絶縁膜を形成する工程と、
前記マスク層を除去した後、前記シード層の上部にイオン注入により不純物を注入する工程と、
前記シード層上および前記埋め込み絶縁膜上にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層を加熱することにより固相エピタキシャル成長させて、前記シード層上および前記埋め込み絶縁膜上にシリコン結晶からなる半導体層を形成する工程と、を備える
ことを特徴とするSOI基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008256175A JP2010087337A (ja) | 2008-10-01 | 2008-10-01 | Nand型フラッシュメモリおよびsoi基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008256175A JP2010087337A (ja) | 2008-10-01 | 2008-10-01 | Nand型フラッシュメモリおよびsoi基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010087337A true JP2010087337A (ja) | 2010-04-15 |
Family
ID=42250985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008256175A Pending JP2010087337A (ja) | 2008-10-01 | 2008-10-01 | Nand型フラッシュメモリおよびsoi基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010087337A (ja) |
-
2008
- 2008-10-01 JP JP2008256175A patent/JP2010087337A/ja active Pending
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