JP2002246481A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 デュアルオキサイドプロセスを用いて形成さ
れたＭＯＳトランジスタにおいて、しきい値電圧のばら
つきを低減して、製造歩留まりを向上した半導体装置お
よびその製造方法を提供する。 【解決手段】 活性領域３Ａおよび３Ｂの半導体基板１
の主面上には、それぞれ、厚さの異なるゲート酸化膜Ｇ
Ｘ１およびＧＸ２が配設され、ゲート酸化膜ＧＸ１およ
びＧＸ２の上部にはゲート電極ＧＴ１およびＧＴ２が配
設されている。そして、厚膜部ＡＲの活性領域３Ａを規
定する分離絶縁膜２のＭＯＳトランジスタ１００側の端
縁部が抉れており、活性領域３Ａの端縁部に窪み部ＤＰ
が形成されているが、薄膜部ＢＲにおいては分離絶縁膜
２のＭＯＳトランジスタ２００側の端縁部は抉れていな
い構造となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、厚さの異なるゲート絶縁膜を
有するＭＯＳトランジスタおよびその製造方法に関す
る。

【０００２】

【従来の技術】半導体装置のコスト低減および性能向上
のためには、半導体装置の微細化が不可欠である。その
微細化において、ＭＯＳトランジスタのゲート絶縁膜も
他の部分と同様に薄膜化する必要がある。しかしなが
ら、ゲート絶縁膜を薄くすると、ＭＯＳトランジスタの
ゲート電圧の耐圧が低下する。

【０００３】このため、薄いゲート絶縁膜を有するＭＯ
Ｓトランジスタは、論理演算を行うロジック回路等を構
成するトランジスタ（耐圧：２〜５Ｖ）に適する一方
で、入出力回路等の比較的高い耐圧（耐圧：５〜１０
Ｖ）を要する回路部には適さない。

【０００４】そこで、ロジック回路、入出力回路、メモ
リ部等の駆動電圧の異なる回路部を同一基板上に有する
昨今の半導体集積回路装置においては、回路部によって
ゲート絶縁膜の厚さの異なる複数種類のＭＯＳトランジ
スタを作り分け、半導体装置の微細化を達成している。

【０００５】例えば、ゲート絶縁膜の厚さが１〜４ｎ
ｍ、駆動電圧が０．８〜１．８ＶのＭＯＳトランジスタ
を配設する領域を薄膜部、ゲート絶縁膜の厚さが４〜１
２ｎｍ、駆動電圧が１．８〜５ＶのＭＯＳトランジスタ
を配設する領域を厚膜部と呼称し、各部に適したＭＯＳ
トランジスタを形成するようにしている。

【０００６】このように、厚さの異なるゲート絶縁膜
（特にゲート酸化膜）を作り分ける技術をデュアルオキ
サイド（Dual Oxide）プロセスと呼称し、これは重要な
技術となっている。

【０００７】以下、図２８および図２９を用いて、従来
のデュアルオキサイドプロセスで形成された２種類のＭ
ＯＳトランジスタ１０および２０について説明する。

【０００８】図２８は、ＭＯＳトランジスタ１０および
２０のゲートの長手方向での断面形状を示し、図２９は
ゲートの短手方向での断面形状を示す。

【０００９】図２８および図２９に示すように、ＭＯＳ
トランジスタ１０は厚膜部ＡＲに形成されるゲート酸化
膜の厚さが比較的厚いＭＯＳトランジスタであり、ＭＯ
Ｓトランジスタ２０は薄膜部ＢＲに形成されるゲート酸
化膜の厚さが比較的薄いＭＯＳトランジスタである。

【００１０】ＭＯＳトランジスタ１０および２０は、半
導体基板１の表面内に形成された分離絶縁膜２によって
規定される活性領域３Ａおよび３Ｂにそれぞれ配設され
ている。分離絶縁膜２は、ＳＴＩ(Shallow Trench Isol
ation）と呼称される素子分離絶縁膜の一種である。

【００１１】活性領域３Ａおよび３Ｂの表面内には、ウ
エル領域４Ａおよび４Ｂが配設され、ウエル領域４Ａお
よび４Ｂの表面内には、チャネル注入領域５Ａおよび５
Ｂが配設されている。

【００１２】そして、活性領域３Ａおよび３Ｂの半導体
基板１の主面上には、それぞれ、厚さの異なるゲート酸
化膜ＧＸ１およびＧＸ２が配設され、ゲート酸化膜ＧＸ
１およびＧＸ２の上部にはゲート電極ＧＴ１およびＧＴ
２が配設されている。

【００１３】また、ゲート電極ＧＴ１およびＧＴ２を覆
うように層間絶縁膜６が配設され、さらにその上に平坦
化されたの層間絶縁膜７および８が配設されている。

【００１４】そして、ＭＯＳトランジスタ１０および２
０に対応して、層間絶縁膜６〜８を貫通するようにコン
タクト部９Ａおよび９Ｂが配設されている。コンタクト
部９Ａおよび９Ｂは、図２９に示すように、ＭＯＳトラ
ンジスタ１０および２０のソース・ドレイン領域ＳＤＡ
およびＳＤＢに電気的にそれぞれ接続される。また、図
２９に示すように、ゲート電極ＧＴ１およびＧＴ２の側
面にはサイドウォール酸化膜ＧＷ１およびＧＷ２が配設
されている。

【００１５】なお、ゲート電極ＧＴ１およびＧＴ２にも
コンタクト部が接続されるが、図２８および図２９にお
いては便宜的に省略している。

【００１６】図２８および図２９に示すように、薄膜部
ＢＲの活性領域３Ｂを規定する分離絶縁膜２のＭＯＳト
ランジスタ２０側の端縁部が抉れており、活性領域３Ｂ
の端縁部に窪みが発生している。

【００１７】次に、ＭＯＳトランジスタ１０および２０
の製造方法について、製造工程を順に示す図３０〜図３
４を用いて説明する。

【００１８】まず、図３０に示す工程において、半導体
基板１の表面内に分離絶縁膜２を選択的に形成して活性
領域３Ａおよび３Ｂを規定する。その後、熱酸化膜（図
では省略）を形成した後、活性領域３Ａおよび３Ｂ内に
ウエル注入およびチャネル注入の不純物イオン注入を行
って、ウエル領域４Ａおよび４Ｂ、チャネル注入領域５
Ａおよび５Ｂを形成する。

【００１９】次に、図３１に示す工程において、活性領
域３Ａおよび３Ｂの主面表面を熱酸化して、第３の厚さ
の酸化膜ＯＸ３を形成する。ここで、第３の厚さとは、
後に形成するゲート酸化膜ＧＸ１およびＧＸ２の厚さ
を、それぞれ第１および第２の厚さとした場合、第１の
厚さ−第２の厚さ＝第３の厚さとなるように規定され
る。

【００２０】次に、図３２に示す工程において、厚膜部
ＡＲを覆うように写真製版技術によってレジストパター
ンＲＭ１を形成する。

【００２１】その後、薄膜部ＢＲの酸化膜ＯＸ３を所定
時間のウエットエッチングにより除去する。このとき、
酸化膜で構成される分離絶縁膜２の端縁部も抉れ、活性
領域３Ｂが突出する形状となっている。

【００２２】次に、レジストパターンＲＭ１を除去した
後、図３３に示す工程において、酸化膜ＯＸ３の厚さを
増して活性領域３Ａ上に第１の厚さのゲート酸化膜ＧＸ
１を形成する。このとき、活性領域３Ｂ上には第２の厚
さのゲート酸化膜ＧＸ２が形成されることになる。

【００２３】次に、図３４に示す工程において、ゲート
酸化膜ＧＸ１およびＧＸ２を覆うように導体層ＣＬを形
成する。

【００２４】この後、導体層ＣＬをパターニングしてゲ
ート電極ＧＴ１およびＧＴ２を形成し、ゲート電極ＧＴ
１およびＧＴ２をマスクとしてイオン注入を行い、活性
領域３Ａおよび３Ｂのそれぞれにおいてソース・ドレイ
ン領域ＳＤＡおよびＳＤＢを形成する。

【００２５】そして、全域に渡って層間絶縁膜６〜８を
順次積層した後、層間絶縁膜６〜８を貫通してソース・
ドレイン領域ＳＤＡおよびＳＤＢに達するコンタクト部
９Ａおよび９Ｂを形成することで、図２８および図２９
に示すＭＯＳトランジスタ１０および２０を得る。

【００２６】

【発明が解決しようとする課題】以上説明したように従
来のデュアルオキサイドプロセスでは、薄膜部ＢＲにお
いて薄いゲート酸化膜ＧＸ２を形成するために、一旦形
成した酸化膜ＯＸ３をウエットエッチングにより除去す
るので分離絶縁膜２の端縁部が抉れ、活性領域３Ｂが突
出する形状となる。

【００２７】ここで、図３３における領域Ｘの詳細を図
３５に示す。図３５に示すように、活性領域３Ｂに面す
る分離絶縁膜２の端縁部の抉れ深さは、活性領域３Ｂの
主面表面から窪みの最深部までの深さで定義すると５ｎ
ｍ（５０Å）以下であり、活性領域３Ｂと分離酸化膜２
との水平方向の距離が０．１μｍ以下、活性領域３Ｂの
突出部分の傾斜が６５°〜９０°となっている。

【００２８】このように、分離絶縁膜２の端縁部が抉れ
ると、逆狭チャネル効果に起因するしきい値電圧の低下
が生じる。また、その抉れ深さは薄膜部ＢＲの酸化膜Ｏ
Ｘ３のウエットエッチングの時間によって変化するの
で、ばらつきが生じる。

【００２９】この結果、分離絶縁膜２の端縁部の抉れ深
さによって、しきい値電圧がばらつき、半導体装置の製
造歩留まりが著しく低下してしまう。

【００３０】本発明は上記のような問題点を解消するた
めになされたもので、デュアルオキサイドプロセスを用
いて形成されたＭＯＳトランジスタにおいて、しきい値
電圧のばらつきを低減して、製造歩留まりを向上した半
導体装置およびその製造方法を提供することを目的とす
る。

【００３１】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板と、前記半導体基板の表
面内に選択的に配設された分離絶縁膜と、前記分離絶縁
膜によって規定される第１および第２の活性領域上に配
設される第１および第２のトランジスタを備えた半導体
装置であって、前記第１のトランジスタは、前記第１の
活性領域上に選択的に配設された第１の厚さを有する第
１のゲート絶縁膜を有し、前記第２のトランジスタは、
前記第２の活性領域上に選択的に配設された第２の厚さ
を有する第２のゲート絶縁膜を有し、前記第１の厚さは
前記第２の厚さよりも厚く、前記第１または第２の活性
領域を規定する前記分離絶縁膜の、前記第１または第２
の活性領域側の端縁部が抉れ、前記第１または第２の活
性領域の端縁部の周囲に窪み部を備え、前記窪み部の深
さは、該窪み部の深さの変化に対する前記第１または第
２のトランジスタのしきい値電圧の変動特性において、
前記第１または第２のトランジスタのしきい値電圧がほ
ぼ一定となる深さに設定される。

【００３２】本発明に係る請求項２記載の半導体装置
は、前記第１または第２のトランジスタのしきい値電圧
がほぼ一定となる深さが、前記第１または第２のトラン
ジスタのしきい値電圧の変動幅が、前記変動特性におけ
る最大変動幅の５ないし１０％の範囲となる深さであ
る。

【００３３】本発明に係る請求項３記載の半導体装置
は、前記窪み部の深さが、前記第１の活性領域の主面表
面から前記窪み部の最深部までの垂直方向の長さで規定
され、前記窪み部の深さは１０ｎｍ以上である。

【００３４】本発明に係る請求項４記載の半導体装置
は、半導体基板と、前記半導体基板の表面内に選択的に
配設された分離絶縁膜と、前記分離絶縁膜によって規定
される第１および第２の活性領域上に配設される第１お
よび第２のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、前記第１の活性領域上に選
択的に配設された第１の厚さを有する第１のゲート絶縁
膜を有し、前記第２のトランジスタは、前記第２の活性
領域上に選択的に配設された第２の厚さを有する第２の
ゲート絶縁膜を有し、前記第１の厚さは前記第２の厚さ
よりも厚く、前記第１の活性領域を規定する前記分離絶
縁膜の、前記第１の活性領域側の端縁部が抉れ、前記第
１の活性領域の端縁部の周囲に窪み部を備えている。

【００３５】本発明に係る請求項５記載の半導体装置
は、前記窪み部の深さが、前記第１の活性領域の主面表
面から前記窪み部の最深部までの垂直方向の長さで規定
され、前記窪み部の深さが１０ｎｍ以上である。

【００３６】本発明に係る請求項６記載の半導体装置
は、前記第２の活性領域を規定する前記分離絶縁膜の、
前記第２の活性領域側の端縁部が抉れ、前記第２の活性
領域の端縁部の周囲に、前記第１の活性領域の端縁部の
周囲の窪み部よりも浅い、浅い窪み部をさらに備えてい
る。

【００３７】本発明に係る請求項７記載の半導体装置
は、半導体基板と、前記半導体基板の表面内に選択的に
配設された分離絶縁膜と、前記分離絶縁膜によって規定
される第１の活性領域上に配設される第１のトランジス
タを備えた半導体装置であって、前記第１のトランジス
タは、前記第１の活性領域上に選択的に配設された第１
の厚さを有する第１のゲート絶縁膜を有し、前記第１の
活性領域を規定する前記分離絶縁膜の、前記第１の活性
領域側の端縁部が抉れ、前記第１の活性領域の端縁部の
周囲に第１の窪み部を備え、前記第１の窪み部の深さ
は、前記第１の活性領域の主面表面から前記第１の窪み
部の最深部までの垂直方向の長さで規定され、前記第１
の窪み部の深さは１０ｎｍ以上である。

【００３８】本発明に係る請求項８記載の半導体装置
は、前記半導体基板の表面内の前記第１の活性領域と異
なる領域に、前記分離絶縁膜によって規定された第２の
活性領域上に配設された第２のトランジスタをさらに備
え、前記第２のトランジスタは、前記第２の活性領域上
に選択的に配設された第２の厚さを有する第２のゲート
絶縁膜を有し、前記第１の厚さは前記第２の厚さよりも
厚く、前記第２の活性領域を規定する前記分離絶縁膜
の、前記第２の活性領域側の端縁部が抉れ、前記第２の
活性領域の端縁部の周囲に第２の窪み部を備え、前記第
２の窪み部の深さは、前記第２の活性領域の主面表面か
ら前記第２の窪み部の最深部までの垂直方向の長さで規
定され、前記第２の窪み部の深さは１０ｎｍ以上であ
る。

【００３９】本発明に係る請求項９記載の半導体装置
は、前記半導体基板の表面内の前記第１の活性領域と異
なる領域に、前記分離絶縁膜によって規定された第２の
活性領域上に配設された第２のトランジスタをさらに備
え、前記第２のトランジスタは、前記第２の活性領域上
に選択的に配設された第２の厚さを有する第２のゲート
絶縁膜を有し、前記第１の厚さは前記第２の厚さよりも
厚く、前記第２の活性領域を規定する前記分離絶縁膜
の、前記第２の活性領域側の端縁部が抉れ、前記第２の
活性領域の端縁部の周囲に第２の窪み部を備える。

【００４０】本発明に係る請求項１０記載の半導体装置
は、前記第１のトランジスタが、入出力回路を構成する
トランジスタを含み、前記第２のトランジスタが、アナ
ログ回路を構成するトランジスタを含んでいる。

【００４１】本発明に係る請求項１１記載の半導体装置
の製造方法は、半導体基板の表面内に選択的に分離絶縁
膜を形成し、第１および第２の活性領域を規定する工程
(ａ)と、全面に渡ってシリコン窒化膜を形成する工程
(ｂ)と、前記第１の活性領域上および、その周囲の前記
分離絶縁膜の前記第１の活性領域側の端縁部上から前記
シリコン窒化膜を除去する工程(ｃ)と、残りの前記シリ
コン窒化膜をマスクとして、前記第１の活性領域の周囲
の前記分離絶縁膜の前記第１の活性領域側の端縁部を除
去して、前記第１の活性領域の端縁部の周囲に窪み部を
形成する工程(ｄ)と、前記第１の活性領域の表面に絶縁
膜を形成する工程(ｅ)と、残りの前記シリコン窒化膜を
除去した後、前記絶縁膜を厚くして第１の厚さの第１の
ゲート絶縁膜を形成するとともに、前記第２の活性領域
の表面に、前記絶縁膜の厚さの増加分に相当する厚さの
第２のゲート絶縁膜を形成する工程(ｆ)とを備え、前記
工程(ｄ)は、前記窪み部の深さの変化に対する前記第１
のトランジスタのしきい値電圧の変動特性において、前
記第１のトランジスタのしきい値電圧がほぼ一定となる
深さに前記窪み部を形成する工程を含んでいる。

【００４２】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記第１のトランジスタのしきい値電圧
がほぼ一定となる深さが、前記第１のトランジスタのし
きい値電圧の変動幅が、前記変動特性における最大変動
幅の５ないし１０％の範囲となる深さである。

【００４３】本発明に係る請求項１３記載の半導体装置
の製造方法は、半導体基板の表面内に選択的に分離絶縁
膜を形成し、第１および第２の活性領域を規定する工程
(ａ)と、全面に渡ってシリコン窒化膜を形成する工程
(ｂ)と、前記第１の活性領域上および、その周囲の前記
分離絶縁膜の前記第１の活性領域側の端縁部上から前記
シリコン窒化膜を除去する工程(ｃ)と、残りの前記シリ
コン窒化膜をマスクとして、前記第１の活性領域の周囲
の前記分離絶縁膜の前記第１の活性領域側の端縁部を除
去して、前記第１の活性領域の端縁部の周囲に窪み部を
形成する工程(ｄ)と、前記第１の活性領域の表面に絶縁
膜を形成する工程(ｅ)と、残りの前記シリコン窒化膜を
除去した後、前記絶縁膜を厚くして第１の厚さの第１の
ゲート絶縁膜を形成するとともに、前記第２の活性領域
の表面に、前記絶縁膜の厚さの増加分に相当する厚さの
第２のゲート絶縁膜を形成する工程(ｆ)とを備え、前記
窪み部の深さは、前記第１の活性領域の主面表面から前
記窪み部の最深部までの垂直方向の長さで規定され、前
記工程(ｄ)は、前記窪み部の深さが１０ｎｍ以上となる
ように、前記窪み部を形成する工程を含んでいる。

【００４４】本発明に係る請求項１４記載の半導体装置
の製造方法は、半導体基板の表面内に選択的に分離絶縁
膜を形成し、第１および第２の活性領域を規定する工程
(ａ)と、前記第１および第２の活性領域の表面に絶縁膜
を形成する工程(ｂ)と、前記第１の活性領域上の前記絶
縁膜および、その周囲の前記分離絶縁膜の前記第１の活
性領域側の端縁部上を覆うように選択的にレジストパタ
ーンを形成する工程(ｃ)と、前記レジストパターンをマ
スクとして、前記第２の活性領域上の前記絶縁膜およ
び、前記第２の活性領域の周囲の前記分離絶縁膜の前記
第２の活性領域側の端縁部を除去して、前記第２の活性
領域の端縁部の周囲に窪み部を形成する工程(ｄ)と、前
記レジストパターンを除去した後、前記絶縁膜を厚くし
て第１の厚さの第１のゲート絶縁膜を形成するととも
に、前記第２の活性領域の表面に、前記絶縁膜の厚さの
増加分に相当する厚さの第２のゲート絶縁膜を形成する
工程(ｅ)とを備え、前記工程(ｄ)は、前記窪み部の深さ
の変化に対する前記第２のトランジスタのしきい値電圧
の変動特性において、前記第２のトランジスタのしきい
値電圧がほぼ一定となる深さに前記窪み部を形成する工
程を含んでいる。

【００４５】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記第２のトランジスタのしきい値電圧
がほぼ一定となる深さが、前記第２のトランジスタのし
きい値電圧の変動幅が、前記変動特性における最大変動
幅の５ないし１０％の範囲となる深さである。

【００４６】本発明に係る請求項１６記載の半導体装置
の製造方法は、半導体基板の表面内に選択的に分離絶縁
膜を形成し、第１および第２の活性領域を規定する工程
(ａ)と、前記第１および第２の活性領域の表面に絶縁膜
を形成する工程(ｂ)と、前記第１の活性領域上の前記絶
縁膜および、その周囲の前記分離絶縁膜の前記第１の活
性領域側の端縁部上を覆うように選択的にレジストパタ
ーンを形成する工程(ｃ)と、前記レジストパターンをマ
スクとして、前記第２の活性領域上の前記絶縁膜およ
び、前記第２の活性領域の周囲の前記分離絶縁膜の前記
第２の活性領域側の端縁部を除去して、前記第２の活性
領域の端縁部の周囲に窪み部を形成する工程(ｄ)と、前
記レジストパターンを除去した後、前記絶縁膜を厚くし
て第１の厚さの第１のゲート絶縁膜を形成するととも
に、前記第２の活性領域の表面に、前記絶縁膜の厚さの
増加分に相当する厚さの第２のゲート絶縁膜を形成する
工程(ｅ)とを備え、前記窪み部の深さが、前記第１の活
性領域の主面表面から前記窪み部の最深部までの垂直方
向の長さで規定され、前記工程(ｄ)は、前記窪み部の深
さが１０ｎｍ以上となるように前記窪み部を形成する工
程を含んでいる。

【００４７】

【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１および図２を用いて、本発明
に係るデュアルオキサイドプロセスで形成された２種類
のＭＯＳトランジスタ１００および２００について説明
する。

【００４８】図１は、ＭＯＳトランジスタ１００および
２００のゲートの長手方向での断面形状を示し、図２は
ゲートの短手方向での断面形状を示す。

【００４９】図１および図２に示すように、ＭＯＳトラ
ンジスタ１００は厚膜部ＡＲに形成されるゲート酸化膜
の厚さが比較的厚いＭＯＳトランジスタであり、ＭＯＳ
トランジスタ２００は薄膜部ＢＲに形成されるゲート酸
化膜の厚さが比較的薄いＭＯＳトランジスタである。

【００５０】ＭＯＳトランジスタ１００および２００
は、半導体基板１の表面内に形成された分離絶縁膜２に
よって規定される活性領域３Ａおよび３Ｂにそれぞれ配
設されている。分離絶縁膜２は、ＳＴＩ（Shallow Tren
ch Isolation）と呼称される素子分離絶縁膜の一種であ
る。

【００５１】活性領域３Ａおよび３Ｂの表面内には、ウ
エル領域４Ａおよび４Ｂが配設され、ウエル領域４Ａお
よび４Ｂの表面内には、チャネル注入領域５Ａおよび５
Ｂが配設されている。

【００５２】そして、活性領域３Ａおよび３Ｂの半導体
基板１の主面上には、それぞれ、厚さの異なるゲート酸
化膜ＧＸ１およびＧＸ２が配設され、ゲート酸化膜ＧＸ
１およびＧＸ２の上部にはゲート電極ＧＴ１およびＧＴ
２が配設されている。

【００５３】また、ゲート電極ＧＴ１およびＧＴ２を覆
うように層間絶縁膜６が配設され、さらにその上に平坦
化された層間絶縁膜７および８が配設されている。

【００５４】そして、ＭＯＳトランジスタ１００および
２００に対応して、層間絶縁膜６〜８を貫通するように
コンタクト部９Ａおよび９Ｂが配設されている。コンタ
クト部９Ａおよび９Ｂは、図２に示すように、ＭＯＳト
ランジスタ１００および２００のソース・ドレイン領域
ＳＤＡおよびＳＤＢに電気的にそれぞれ接続される。ま
た、図２に示すように、ゲート電極ＧＴ１およびＧＴ２
の側面にはサイドウォール酸化膜ＧＷ１およびＧＷ２が
配設されている。

【００５５】なお、ゲート電極ＧＴ１およびＧＴ２にも
コンタクト部が接続されるが、図１および図２において
は便宜的に省略している。

【００５６】図１および図２に示すように、厚膜部ＡＲ
の活性領域３Ａを規定する分離絶縁膜２のＭＯＳトラン
ジスタ１００側の端縁部が抉れており、活性領域３Ａの
端縁部に窪み部ＤＰが形成されているが、薄膜部ＢＲに
おいては分離絶縁膜２のＭＯＳトランジスタ２００側の
端縁部は殆ど抉られていない。なお、例え、抉られてい
ても、僅かであり、厚膜部ＡＲの窪み部ＤＰに比べて十
分に浅いものである。

【００５７】＜Ａ−２．製造方法＞次に、ＭＯＳトラン
ジスタ１００および２００の製造方法について、製造工
程を順に示す図３〜図１１を用いて説明する。

【００５８】まず、図３に示す工程において、半導体基
板１の表面内に分離絶縁膜２を選択的に形成して活性領
域３Ａおよび３Ｂを規定する。

【００５９】次に、図４に示す工程において、その後、
活性領域３Ａおよび３Ｂ上に熱酸化法により酸化膜ＯＸ
１１を形成した後、活性領域３Ａおよび３Ｂ内にウエル
注入およびチャネル注入の不純物イオン注入を行って、
ウエル領域４Ａおよび４Ｂ、チャネル注入領域５Ａおよ
び５Ｂを形成する。

【００６０】ここで、ウエル注入としては、Ｐ型ウェル
領域を形成する場合には、不純物として、活性領域３Ａ
および３Ｂの両方に、ボロンイオンを、２００〜５００
ｋｅＶのエネルギーでドーズ量５×１０¹²〜１×１０¹⁴
／ｃｍ²の条件で注入を行う。

【００６１】次に、チャネルカット層を形成するため
に、ボロンイオンを、８０〜１６０ＫｅＶのエネルギー
で、ドーズ量３×１０¹²〜２×１０¹⁵／ｃｍ²の条件で
注入を行う。

【００６２】また、チャネル注入としては、ボロンイオ
ンを、活性領域３Ａには、１５〜７０ＫｅＶのエネルギ
ーでドーズ量３×１０¹²〜５×１０¹³／ｃｍ²の条件で
注入し、活性領域３Ｂには、１５〜７０ＫｅＶのエネル
ギーで、５×１０¹²〜１×１０¹⁴／ｃｍ²の条件で注入
する。なお、図４においてはチャネルカット層とチャネ
ル注入領域とを合わせてチャネル注入領域５Ａおよび５
Ｂとして示している。これは他の図においても同じであ
る。

【００６３】なお、Ｎ型ウェル領域を形成する場合に
は、不純物として、活性領域３Ａおよび３Ｂの両方に、
リンイオンを、３００〜１０００ＫｅＶのエネルギー
で、ドーズ量５×１０¹²〜１×１０¹⁴／ｃｍ²の条件で
注入を行う。

【００６４】次に、チャネルカット層を形成するため
に、リンイオンを１６０〜４００ＫｅＶのエネルギー
で、ドーズ量３×１０¹²〜２×１０¹³／ｃｍ²の条件で
注入を行う。

【００６５】また、チャネル注入としては、砒素イオン
を、活性領域３Ａには、１５〜７０ＫｅＶのエネルギー
で、ドーズ量３×１０¹²〜５×１０¹³／ｃｍ²の条件で
注入し、活性領域３Ｂには、５０〜２００ＫｅＶのエネ
ルギーで、ドーズ量５×１０ ¹²〜１×１０¹⁴／ｃｍ²の
条件で注入する。

【００６６】次に、図５に示す工程において、全面に渡
って、厚さ５〜３０ｎｍ（５０〜３００Å）のシリコン
窒化膜ＳＮ１を形成する。

【００６７】次に、図６に示す工程において、厚膜部Ａ
Ｒのみシリコン窒化膜ＳＮ１が除去されるように、ウエ
ットエッチングによりシリコン窒化膜ＳＮ１を選択的に
除去する。

【００６８】次に、図７に示す工程において、シリコン
窒化膜ＳＮ１をマスクとしてシリコン酸化膜のウエット
エッチングを行い、厚膜部ＡＲの酸化膜ＯＸ１１を除去
するとともに、分離絶縁膜２の端縁部を併せて除去し、
活性領域３Ａの周囲に深い窪み部ＤＰを形成する。

【００６９】次に、図８に示す工程において、薄膜部Ｂ
Ｒにはシリコン窒化膜ＳＮ１を残した状態で、活性領域
３Ａの表面のみに第３の厚さの酸化膜ＯＸ１３を形成す
る。ここで、第３の厚さとは、後に形成するゲート酸化
膜ＧＸ１およびＧＸ２の厚さを、それぞれ第１厚さ（４
〜１２ｎｍ）および第２の厚さ（１〜４ｎｍ）とした場
合、第１の厚さ−第２の厚さ＝第３の厚さとなるように
規定される。

【００７０】次に、図９に示す工程において、エッチン
グを行い、薄膜部ＢＲに残るシリコン窒化膜ＳＮ１を除
去する。このエッチングにおいては、シリコン酸化膜が
除去されない条件を選ぶことにより、厚膜部ＡＲおよび
薄膜部ＢＲにおいてはシリコン酸化膜は殆ど除去されな
い。

【００７１】ただし、活性領域３Ｂ上の酸化膜ＯＸ１１
を除去する際に、厚膜部ＡＲにおいても分離絶縁膜２お
よび酸化膜ＯＸ１３が若干除去されるが、酸化膜ＯＸ１
１の厚さは薄いので、影響は少ない。また、酸化膜ＯＸ
１１の厚さ分だけ酸化膜ＯＸ１３の厚さを余分に厚くし
ておくことで、酸化膜ＯＸ１１の除去の影響をキャンセ
ルするようにしても良い。

【００７２】次に、図１０に示す工程において、熱酸化
法あるいはＣＶＤ（Chemical VaporDeposition）法によ
り、酸化膜ＯＸ１３の厚さを増して活性領域３Ａ上に第
１の厚さのゲート酸化膜ＧＸ１を形成する。このとき、
活性領域３Ｂ上には第２の厚さのゲート酸化膜ＧＸ２が
形成されることになる。

【００７３】次に、図１１に示す工程において、ゲート
酸化膜ＧＸ１およびＧＸ２を覆うようにゲート電極ＧＴ
１およびＧＴ２となる導体層ＣＬを形成する。

【００７４】この後、導体層ＣＬをパターニングしてゲ
ート電極ＧＴ１およびＧＴ２を形成し、ゲート電極ＧＴ
１およびＧＴ２をマスクとしてイオン注入を行い、活性
領域３Ａおよび３Ｂのそれぞれにおいてソース・ドレイ
ン領域ＳＤＡおよびＳＤＢを形成する。

【００７５】ここで、ソース・ドレイン注入の条件は、
Ｐ型ウエル領域に対しては、砒素イオンを３〜１００Ｋ
ｅＶのエネルギーで、ドーズ量が１×１０¹⁵〜６×１０
¹⁵／ｃｍ²となる条件で注入し、Ｎ型ウエル領域に対し
ては、ボロンイオンを１〜２０ＫｅＶのエネルギーで、
ドーズ量が１×１０¹⁵〜６×１０¹⁵／ｃｍ²となる条件
で注入する。

【００７６】そして、全域に渡って層間絶縁膜６〜８を
順次積層した後、層間絶縁膜６〜８を貫通してソース・
ドレイン領域ＳＤＡおよびＳＤＢに達するコンタクト部
９Ａおよび９Ｂを形成することで、図１および図２に示
すＭＯＳトランジスタ１００および２００を得る。

【００７７】＜Ａ−３．作用効果＞ここで、図８におけ
る領域Ｙの詳細を図１２に示す。図１２に示すように、
この段階での活性領域３Ａの周囲の窪み部ＤＰの深さＬ
は、活性領域３Ａの主面表面から窪み部ＤＰの最深部ま
での深さで定義すると、最低でも１０ｎｍ（１００Å）
程度とすることが望ましく、そのためには、図８に示す
工程で形成する窪み部ＤＰの深さＬは、酸化膜ＯＸ１３
の形成による活性領域３Ａの主面位置の低下を考慮して
設定することが望ましい。

【００７８】このように、活性領域３Ａの周囲の窪み部
ＤＰの深さＬを最低でも１０ｎｍ程度にする理由を以下
に説明する。

【００７９】図１３に、ＭＯＳトランジスタのしきい値
電圧（Ｖth）とＳＴＩ（分離絶縁膜２）の端縁部の窪み
深さ、すなわち活性領域の周囲の窪み深さとの関係を示
す。

【００８０】図１３においては、横軸に活性領域周囲の
窪み深さ（単位ｎｍ）を、縦軸にＭＯＳトランジスタの
しきい値電圧（単位Ｖ）を示す。なお、窪み深さが０の
場合とはＳＴＩの端縁部が抉れていない状態、すなわち
設計値に対応する。

【００８１】図１３に示すように、活性領域周囲の窪み
深さが比較的浅い場合、例えば１０ｎｍより浅い場合に
は、窪み深さの変動に対する逆狭チャネル効果に起因す
るしきい値電圧の変動が顕著であり、窪み深さの１０ｎ
ｍの変動に対して、しきい値電圧の変動範囲は、最大変
動幅である０．２〜０．３Ｖに近い値となる。

【００８２】ここで、最大変動幅とは窪み深さを深くし
ていった場合に、しきい値電圧が殆ど変動しなくなる深
さでのしきい値電圧（図１３におけるＰ点での電圧）
と、窪み深さが０の場合におけるしきい値電圧（図１３
におけるＱ点での電圧）の差に相当する値である。

【００８３】従来においては、しきい値電圧が活性領域
周囲の窪み深さに依存することは認識されていたが、そ
の正確な特性については認識されておらず、図１３に示
す領域Ｄ１のように、窪み深さが比較的浅い状態（４〜
７ｎｍ程度）でＭＯＳトランジスタを形成していた。

【００８４】これに対し、発明者等は広範囲に渡って窪
み深さを種々変化させ、図１３に示すような、しきい値
電圧の依存性に関するデータを取得した。

【００８５】その結果、図１３に示すように、活性領域
周囲の窪み深さが１０ｎｍ以上となって、比較的深くな
った場合、例えば領域Ｄ２においては活性領域周囲の窪
み深さが多少変動しても、しきい値電圧は、殆ど変動し
ないということが判明した。

【００８６】ここで、活性領域周囲の窪み深さが１０ｎ
ｍ以上になると、しきい値電圧の変動範囲は０．０３〜
０．０４Ｖとなり、最大変動幅の５〜１０％となる。

【００８７】このように、活性領域３Ａの周囲の窪み部
ＤＰの深さを最低でも１０ｎｍ程度とすることで、窪み
部ＤＰの深さがばらついても、逆狭チャネル効果に起因
するしきい値電圧のばらつきを抑制することができ、半
導体装置の製造歩留まりを向上することができる。

【００８８】なお、製造時のばらつきを考慮したとき、
各々の半導体装置において、最も窪み部ＤＰが浅い半導
体装置でも、窪み部ＤＰが１０ｎｍ以上あれば良い。

【００８９】ここで、ＭＯＳトランジスタ１００におい
ては、しきい値電圧が多少なりともばらつくが、ゲート
酸化膜ＧＸ１の膜厚（４〜１２ｎｍ）が厚く、駆動電圧
が１．８〜５Ｖと高く、しきい値電圧も０．４〜１．５
Ｖと高いので、しきい値電圧のばらつきに対する許容範
囲は、薄膜部ＢＲにおけるＭＯＳトランジスタ２００よ
りも広いので、製造歩留まりへの影響は少ない。

【００９０】なお、活性領域３Ａの周囲の窪み部ＤＰの
深さを１０ｎｍ程度とするには、図７に示す工程でのウ
エットエッチング時間を従来よりも長くすれば良い。

【００９１】例えば、従来のエッチングにより深さ５ｎ
ｍ程度の窪み部が形成されていたとすれば、エッチング
時間を従来の倍にすれば、窪み部ＤＰの深さを１０ｎｍ
程度にできる。

【００９２】なお、ＭＯＳトランジスタ１００において
は、入出力回路（入力回路と出力回路とが個々に設けら
れている場合も含む）等の比較的高い耐圧（５〜１０
Ｖ）を要する回路部に適している。

【００９３】また、図１に示す薄膜部ＢＲにおけるＭＯ
Ｓトランジスタ２００においては、活性領域３Ｂの周囲
が窪んでいないので、逆狭チャネル効果によるＭＯＳト
ランジスタのしきい値の低下が発生しない。

【００９４】このため、高速動作を必要とするロジック
回路等を構成するＭＯＳトランジスタ（ゲート酸化膜の
膜厚：１〜４ｎｍ、駆動電圧：０．８〜１．８Ｖ、しき
い値電圧：０．１５〜０．６Ｖ）に適した構成となって
いる。

【００９５】なお、入出力回路の駆動電圧は標準的には
２．５Ｖや３．３Ｖを使用し、内部回路を用いて０．８
〜１．８Ｖの電圧に変換してロジック回路等の駆動電圧
として使用する。

【００９６】また、厚膜部ＡＲは、上述したように入出
力回路を構成する半導体素子を形成するのに適し、薄膜
部ＢＲは、アナログ回路を構成する半導体素子を形成す
るのにも適する。

【００９７】すなわち、アナログ回路においてはゲイン
を確保するために、トランスコンダクタが大きいことが
求められる。そこで、アナログ回路と入出力回路を同一
基板上に形成する場合、アナログ回路において低いしき
い値電圧を有する薄膜部ＢＲのＭＯＳトランジスタ２０
０を用いることで、トランスコンダクタが大きくなり、
大きなゲインを確保することができる。また、さらに、
薄膜部ＢＲの活性領域３Ｂの周囲に窪みが形成されるこ
とを抑制することで、しきい値電圧の変動が抑制され、
安定したトランジスタ動作を確保できる。

【００９８】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図１４および図１５を用いて、本
発明に係るデュアルオキサイドプロセスで形成された２
種類のＭＯＳトランジスタ３００および４００について
説明する。

【００９９】図１４にＭＯＳトランジスタ３００および
４００のゲートの長手方向での断面形状を示し、図１５
はゲートの短手方向での断面形状を示す。

【０１００】図１４および図１５に示すように、ＭＯＳ
トランジスタ３００は厚膜部ＡＲに形成されるゲート酸
化膜の厚さが比較的厚いＭＯＳトランジスタであり、Ｍ
ＯＳトランジスタ４００は薄膜部ＢＲに形成されるゲー
ト酸化膜の厚さが比較的薄いＭＯＳトランジスタであ
る。

【０１０１】図１４および図１５に示すように、薄膜部
ＢＲの活性領域３Ｂを規定する分離絶縁膜２のＭＯＳト
ランジスタ４００側の端縁部が抉れており、その結果、
活性領域３Ｂの端縁部に窪み部ＤＰが形成されている
が、厚膜部ＡＲにおいては分離絶縁膜２のＭＯＳトラン
ジスタ３００側の端縁部は抉れていない構造となってい
る。

【０１０２】なお、その他、図１および図２を用いて説
明したＭＯＳトランジスタ１００および２００と同一の
構成については同一の符号を付し、重複する説明は省略
する。

【０１０３】＜Ｂ−２．製造方法＞次に、ＭＯＳトラン
ジスタ３００および４００の製造方法について、製造工
程を順に示す図１６〜図２０を用いて説明する。

【０１０４】まず、図１６に示す工程において、半導体
基板１の表面内に分離絶縁膜２を選択的に形成して活性
領域３Ａおよび３Ｂを規定する。その後、熱酸化膜（図
では省略）を形成した後、活性領域３Ａおよび３Ｂ内に
ウエル注入およびチャネル注入の不純物イオン注入を行
って、ウエル領域４Ａおよび４Ｂ、チャネル注入領域５
Ａおよび５Ｂを形成する。

【０１０５】ここで、ウエル注入および、チャネルカッ
ト層を形成するためのイオン注入条件は、実施の形態１
において説明した条件と同じであり、また、チャネル注
入の条件も実施の形態１において説明した条件と同じで
ある。

【０１０６】次に、図１７に示す工程において、活性領
域３Ａおよび３Ｂの主面表面を熱酸化して、第３の厚さ
の酸化膜ＯＸ１３を形成する。ここで、第３の厚さは、
後に形成するゲート酸化膜ＧＸ１およびＧＸ２の厚さ
を、それぞれ第１および第２の厚さとした場合、第１の
厚さ−第２の厚さ＝第３の厚さとなるように規定され
る。

【０１０７】次に、図１８に示す工程において、厚膜部
ＡＲを覆うように写真製版技術によってレジストパター
ンＲＭ１１を形成する。

【０１０８】その後、薄膜部ＢＲの酸化膜ＯＸ１３を従
来の所定時間よりも長時間のウエットエッチングにより
除去して、活性領域３Ａの周囲に深い窪み部ＤＰを形成
する。例えば、従来のエッチングにより深さ５ｎｍ程度
の窪み部が形成されていたとすれば、エッチング時間を
従来の倍にすれば、窪み部ＤＰの深さを１０ｎｍ程度に
できる。

【０１０９】次に、レジストパターンＲＭ１１を除去し
た後、図１９に示す工程において、熱酸化法あるいはＣ
ＶＤ法により、酸化膜ＯＸ１３の厚さを増して活性領域
３Ａ上に第１の厚さのゲート酸化膜ＧＸ１を形成する。
このとき、活性領域３Ｂ上には第２の厚さのゲート酸化
膜ＧＸ２が形成されることになる。

【０１１０】次に、図２０に示す工程において、ゲート
酸化膜ＧＸ１およびＧＸ２を覆うようにゲート電極ＧＴ
１およびＧＴ２となる導体層ＣＬを形成する。

【０１１１】この後、導体層ＣＬをパターニングしてゲ
ート電極ＧＴ１およびＧＴ２を形成し、ゲート電極ＧＴ
１およびＧＴ２をマスクとしてイオン注入を行い、活性
領域３Ａおよび３Ｂのそれぞれにおいてソース・ドレイ
ン領域ＳＤＡおよびＳＤＢを形成する。

【０１１２】ここで、ソース・ドレイン注入のイオン注
入条件は、実施の形態１において説明した条件と同じで
ある。

【０１１３】そして、全域に渡って層間絶縁膜６〜８を
順次積層した後、層間絶縁膜６〜８を貫通してソース・
ドレイン領域ＳＤＡおよびＳＤＢに達するコンタクト部
９Ａおよび９Ｂを形成することで、図１４および図１５
に示すＭＯＳトランジスタ３００および４００を得る。

【０１１４】＜Ｂ−３．作用効果＞図１９に示す段階で
の活性領域３Ｂの周囲の窪み部ＤＰの深さは、活性領域
３Ｂの主面表面から窪み部ＤＰの最深部までの深さで定
義すると、最低でも１０ｎｍ（１００Å）程度とするこ
とが望ましく、そのためには、図１８に示す工程で形成
する窪み部ＤＰの深さは、酸化膜ＯＸ１３の形成による
活性領域３Ｂの主面位置の低下を考慮して設定すること
が望ましい。

【０１１５】なお、活性領域３Ｂの周囲の窪み部ＤＰの
深さを１０ｎｍ程度とするには、図７に示す工程でのウ
エットエッチング時間を従来よりも長くすれば良い。

【０１１６】例えば、従来のエッチングにより深さ５ｎ
ｍ程度の窪み部が形成されていたとすれば、エッチング
時間を従来の倍にすれば、窪み部ＤＰの深さを１０ｎｍ
程度にできる。

【０１１７】このように、活性領域３Ｂの周囲の窪み部
ＤＰの深さを最低でも１０ｎｍ程度とすることで、窪み
部ＤＰの深さがばらついても、逆狭チャネル効果に起因
するしきい値電圧のばらつきを抑制することができ、半
導体装置の製造歩留まりを向上することができる。その
理由については実施の形態１において説明した通りであ
る。

【０１１８】また、図１４に示す厚膜部ＡＲにおけるＭ
ＯＳトランジスタ３００においては、活性領域３Ａの周
囲が殆ど窪んでおらず、窪んでいるとしても僅かである
ので、逆狭チャネル効果によるＭＯＳトランジスタのし
きい値の低下が発生しない。

【０１１９】このため、例えば、ｅＲＡＭ（embeded Ｒ
ＡＭ）内のメモリーセルに適した構成であり、サブリー
ク電流やリフレッシュ特性の劣化といった問題を抑制で
きる効果がある。

【０１２０】また、厚膜部ＡＲは、実施の形態１におい
て説明したように入出力回路を構成する半導体素子を形
成するのに適し、薄膜部ＢＲは、アナログ回路を構成す
る半導体素子を形成するのにも適する。

【０１２１】すなわち、アナログ回路においてはゲイン
を確保するために、トランスコンダクタが大きいことが
求められる。そこで、アナログ回路と入出力回路を同一
基板上に形成する場合、アナログ回路において低いしき
い値電圧を有する薄膜部ＢＲのＭＯＳトランジスタ４０
０を用いることで、トランスコンダクタが大きくなり、
大きなゲインを確保することができる。また、さらに、
薄膜部ＢＲの活性領域３Ｂの周囲に最低でも１０ｎｍ程
度の窪み部ＤＰを形成することで、しきい値電圧の変動
が抑制され、安定したトランジスタ動作を確保できる。

【０１２２】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞図２１および図２２を用いて、本
発明に係るデュアルオキサイドプロセスで形成された２
種類のＭＯＳトランジスタ５００および６００について
説明する。

【０１２３】図２１にＭＯＳトランジスタ５００および
６００のゲートの長手方向での断面形状を示し、図２２
はゲートの短手方向での断面形状を示す。

【０１２４】図２１および図２２に示すように、ＭＯＳ
トランジスタ５００は厚膜部ＡＲに形成されるゲート酸
化膜の厚さが比較的厚いＭＯＳトランジスタであり、Ｍ
ＯＳトランジスタ６００は薄膜部ＢＲに形成されるゲー
ト酸化膜の厚さが比較的薄いＭＯＳトランジスタであ
る。

【０１２５】図２１および図２２に示すように、厚膜部
ＡＲおよび薄膜部ＢＲの活性領域３Ａおよび３Ｂを規定
する分離絶縁膜２の、ＭＯＳトランジスタ５００および
６００側の端縁部が抉れており、その結果、活性領域３
Ａおよび３Ｂの端縁部に窪み部ＤＰ（第１および第２の
窪み部）が形成されている。

【０１２６】なお、その他、図１および図２を用いて説
明したＭＯＳトランジスタ１００および２００と同一の
構成については同一の符号を付し、重複する説明は省略
する。

【０１２７】＜Ｃ−２．製造方法＞次に、ＭＯＳトラン
ジスタ５００および６００の製造方法について、製造工
程を順に示す図２３〜図２７を用いて説明する。

【０１２８】まず、図３および図４を用いて説明した工
程を経て、活性領域３Ａおよび３Ｂ上に熱酸化法により
酸化膜ＯＸ１１を形成した後、活性領域３Ａおよび３Ｂ
内にウエル注入およびチャネル注入の不純物イオン注入
を行って、ウエル領域４Ａおよび４Ｂ、チャネル注入領
域５Ａおよび５Ｂを形成する。

【０１２９】次に、図２３に示す工程において、シリコ
ン酸化膜のウエットエッチングを行い、酸化膜ＯＸ１１
を除去するとともに、分離絶縁膜２の端縁部を併せて除
去し、活性領域３Ａおよび３Ｂの周囲に深い窪み部ＤＰ
を形成する。

【０１３０】次に、図２４に示す工程において、全面に
渡って、厚さ５〜３０ｎｍ（５０〜３００Å）のシリコ
ン窒化膜ＳＮ１を形成する。

【０１３１】次に、図２５に示す工程において、厚膜部
ＡＲのみシリコン窒化膜ＳＮ１が除去されるように、ウ
エットエッチングによりシリコン窒化膜ＳＮ１を選択的
に除去し、薄膜部ＢＲにはシリコン窒化膜ＳＮ１を残し
た状態で、活性領域３Ａの表面のみに第３の厚さの酸化
膜ＯＸ１３を形成する。ここで、第３の厚さとは、後に
形成するゲート酸化膜ＧＸ１およびＧＸ２の厚さを、そ
れぞれ第１厚さおよび第２の厚さとした場合、第１の厚
さ−第２の厚さ＝第３の厚さとなるように規定される。

【０１３２】次に、図２６に示す工程において、エッチ
ングを行い、薄膜部ＢＲに残るシリコン窒化膜ＳＮ１を
除去する。このエッチングにおいては、シリコン酸化膜
が除去されない条件を選ぶことにより、厚膜部ＡＲおよ
び薄膜部ＢＲにおいてはシリコン酸化膜は殆ど除去され
ない。その後、熱酸化法あるいはＣＶＤ法により、酸化
膜ＯＸ１３の厚さを増して活性領域３Ａ上に第１の厚さ
のゲート酸化膜ＧＸ１を形成する。このとき、活性領域
３Ｂ上には第２の厚さのゲート酸化膜ＧＸ２が形成され
ることになる。

【０１３３】次に、図２７に示す工程において、ゲート
酸化膜ＧＸ１およびＧＸ２を覆うようにゲート電極ＧＴ
１およびＧＴ２となる導体層ＣＬを形成する。

【０１３４】この後、導体層ＣＬをパターニングしてゲ
ート電極ＧＴ１およびＧＴ２を形成し、ゲート電極ＧＴ
１およびＧＴ２をマスクとしてイオン注入を行い、活性
領域３Ａおよび３Ｂのそれぞれにおいてソース・ドレイ
ン領域ＳＤＡおよびＳＤＢを形成する。

【０１３５】ここで、ソース・ドレイン注入のイオン注
入条件は、実施の形態１において説明した条件と同じで
ある。

【０１３６】そして、全域に渡って層間絶縁膜６〜８を
順次積層した後、層間絶縁膜６〜８を貫通してソース・
ドレイン領域ＳＤＡおよびＳＤＢに達するコンタクト部
９Ａおよび９Ｂを形成することで、図２１および図２２
に示すＭＯＳトランジスタ５００および６００を得る。

【０１３７】＜Ｃ−３．作用効果＞図２６に示す段階で
の活性領域３Ａおよび３Ｂの周囲の窪み部ＤＰの深さ
は、活性領域３Ａおよび３Ｂの主面表面から窪み部ＤＰ
の最深部までの深さで定義すると、最低でも１０ｎｍ
（１００Å）程度とすることが望ましく、そのために
は、図２３に示す工程で形成する窪み部ＤＰの深さは、
酸化膜ＯＸ１３およびゲート酸化膜ＧＸ２の形成による
活性領域３Ａおよび３Ｂの主面位置の低下を考慮して設
定することが望ましい。

【０１３８】なお、活性領域３Ａおよび３Ｂの周囲の窪
み部ＤＰの深さを１０ｎｍ程度とするには、図２３に示
す工程でのウエットエッチング時間を従来よりも長くす
れば良い。

【０１３９】例えば、従来のエッチングにより深さ５ｎ
ｍ程度の窪み部が形成されていたとすれば、エッチング
時間を従来の倍にすれば、窪み部ＤＰの深さを１０ｎｍ
程度にできる。

【０１４０】このように、活性領域３Ａおよび３Ｂの周
囲の窪み部ＤＰの深さを最低でも１０ｎｍ程度とするこ
とで、窪み部ＤＰの深さがばらついても、逆狭チャネル
効果に起因するしきい値電圧のばらつきを抑制すること
ができ、半導体装置の製造歩留まりを向上することがで
きる。その理由については実施の形態１において説明し
た通りである。

【０１４１】また、厚膜部ＡＲは、実施の形態１におい
て説明したように入出力回路を構成する半導体素子を形
成するのに適し、薄膜部ＢＲは、アナログ回路を構成す
る半導体素子を形成するのにも適する。

【０１４２】すなわち、アナログ回路においてはゲイン
を確保するために、トランスコンダクタが大きいことが
求められる。そこで、アナログ回路と入出力回路を同一
基板上に形成する場合、アナログ回路において低いしき
い値電圧を有する薄膜部ＢＲのＭＯＳトランジスタ６０
０を用いることで、トランスコンダクタが大きくなり、
大きなゲインを確保することができる。また、さらに、
薄膜部ＢＲの活性領域３Ｂの周囲に最低でも１０ｎｍ程
度の窪み部ＤＰを形成することで、しきい値電圧の変動
が抑制され、安定したトランジスタ動作を確保できる。

【０１４３】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１または第２の活性領域を規定する分離絶
縁膜の、第１または第２の活性領域側の端縁部が抉れ、
第１または第２の活性領域の端縁部の周囲に窪み部を備
え、窪み部の深さが、窪み部の深さの変化に対する第１
または第２のトランジスタのしきい値電圧の変動特性に
おいて、第１または第２のトランジスタのしきい値電圧
がほぼ一定となる深さに設定されているので、窪み部の
深さがばらついても、逆狭チャネル効果に起因するしき
い値電圧のばらつきを抑制することができ、半導体装置
の製造歩留まりを向上することができる。

【０１４４】本発明に係る請求項２記載の半導体装置に
よれば、窪み部の深さを、より具体的に設定できる。

【０１４５】本発明に係る請求項３記載の半導体装置に
よれば、窪み部の深さを、より具体的に設定できる。

【０１４６】本発明に係る請求項４記載の半導体装置に
よれば、例えば、窪み部の深さを逆狭チャネル効果に起
因するしきい値電圧のばらつきを確実に抑制できる程度
に深くすることで、しきい値電圧のばらつきを抑制する
ことができる。

【０１４７】本発明に係る請求項５記載の半導体装置に
よれば、窪み部の深さを、より具体的に設定できる。

【０１４８】本発明に係る請求項６記載の半導体装置に
よれば、より現実的な半導体装置の構成が得られる。

【０１４９】本発明に係る請求項７記載の半導体装置に
よれば、第１の活性領域の周囲に第１の窪み部を備え、
第１の窪み部の深さが、第１の活性領域の主面表面から
第１の窪み部の最深部までの垂直方向の長さで規定さ
れ、第１の窪み部の深さを１０ｎｍ以上とすることで、
第１のトランジスタの逆狭チャネル効果に起因するしき
い値電圧のばらつきを確実に抑制できる。

【０１５０】本発明に係る請求項８記載の半導体装置に
よれば、第２の活性領域の周囲に第２の窪み部を備え、
第２の窪み部の深さを１０ｎｍ以上とすることで、第１
および第２のトランジスタの逆狭チャネル効果に起因す
るしきい値電圧のばらつきを確実に抑制できる。

【０１５１】本発明に係る請求項９記載の半導体装置に
よれば、第２の活性領域の周囲に第２の窪み部を備える
ので、例えば、窪み部の深さを逆狭チャネル効果に起因
するしきい値電圧のばらつきを確実に抑制できる程度に
深くすることで、しきい値電圧のばらつきを抑制するこ
とができる。

【０１５２】本発明に係る請求項１０記載の半導体装置
によれば、アナログ回路と入出力回路を同一基板上に形
成する場合に適した構成が得られる。

【０１５３】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、厚さの異なる第１および第２のゲ
ート絶縁膜を有する、２種類のトランジスタを形成する
ことができ、その過程において第１の活性領域の端縁部
の周囲に、その深さの変化に対する第１のトランジスタ
のしきい値電圧の変動特性において、第１のトランジス
タのしきい値電圧がほぼ一定となるように窪み部を有す
るので、窪み部の深さがばらついても、逆狭チャネル効
果に起因するしきい値電圧のばらつきを抑制することが
でき、半導体装置の製造歩留まりを向上することができ
る。

【０１５４】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、窪み部の深さを、より具体的に設
定できる。

【０１５５】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、厚さの異なる第１および第２のゲ
ート絶縁膜を有する、２種類のトランジスタを形成する
ことができ、その過程において第１の活性領域の端縁部
の周囲に、その深さが１０ｎｍ以上の窪み部を有するの
で、窪み部の深さがばらついても、逆狭チャネル効果に
起因するしきい値電圧のばらつきを抑制することがで
き、半導体装置の製造歩留まりを向上することができ
る。

【０１５６】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、厚さの異なる第１および第２のゲ
ート絶縁膜を有する、２種類のトランジスタを形成する
ことができ、その過程において第２の活性領域の端縁部
の周囲に、その深さの変化に対する第２のトランジスタ
のしきい値電圧の変動特性において、第２のトランジス
タのしきい値電圧がほぼ一定となるように窪み部を有す
るので、窪み部の深さがばらついても、逆狭チャネル効
果に起因するしきい値電圧のばらつきを抑制することが
でき、半導体装置の製造歩留まりを向上することができ
る。

【０１５７】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、窪み部の深さを、より具体的に設
定できる。

【０１５８】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、厚さの異なる第１および第２のゲ
ート絶縁膜を有する、２種類のトランジスタを形成する
ことができ、その過程において第２の活性領域の端縁部
の周囲に、その深さが１０ｎｍ以上の窪み部を有するの
で、窪み部の深さがばらついても、逆狭チャネル効果に
起因するしきい値電圧のばらつきを抑制することがで
き、半導体装置の製造歩留まりを向上することができ
る。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の半導体装置の構
成を説明する断面図である。

【図２】 本発明に係る実施の形態１の半導体装置の構
成を説明する断面図である。

【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。

【図１０】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。

【図１１】 本発明に係る実施の形態１の半導体装置の
製造工程を説明する断面図である。

【図１２】 本発明に係る実施の形態１の半導体装置の
部分構成を示す図である。

【図１３】 活性領域周囲の窪み部の深さの変動に対す
るしきい値電圧の依存特性を示す図である。

【図１４】 本発明に係る実施の形態２の半導体装置の
構成を説明する断面図である。

【図１５】 本発明に係る実施の形態２の半導体装置の
構成を説明する断面図である。

【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。

【図１７】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。

【図１８】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。

【図１９】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。

【図２０】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。

【図２１】 本発明に係る実施の形態３の半導体装置の
構成を説明する断面図である。

【図２２】 本発明に係る実施の形態３の半導体装置の
構成を説明する断面図である。

【図２３】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。

【図２４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。

【図２５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。

【図２６】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。

【図２７】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。

【図２８】 従来の半導体装置の構成を説明する断面図
である。

【図２９】 従来の半導体装置の構成を説明する断面図
である。

【図３０】 従来の半導体装置の製造工程を説明する断
面図である。

【図３１】 従来の半導体装置の製造工程を説明する断
面図である。

【図３２】 従来の半導体装置の製造工程を説明する断
面図である。

【図３３】 従来の半導体装置の製造工程を説明する断
面図である。

【図３４】 従来の半導体装置の製造工程を説明する断
面図である。

【図３５】 従来の半導体装置の部分構成を示す図であ
る。

【符号の説明】

２ 分離絶縁膜、３Ａ，３Ｂ 分離絶縁膜、ＤＰ 窪み
部、ＧＸ１，ＧＸ２ゲート酸化膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA36 AA44 AA84 BA01 CA01 CA03 CA17 DA22 DA28 5F048 AB01 AB03 AC01 BB01 BB14 BB15 BB16 BD01 BD04 BD10 BE03 BE04 BF15 BF16 BG01 BG13 BH07 5F083 AD01 NA01 PR05

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の表面内に選択的に配設された分離絶縁
   膜と、 前記分離絶縁膜によって規定される第１および第２の活
   性領域上に配設される第１および第２のトランジスタを
   備えた半導体装置であって、 前記第１のトランジスタは、 前記第１の活性領域上に選択的に配設された第１の厚さ
   を有する第１のゲート絶縁膜を有し、 前記第２のトランジスタは、 前記第２の活性領域上に選択的に配設された第２の厚さ
   を有する第２のゲート絶縁膜を有し、 前記第１の厚さは前記第２の厚さよりも厚く、 前記第１または第２の活性領域を規定する前記分離絶縁
   膜の、前記第１または第２の活性領域側の端縁部が抉
   れ、前記第１または第２の活性領域の端縁部の周囲に窪
   み部を備え、 前記窪み部の深さは、該窪み部の深さの変化に対する前
   記第１または第２のトランジスタのしきい値電圧の変動
   特性において、前記第１または第２のトランジスタのし
   きい値電圧がほぼ一定となる深さに設定される、半導体
   装置。
2. 【請求項２】 前記第１または第２のトランジスタのし
   きい値電圧がほぼ一定となる深さは、 前記第１または第２のトランジスタのしきい値電圧の変
   動幅が、前記変動特性における最大変動幅の５ないし１
   ０％の範囲となる深さである、請求項１記載の半導体装
   置。
3. 【請求項３】 前記窪み部の深さは、 前記第１の活性領域の主面表面から前記窪み部の最深部
   までの垂直方向の長さで規定され、 前記窪み部の深さは１０ｎｍ以上である、請求項１記載
   の半導体装置。
4. 【請求項４】 半導体基板と、 前記半導体基板の表面内に選択的に配設された分離絶縁
   膜と、 前記分離絶縁膜によって規定される第１および第２の活
   性領域上に配設される第１および第２のトランジスタを
   備えた半導体装置であって、 前記第１のトランジスタは、 前記第１の活性領域上に選択的に配設された第１の厚さ
   を有する第１のゲート絶縁膜を有し、 前記第２のトランジスタは、 前記第２の活性領域上に選択的に配設された第２の厚さ
   を有する第２のゲート絶縁膜を有し、 前記第１の厚さは前記第２の厚さよりも厚く、 前記第１の活性領域を規定する前記分離絶縁膜の、前記
   第１の活性領域側の端縁部が抉れ、前記第１の活性領域
   の端縁部の周囲に窪み部を備えた半導体装置。
5. 【請求項５】 前記窪み部の深さは、 前記第１の活性領域の主面表面から前記窪み部の最深部
   までの垂直方向の長さで規定され、 前記窪み部の深さは１０ｎｍ以上である、請求項４記載
   の半導体装置。
6. 【請求項６】 前記第２の活性領域を規定する前記分離
   絶縁膜の、前記第２の活性領域側の端縁部が抉れ、前記
   第２の活性領域の端縁部の周囲に、前記第１の活性領域
   の端縁部の周囲の窪み部よりも浅い、浅い窪み部をさら
   に備える、請求項５記載の半導体装置。
7. 【請求項７】 半導体基板と、 前記半導体基板の表面内に選択的に配設された分離絶縁
   膜と、 前記分離絶縁膜によって規定される第１の活性領域上に
   配設される第１のトランジスタを備えた半導体装置であ
   って、 前記第１のトランジスタは、 前記第１の活性領域上に選択的に配設された第１の厚さ
   を有する第１のゲート絶縁膜を有し、 前記第１の活性領域を規定する前記分離絶縁膜の、前記
   第１の活性領域側の端縁部が抉れ、前記第１の活性領域
   の端縁部の周囲に第１の窪み部を備え、 前記第１の窪み部の深さは、 前記第１の活性領域の主面表面から前記第１の窪み部の
   最深部までの垂直方向の長さで規定され、 前記第１の窪み部の深さは１０ｎｍ以上である、半導体
   装置。
8. 【請求項８】 前記半導体基板の表面内の前記第１の活
   性領域と異なる領域に、前記分離絶縁膜によって規定さ
   れた第２の活性領域上に配設された第２のトランジス
   タ、をさらに備え、 前記第２のトランジスタは、 前記第２の活性領域上に選択的に配設された第２の厚さ
   を有する第２のゲート絶縁膜を有し、 前記第１の厚さは前記第２の厚さよりも厚く、 前記第２の活性領域を規定する前記分離絶縁膜の、前記
   第２の活性領域側の端縁部が抉れ、前記第２の活性領域
   の端縁部の周囲に第２の窪み部を備え、 前記第２の窪み部の深さは、 前記第２の活性領域の主面表面から前記第２の窪み部の
   最深部までの垂直方向の長さで規定され、 前記第２の窪み部の深さは１０ｎｍ以上である、請求項
   ７記載の半導体装置。
9. 【請求項９】 前記半導体基板の表面内の前記第１の活
   性領域と異なる領域に、前記分離絶縁膜によって規定さ
   れた第２の活性領域上に配設された第２のトランジス
   タ、をさらに備え、 前記第２のトランジスタは、 前記第２の活性領域上に選択的に配設された第２の厚さ
   を有する第２のゲート絶縁膜を有し、 前記第１の厚さは前記第２の厚さよりも厚く、 前記第２の活性領域を規定する前記分離絶縁膜の、前記
   第２の活性領域側の端縁部が抉れ、前記第２の活性領域
   の端縁部の周囲に第２の窪み部を備える、請求項７記載
   の半導体装置。
10. 【請求項１０】 前記第１のトランジスタは、入出力回
    路を構成するトランジスタを含み、 前記第２のトランジスタは、アナログ回路を構成するト
    ランジスタを含む、請求項１、請求項６、請求項７およ
    び請求項９の何れかに記載の半導体装置。
11. 【請求項１１】 (ａ)半導体基板の表面内に選択的に分
    離絶縁膜を形成し、第１および第２の活性領域を規定す
    る工程と、 (ｂ)全面に渡ってシリコン窒化膜を形成する工程と、 (ｃ)前記第１の活性領域上および、その周囲の前記分離
    絶縁膜の前記第１の活性領域側の端縁部上から前記シリ
    コン窒化膜を除去するステップと、 (ｄ)残りの前記シリコン窒化膜をマスクとして、前記第
    １の活性領域の周囲の前記分離絶縁膜の前記第１の活性
    領域側の端縁部を除去して、前記第１の活性領域の端縁
    部の周囲に窪み部を形成するステップと、 (ｅ)前記第１の活性領域の表面に絶縁膜を形成する工程
    と、 (ｆ)残りの前記シリコン窒化膜を除去した後、前記絶縁
    膜を厚くして第１の厚さの第１のゲート絶縁膜を形成す
    るとともに、前記第２の活性領域の表面に、前記絶縁膜
    の厚さの増加分に相当する厚さの第２のゲート絶縁膜を
    形成する工程と、を備え、 前記工程(ｄ)は、 前記窪み部の深さの変化に対する前記第１のトランジス
    タのしきい値電圧の変動特性において、前記第１のトラ
    ンジスタのしきい値電圧がほぼ一定となる深さに前記窪
    み部を形成する工程を含む、半導体装置の製造方法。
12. 【請求項１２】 前記第１のトランジスタのしきい値電
    圧がほぼ一定となる深さは、 前記第１のトランジスタのしきい値電圧の変動幅が、前
    記変動特性における最大変動幅の５ないし１０％の範囲
    となる深さである、請求項１１記載の半導体装置の製造
    方法。
13. 【請求項１３】 (ａ)半導体基板の表面内に選択的に分
    離絶縁膜を形成し、第１および第２の活性領域を規定す
    る工程と、 (ｂ)全面に渡ってシリコン窒化膜を形成する工程と、 (ｃ)前記第１の活性領域上および、その周囲の前記分離
    絶縁膜の前記第１の活性領域側の端縁部上から前記シリ
    コン窒化膜を除去するステップと、 (ｄ)残りの前記シリコン窒化膜をマスクとして、前記第
    １の活性領域の周囲の前記分離絶縁膜の前記第１の活性
    領域側の端縁部を除去して、前記第１の活性領域の端縁
    部の周囲に窪み部を形成するステップと、 (ｅ)前記第１の活性領域の表面に絶縁膜を形成する工程
    と、 (ｆ)残りの前記シリコン窒化膜を除去した後、前記絶縁
    膜を厚くして第１の厚さの第１のゲート絶縁膜を形成す
    るとともに、前記第２の活性領域の表面に、前記絶縁膜
    の厚さの増加分に相当する厚さの第２のゲート絶縁膜を
    形成する工程と、を備え、 前記窪み部の深さは、前記第１の活性領域の主面表面か
    ら前記窪み部の最深部までの垂直方向の長さで規定さ
    れ、 前記工程(ｄ)は、前記窪み部の深さが１０ｎｍ以上とな
    るように、前記窪み部を形成する工程を含む、半導体装
    置の製造方法。
14. 【請求項１４】 (ａ)半導体基板の表面内に選択的に分
    離絶縁膜を形成し、第１および第２の活性領域を規定す
    る工程と、 (ｂ)前記第１および第２の活性領域の表面に絶縁膜を形
    成する工程と、 (ｃ)前記第１の活性領域上の前記絶縁膜および、その周
    囲の前記分離絶縁膜の前記第１の活性領域側の端縁部上
    を覆うように選択的にレジストパターンを形成する工程
    と、 (ｄ)前記レジストパターンをマスクとして、前記第２の
    活性領域上の前記絶縁膜および、前記第２の活性領域の
    周囲の前記分離絶縁膜の前記第２の活性領域側の端縁部
    を除去して、前記第２の活性領域の端縁部の周囲に窪み
    部を形成するステップと、 (ｅ)前記レジストパターンを除去した後、前記絶縁膜を
    厚くして第１の厚さの第１のゲート絶縁膜を形成すると
    ともに、前記第２の活性領域の表面に、前記絶縁膜の厚
    さの増加分に相当する厚さの第２のゲート絶縁膜を形成
    する工程と、を備え、 前記工程(ｄ)は、 前記窪み部の深さの変化に対する前記第２のトランジス
    タのしきい値電圧の変動特性において、前記第２のトラ
    ンジスタのしきい値電圧がほぼ一定となる深さに前記窪
    み部を形成する工程を含む、半導体装置の製造方法。
15. 【請求項１５】 前記第２のトランジスタのしきい値電
    圧がほぼ一定となる深さは、 前記第２のトランジスタのしきい値電圧の変動幅が、前
    記変動特性における最大変動幅の５ないし１０％の範囲
    となる深さである、請求項１４記載の半導体装置の製造
    方法。
16. 【請求項１６】 (ａ)半導体基板の表面内に選択的に分
    離絶縁膜を形成し、第１および第２の活性領域を規定す
    る工程と、 (ｂ)前記第１および第２の活性領域の表面に絶縁膜を形
    成する工程と、 (ｃ)前記第１の活性領域上の前記絶縁膜および、その周
    囲の前記分離絶縁膜の前記第１の活性領域側の端縁部上
    を覆うように選択的にレジストパターンを形成する工程
    と、 (ｄ)前記レジストパターンをマスクとして、前記第２の
    活性領域上の前記絶縁膜および、前記第２の活性領域の
    周囲の前記分離絶縁膜の前記第２の活性領域側の端縁部
    を除去して、前記第２の活性領域の端縁部の周囲に窪み
    部を形成するステップと、 (ｅ)前記レジストパターンを除去した後、前記絶縁膜を
    厚くして第１の厚さの第１のゲート絶縁膜を形成すると
    ともに、前記第２の活性領域の表面に、前記絶縁膜の厚
    さの増加分に相当する厚さの第２のゲート絶縁膜を形成
    する工程と、を備え、 前記窪み部の深さは、前記第１の活性領域の主面表面か
    ら前記窪み部の最深部までの垂直方向の長さで規定さ
    れ、 前記工程(ｄ)は、前記窪み部の深さが１０ｎｍ以上とな
    るように、前記窪み部を形成する工程を含む、半導体装
    置の製造方法。