JP2003508915A - トレンチコンデンサと選択トランジスタとを有するメモリおよびその製造方法 - Google Patents

トレンチコンデンサと選択トランジスタとを有するメモリおよびその製造方法

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    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Abstract

(57)【要約】 本発明は、基板（１０５）内に形成されるとともに、トレンチコンデンサ（１１０）とトランジスタ（１６０）とからなる記憶セル（１００）を備えている。トレンチコンデンサ（１１０）は、自己整合接続（２２０）を有するトランジスタ（１６０）に接続されている。トランジスタ（１６０）は、上記トレンチコンデンサ（１１０）を少なくとも部分的に被覆している。トレンチコンデンサ（１１０）は、導電性のトレンチ充填剤により充填されており、絶縁被覆層（１３５）は、上記導電性のトレンチ充填剤（１３０）に配置されている。エピタキシャル層（２４５）は、上記絶縁被覆層（１３５）の上に配置されている。トランジスタ（１６０）は、エピタキシャル層（２４５）に形成されている。自己整合接続（２２０）は接続トレンチ（２０５）に形成されており、導電性材料（２２５）が導入される絶縁カラー（２３５）を備えている。導電性キャップ（２３０）は、上記導電性材料（２３０）に形成されている。

Description

【発明の詳細な説明】
本発明は、選択トランジスタを有するトレンチコンデンサとその製造方法に関
するものである。
【０００１】 本発明を、ＤＲＡＭメモリセルに使用されるトレンチコンデンサに関連して説
明する。本発明は、論議対象として、個々のメモリセルの構造に関して記述する
。
【０００２】 集積回路（ＩＣ）、またはチップは、データ保持のためにデータの再書き込み
が常に必要なタイプのメモリ（ＤＲＡＭ）などの、充電蓄積を目的とするコンデ
ンサを有している。コンデンサの充電状態は、データビットを示す。
【０００３】 ＤＲＡＭチップは、メモリセルのマトリックスを含む。このメモリセルは、列
と行とに配列されており、ワード線とビット線とにより制御される。適切なワー
ド線とビット線とを活性化することによって、メモリセルからのデータ読み込み
、またはメモリセルへのデータ書き込みを行う。
【０００４】 ＤＲＡＭメモリセルは、トランジスタと接続されたコンデンサを通常含んでい
る。このトランジスタは、特に２つの拡散領域から構成されており、２つの領域
は、チャネルによりそれぞれ分離されている。このチャネルは、ゲートから制御
される。電流の方向により、一方の拡散領域はドレイン、他方の拡散領域はソー
スと呼ばれる。ソース領域はビット線と、ドレイン領域はトレンチコンデンサと
、そしてゲートはワード線と接続されている。ゲートに適切な電圧を供給するこ
とにより、トランジスタを、ドレイン領域とソース領域との間の電流をチャネル
経由でＯＮ/ＯＦＦするように制御する。
【０００５】 コンデンサに蓄積された充電は、漏電のため時間が経つにつれ減少する。充電
がある閾値未満のレベルに減少する前に、メモリコンデンサを回復しなければな
らないので、メモリは、ダイナミックＲＡＭ（ＤＲＡＭ）と呼ばれる。
【０００６】 トレンチコンデンサを基礎とする従来のＤＲＡＭの改良型における重要な問題
は、十分に大きな容量のトレンチコンデンサを形成することである。この問題は
、将来、半導体構造素子の小型化が進むにつれより激化するだろう。集積密度の
上昇により、１つのメモリセルの使用面、およびトレンチコンデンサの容量はま
すます減少する。
【０００７】 読み取り増幅器は、メモリセルに蓄積された情報を確実に読み取るために、十
分な信号レベルが必要である。メモリ容量対ビット線容量の比率は、信号レベル
の決定において重要である。メモリ容量が小さすぎると、上記比率は十分な信号
を発生するのに小さすぎることもある。
【０００８】 同様に、低いメモリ容量は、高い回復周波数を必要とする。なぜなら、トレン
チコンデンサに蓄積された充電量は、その容量により制限されており、漏電によ
りさらに減少するからである。メモリコンデンサの最小充電量を下回ると、メモ
リコンデンサに蓄積された情報を、接続された読み取り増幅器により読み取るこ
とはもはや不可能である。情報は失われ、読み取りエラーとなる。
【０００９】 読み取りエラーを回避するために、漏電流を減少することが考えられる。一方
ではトランジスタにより、他方ではコンデンサ絶縁体などの絶縁体により漏電流
を減少することである。この処置により、不適当に短縮された保持時間（retent
ion time）を延長することができる。
【００１０】 通常、ＤＲＡＭには、堆積コンデンサ、またはトレンチコンデンサが使用され
る。トレンチコンデンサを有するＤＲＡＭメモリセルの例は、米国特許公報第５
,６５８,８１６号、４,６４９,６２５号、５,５１２,７６７号、５,６４１,６９
４号、５,６９１,５４９号、５,０６５,２７３号、５,７３６,７６０号、５,７
４４,３８６号、および５,８６９,８６８号に示されている。トレンチコンデン
サは、たとえばシリコン基板に形成されている三次元構造である。コンデンサ電
極面の拡大と、これによるトレンチコンデンサの容量の拡大は、たとえば基板の
より深エッチングと、これによる深いトレンチとによって実現される。このとき
、トレンチコンデンサの容量が拡大しても、メモリセルが必要とする基板表面が
拡大することはない。しかしこの方法も制限されている。なぜなら、トレンチコ
ンデンサの達成できるエッチングの深さは、トレンチの直径次第であり、製造時
には、トレンチの深さとトレンチの直径との間で、特定な最終形式比率（Aspekt
verhaeltnisse）が達成できるだけだからである。
【００１１】 集積密度の上昇が進むと、１つのメモリセルが自由に使用できる基板表面は徐
々に減少する。これに関連したトレンチの直径の減少は、トレンチコンデンサの
容量の減少に繋がる。トレンチコンデンサの容量が小さく量られると、蓄積でき
る充電は、問題のない読み取りのために、下流に接続された読み取り増幅器では
不十分であり、読み取りエラーとなる。
【００１２】 上記の問題は、たとえば刊行物N．C．C．Lou、電子デバイス国際会議（ＩＥＤ
Ｍ）１９８８、５８８頁以下で記載されているように、通常トレンチコンデンサ
の近くにあるトランジスタを、トレンチコンデンサの上部に移転することで解決
される。これにより、トレンチが、従来、トランジスタのために空いていた基板
表面の一部を占める。この配列により、トレンチコンデンサと、トランジスタと
が、基板表面の一部を分担する。この配列は、トレンチコンデンサの上半分に成
長するエピタキシャル層により実現できる。
【００１３】 なにより問題なのは、トレンチコンデンサのトランジスタへの電気的接続であ
る。このためにN．C．C．Lou，ＴＥＤＭ１９８８、５８８頁以下で示される方法
では、個々のリソグラフィ面のリソグラフィ整合が、それぞれトレンチコンデン
サとトランジスタとの最小間隔を必要とする。これにより、メモリセルアレイの
メモリセルは、比較的大きな表面を必要とし、高集積メモリアレイでの集積には
不適格である。
【００１４】 さらに、特開平１０-３２１８１３号公報（ＪＰ１０−３２１８１３Ａ）は、
トレンチコンデンサの直上において、選択トランジスタが引き続き成長するエピ
タキシャルシリコン層内に選択トランジスタが配置された周知のＤＲＡＭメモリ
セルを開示している。いわゆる”表面ストラップ”拡散層３５が、内側のコンデ
ンサ電極２５をソース／ドレイン領域３４と電気的に接続するためにある。
【００１５】 さらに、米国特許公報第５８４３８２０号（ＵＳ５８４３８２０）に開示され
ているように、ＤＲＡＭメモリセルは周知であり、選択トランジスタは、水平な
トレンチコンデンサ上において、補充的に成長したエピタキシャルシリコン層に
ある。
【００１６】 さらに、米国特許公報第５４１０５０３号（ＵＳ５４１０５０３）から、選択
トランジスタと、トレンチコンデンサとを有するメモリセルは周知である。ここ
では、選択トランジスタは、補充で成長したエピタキシャルシリコン層に配置さ
れており、水平にトレンチコンデンサと境界しているので、ソース電極は、外側
のコンデンサ電極と電気的、伝導的に接続されている。
【００１７】 本発明の課題は、高集積セルアレイに適当な方法でトレンチコンデンサを、ト
ランジスタと電気的に接続することである。
【００１８】 本発明により、この課題は、請求項１に記載のメモリで解決される。さらに、
提示された課題は、請求項８に記載の方法により解決される。
【００１９】 各従属項の項目は、好ましい更なる改造である。
【００２０】 本発明の基本的概念は、自己整合接続の使用である。この接続が、トレンチコ
ンデンサをトランジスタと電気的に接続する。自己整合接続を構成するために、
基板上の既存の構造が使用される。
【００２１】 このとき、ワード線をその絶縁被覆（Isolationshuellen）と共に、エッチン
グマスクとして接触トレンチの構成に使用するのが好ましい。接触トレンチでは
自己整合接続が続いて構成される。
【００２２】 本発明の実施例では、トレンチ絶縁剤（STI）を、エッチングマスクとして、
接触トレンチの構成に使用するのがさらに好ましい。このとき、自己整合接続が
続いて構成される。
【００２３】 本発明の実施例では、接触トレンチの下の領域に１つの絶縁カラーがあるのが
さらに好ましい。
【００２４】 本発明の実施例では、接触トレンチに、トレンチコンデンサとトランジスタと
の間の電気的接続のために役立つ導電性材料があることがさらに好ましい。
【００２５】 本発明の実施例では、導電性材料の上の接触トレンチに導電性キャップがある
のがさらに好ましい。このキャップは、同様に、トレンチコンデンサとトランジ
スタとの電気的接続に役立つ。
【００２６】 絶縁カラーは、絶縁被覆層から、トランジスタのドレイン領域まで延びるのが
好ましい。これにより、導電性材料と導電性キャップは、トレンチコンデンサを
放電する漏電を減少するように絶縁されている。
【００２７】 本発明の構造において、トレンチ絶縁剤が少なくとも絶縁被覆層の深さまで達
しているのがさらに好ましい。
【００２８】 各メモリセルには、トランジスタとトレンチコンデンサとがある。このトラン
ジスタは、ドレイン領域、ソース領域、チャネル、およびソース領域とドレイン
領域との間に配列された第１のワード線を、トレンチコンデンサは内部電極、外
部電極、および誘電層を有している。本発明による、上記メモリセルを備えたメ
モリの構造方法は、次のステップを含む；トレンチのある基板を用意し、このト
レンチに、トレンチコンデンサの内部電極を構成するための導電性材料を充填す
る。そして、絶縁被覆層を導電性のトレンチ充填剤の上に形成し、エピタキシャ
ル層を基板の表面に成長させ、エピタキシャル層が、絶縁被覆層を少なくとも部
分的に覆う。そして、隣接し合うメモリセルを絶縁するために、トレンチ絶縁剤
を少なくともエピタキシャル層の中に構成し、エピタキシャル層の上半分に第１
のワード線を、トレンチコンデンサの上半分に第２のワード線を構成する。この
とき、第１のワード線は、第１の絶縁被覆に、第２のワード線は第２の絶縁被覆
に囲まれている。エピタキシャル層の中のソース領域とドレイン領域とを決定し
、エピタキシャル層と、絶縁被覆層により接触トレンチを導電性トレンチ充填剤
までエッチングする。このとき、第１のワード線は、第１の絶縁被覆と共に、第
２のワード線は、第２の絶縁被覆と共に、エッチングマスクとして、接触トレン
チのエッチングに使用される。接触トレンチの中に自己整合された接続を用意し
、この接触トレンチが、導電性トレンチ充填剤をドレイン領域と電気的に接続す
る。
【００２９】 本発明により、接触トレンチは第１および第２のワード線の間に自己整合して
形成される。つまり、第１、および第２のワード線は、第１、もしくは第２の絶
縁被覆と共にエッチングマスクとして接触トレンチの形成のために使用される。
【００３０】 更なる構成では、トレンチ絶縁剤がエッチングマスクとして接触トレンチを構
成するために形成されている。
【００３１】 絶縁カラーが接触トレンチに形成されているのが好ましい。さらに、接触トレ
ンチには、少なくとも１つの導電性材料が充填されてトレンチコンデンサとトラ
ンジスタとの間の電気的接触に役立つ。
【００３２】 製造方法のさらに好ましい実施例において、導電性材料の上半分と絶縁カラー
の上半分に、導電性キャップが形成されていることが望ましく、このキャップは
、同様に電気的接続のために役立つ。
【００３３】 絶縁カラーは、導電性材料と、導電性キャップがドレイン領域の上だけでエピ
タキシャル層と電気的に接続されるように形成されているのが好ましい。これに
より、トレンチコンデンサを放電する漏電が減少される。
【００３４】 さらに好ましい方法は、エピタキシャル層を原位置にてドーピングする。これ
により、トランジスタのチャネルのドーピング、および穴のドーピングは、エピ
タキシャル層の成長においてまず使用される。さらに、急峻なドーピング側面の
構成が可能で、小さな漏電に繋がり、構造素子を等級付けできるようになる。
【００３５】 本発明による方法のさらに好ましい構成では、エピタキシャル閉鎖継ぎ目（Sc
hliessfuge）がエピタキシャル層に形成されている。エピタキシャル層は、トレ
ンチ絶縁剤、および/または接触トレンチにより少なくとも部分的に取り除かれ
ている。トレンチのレイアウトを、エピタキシャル閉鎖継ぎ目ができる限り小さ
いように、基板の結晶定位に調節することがさらに好ましい。
【００３６】 さらに好ましい方法の変形は絶縁被覆層を、トレンチを形成したハードマスク
の除去前に形成することがさらに好ましい。このことにより、トレンチに絶縁被
覆層を選択的に、導電性トレンチ充填剤の上へ形成することが可能である。
【００３７】 エピタキシャル層を加熱工程で処理するのがさらに好ましい。この工程は、エ
ピタキシャル層における欠陥を減少し、エピタキシャル閉鎖継ぎ目をアニール処
理する。このとき、エピタキシャル閉鎖継ぎ目の結晶構造は、可能な限り完全に
再形成される。
【００３８】 さらにエピタキシャル層を平坦化工程で処理するこがさらに好ましい。この工
程は、エピタキシャル層の表面を平坦にし、部分的にエッチバックする。
【００３９】 好ましい構成では、ワード線とその絶縁封止を側面のへり板（スペーサ）とし
てトレンチ絶縁剤の側面に形成する。これはワード線が、最小リソグラフィ寸法
Ｆ未満の幅であるという利点がある。
【００４０】 本発明の実施例を図に示し、詳述する。
【００４１】 図面において、同一の参照番号は、同一あるいは機能的に同一の部材を示して
いる。
【００４２】 本発明の第１の実施形態を図１に示す。メモリセル１００は、トレンチコンデ
ンサ１１０と、トランジスタ１６０とからなる。トレンチコンデンサ１１０は、
表面１０６を備える基板１０５内に形成される。埋込ウェル１５５は、たとえば
、基板１０５がｐドープドシリコンで形成されていれば、ｎドープドシリコンで
形成される。ホウ素、ヒ素、あるいはリンが、シリコンをドープするドーパント
として適している。トレンチコンデンサ１１０は、上部領域１２０と下部領域１
２５とを備えているトレンチ１１５を備えている。大きな絶縁カラー１５０が、
トレンチ１１５の上部領域１２０に配置されている。トレンチの下部領域１２５
は、少なくとも部分的に埋込ウェル１５５を貫通する。埋込プレート１４５は、
トレンチ１１５の下部領域１２５の周りに配置されており、トレンチコンデンサ
１１０の外側コンデンサ電極を形成する。隣接するメモリセルの埋込プレートは
、埋込ウェル１５５により相互に電気的に接続されている。埋込プレート１４５
は、たとえば、ｎドープドシリコンにより形成される。
【００４３】 トレンチ１１５の下部領域１２５には、誘電層１４０が配列され、トレンチコ
ンデンサ１１０の誘電蓄電（storage dielectric）を形成している。誘電層１４
０は、酸化シリコン、窒化シリコンあるいは酸化窒素シリコンにより形成するこ
とができる。高誘電定数を持つ誘電蓄電を用いることも可能であり、たとえば、
酸化タンタル、酸化チタニウム、ＢＳＴ（チタン酸ストロンチウムバリウム）、
および他の好適な誘電体を用いることができる。
【００４４】 トレンチ１１５は、導電性のトレンチ充填剤１３０により充填されており、内
部コンデンサ電極を形成するとともに、たとえばドープされたポリシリコンによ
り形成される。絶縁被覆層１３５は、たとえば酸化シリコンにより形成されてお
り、導電性のトレンチ充填剤１３０の上に配置されている。さらに、自己整合接
続２２０は、導電性のトレンチ充填剤１３０の上に配置されており、上部領域２
１５と下部領域２１０とを有する接触トレンチ２０５の中に配置されている。接
触トレンチ２０５の下部領域は、絶縁カラー２３５が並んで形成されていると同
時に、導電性のトレンチ充填剤１３０上に配置された導電性材料２２５を囲んで
いる。導電性キャップ２３０は、絶縁カラー２３５と、接触トレンチ２０５の導
電性材料２２５との上に配置されている。
【００４５】 導電性材料２２５および導電性キャップ２３０は、たとえばドープされたポリ
シリコンにより形成される。絶縁カラー２３５は、たとえば酸化シリコンにより
形成される。
【００４６】 エピタキシャル層２４５は、絶縁被覆層１３５と基板１０５との上に配置され
ている。トランジスタ１６０は、導電性キャップ２３０に接続されたドレイン領
域１６５を備えている。さらに、トランジスタ１６０は、ソース領域１７０とチ
ャネル１７５とを備えており、これらは同様にエピタキシャル層２４５内に形成
される。ソース領域１７０およびドレイン領域１６５は、たとえばドープされた
シリコンより形成される。
【００４７】 トランジスタ１６０のチャネル１７５の上に形成されているのは、第１のワー
ド線１８０であり、たとえば窒化シリコンにより形成されている第１の絶縁被覆
１８５に沿うように形成されている。トレンチ絶縁剤２５０は、本実施の形態で
は酸化シリコンにより形成される。トレンチ絶縁剤の配置は、図２により詳細に
示されている。第２のワード線１９０は、第２の絶縁被覆が沿うように形成され
ており、トレンチ絶縁剤２５０の上に配置されている。第３のワード線２００は
、第１のワード線１８０の隣に配置されている。阻止層２４０は、上記ワード線
およびソース領域１７０の上に配置されており、第１と第２のワード線との間の
層は除去されている。阻止層は、第１のワード線１８０と第３のワード線２００
との間の領域を保護している。
【００４８】 アクティブ領域２７０は、トレンチ絶縁剤２５０により全周囲を囲まれており
、エピタキシャル層２４５内に配置されている。
【００４９】 図２は、図１に示す本発明のメモリセルの一実施形態を示す平面図である。ア
クティブ領域２７０はトレンチ絶縁剤２５０全周を囲むように形成される。トレ
ンチ１１５はアクティブ領域２７０の端部に配置される。
【００５０】 さらに、図３には、図１に示すメモリセルの平面図を示す。明瞭さを期すため
、トレンチ１１５は図示していないが、図２に示したような位置に配置されてい
る。図３では、第１の絶縁被覆１８５を備える第１のワード線１８０がアクティ
ブ領域２７０に配置されている。第２の絶縁被覆を備える第２のワード線１９０
は、トレンチ絶縁剤２５０に配置されている。自己整合接続２２０は、第１の絶
縁被覆１８５を備える第１のワード線１８０、第２の絶縁被覆１９５を備える第
２のワード線１９０、およびトレンチ絶縁剤２５０により区切られている。さら
に、ソース領域１７０は、トレンチ絶縁剤２５０と、第１のワード線１８０と、
第３のワード線２００との間に配置されている。
【００５１】 図４は、図１に示すメモリセルの平面図である。図３とは対照的に、トレンチ
１１５の位置を示している。
【００５２】 図５は、図１に示すメモリセルの平面図である。メモリセル１００の大きさが
フレームにより示されている。これは、８Ｆ2セルであり、Ｆは実現可能なリト
グラフィ次元の最小値である。メモリセル１００を示すフレーム内では、基板表
面１０６の大部分がトレンチ１１５により用いられている。図４と比較すると、
絶縁被覆層１３５上に形成されたエピタキシャル閉鎖継ぎ目２７５の位置が示さ
れている。
【００５３】 第１のワード線１８０により制御されるトランジスタ１６０と、第３のワード
線２００により制御される隣接トランジスタとは、これら２つのワード線の間に
配置された共通ソース領域１７０を用いる。
【００５４】 図５の上部領域においては、明瞭さを期すべく、トレンチ絶縁剤２５０に配置
されるワード線を除いて、トレンチ絶縁剤２５０を示している。
【００５５】 図１〜５を参照しつつ、本発明のメモリセルを製造する方法を説明する。ＤＲ
ＡＭメモリセルが内部あるいは上部に製造される基板１０５が提供されている。
現在の変形例では、基板１０５は、たとえばホウ素であるｐ型ドーパントにより
わずかにドープされている。ｎドープドである埋込ウェル１５５は、基板１０５
内における好適な深さに形成されている。たとえば、リンあるいはヒ素を、埋込
ウェル１５５をドープするドーパントとして用いることができる。埋込ウェル１
５５は、たとえば、注入によっても製造することが可能であり、隣接するコンデ
ンサの埋込プレートの間における導電的な接続を形成する。他には、埋込ウェル
１５５は、エピタキシャル成長、ドープドシリコン層、あるいは結晶成長（エピ
タキシャル成長）と注入法とを組み合わせることによっても形成することができ
る。この技術は、ブロナーらによる米国特許5,250,829号に開示されている。
【００５６】 トレンチ１１５は、好適な硬度の被覆層を用いつつ、反応イオンエッチングス
テップ（ＲＩＥ）のためのエッチングマスクとして形成される。引き続き、大き
な絶縁カラー１５０は、たとえば酸化シリコンで形成されていれば、トレンチ１
１５の上部領域１２０に形成される。埋込プレート１４５は、たとえば、ヒ素あ
るいはリンであるｎ型ドーパントを用いて、外側コンデンサ電極として引き続き
形成される。この場合、大きな絶縁カラー１５０は、トレンチ１０８の下部領域
１２５にドープするのを制限するドーピングマスクとしての役割を果たす。気相
ドーピング、プラズマドーピング、あるいはプラズマ浸漬イオン注入（ＰＩＩＩ
）により埋込プレート１４５を形成することができる。これらの技術は、たとえ
ば、ランソムらによる「J Electrochemical. Soc., Volume 141, No.5(1994)」
の１３７８頁からの部分、米国特許第5,344,381号、米国特許第4,937,205号に記
載されている。ドーピングマスクとして大きな絶縁カラー１５０を用いるイオン
注入も同様に可能である。他に、埋込プレート１４５は、たとえばＡＳＧ（ヒ素
珪酸ガラス）であるドープされた珪酸ガラスをドーパント源として用いることで
形成される。変化物は、たとえばベッカーらによる「J Electrochemical. Soc.,
Volume 136(1989)」の３０３３頁からの部分に記載されている。ドープされた
珪酸ガラスがドーピングに用いられる場合、埋込プレート１４５の製造後に除去
される。
【００５７】 その後、誘電層１４０は形成されるとともに、トレンチ１１５の下部領域１２
５の層を形成する。誘電層１４０は、コンデンサ電極を分離する蓄電誘電（Spei
cherdielektrikum）としての役割を果たす。誘電層１４０は、たとえば、酸化シ
リコン、窒化シリコン、オキシニトリド、あるいは酸化シリコンと窒化シリコン
との層からなる積層とすることができる。高誘電定数を有する材料、たとえば酸
化タンタルあるいはＢＳＴを用いることができる。
【００５８】 導電性のトレンチ充填剤１３０は、たとえばドープされたポリシリコンあるい
はアモルファスシリコンで形成することができ、その後、トレンチ１１５を充填
するために成長される。たとえば、ＣＶＤあるいは他の公知のプロセス技術をこ
の目的のために用いることができる。
【００５９】 絶縁被覆層１３５は、導電性のトレンチ充填剤１３０に形成される。これは、
たとえば導電性のトレンチ充填剤１３０を熱酸化することによって実現すること
ができる。導電性のトレンチ充填剤１３０の上に絶縁被覆層１３５を堆積するこ
とも可能である。たとえば、ＣＶＤ堆積法をこの目的のために用いることができ
る。導電性のトレンチ充填剤１６１の上に選択的に絶縁被覆層１３５を形成する
ことが特に有利である。この時点において、トレンチ１１５をエッチングするた
めに用いられる硬い被覆層は、現在基板表面上にあり、絶縁被覆層１３５が形成
される領域を残しているのみであるため、絶縁被覆層１３５を製造することは実
現可能である この時点において、基板１０５の表面１０６に配置された層は全て除去される
とともに、基板１０５は洗浄される。その後、エピタキシャル層２４５は、基板
１０５の上において、エピタキシャル的かつ選択的に形成される。エピタキシャ
ル層２４５の成長中において、絶縁被覆層１３５はモノクリスタルシリコンと伴
に成長される。絶縁被覆層１３５は、図５に示すように、あらゆる方向からモノ
クリスタルシリコンと伴に成長される。エピタキシャル閉鎖継ぎ目２７５は、こ
のプロセスにおいて製造される。
【００６０】 選択的なエピタキシャル成長は、たとえばＮ．Ｃ．Ｃロウらによる「ＩＥＤＭ
１９８８」の５８８頁からに記載されているが、エピタキシャル層はエピタキシ
ャルの中断を伴う２つのステップにより成長される。中断中において、酸化層に
ウィンドウをエッチングするようなプロセスステップは実行される。プロセス中
においてエッチングによるダメージが発生するとともに、エピタキシャル層を欠
損する危険性が高まり、漏電流が発生する。さらに、第２エピタキシャルステッ
プのパフォーマンスにおいても、成長がモノクリスタルシリコンとポリシリコン
との両方に影響を受けるという問題がある。これは、ポリクリスタル領域からモ
ノクリスタル領域へと伝播する。エピタキシャルは、モノクリスタルシリコンと
、ポリクリスタルシリコンとの両方により実行されるので、クリスタルの欠陥が
生じる。なお、ここでは、成長したポリクリスタルの”ネック”は、メモリセル
構造で機能的な部分となるので、クリスタルの欠陥は避けることができない。本
発明に係る欠点は、エピタキシャル閉鎖継ぎ目２７５を少なくとも部分的に除去
することにより解決される。
【００６１】 その後、成長したエピタキシャル層２４５は、それぞれ、エッチバックされる
とともに、エッチバック方法およびＣＭＰ（化学機械研磨：Chemical Mechanica
l Polishing）法により平坦化（planarisiert）される。
【００６２】 その後、トレンチ絶縁剤２５０が形成される。この目的のため、図２に示され
たトレンチ絶縁剤の領域は、エッチングされるとともに、たとえば酸化シリコン
である誘電材料により充填され、その後平坦化される。この場合、アクティブ領
域２７０は、トランジスタ１６０の製造後においても残存している。トレンチ絶
縁剤２５０は、好ましくはエピタキシャル閉鎖継ぎ目２７５の一部が除去される
ような方法で形成されることが好ましい。
【００６３】 ゲート酸化物の製造後、その後の露出工程とエッチングステップとにおいてワ
ード線が形成されたものから、ドープされたポリシリコン層が堆積される。この
場合、第１のワード線１８０はアクティブ領域２７０に形成され、第２のワード
線１９０がトレンチ絶縁剤２５０に形成される。第１のワード線１８０は第１の
絶縁被覆１８５により囲まれ、一方で第２のワード線１９０は第２の絶縁被覆１
９５により囲まれている。これらの絶縁被覆は、たとえば窒化シリコンにより形
成することができる。
【００６４】 その後、ドレイン領域１６５とソース領域１７０とが、イオン注入により形成
される。この場合、ワード線は、注入マスクとしての絶縁被覆とともにポリシリ
コンから形成される。第１のワード線１８０は、絶縁被覆層１３５の上を直角に
走るように配置されるので、トランジスタ１６０のチャネル１７５の一部は、絶
縁被覆層１３５の直上に配置され、その結果、トランジスタ１６０は部分ＳＯＩ
トランジスタとして形成される。
【００６５】 その後、阻止層２４０が等角的に堆積され、その結果、ワード線の絶縁被覆を
覆うこととなる。阻止層２４０はたとえば窒化シリコンから形成される。その後
、阻止層２４０の位置まで酸化層が堆積されるとともに平坦化され、たとえば第
１のワード線１８０と第３のワード線２００との間における絶縁性充填剤２８０
を形成する。その後、フォトリソグラフィとエッチングとにより阻止層２４０に
窓が開かれる。この場合、阻止層２４０は、第１のワード線１８０と第２のワー
ド線１９０との間、ドレイン領域１６５の上において除去される。酸化シリコン
より形成されたトレンチ絶縁剤２５０と、窒化シリコンからなる第１の絶縁被覆
１８５と第２の絶縁被覆１９５とに関して選択である異方性プラズマエッチング
により、ドレイン領域１６５とエピタキシャル層２４５とは、絶縁被覆層１３５
の位置までエッチングされる。エッチングは、選択的であるので、絶縁被覆層１
３５の位置において停止する。さらに、エッチングは、ワードラインの絶縁被覆
とトレンチ絶縁剤２５０とによって外部を区切られており、自己整合(selbstjus
tiert)される。エピタキシャル閉鎖継ぎ目２７５の残留物がこのエッチング仮定
において好ましくは除去される。
【００６６】 その後、絶縁被覆層１３５における被覆されていない部分が除去される。これ
は、酸化シリコンからなる絶縁被覆層１３５を選択的に除去する選択的なエッチ
ングによって実行される。この選択性は、ドープされたシリコンからなる導電性
のトレンチ充填剤１３０に関するものであるとともに、シリコンからなるエピタ
キシャル層２４５に関するものであり、窒化シリコンからなる第１および第２の
絶縁被覆１８５および１９５に関するものである。
【００６７】 その後、絶縁カラー１４３は接触トレンチ２０５の下部領域２１０に形成され
る。このため、異方性エッチングバック（スペーサ技術）により形成された絶縁
カラー２３５から、熱酸化が実行され、酸化シリコン層が堆積される。その後、
導電性材料２２５が絶縁カラー２３５に形成される。導電性材料はドープされた
ポリシリコンからなり、たとえばＣＶＤ方法を用いて堆積される。
【００６８】 絶縁カラー２３５は、ドレイン領域１６５の深さまで選択的にエッチバックさ
れる。清掃工程の後、導電性キャップ２３０が堆積されて、ドレイン領域１６５
と導電性材料２２５との間を接続する。その結果、導電性のトレンチ充填剤１３
０は導電性材料２２５を介してドレイン領域１６５と電気的に接続される。この
構成により、導電性キャップ２３０と導電性材料２２５とは、絶縁カラー２３５
により、エピタキシャル層２４５から絶縁されるので、その結果、トレンチコン
デンサは漏電流によっては放電されない。
【００６９】 第１の実施例にかかる自己整合接続２２０を備えるメモリの製造方法は上記し
た通りである。後述するプロセスステップは、通常の方法における従来技術に対
して公知の機能的要素を備えるメモリを完成させる。
【００７０】 図６は、自己整合接続を備えるメモリのさらなる変更態様を図示している。こ
れは、トレンチコンデンサと部分ＳＯＩトランジスタとを備えるオープンビット
ライン構造を有する４Ｆ2セルレイアウトを備える単一トランジスタメモリセル
構成である。図示されたメモリセル１００は、トレンチコンデンサ１１０とトラ
ンジスタ１６０とを備える。トレンチコンデンサ１１０は、基板１０５上および
基板１０５内に形成される。埋込ウェル１５５は、たとえばｎドープドシリコン
からなり、基板１０５に導入される。トレンチコンデンサ１１０は、上部領域１
２０と下部領域１２５とを有するトレンチ１１５を備えている。大きな絶縁カラ
ー１５０は、トレンチ１１５の上部領域１２０に配置されている。トレンチ１１
５の下部領域１２５は、埋込ウェル１５５を少なくとも部分的に貫通する。埋込
プレート１４５は、トレンチ１１５の下部領域１２５の周りに配置され、該プレ
ートは外側コンデンサ電極を形成する。隣接するメモリセルの埋込プレート１４
５は埋込ウェル１５５により相互に電機的に接続されている。
【００７１】 トレンチ１１５の下部領域１２５は、誘電層１４０に沿うように配置されてお
り、トレンチコンデンサの蓄電誘電を形成する。誘電層１４０は、複数の層ある
いは積層から形成され、酸化シリコン、窒化シリコンあるいは酸化窒素シリコン
により形成することができる。トレンチ１１５は、導電性のトレンチ充填剤１３
０により充填され、内部コンデンサ電極を形成する。絶縁被覆層１３５は導電性
トレンチ充填剤１３０の上で、大きな絶縁カラー１５０の内部に配置される。
【００７２】 エピタキシャル層２４５は、絶縁被覆層１３５の上であって、大きな絶縁カラ
ー１５０の上であって、基板１０１の上に配置されている。トランジスタ１６０
は、エピタキシャル層２４５内に形成されるとともに、ソース領域１７０と、ド
レイン領域１６５と、チャネル１７５とを備えている。さらに、トランジスタ１
６０は、チャネル１７５を制御する第１のワード線１８０を備えている。第１の
ワード線１８０は、第１の絶縁被覆１８５に沿うように配置されており、たとえ
ば窒化シリコンからなるものである。ドレイン領域１６５は、自己整合接続２２
０により導電性のトレンチ充填剤１３０に電気的に接続されている。自己整合接
続２２０は、絶縁カラー２３５と、絶縁カラー２３５の内部に配置された導電性
材料２２５と、導電性材料２２５をドレイン領域１６５に接続する導電性キャッ
プ２３０とを備えている。絶縁カラー２３５は、導電性トレンチ充填剤１３０、
導電性材料２２５、あるいは導電性キャップ２３０からエピタキシャル層２４５
に漏電流が流れないような方法で配置される。
【００７３】 トレンチ絶縁剤２５０は、隣接するメモリセルの間に配置され、上記メモリセ
ルを互いに電気的に絶縁する。トレンチ絶縁剤２５０の構成は、図８を参照しつ
つ、より詳細に説明する。
【００７４】 図７において、図６によるセル配列の初期プロセス工程を示す。図示されてい
るトレンチ絶縁剤２５０は、すなわちワード線の方向に延びる第２のトレンチ絶
縁剤２６０である。エピタキシャル層２４５の表面では終わらないトレンチ絶縁
剤２６０の両側には、酸化シリコンなどから構成される犠牲間隔板（Opferabsta
ndsstege）２６５がある。
【００７５】 図８において、図６によるメモリセル配列の平面図を示す。本実施例において
、メモリセル１００の寸法は４Ｆ2である。メモリセル１００は、特にトレンチ
コンデンサ１１０のあるトレンチ１１５から構成されている。トレンチ１１５の
上に、第１の絶縁被覆１８５に囲まれた第１のワード線１８０が延びる。第１の
ワード線の一方の側にソース領域１７０が、他方の側にドレイン領域１６５が、
そして接触トレンチ２０５に自己整合接続２２０が配列されている。トレンチ絶
縁剤２５０は、隣接し合うメモリセルの間に延びる。アクティブ領域２７０は、
トランジスタの処理に使用される。本実施例において、トレンチ絶縁剤２５０は
、ビット線に平行に延びる第１トレンチ絶縁剤２５５から構成されている。この
第１トレンチ絶縁剤２５５は、ワード線に平行に延びる第２のトレンチ絶縁剤２
６０から構成されている。
【００７６】 エピタキシャル層２４５の中には、トレンチ１１５上の中央にエピタキシャル
閉鎖継ぎ目２７５がある。
【００７７】 図７を参照して、図６によるメモリの製造を説明する。本発明によるメモリセ
ル配列の製造は、トレンチコンデンサ１１０を４Ｆ2レイアウトに実現すること
から始まる。このとき、トレンチ１１５を基板１０５にまずエッチングする。ト
レンチ１１５の上部領域１２０には、大きな絶縁カラー１５０が形成される。そ
して、トレンチ１１５の周りの下部領域に埋込プレート１４５を形成するように
ドープする。トレンチ１１５の下部領域１２５には、誘電層１４０が続いて形成
される。トレンチを、導電性のトレンチ充填剤１３０で充填し、そして、埋込ウ
ェル１５５をドーピング剤の使用により形成する。続いて導電性のトレンチ充填
剤１３０を、熱酸化によって酸化し、絶縁被覆層１３５をトレンチ１１５の開口
部上に形成する。これは自己整合的に行われる。なぜなら、基板表面の残留物は
、トレンチ１１５の形成に使用されたハードマスクによってこの時機に覆われる
からである。
【００７８】 続いて、ハードマスクを除去すると、基板１０５の表面１０６が、絶縁被覆層
１３５、大きな絶縁カラー１５０、および基板１０５からこの時機に構成される
。拡散酸化層の酸化の後、埋込ウェル１５５がドーピング剤の埋め込みによって
形成され、隣接し合うメモリセルの埋込プレートを接続する。
【００７９】 拡散酸化層を除去した後、基板表面１０６は洗浄され、エピタキシャル層２４
５が選択的に成長する。このとき、エピタキシャル層２４５の成長は、露出した
基板１０５上で始まり、絶縁被覆層１３５で閉鎖されたトレンチ１１５へ全ての
方向から側面に完全に成長する。このとき、エピタキシャル閉鎖継ぎ目２７５が
、絶縁被覆層１３５の中央上に形成される。
【００８０】 続いてトレンチ絶縁剤２５０を、２つの別々の工程で製造する。まず、ビット
線の方向に延びる第１トレンチ絶縁剤２５５を、エピタキシャル層２４５とその
表面で平坦に接続するように従来技術で製造する。
【００８１】 続いて第２のトレンチ絶縁剤２６０を、ワード線の方向に形成する。このため
、比較的厚いマスク堆積が形成され、選択的プラズマエッチングによりエピタキ
シャル層２４５と基板１０５とに転移される。続いて、形成されたトレンチを、
酸化シリコンで充填されたマスク堆積の表面まで平坦にエッチバックする。そし
て、マスク堆積を選択的に取り除き、図７に示す第２のトレンチ絶縁剤２６０が
残る。トレンチコンデンサ１１０は、このとき第２のトレンチ絶縁剤２６０から
絶縁被覆層１３５まで重複し、エピタキシャル層２４５を、この領域で除去する
。続いて、酸化シリコンから犠牲間隔板２６５を第２のトレンチ絶縁剤２６０の
側面に構成する。そして、第１のワード線１８０は、その第１の絶縁被覆１８５
と共に、側面のへり板（スペーサ）として間隔板２６５に生成される。このこと
は、等方性層析出と異方性選択的エッチバック（スペーサ技術）とによって行わ
れる。
【００８２】 このとき、第１のワード線１８０は、絶縁被覆層１３５の上に垂直に形成され
るので、トランジスタ１６０は、部分的なＳＯＩトランジスタとして形成されて
いる。続いて、ソース領域１７０を、埋め込みによって形成する。第１のワード
線１８０と第３のワード線２００との間隙が、ソース領域１７０の上にあり、絶
縁性充填剤２８０で充填されている。第２のワード線１９０は、第１のワード線
に対して平行に第２のトレンチ絶縁剤２６０の隣接するする構造に形成されてい
る。
【００８３】 続いて、表面的に露出したワード線１８０、１９０、および２００を、選択的
にエッチバックする。第１の絶縁被覆１８５、および第２の絶縁被覆１９５とを
完成するために、エッチバックによって生じるトレンチを、層析出と、平坦化と
によって、窒化シリコンからなる絶縁体で充填する。
【００８４】 図６を参照すると、後に続くフォトリソグラフィ工程で、犠牲間隔板２６５が
露出し、エピタキシャル層２４５の表面までプラズマエッチングにより選択的に
エッチバックする。このとき、ソース領域１７０がある領域は被覆される。低い
エッチング率のため、第２のトレンチ絶縁剤２６０がこのとき同時に部分的にエ
ッチバックされる。続いて、ドレイン領域１６５をドーピング剤の埋め込みによ
り形成する。
【００８５】 自己整合接続２２０は、第１トレンチ絶縁剤２５５、第２のトレンチ絶縁剤２
６０、および第１のワード線の第１の絶縁被覆の間に形成される。自己整合接続
２２０は、まず既存の構造を使用することで形成される。このため、自己整合と
呼ばれる。このとき、ソース領域１７０がある領域は、阻止層２４０で被覆され
る。
【００８６】 このため、接触トレンチ２０５を、異方性エッチングによりエッチングし、ド
レイン領域の一部と、エピタキシャル層２４５の一部とをこの領域で除去する。
選択的エッチングは、窒化シリコンから形成されている絶縁被覆層１３５の上で
停止する。接触トレンチ２０５のエッチングによって、エピタキシャル閉鎖継ぎ
目２７５を除去する。
【００８７】 絶縁被覆層１３５は、接触トレンチ２０５の底で除去される。このエッチング
工程を、第１の絶縁被覆１８５とトレンチ絶縁剤２５０とに対して選択的に行う
。続いて、絶縁カラー２３５を、酸化、酸化シリコンの析出、および異方性エッ
チバック（スペーサ技術）によって形成する。絶縁カラー２３５に、ドープされ
たポリシリコンから導電性材料２２５が析出される。
【００８８】 続いて、絶縁カラー２３５をドレイン領域１６５までエッチバックする。洗浄
工程の後、導電性キャップ２３０が析出される。本実施例の導電性キャップ２３
０は、ドープされたポリシリコンから形成される。このことにより、導電性のト
レンチ充填剤１３０は、導電性材料２２５と導電性キャップ２３０とを経由して
ドレイン領域１６５へ電気的に接続される。さらに絶縁カラー２３５は、導電性
のトレンチ充填剤１３０、導電性材料２２５、および導電性キャップ２３０がエ
ピタキシャル層２４５に対して電気的接点を持たないように形成されている。こ
の配列により、トレンチコンデンサ１１０を放電させる漏電が防止される。
【００８９】 これにより、自己整合接続２２０の形成が終了し、メモリセル配列は、通常の
機能素子で従来技術から周知のように完成される。
【図面の簡単な説明】
【図１】 本発明に係るＤＲＡＭメモリセルの一実施例であり、本発明に係る方法の第１
の実施形態に係る。
【図２】 図１のＤＲＡＭメモリセルアレイの一実施例の平面図である。
【図３】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図４】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図５】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図６】 本発明に係るＤＲＡＭメモリセルの第２の実施例であり、本発明に係る方法の
第２の実施形態に係る。
【図７】 図６の実施例に係る初期プロセス段階を示す。
【図８】 図６に係るＤＲＡＭメモリセルアレイの実施例に係る平面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年９月１７日（２００１．９．１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１５】 エピタキシャル層（２４５）は、成長中に原位置においてドープされているこ とを特徴とする請求項７ないし１４のいずれか１項に記載の方法。
【手続補正書】
【提出日】平成１４年２月２８日（２００２．２．２８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】 本発明により、この課題は、請求項１に記載のメモリで解決される。さらに、
提示された課題は、請求項７に記載の方法により解決される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】 絶縁被覆層１３５は、導電性のトレンチ充填剤１３０に形成される。これは、
たとえば導電性のトレンチ充填剤１３０を熱酸化することによって実現すること
ができる。導電性のトレンチ充填剤１３０の上に絶縁被覆層１３５を堆積するこ
とも可能である。たとえば、ＣＶＤ堆積法をこの目的のために用いることができ
る。導電性のトレンチ充填剤１３０の上に選択的に絶縁被覆層１３５を形成する
ことが特に有利である。この時点において、トレンチ１１５をエッチングするた
めに用いられる硬い被覆層は、現在基板表面上にあり、絶縁被覆層１３５が形成
される領域を残しているのみであるため、絶縁被覆層１３５を製造することは実
現可能である
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】 その後、絶縁カラー２３５は接触トレンチ２０５の下部領域２１０に形成され
る。このため、異方性エッチングバック（スペーサ技術）により形成された絶縁
カラー２３５から、熱酸化が実行され、酸化シリコン層が堆積される。その後、
導電性材料２２５が絶縁カラー２３５に形成される。導電性材料はドープされた
ポリシリコンからなり、たとえばＣＶＤ方法を用いて堆積される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルヒャー，ウォルフラム ドイツ連邦共和国 01465 ランゲブリュ ック ノイルスハイマー シュトラーセ 59 (72)発明者 プッシュ，カタリーナ ドイツ連邦共和国 81737 ミュンヘン ローレンツシュトラーセ 16 (72)発明者 シャームス，マルティン オーストリア 8063 エッゲルスドルフ ラプニッツシュトラーセ ５ (72)発明者 ファウル，ユルゲン ドイツ連邦共和国 01445 ラーデボイル アウグストゥスヴェク 28 Ｆターム(参考） 5F083 AD17 HA01 HA02 JA05 JA06 JA14 JA19 KA19 MA02 MA17 PR12 PR25 PR29 PR36 PR39 PR40

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 基板（１０５）に少なくとも部分的に配置されている一方で、ドレイン領域（
    １６５）と、ソース領域（１７０）と、ソース領域（１７０）とドレイン領域（
    １６５）との間に配置されたチャネル（１７５）および第１のワード線（１８０
    ）とを有するトランジスタ（１６０）を有しているとともに、内部電極（１３０
    ）と、外部電極（１４５）と、誘電層（１４０）とが挟まれているトレンチコン
    デンサ（１１０）を有しているメモリセル（１００）を備えているメモリにおい
    て、 導電性トレンチ充填剤（１３０）により充填されることにより、トレンチコン
    デンサ（１１０）の内部電極（１３０）を形成するトレンチ（１１５）を基板（
    １０５）内に備えているとともに、 導電性トレンチ充填剤（１３０）に配置される絶縁性被覆層（１３５）と、 基板（１０５）上および絶縁被覆層（１３５）上に少なくとも部分的に配置さ
    れ、内部にトランジスタのソース領域（１７０）と、ドレイン領域（１６５）と
    、チャネル（１７５）とが形成されたエピタキシャル層（２４５）と、 隣接するメモリセル（１００）を互いに絶縁するトレンチ絶縁剤（２５０）と
    、 エピタキシャル層（２４５）上に配置され、トレンチ（１１５）を部分的に被
    覆し、第１の絶縁被覆（１８５）により囲まれている第１のワード線（１８０）
    と、 トレンチ絶縁剤（２５０）上に配置され、第２の絶縁被覆（１９５）により囲
    まれている第２のワード線（１９０）と、 導電性トレンチ充填剤（１３０）をドレイン領域（１６５）に電気的に接続す
    る自己整合接続（２２０）が配置されるとともに、第１の絶縁被覆（１８５）を
    有する第１のワード線（１８０）と第２の絶縁被覆（１９５）を有する第２のワ
    ード線（１９５）との間に形成されている接触トレンチ（２０５）とを備えてい
    ることを特徴とするメモリ。
  2. 【請求項２】 接触トレンチ（２０５）は、トレンチ絶縁剤（２０５）によって仕切られてい
    ることを特徴とする請求項１に記載のメモリ。
  3. 【請求項３】 絶縁カラー（２３５）は、接触トレンチ（２０５）の下部領域（２１０）内に
    配置されていることを特徴とする請求項１または２に記載のメモリ。
  4. 【請求項４】 導電性材料（２２５）は、接触トレンチ（１０５）のトレンチ充填剤（１３０
    ）上に配置されていることを特徴とする請求項１ないし３のいずれか１項に記載
    のメモリ。
  5. 【請求項５】 導電性キャップ（２３０）は、接触トレンチ（２０５）の導電性材料（２２５
    ）上に配置されていることを特徴とする請求項４に記載のメモリ。
  6. 【請求項６】 絶縁カラー（２３５）は、絶縁被覆層（１３５）から少なくともドレイン領域
    （１６５）まで延びており、その結果、導電性材料（２２５）および導電性キャ
    ップ（２３０）は、基板（１０５）あるいはエピタキシャル層（２４５）と直接
    接続されていないことを特徴とする請求項５に記載のメモリ。
  7. 【請求項７】 トレンチ絶縁剤（２５０）は、絶縁被覆層（１３５）の深さよりも深い位置ま
    で基板（１０５）内に延びていることを特徴とする請求項１ないし６のいずれか
    １項に記載のメモリ。
  8. 【請求項８】 ドレイン領域（１６５）と、ソース領域（１７０）と、ソース領域（１７０）
    とドレイン領域（１６５）との間に配置されたチャネル（１７５）および第１の
    ワード線（１８０）とを有するトランジスタ（１６０）を有しているとともに、
    内部電極（１３０）と、外部電極（１４５）と、誘電層（１４０）とが挟まれて
    いるトレンチコンデンサ（１１０）を有している複数のメモリセル（１００）を
    備えているメモリを形成するための方法において、 基板（１０５）にトレンチ（１１５）を設けるステップと、 トレンチ（１１５）を導電性トレンチ充填剤（１３０）により充填することに
    よりトレンチコンデンサ（１１０）の内部電極（１３０）を形成するステップと
    、 導電性トレンチ充填剤（１３０）上に絶縁性被覆層（１３５）を形成するステ
    ップと、 基板（１０５）の表面（１０６）上にエピタキシャル層（２４５）を成長させ
    ることにより、絶縁被覆層（１３５）を少なくとも部分的にエピタキシャル層（
    ２４５）で覆うステップと、 少なくともエピタキシャル層（２４５）内にトレンチ絶縁剤（２５０）を形成
    することにより、隣接するメモリセル（１００）を互いに絶縁するステップと、 第１の絶縁被覆（１８５）により囲まれている第１のワード線（１８０）をエ
    ピタキシャル層（２４５）上に形成し、第２の絶縁被覆（１９５）により囲まれ
    ている第２のワード線（１９０）をトレンチ絶縁剤（２５０）上に形成するステ
    ップと、 エピタキシャル層（２４５）内にソース領域（１７０）とドレイン領域（１６
    ５）とを画定するステップと、 第１の絶縁被覆（１８５）を有する第１のワード線（１８０）と第２の絶縁被
    覆（１９５）を有する第２のワード線（１９５）とを接触トレンチのエッチング
    のためのエッチングマスクとして用いて、エピタキシャル層（２４５）および絶
    縁被覆層（１３５）を介して導電性トレンチ充填剤（１３０）の位置まで接触ト
    レンチ（２０５）をエッチングするステップと、 導電性トレンチ充填剤（１３０）をドレイン領域（１６５）に電気的に接続す
    る自己整合接続を接触トレンチ（２０５）に設けるステップとを備えていること
    を特徴とする方法。
  9. 【請求項９】 接触トレンチ（２０５）の自己整合を形成するためのエッチングマスクとして
    トレンチ絶縁剤（２５０）を用いることを特徴とする請求項８に記載の方法。
  10. 【請求項１０】 絶縁カラー（２３５）が、接触トレンチ（２０５）の下部領域（２１０）内に
    形成されていることを特徴とする請求項８または９に記載の方法。
  11. 【請求項１１】 少なくとも１つの導電性材料（２２５）が、接触トレンチ（２０５）に注入さ
    れていることを特徴とする請求項８ないし１０のいずれか１項に記載の方法。
  12. 【請求項１２】 導電性キャップ（２３０）が、導電性材料（２２５）上および絶縁カラー（２
    ３５）上の接触トレンチ（２０５）内に形成されていることを特徴とする請求項
    １１に記載の方法。
  13. 【請求項１３】 導電性材料（２２５）および導電性キャップ（２３０）が、ドレイン領域（１
    ６５）を介してのみエピタキシャル層（２４５）と電気的に接続されるように、
    絶縁カラー（２３５）が形成されていることを特徴とする請求項１２に記載の方
    法。
  14. 【請求項１４】 エピタキシャル層（２４５）の処理後に、加熱ステップが実行されることを特
    徴とする請求項８ないし１３のいずれか１項に記載の方法。
  15. 【請求項１５】 エピタキシャル層（２４５）の処理後に、平坦化ステップが実行されることを
    特徴とする請求項８ないし１４のいずれか１項に記載の方法。
  16. 【請求項１６】 エピタキシャル層（２４５）は、成長中に原位置においてドープされているこ
    とを特徴とする請求項８ないし１５のいずれか１項に記載の方法。
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