JP4050230B2 - トレンチキャパシタ、縦型選択トランジスタ、および、それらの間に形成された環状接触領域を備えたメモリーセル、メモリーセル構造体、ならびに、これらの製造方法 - Google Patents

トレンチキャパシタ、縦型選択トランジスタ、および、それらの間に形成された環状接触領域を備えたメモリーセル、メモリーセル構造体、ならびに、これらの製造方法 Download PDF

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Description

発明の詳細な説明
本発明は、特許請求項１の前提構成の節に記載のメモリーセル、および、そのようなメモリーセルから構成されるメモリーセル構造体に関するものである。さらに、本発明は、メモリーセルおよびメモリーセル構造体の製造方法に関するものである。
ダイナミック随時書き込み読み出しメモリーセル構造体には、ほぼ唯一、いわゆる単トランジスタメモリーセルが用いられる。単トランジスタメモリーセルには、読み出しトランジスタまたは選択トランジスタ（Auswahltransistor）、および、メモリーキャパシタ（Speicherkondensator）が含まれている。メモリーキャパシタには、情報が、ロジック値０または１を示す電荷の形態で保存されている。この情報を、ワード線を介して選択トランジスタを駆動することにより、ビット線を介して読み出すことができる。メモリーキャパシタには、電荷を確実に蓄積して、同時に読み出される情報を識別できるための、最小容量を持つ必要がある。メモリーキャパシタの容量の下限は、現時点では、２５ｆＦであると考えられている。
メモリー世代からメモリー世代へとメモリー密度が増していくので、単トランジスタメモリーセルに必要な面積は、世代から世代へと縮小される必要がある。同時に、メモリーキャパシタの最小容量を保持する必要がある。
１ＭＢｉｔ世代までは、読み出しトランジスタもメモリーキャパシタも、平面的な構成素子であった。そして、４ＭＢｉｔメモリー世代以降、３次元構造をした読み出しトランジスタおよびメモリーキャパシタによって、メモリーセルの面積をさらに縮小することができ、また、トレンチの中にキャパシタを製造することができるようになった。（例えば、K. Yamada他、「Proc. Intern. Electronic Devices and Materials」『IEDM』８５号、７０２ページ以降を参照）。この場合、メモリーキャパシタの電極として、トレンチの壁に隣接している拡散領域、および、トレンチ内のドープされたポリシリコン充填材が用いられている。つまり、メモリーキャパシタの電極は、トレンチの表面に沿って配置されている。これにより、メモリーキャパシタの効果的な表面（これに応じて、容量が変化する）を、基板の表面（トレンチの断面に相当する）に位置するメモリーキャパシタのスペースに対して、増やすことができる。
４Ｍｂｉｔメモリー世代以降大量生産されたメモリーセルでは、トレンチキャパシタの上部キャパシタ電極が、多結晶シリコンを含んだ導電性ブリッジ（Leitungsbruecke）を介して、電気的に接続されている。また、上部キャパシタ電極は、トレンチキャパシタの上方において配置され、このキャパシタの上から横に重なるように配置される。しかし、このような構造体には、選択トランジスタが水平方向に配置されているので、比較的大きなスペースが必要である。したがって、メモリーセルの実装密度をさらに上げるには、限界がある。
したがって、近年、トレンチキャパシタを備えたメモリーセルの変型が提案されている。この変型とは、選択トランジスタが、縦型ＭＯＳＦＥＴトランジスタとして、トレンチキャパシタのすぐ上に配置されているものである。
ＥＰ １ ０７７ ４８７ Ａ２には、半導体基板の中に形成されたトレンチの下部部分にはキャパシタが、トレンチの上部部分には選択トランジスタが形成された、トレンチキャパシタを備えたＤＲＡＭメモリーセルが開示されている。この場合、選択トランジスタのチャネル領域は、トレンチキャパシタの上部キャパシタ電極に接続された第１ソース／ドレイン端子と、基板表面近傍に配置された第２ソース／ドレイン端子との間の、トレンチの側壁に沿って延びている。ゲート電極は、トレンチの中のキャパシタの上方にあり、チャネル領域との界面には、ゲート酸化物層が配置されている。この構造体の不都合な点は、選択トランジスタのチャネル長が比較的長く、それゆえに制御性が悪く、選択トランジスタの応答時間が長くかかる点にある。
また、ＵＳ−Ａ−６,１３７,１２８には、半導体基板に形成されたトレンチを備えており、その下部トレンチ領域では下部キャパシタ電極がトレンチの壁と隣接しており、トレンチにはメモリー誘電体と多結晶シリコンを含んだ導電性のトレンチ充填部とが上部キャパシタ電極として埋設されている、トレンチキャパシタを備えたメモリーセルが開示されている。トレンチキャパシタの上部には、縦型ＭＯＳＦＥＴが選択トランジスタとして配置されている。ここでは、ゲートおよびソース、ドレインおよびチャネル領域が、中心に位置する絶縁層の周りを取り囲む環状の領域として、形成されている。つまり、このメモリーセルの不都合な点は、ＭＯＳＦＥＴのソースドレイン電流が環状に広がっており、さらに、ＭＯＳＦＥＴの下部ソース／ドレイン領域をトレンチキャパシタの埋設された下部キャパシタ電極から絶縁するために、絶縁環（カラー）を形成する必要があるという点にある。
分類番号ＥＰ ０ ９０５ ７７２ Ａ２では、同様に、多結晶シリコンによって充填されている上部キャパシタ電極であるトレンチキャパシタの上部に縦型ＭＯＳＦＥＴが選択トランジスタとして形成される、ＤＲＡＭメモリーセルおよびその製造方法について開示している。このＭＯＳＦＥＴは、ｎ型にドープされた第１ソース／ドレイン領域、ｐ型にドープされたチャネル領域、および、ｎ型にドープされた第２ソース／ドレイン領域を含んでいる。これらの領域は、主にエピタキシーによってトレンチ充填部の多結晶シリコンの上に堆積される。この積層は、断面が正方形であるように、縦型に成形（strukturiert）される。そして、４つの側部を覆って積層を取り囲むゲート電極層が、チャネル領域の高さまで堆積される。この方法の不都合な点は、ＭＯＳＦＥＴにおいて、主にエピタキシー成長が、トレンチ充填部のポリシリコンの上で行われるため、欠陥および粒界が、ＭＯＳＦＥＴに注入されてしまうという点である。他の不都合な点は、ＭＯＳＦＥＴの製造前に、トレンチキャパシタを備えた基板を覆う高ドープされたポリシリコン層への縦型エッチングが、トレンチキャパシタのすぐ上で行われ、次に、エッチングされた側壁に、ゲート酸化物が直接堆積されるため、この結果、ゲート酸化物の質は、最適な状態ではなくなる点である。また、他の不都合な点は、チャネル領域を取り囲む縦型ＭＯＳＦＥＴのゲート電極の形状のゆえに、チャネル領域を介してゲート電極電位が最適に通過することができない点にある。また、他の不都合な点は、図示されるメモリーセル構造体と、ゲート電極によって形成されたワード線に沿って列をなすメモリーセルの構造とが、実装密度を、上げることができないという点にある。
したがって、本発明の目的は、一方ではメモリー密度を上げることができ、他方では電力特性のよいトレンチキャパシタおよび選択トランジスタを形成できる、トレンチキャパシタおよび縦型選択トランジスタを備えたメモリーセルを提示することにある。
本発明の他の目的は、改良された特性を持つメモリーセル、および、実装密度の高いメモリーセル構造体を形成することができる、トレンチキャパシタおよび縦型選択トランジスタを備えたメモリーセルと、それからなるメモリーセル構造体との改良された製造方法を提示することにある。
これらの目的を、独立特許請求項の特徴部分によって達成する。また、有効な形態および他の形態を、従属請求項に提示する。
本発明の第１観点が、半導体基板の中に形成されたトレンチを有するトレンチキャパシタを備え、その下部トレンチ領域では下部キャパシタ電極がトレンチの壁と隣接しており、トレンチにはメモリー誘電体および上部キャパシタ電極としての導電性トレンチ充填部が埋設されている、トレンチキャパシタと、選択トランジスタとしてトレンチキャパシタの上方に配置された縦型電界効果トランジスタとを備えたメモリーセルに関するものである。なお、上部キャパシタ電極は、その上端部の周りを少なくとも一部において取り囲んでいる接触領域によって、選択トランジスタの第１ソース／ドレイン領域に接続されている。
ここでは、上部キャパシタ電極と選択トランジスタとが、機械的および電気的に直接接続しないことが好ましいので、この接続が接触領域のみを介して行われることが好ましい。
周囲に位置する接触領域を介してトレンチキャパシタと選択トランジスタとを接続することにより、結晶の質がよく、電力特性のよい選択トランジスタを製造することができる。これは、優先的に、接触領域を主にドープされた単結晶の半導体材料から製造する場合、選択トランジスタを接触領域に沿ってエピタキシー成長によって堆積でき、それ故に、選択トランジスタを結晶の質のよい半導体材料から製造することができる。
接触領域が、上部キャパシタ電極（つまり導電性トレンチ充填部）の上端部を環状または管状に取り囲む（すなわち、上端部を周囲から完全に取り囲む）ように形成できることが好ましい。接触領域が管状に形成されている場合、その下部は上部キャパシタ電極の上端部を、その上部は選択トランジスタのソース／ドレイン領域を、管またはフランジのように（flanschartig）取り囲むことができる。
環状または管状という用語は、特定の、ほぼ円形の管の断面を意味していない。むしろ、この部分のトレンチは、考えられうるどのような断面を有していてもよい。
すでに指摘したように、上部キャパシタ電極は、選択トランジスタのソース／ドレイン領域と機械的に直接接触していないことが好ましい。なぜなら、上部キャパシタ電極を形成するトレンチ充填部には、ドープされた多結晶シリコンを形成する場合が多いからである。ＭＯＳＦＥＴ選択トランジスタの結晶半導体層を堆積する間、エピタキシー成長を、単結晶接触領域の上でのみ行い、トレンチ充填部のポリシリコンの上では行わない。したがって、ポリシリコントレンチ充填部の上端部の表面には、絶縁層、好ましくは酸化シリコン層（ＴＴＯ、Trench Top Oxide）が堆積される。
同じ理由から、単結晶半導体材料からなる接触領域と、上部キャパシタ電極の上端部のポリシリコンとの間に、中間層を配置してもよい。これにより、ポリシリコンから接触領域への結晶欠陥の進行を防止できる。しかしこの中間層は、これらの領域の間の電気接続を妨害してはいけない。すなわち、例えば、（例えば窒化シリコンからなる）非常に薄いトンネル接触層として形成されている。
また、接触領域と半導体基板との間に、絶縁層（例えば酸化物層）が挿入されていることが好ましい。これにより、一方では接触領域を基板から電気的に絶縁し、他方では、接触領域から基板への拡散を防止できる。
メモリーセルの選択トランジスタは、環状の接触領域に隣接している第１ソース／ドレイン層と、チャネル層と、第２ソース／ドレイン層とからなる層構造を備えた、電界効果トランジスタである。この電界効果トランジスタの積層を、断面がほぼ楕円形であるように縦型に成形してもよい。この積層は、少なくともチャネル層の領域において、周辺形状がほぼ楕円形のゲート電極層、および、チャネル層とゲート電極層との間に位置するゲート酸化物層によって、取り囲まれている。
このように形成されたＭＯＳＦＥＴトランジスタの利点は、一方では、チャネル領域を介してゲート電極電位が良好に通過し、他方、メモリーセル構造体においてある方向に沿って互いに接合されたメモリーセルをできる限り密集して配置するために、ゲート電極の楕円形状を用いることができる点にある。
したがって、このようなＭＯＳＦＥＴトランジスタが、本発明のメモリーセルでは選択トランジスタとして用いられることが好ましい。この場合、ＭＯＳＦＥＴトランジスタの積層を、例えば、ＴＴＯ絶縁層の上に、および、エピタキシーによって接触領域の上に、堆積できる。
上述のＭＯＳＦＥＴトランジスタを使用するメモリーセルの実施形態では、例えば、トレンチキャパシタは半導体基板の中に形成されており、半導体基板の上には、絶縁層が堆積されている。また、絶縁層の内部には、ゲート電極層が形成されている。このような設計の利点は、他の設計のように、個々のメモリーセルを絶縁するために、いわゆるＳＴＩ（トレンチ分離）絶縁領域をエッチングしたり、絶縁体によって充填したりする必要がないという点にある。
本発明のメモリーセルの実施形態には、上述したような選択トランジスタが含まれており、半導体基板の中にトレンチキャパシタが形成されており、半導体基板の上に絶縁層が堆積されており、絶縁層の内部にゲート電極層が形成されている。したがって、この実施形態では、例えば、接触領域が半導体基板と絶縁層との界面まで形成されていてもよい。
さらに、上述したような選択トランジスタである電界効果トランジスタをそれぞれ含んだ複数のメモリーセルを、１つのメモリーセル構造体に統合できる。このメモリーセル構造体では、複数のメモリーセルが、一つの方向に沿って配置されており、隣り合うメモリーセルのゲート電極層同士は、この層の楕円形の周辺形状部の一部分が互いに重なり合っており、この部分においてゲート電極層同士がぴったり合う（zusammenfallen）ように、互いに接合されている。
この構造体によって、メモリーセルの集積密度をこの方向に沿って上げることができる。
さらに、このような構造体を以下のように形成できる。複数のメモリーセルをマトリックスの形状に配置し、ワード線とビット線とを介して駆動可能な状態にする。このワード線は、直交する２つの方向のうちの一方に沿って配置されたメモリーセルのゲート電極領域によって、形成されている。また、ビット線は、直交する２つの方向のうちのもう一方に、選択トランジスタの上方に延びており、それぞれ、選択トランジスタの第２ソース／ドレイン層に電気的に接続されている。
さらに、本発明は、トレンチキャパシタと、その上方に配置された縦型電界効果トランジスタとを備えたメモリーセルの製造方法に関するものである。この方法の工程を以下に示す。
半導体基板の上に絶縁層を堆積し、
絶縁層および基板の一部を貫いて延びるトレンチを形成し、
基板トレンチ部分を等方性および／または異方性エッチングによって横に広げ、これにより、ほぼ環状の接触領域を形成し、
基板トレンチ部分の側面の内壁に絶縁層を形成し、
基板トレンチ部分を完全に充填するまで、半導体層をエピタキシー成長させ、
半導体層を環状の接触領域の上まで除去し、
トレンチを掘り下げ、
下部トレンチ領域のトレンチの壁に沿って配置された下部キャパシタ電極と、メモリー誘電体と、接触領域の少なくとも下部周辺部までトレンチを充填している上部キャパシタ電極とを形成し、
上部キャパシタ電極を接触領域と電気的に接触し、
電界効果トランジスタの積層を、接触領域および絶縁層に沿ってエピタキシー成長させる。
上部キャパシタ電極と接触領域とを電気的に接触した後、上部キャパシタ電極の上には、絶縁層、いわゆるＴＴＯ層（Trench Top Oxide））を形成する。上部キャパシタ電極をポリシリコンから形成する場合が多いので、これにより、ポリシリコンとトランジスタの結晶シリコンとの間の機械的直接接触を抑制することができ、したがってトランジスタへの結晶欠陥の広がりを防止することができる。
次に、本発明によるメモリーセルおよびマトリックスの形状をしたメモリーセル構造体の製造に関する実施例に基づいて、本発明を詳述する。図１は、エッチングマスク層が堆積されている半導体基板を示す図である。図２は、底部領域においてトレンチの中に堆積された酸化物層を選択的に除去した後のメモリーセルを示す図である。図３は、拡張されたトレンチ部分内に単結晶シリコンがエピタキシー成長した後のメモリーセルを示す図である。図４は、酸化物層を接触領域の壁および底部領域に堆積した後のメモリーセルを示す図である。図５は、トレンチを掘り下げ、誘電体および上部キャパシタ電極を形成した後のメモリーセルを示す図である。図６は、ＭＯＳＦＥＴの積層をエピタキシー成長させた後のメモリーセルを示す図である。図７は、ゲート電極層を形成した後のメモリーセルを示す図である。図８は、ビット線に接触した後のメモリーセルを示す図である。図９は、ワード線およびビット線を有するマトリックスの形状をしたメモリーセル構造体を示す平面図である。
図１〜図８は、それぞれ、メモリーセルの加工工程を示す、トレンチを対称的に分離する面に沿った、断面図である。
図１にしたがって、初めに、単結晶シリコン基板１の上に、約２００ｎｍの厚さのＳｉＯ2を含んだＳＴＩ（トレンチ分離）絶縁層２を堆積する。この絶縁層は、製造されたメモリーセル同士を互いに絶縁するために用いられる（以下に説明する）。次に、この絶縁層の上に、約１００ｎｍの厚さのＳｉＮを含んだ第１マスク層３を堆積し、その上には、ＳｉＯ2を含んだ第２マスク層４を堆積する。これらの層は、続くエッチングプロセスにおいて硬質マスク層として用いられる。
次の工程では、従来のフォトリソグラフィーおよびレジスト技術によって、トレンチ５がエッチングされる領域を特定する。初めに、これらの領域に、第１エッチングプロセスによってトレンチを形成し、それをＳＴＩ絶縁層２を貫いて延ばし、基板の中に第１トレンチ部分５Ａを形成する。この第１トレンチ部分の基板１の主表面からの深さは、約２００ｎｍである。この深さによって、後に形成される接触部分の長さが確定される。
トレンチ５の断面は、通常、縦長の形状（例えば辺の長さが約１００ｎｍ×２５０ｎｍの長方形、または、この長方形の縦横の長さと同じである楕円形）をしている。マスクの方では所定の寸法の長方形が備えられている場合が多いが、実際には、寸法が小さいので楕円状のトレンチが生じる。形成されるメモリーセルの構造体に応じて、トレンチ５同士の間隔が直交する両方の方向に対して互いに約１００ｎｍ開いているように、マトリックスの形状をした構造体を形成する。
続いて、第１トレンチ部分５Ａを、全側部へ等方性エッチングを行うことによって数１０ｎｍまで拡張する。これにより、環状の接触部分の幅が規定される。このようにして形成されたトレンチ５に、ＳｉＯ2を含んだ中間層６（「下地膜」）を堆積する。この中間層は、トレンチ部分５Ａにおいて、形成される接触領域を基板１から電気的に絶縁し、接触領域から基板１への拡散を防止するためのものである。さらに、異方性エッチングプロセスによって、トレンチ５のもとの寸法にほぼ相当する部分の底部領域の中間層６を、除去する。これらの方法工程の結果を図２に示す。
続いて、図３に、選択的エピタキシー（例えばＣＶＤプロセスまたはそのようなもの）によってシリコン充填材７をトレンチ部分５Ａに堆積することにより、この充填材がトレンチ部分を完全に充填することを示す。このシリコン充填材７をエピタキシーによって基板１のシリコンの上に形成するので、結晶の質のよい充填部を形成することができる。また、この堆積中に、シリコン充填材７から形成される接触領域の導電率を十分な値にするために、接触領域に（in-situ）ドーピングを行うことができる。しかし、シリコンを、最初は、名目的に（nominell）ドープせずに堆積してもよいし、後の方法工程においてドーピングを行ってもよい（以下で説明する）。これらの方法工程の結果を図３に示す。
続いて、異方性エッチングプロセスによって、元のトレンチ５の断面に相当する領域の、エピタキシー成長したシリコン充填材７を除去する。これにより、ほぼ単結晶のシリコンを含んだ環状の接触領域７．１が、ドープされたまま残る。この環状の接触領域は、この場合、楕円形の周辺形状をしている。なぜなら、上述したように、トレンチ５の断面が楕円形の形状をしているからである。
続いて、環状の接触領域７．１の内壁には、厚さ約５ｎｍの酸化層（ＳｉＯ2
）８を形成する（堆積するか、または熱酸化によって形成する）。この酸化層は、一方ではエッチングからの保護（Aetzschutz）に用いられ、さらに、環状の接触領域７．１を後でドーピングを行う間に遮蔽する機能を有しており、これにより、すでに行われたドーピングを維持することができる。なお、酸化層８をトレンチ全体に形成するが、ここではトレンチ部分５Ａのみに示す。これらの方法工程の結果を図４に示す。
続いて、異方性エッチングプロセスによって、トレンチ５を掘り下げ、第２トレンチ部分５Ｂを形成する。この部分に、トレンチキャパシタを形成する。初めに、シリコン基板１を第２トレンチ部分５Ｂにおいてドーピングする。これにより、知られているように、下部キャパシタ電極（図示せず）を形成することができる。所望の場合は、上述したように、このドーピングと同時に、接触領域７．１をドープすることができる。これにより、図３においてシリコン充填材７を接触領域に（in-situ）ドープする必要がなくなり、酸化層８をより薄くするか、または、完全に取り除くことができる。
この下部キャパシタ電極を、金属層を第２トレンチ部分５Ｂに堆積することによって形成することもできる。これについては、例えばＤＥ １９９ ４４ ０１２に開示されている。この場合にも、シリコン基板１とのオーミック接触を形成するために、このドーピングを行うこと（下部キャパシタ電極を形成する時に、接触領域にドーピングを行うこと）が好ましい。
下部キャパシタ電極を形成した後、知られているように、第２トレンチ部分５Ｂに厚さ約５ｎｍの誘電層９を堆積することにより、この部分はキャパシタ誘電体となる。この誘電層は、ＳｉＯ2および／またはＳｉ3Ｎ4、および、場合によっては酸窒化シリコンまたはＡｌ2Ｏ3、ＴａＯ5または（場合によってはハフニウムおよび／またはジルコニウムを添加した）ＴｉＯ2を含んでいてもよい。
そして、知られているように、上部キャパシタ電極１０を埋設する。最も容易なのは、この電極が、ドープされたポリシリコンからなることである。初めにこのポリシリコンをトレンチに完全に充填し、続いてこれを再びエッチングバックすることにより、トレンチは接触領域７．１のほぼ中間領域まで充填されている状態になる。そして、この中間領域の上から誘電層９を除去する。これらの方法工程の結果を図５に示す。
続いて、ＳｉＯ2層４、および、上部トレンチ部分の層２・３に沿った酸化層６および酸化層８をエッチング工程によって除去する。次に、図６に示すように、トレンチ周辺に等方性エッチングを行うことによって、ＳｉＮマスク層３を均等に除去し、同時に薄くする。以下で説明するように、このことは、後のゲート電極の形成を準備するためのものである。
接触領域７．１の下部部分では、初めにこの領域を上部キャパシタ電極１０のポリシリコンに導電接続する必要がある。なぜなら、接触領域と上部キャパシタ電極との間には、それらの間に位置する酸化層８をすでに除去しているので、空間が生じているからである。この接続を、２つの異なった方法によって実行することができる。図示した方法では、厚さがたったの約０．５ｎｍでＳｉＮを含んだトンネル接触層１１をポリシリコンに沿って形成し、続いて、接触領域７．１と上部キャパシタ電極１０との間の残りの隙間を、多結晶シリコン層を堆積することにより充填し、その後、この隙間からはみ出た部分を除去する。このトンネル接触層１１によって、上部キャパシタ電極のポリシリコンと接触領域７．１の単結晶シリコンとの間の直接機械的接触を避けることができ、それ故に、結晶欠陥の拡大を防止できる。しかし、トンネル接触層１１が不必要な場合、この層を除去でき、その代わりに接触領域７．１と上部キャパシタ電極１０との接続を、熱処理工程を介して隙間にポリシリコンが流れ込む還流工程によって、行うことができる。
そして、上部キャパシタ電極１０の表面に、例えばＨＤＰ酸化堆積（高密度プラズマ）および、その後の等方性エッチングバックによって、絶縁層１２（ＴＴＯ、Trench Top Oxide）を形成する。この絶縁層１２が好ましい理由は、トレンチ充填材のポリシリコン５Ｂを、続いてエピタキシー成長が行われるトランジスタの結晶シリコンから絶縁することにより、結晶欠陥がポリシリコンから結晶シリコンへ拡大するのを防止するからである。しかし、絶縁層１２の上に位置する結晶シリコンが損傷を受ける危険がない場合には、この絶縁層を除去してもよい。このことは、例えば、上部領域のトレンチ充填材を、ポリシリコンからではなく、他の導電性材料から形成する場合に言える。
続いて、選択的なシリコンエピタキシーによって、トレンチの上部領域を充填し、メモリーセルのＭＯＳＦＥＴ選択トランジスタ２０を形成する。初めに、ｎ型にドープされた第１ソース／ドレイン層２１が成長し、そして、この層の上にｐ型にドープされたチャネル層２２を堆積し、最後に、チャネル層の上にはｎ型にドープされた第２ソース／ドレイン層２３を堆積する。続いて、まだ残っているＳｉＯ2マスク層４およびＳｉＮマスク層３を除去する。これらの方法工程の結果を図６に示す。
このような選択トランジスタ２０は、フローティングボディートランジスタ（floating-body-Transistor）と呼ばれている。なぜなら、このトランジスタは、一定の電位を有する基板の上に形成されていないからである。
また、選択トランジスタ２０の積層を、ＳＴＩ絶縁層２の内部に位置する上部トレンチ部分に形成するので、この積層の断面構造の形状は、エッチングされたトレンチ５の積層と同じ、つまり好ましくは楕円形である。
以下の行程で、選択トランジスタ２０は完成される。このために、初めに、異方性エッチングを行うことにより、以前に行われたＳｉＮ層３の除去によって露出したＳＴＩ絶縁層２の部分を除去する。つまり、ゲート電極２４用の場所をつくる（図７にその結果を示す）。この異方性エッチングは、選択トランジスタ２０の積層の周りのＳＴＩ絶縁層２にトレンチを形成する、自己整合的なプロセスである。なお、ＳＴＩ絶縁層の形状は、初めにエッチングされたトレンチ５の断面および選択トランジスタ２０の露出した積層の断面に整合している。すでに何度も述べたように、異方性エッチングによって形成されたトレンチの周辺形状は、好ましくは縦長の、特に好ましくは楕円形の形状をしている。この場合、すでに、エッチングされた元のトレンチ５の断面がほぼ楕円形であることにより、後にトレンチに形成されたゲート電極層２４も、楕円形の周辺形状に形成されることになる。このゲート電極層は、どの場所においても、選択トランジスタ２０の積層から同じ距離にある。
上述したように、ＳＴＩエッチングを自己整合的なプロセスによって行うので、この場所で通常行われるいわゆるＡＡマスクを用いたリソグラフィー工程は必要ない。
この楕円形のトレンチを形成した後、選択トランジスタ２０の露出した積層上に、ゲート酸化物層２５を、例えば熱酸化によって成形する。このゲート酸化物層２５の周辺形状は、同様に、明確にエッチングされた（freiaetzten）積層の断面に整合されており、したがって好ましくは楕円形である。次に、ソース／ドレイン層２３の上に位置するゲート酸化物層２５の水平の層部分を、エッチング工程によって除去する。
また、図９に示したように、マトリックスの形状をしたメモリー構造体において、一方の直交方向に沿って互いに接合されたメモリーセルの楕円形の周辺形状同士の間に重複領域２４．３が生じるように、トレンチをさらにエッチングする。このように個々のメモリーセルの楕円形のトレンチを互いに重複するように接合することにより、チップ上のメモリーセルを、互いに密集して、つまり集積力を上げて形成することができる。この重複により、後にワード線としてメモリーアドレス指定に用いられる線も発生する。これらのワード線は、複数のトランジスタの周辺において、あるトレンチ領域から次のトレンチ領域へと、いわば蛇行している。したがって、図９には、全てのメモリー構造体から（aus）、水平方向に延びる３つのビット線に対して垂直方向に交差する２つのワード線２４．１および２４．２が、示されている。この交差点の下方に、メモリーセルが位置している。
図９に示した構造体には、ワード線およびビット線が、互いに正確に直交して延びており、隣接するワード線２４．１および２４．２のメモリーセルは、同じ高さに並んで正確に配置されている。それに代わる、実装密度がさらに高い構造体では、正確に半分の間隔だけ互いに高さがずれているメモリーセルを提供する。これにより、あるワード線上にある１つのメモリーセルの高さは、そのワード線に隣接するワード線上にある２つのメモリーセルの間の高さ（である。このずれの結果、ビット線は直交するのではなく、ワード線に対して斜めに延びなければならない。
図９に示されている断面領域面８−８は、８図において示される。
トレンチをＳＴＩ絶縁層２にエッチングした後、ゲート酸化物２５を形成し、続いて、ゲート電極層２４をトレンチに堆積する。ゲート電極層２４として、純粋なポリシリコンゲートまたは金属とポリシリコンとを含んだ積層を、選択的に使用することができる。ゲート電極層２４を堆積した後、ＳＴＩ絶縁層２上に付着した（auf）ゲート電極材料を化学的機械研磨によって除去する。そして、このゲート電極２４を、ほんの少しエッチバックすることにより、このゲート電極が選択トランジスタの上部ソース／ドレイン層２３に確実に重ならないようにすることができる。これらの方法工程の結果を図７に示す。
続いて、誘電中間層１３をトランジスタ２０およびワード線２４．１および２４．２の上に堆積する。メモリーセルの上方において、この誘電中間層内へ、選択トランジスタの上部ソース／ドレイン層２３までの窪みが、エッチングにより形成される。そして、この窪みに、ポリシリコンのような導電性材料が堆積し、堆積後に、ＣＭＰプロセスによって研磨される。このようにして、適切な通路接触部１４を形成する。次に、この通路接触部の上に、ビット線１５を、ワード線に対して直交する方向に形成し、この線を通路接触部１４に接触することができる。図９に３つのビット線１５を示す。
エッチングマスク層が堆積されている半導体基板を示す図である。 底部領域においてトレンチの中に堆積された酸化物層を選択的に除去した後のメモリーセルを示す図である。 拡張されたトレンチ部分内に単結晶シリコンがエピタキシー成長した後のメモリーセルを示す図である。 酸化物層を接触領域の壁および底部領域に堆積した後のメモリーセルを示す図である。 トレンチを掘り下げ、誘電体および上部キャパシタ電極を形成した後のメモリーセルを示す図である。 ＭＯＳＦＥＴの積層がエピタキシー成長した後のメモリーセルを示す図である。 ゲート電極層を形成した後のメモリーセルを示す図である。 ビット線に接触した後のメモリーセルを示す図である。 ワード線およびビット線を有するマトリックスの形状をしたメモリーセル構造体を示す平面図である。

Claims (19)

  1. トレンチキャパシタと、選択トランジスタ（２０）として上記トレンチキャパシタの上方に配置された縦型電界効果トランジスタとを備えたメモリーセルであって、
    上記トレンチキャパシタにおいては、
    半導体基板（１）の中にトレンチ（５）が形成されており、上記トレンチ（５）の下部トレンチ領域（５Ｂ）では、
    下部キャパシタ電極が上記トレンチ（５）の壁と境を接しており、上記トレンチ（５）には、
    メモリー誘電体（９）、および、
    上部キャパシタ電極（１０）としての導電性トレンチ充填部が埋設されており、
    上記上部キャパシタ電極（１０）が、その上端部の周りを少なくとも一部取り囲んでいる接触領域（７．１）によって、上記選択トランジスタ（２０）の第１ソース／ドレイン領域（２１）に接続されており、
    上記接触領域（７．１）の下部が上部キャパシタ電極（１０）の上端部を、また、上記接触領域（７．１）の上部が上記第１ソース／ドレイン領域（２１）を、管状または輪状に取り囲んでいることを特徴とするメモリーセル。
  2. 上記接触領域（７．１）は、ドープされた単結晶半導体材料からなり、
    上記第１ソース／ドレイン領域（２１）が、上記接触領域（７．１）の上記トレンチ（５）の内部に向いた側面に沿ってエピタキシー成長したものであることを特徴とする請求項１に記載のメモリーセル。
  3. 上記上部キャパシタ電極（１０）の上端部の上面に絶縁層（１２）が析出されており、
    上記絶縁層（１２）の上に上記第１ソース／ドレイン領域（２１）が堆積されていることを特徴とする請求項１または２に記載のメモリーセル。
  4. 上記上部キャパシタ電極（１０）の上端部の少なくとも表面が、多結晶半導体材料によって形成されていることを特徴とする請求項１〜３のいずれか一項に記載のメモリーセル。
  5. 上記上部キャパシタ電極（１０）の上端部の少なくとも表面が、金属を含んだ材料によって形成されていることを特徴とする請求項１〜３のいずれか一項に記載のメモリーセル。
  6. 上記接触領域（７．１）と上記上部キャパシタ電極（１０）の上端部との間に、トンネル接触層（１１）が配置されていることを特徴とする請求項１〜５のいずれか一項に記載のメモリーセル。
  7. 上記接触領域（７．１）とそれを取り囲んでいる上記半導体基板（１）との間に、絶縁層（６）が配置されていることを特徴とする請求項１〜６のいずれか一項に記載のメモリーセル。
  8. 上記下部キャパシタ電極が、上記半導体基板（１）をドーピングすることによって形成されていることを特徴とする請求項１〜７のいずれか一項に記載のメモリーセル。
  9. 上記選択トランジスタ（２０）は、上記第１ソース／ドレイン層（２１）と、チャネル層（２２）と、第２ソース／ドレイン層（２３）とからなる積層を備えており、
    上記積層は、少なくとも上記チャネル層（２２）の領域において、上面から見た周辺形状がほぼ楕円形のゲート電極層（２４）、および、上記チャネル層（２２）と上記ゲート電極層（２４）との間に位置するゲート酸化物層（２５）によって、取り囲まれていることを特徴とする請求項１〜８のいずれか一項に記載のメモリーセル。
  10. 上記積層が、上面から見てほぼ長方形または楕円形の断面を有するように縦型に成形されていることを特徴とする請求項９に記載のメモリーセル。
  11. 上記メモリーセルが、上記半導体基板（１）の上に析出された絶縁層（ ２）を貫通して上記半導体基板（１）の中に形成されており、
    上記ゲート電極層（２４）が、上記絶縁層（２）の内部に形成されていることを特徴とする請求項９または１０に記載のメモリーセル。
  12. 上記接触領域（７．１）が、上記半導体基板（１）と上記絶縁層（２）との界面まで延びていることを特徴とする請求項１１に記載のメモリーセル。
  13. 請求項９〜１２のいずれか一項に記載のメモリーセルを、一方向に沿って複数配置したメモリーセル構造体であって、
    上記メモリーセルでは、隣り合うメモリーセルの上記ゲート電極層（２４）同士は、この層の上面から見て楕円形の周辺形状部の一部分（２４．３）が互いに重なり合っており、この部分（２４．３）において上記ゲート電極層（２４）同士が重なるように、互いに接合されている、メモリーセル構造体。
  14. 複数の上記メモリーセルを、マトリックス状に配置し、ワード線（２４．１,２４．２）とビット線（１５）とによって駆動可能な状態にし、
    上記ワード線（２４．１,２４．２）は、直交する２つの方向のうちの一方に沿って配置されたメモリーセルの上記ゲート電極層（２４）によって形成されており、
    上記ビット線（１５）は、直交する２つの方向のうちのもう一方に、上記選択トランジスタ（２０）の上方に延びており、それぞれ、選択トランジスタの上記第２ソース／ドレイン層（２３）に電気的に接続されていることを特徴とする請求項１３に記載のメモリーセル構造体。
  15. トレンチキャパシタと、その上に配置された縦型電界効果トランジスタ（２０）とを備えた、メモリーセルの製造方法において、
    半導体基板（１）の上に絶縁層（２）を堆積し、
    上記絶縁層（２）および上記半導体基板（１）の一部を貫いて延びるトレンチ（５）を形成し、
    上記半導体基板（１）中の基板トレンチ部分（５Ａ）を等方性エッチングによって横に広げ、これにより、ほぼ環状の接触領域（７．１）に適した空間を形成し、
    上記基板トレンチ部分（５Ａ）の側面の内壁に絶縁層（６）を形成し、
    上記基板トレンチ部分（５Ａ）を完全に充填する半導体層（７）を、上記基板トレンチ部分（５Ａ）の底面に露出する上記半導体基板（１）からエピタキシー成長させ、
    上記半導体層（７）を上記基板トレンチ部分（５Ａ）を横に広げて形成した空間にのみ環状の接触領域（７．１）として残すように除去し、
    上記トレンチ（５）を掘り下げ、
    下部トレンチ領域において上記トレンチ（５）の壁に沿って配置された下部キャパシタ電極と、メモリー誘電体（９）と、上記接触領域（７．１）の少なくとも下部周辺部まで上記トレンチ（５）を充填している上部キャパシタ電極（１０）とを形成し、
    上記上部キャパシタ電極（１０）を上記接触領域（７．１）と電気的に接触させ、
    上記縦型電界効果トランジスタ（２０）の第１ソース／ドレイン層（２１）と、チャネル層（２２）と、第２ソース／ドレイン層（２３）とからなる積層を、上記接触領域（７．１）の上記トレンチ（５）内への露出面に沿って、上記上部キャパシタ電極（１０）の上方においてエピタキシー成長させ、
    上記絶縁層（２）中に上記積層の少なくとも上記チャネル層（２２）を取り囲むゲート電極層（２４）を形成することを特徴とするメモリーセルの製造方法。
  16. 上記上部キャパシタ電極（１０）と上記接触領域（７．１）とを電気的に接触した後、上記上部キャパシタ電極（１０）の上に絶縁層（１２）を形成し、続いて、
    上記縦型電界効果トランジスタ（２０）の上記積層を、絶縁層（１２）のすぐ上で、上記接触領域（７．１）の上記トレンチ（５）内への露出面に沿ってエピタキシー成長させることを特徴とする請求項１５に記載のメモリーセルの製造方法。
  17. 上記縦型電界効果トランジスタ（２０）の上記積層の周りの上記絶縁層（２）に、上面から見てほぼ楕円形のトレンチをエッチングし、上記トレンチを導電性材料によって充填することにより、上記ゲート電極層（２４）を形成することを特徴とする請求項１５または１６に記載のメモリーセルの製造方法。
  18. メモリーセル構造体の製造方法であって、
    請求項１５〜１７のいずれか１項に記載の方法によりメモリーセルのマトリックスを形成し、
    直交する２つの方向のうちの一方に沿って配置された隣り合うメモリーセルの上記ゲート電極層（２４）同士を、ワード線（２４．１,２４．２）を形成するために、それぞれ互いに接続する工程を有する、メモリーセル構造体の製造方法。
  19. 上記ゲート電極層（２４）の層の上面から見て楕円形の周辺形状部の一部分（２４．３）が互いに重なり合っており、この部分（２４.３）において両方のメモリーセルの上記ゲート電極層（２４）同士が重なるように、隣り合うメモリーセルの上記ゲート電極層（２４）同士を互いに接合することを特徴とする、請求項１８に記載のメモリーセル構造体の製造方法。
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