KR20040030962A - 메모리 셀, 메모리 셀 배열물, 메모리 셀 제조 방법 및메모리 셀 배열물 제조 방법 - Google Patents

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KR20040030962A KR10-2004-7002145A KR20047002145A KR20040030962A KR 20040030962 A KR20040030962 A KR 20040030962A KR 20047002145 A KR20047002145 A KR 20047002145A KR 20040030962 A KR20040030962 A KR 20040030962A
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Abstract

트렌치 캐패시터의 상위 캐패시터 전극(10)은, 튜브형의 단결정 Si 콘택트 생성부(7.1)에 의해 선택 트랜지스터(20)의 에피택셜하게 성장한 소스/드레인 영역(21)에 연결된다. 게이트 전극 층(24)은 트랜지스터(20) 주위에 타원형의 주변 윤곽을 가지되, 메모리 셀의 게이트 전극 층(24)의 타원형의 주변 윤곽은 패킹 밀도를 증가시키기 위해 오버랩 영역(24.3)을 형성하는 워드 라인을 따라 일렬로 배열된다.

Description

메모리 셀, 메모리 셀 배열물, 메모리 셀 제조 방법 및 메모리 셀 배열물 제조 방법{MEMORY CELL WITH A TRENCH CAPACITOR AND VERTICAL SELECTION TRANSISTOR AND ANNULAR CONTACTING AREA FORMED BETWEEN THEM}
동적 랜덤 액세스 메모리 배열물에 있어서, 그것은 사실상 단일 트랜지스터 메모리 셀이 사용되는 것으로서 알려져 있는 것이다. 단일 트랜지스터 메모리 셀은 판독 또는 선택 트랜지스터 및 저장 캐패시터를 포함한다. 정보는 로직(0) 또는 로직(1)을 나타내는 전기적 전하의 형태로 저장 캐패시터에 저장된다. 워드 라인을 통해 판독 트랜지스터를 동작시키면 이 정보는 비트 라인을 통해 판독되게 된다. 저장 캐패시터는 전하의 신뢰성 있는 저장을 위한, 그리고 동시에 판독되는 정보 아이템을 구분할 수 있는 최소 캐패시턴스를 가져야 한다. 저장 캐패시터의 캐패시턴스의 보다 낮은 한계는 현재 25 fF로 여겨진다.
저장 밀도는 메모리 세대마다 증가하기 때문에, 단일 트랜지스터 메모리 셀에 필요한 표면적은 세대마다 감소해야 한다. 동시에, 저장 캐패시터의 최소 캐패시턴스는 유지되어야한다.
1 Mbit 세대까지, 판독 트랜지스터 및 저장 캐패시터 모두는 평면 부품으로서 생산되었다. 4 Mbit 메모리 세대를 넘어서는, 메모리 셀이 차지하는 면적은 판독 트랜지스터 및 저장 캐패시터의 3차원 배열을 사용함으로서 더 감소되었다. 하나의 가능성은 캐패시터가 트렌치 내에 생성되는 것이다(예를 들어, K. Yamada 등의 Proc. Intern. Electronic Devices and Materials IEDM 85, pp. 702 ff를 참조). 이 경우, 트렌치의 벽에 인접하는 확산 영역(diffusion region)과 트렌치 내에 배열된 도핑된 폴리실리콘 충진물은 저장 캐패시터용 전극으로서 작용을 한다. 그러므로, 저장 캐패시터용 전극은 트렌치의 표면을 따라 배열된다. 이러한 방식에서, 캐패시턴스가 달라지는 저장 캐패시터의 실효 표면적은, 트렌치의 횡단면에 대응하는, 기판의 표면 상에서 저장 캐패시터가 차지하는 공간에 따라 증가된다.
4 Mbit 메모리 세대 이래로 생산된 메모리 셀에서, 트렌치 캐패시터의 상위 캐패시터 전극(upper capacitor electrode)은 전기적으로 수평 선택 트랜지스터에 연결되어, 트렌치 캐패시터 위에 정렬되고 다결정 실리콘의 도전성 브리지를 통해 거기에 대해 측면으로 오프셋된다. 그러나, 수평적으로 배향된 선택 트랜지스터 때문에, 이러한 유형의 배열은 비교적 큰 양의 공간을 요구하여, 메모리 셀의 패킹 밀도의 더한 증가는 제한된 범위에 대해서만 가능하다.
그러므로, 이전에, 트렌치 캐패시터를 갖는 메모리 셀의 다른 별형이 제안되었는데, 선택 트랜지스터는 트렌치 캐패시터 바로 위에서 수직 MOSFET 트랜지스터로서 배열된다.
EP 1 077 487 A2는 트렌치 캐패시터를 갖는 DRAM 메모리 셀을 설명하는데, 캐패시터는 반도체 기판에 형성된 트렌치의 하위부에 형성되고 선택 트랜지스터는 트렌치의 상위부에 형성된다. 이 경우에, 선택 트랜지스터의 채널 영역은, 트렌치 캐패시터의 상위 캐패시터 전극에 결합된 제 1 소스/드레인 연결부와 기판 표면에 근접하게 배열된 제 2 소스/드레인 연결부 사이에서 트렌치의 측벽을 따라 연장한다. 게이트 전극은 캐패시터 상의 트렌치 내에 위치하고, 채널 영역과의 인터페이스에 게이트 산화물 층이 존재한다. 이러한 배열의 단점은 선택 트랜지스터의 비교적 긴 채널 길이 및 결과적으로 부족한 제어력 및 선택 트랜지스터의 느린 응답 시간이다.
US-A 6,137,128은 반도체 기판에 형성되는 트렌치와, 하위 트렌치 영역에서 트렌치의 벽에 인접하는 하위 캐패시터 전극과, 그 트렌치내로 도입되는, 저장 유전체 및 상부 캐패시터 전극으로서 다결정 실리콘을 포함하는 전기적으로 도전성의 트렌치 충진물을 포함하는 트렌치 캐패시터를 갖는 메모리 셀을 도시한다. 수직 MOSFET는 트렌치 캐패시터 위에서 선택 트랜지스터로서 배열되는데, 게이트와 소스, 드레인 및 채널 영역은 링 형상으로 중앙절연 층을 둘러싸는 영역으로서 형성된다. 그러므로, 단점은, MOSFET의 소스-드레인 전류가 링 형상으로 흩어진다는 것이고, 또 다른 단점은 트렌치 캐패시터의 하위 매립된 캐패시터 전극으로부터MOSFET의 하위 소스/드레인 영역을 절연시키기 위해 절연 칼라(collar)를 형성할 필요가 있다는 것이다.
EP 0 905 772 A2는 마찬가지로 DRAM 메모리 셀, 및 수직 MOSFET가 상위 캐패시터 전극으로서 다결정 실리콘으로 채워지는 트렌치 캐패시터 위에서 선택 트랜지스터로서 형성되는 제조 방법을 설명한다. MOSFET는 제 1 n형 도핑된 소스/드레인 영역, p형 도핑된 채널 영역 및 제 2 n형 도핑된 소스/드레인 영역을 갖되, 이들은 실질적으로 에피택시에 의해 트렌치 충진물의 다결정 실리콘 상에 증착된다. 이 층 시퀀스는, 그것이 정사각형 단면을 갖고, 네 개의 측면을 커버하고 이 층 시퀀스를 둘러싸는 게이트 전극 층이 채널 영역의 레벨에서 증착되는 방식으로 수직적으로 구성된다. 이 방법의 단점은, MOSFET이 트렌치의 충진물의 폴리실리콘 상에서 실질적으로 에피택시얼하게 성장하되, 결점 및 이득 한계가 MOSFET에 가해지는 결과가 있다는 것이다. 또 다른 단점은, MOSFET의 제조 이전에 트렌치 캐패시터로 기판을 커버하는 고도로 도핑된 폴리실리콘 층으로의 수직 에칭은 트렌치 캐패시터 바로 위에서 수행되고, 그런 다음 게트 산화물이 에칭된 측벽에 직접 인가되고 따라서 게이트 산화물은 최적의 품질이 아니라는 것이다. 또 다른 단점은, 채널 영역을 둘러싸는 수직 MOSFET의 게이트 전극의 형태가 채널 영역을 통과하는 게이트 전극 전위의 최적의 통로를 허용하지 않는다는 것이다. 또 다른 단점은 도시된 메모리 셀 배열 및 게이트 전극에 의해 형성된 워드 라인을 따라 열을 지어서 있는 메모리 셀의 배열은 높은 패킹 밀도가 달성되지 않는다.
따라서, 본 발명의 목적은 첫째 높은 저장 밀도를 달성할 수 있고, 둘째 트렌치 캐패시터 및 선택 트랜지스터 모두는 양호한 전기적 성능 특성을 가지며 제조될 수 있는, 트렌치 캐패시터 및 수직 트랜지스터를 갖는 메모리 셀을 제공하는 것이다.
본 발명의 또 다른 목적은, 개선된 특성을 갖는 대응 메모리 셀 및 보다 높은 패킹 밀도를 갖는 메모리 셀 배열이 제조 가능한, 트렌치 캐패시터 및 수직 선택 트랜지스터를 갖는 메모리 셀 및 그로부터 메모리 셀 배열을 제조하는 개선된 방법을 제공하는 것이다.
이들 목적들은 독립 청구항의 특징들을 특성화함으로써 달성된다. 또 다른 구성 및 세부 사항은 종속 청구항에서 주어진다.
본 발명은 청구항 1에 따른 메모리 셀 및 이러한 메모리 셀로 구성되는 메모리 셀 배열물(arrangements)에 관한 것이다. 본 발명은 또한 메모리 셀 및 메모리 셀 배열물 제조하는 방법에 관한 것이다.
도 1은 에칭 마스크 층이 인가된 반도체 기판을 도시하는 도면,
도 2는 베이스 영역의 트렌치 내에 증착된 산화물 층의 선택적 제거 이후의 메모리 셀을 도시하는 도면,
도 3은 확장된 트렌치 영역 내에서 단결정 실리콘의 에피택셜 성장 이후의메모리 셀을 도시하는 도면,
도 4는 콘택트 생성부 및 베이스 영역의 벽 상에 산화물 층의 증착 이후의 메모리 셀을 도시하는 도면,
도 5는 트렌치가 더 깊게 생성되고 유전체 및 상위 캐패시터 전극이 형성된 후의 메모리 셀을 도시하는 도면,
도 6은 MOSFET의 층 시퀀스의 에피택셜 성장 이후의 메모리 셀을 도시하는 도면,
도 7은 게이트 전극 층이 형성된 이후의 메모리 셀을 도시하는 도면,
도 8은 콘택트가 비트 라인으로 생성된 이후의 메모리 셀을 도시하는 도면,
도 9는 워드 라인 및 비트 라인을 갖는 매트릭스 형태의 메모리 셀 배열의 평면도.
본 발명의 제 1 관점은, 반도체 기판에 형성되는 트렌치와, 트렌치의 하위 트렌치 영역에서 트렌치의 벽에 인접하는 하위 캐패시터 전극과, 그 트렌치 내로 도입되는 저장 유전체 및 상위 캐패시터 전극으로서 다결정 실리콘을 포함하는 전기적으로 도전성의 트렌치 충진물을 갖는 트렌치 캐패시터와, 선택 트랜지스터로서 트렌치 캐패시터 위에 배열되는 수직 전계 효과 트랜지스터를 구비한 메모리 셀에 관련된 것이다. 상위 캐패시터 전극은, 그것의 상위 종단부의 주변을 적어도 부분적으로 둘러싸는 콘택트 생성부에 의해 선택 트랜지스터의 제 1 소스/드레인 영역에 연결된다.
이 경우에, 상위 캐패시터 전극과 선택 트랜지스터 사이에는 바람직하게 직접적인 기계적 및 전기적 연결이 존재하지 않아서, 이 연결은 바람직하게 콘택트 생성부에 의해서만 제공된다.
주변 콘택트 생성부를 통해 트렌치 캐패시터와 선택 트렌지스터를 연결함으로써 양호한 결정 품질(good crystalline quality) 및 양호한 전기적 성능 특성을 갖는 선택 트랜지스터를 생성할 수 있다. 이것은, 콘택트 생성부가 실질적으로 단결정 도핑된 반도체 물질로부터 우선적으로 제조되는 경우 선택 트랜지스터는 그 위에 에피택셜 성장에 의해 증착될 수 있어 양호한 결정 품질을 갖는 반도체 물질로부터 생성될 수 있기 때문이다.
콘택트 생성부는, 그것이 상위 캐패시터 전극의 상위 종단부, 즉 전기적으로 도전성의 트렌치 충진물을, 링 또는 튜브 형태로 감싸는, 즉 주변 측면 상의 상위 종단부를 완전히 둘러싸는 방식으로 유리하게 생성될 수 있다. 콘택트 생성부가 튜브의 형태인 경우, 그것의 하위부는 튜브 또는 플랜지(flange)의 방식으로 상위 캐패시터 전극의 상위 종단부를 감쌀 수 있고, 그것의 상위부는 튜브 또는 플랜지 방식으로 선택 트랜지스터의 소스/드레인 영역을 감쌀 수 있다.
"링 또는 튜브 형태의"라는 용어는 구체적인, 대략 원형의 튜브 단면을 암시하지는 않는다. 오히려, 이 단면의 트렌치는 임의의 상상 가능한 단면을 가질 수 있다.
이미 설명한 바와 같이, 상위 캐패시터 전극은 바람직하게 선택 트랜지스터의 소스/드레인 영역과 직접적인 기계적 콘택트는 없다. 이러한 이유는 상위 캐패시터 전극을 형성하는 트렌치 충진물이 일반적으로 도핑된 다결정 실리콘에 의해제공되기 때문이다. MOSFET 선택 트랜지스터의 결정 반도체의 증착 동안, 에피택셜 성장은 트렌치 충진물의 폴리실리콘 상이 아닌 단결정 콘택트 생성부 상에서만 일어나야 한다. 그러므로, 절연 층, 바람직하게 실리콘 산화물 층(TTO, Trench Top Oxide)은 폴리실리콘 트렌치 충진물의 상위 종단부의 표면 상에 증착된다.
동일한 이유로, 폴리실리콘에서 콘택트 생성부로 전파되는 것으로부터 야기되는 결정 결함을 방지하기 위해, 삽입층은 단결정 반도체 물질로부터 생성되는 콘택트 생성부와 캐패시터 전극의 상부 종단부의 폴리실리콘 사이에 배열될 수 있다. 그러나, 이 삽입층은 이들 영역 간의 전기적 접속을 방해하지 말아야 하는데, 즉 이 삽입층은 예를 들어 실리콘 질화물을 포함하는 매우 얇은(ultra-thin) 터널 콘택트 층으로서 형성된다.
한편으로 기판으로부터 콘택트 생성부를 전기적으로 절연시키고 또 다른 한편으로는 콘택트 생성부에서 기판으로 더 확산되는 것을 피하기 위해, 절연 층, 예를 들어 산화물 층은 바람직하게 콘택트 생성부와 반도체 기판 사이에 삽입된다.
메모리 셀의 선택 트랜지스터는 환상의 콘택트 생성부에 인접하는 제 1 소스/드레인 층, 채널 층 및 제 2 소스/드레인 층을 포함하는 층 구조를 갖는 전계 효과 트랜지스터이다. 전계 효과 트랜지스터의 층 시퀀스는, 그것은 실질적으로 타원형의 단면을 갖는 방식으로 수직적으로 구조화될 수 있되, 이 층 시퀀스는 적어도 채널 층 영역에서, 실질적으로 타원형의 주변 윤곽을 갖는 게이트 전극 층 및 그들 사이에 위치한 게이트 산화물 층에 의해 포위된다.
이러한 방식으로 형성되는 MOSFET 트랜지스터의 장점은 첫째 채널 영역을 통한 게이트 전극 전위의 양호한 통로가 제공된다는 것이고, 둘째는 메모리 셀 배열에서 일 방향을 따라 구성되는 메모리 셀이 가능한 한 서로 근접하게 배열될 수 있도록 하기 위해 타원형 형상의 게이트 전극이 사용될 수 있다는 것이다.
그러므로 이러한 유형의 MOSFET 트랜지스터는 본 발명에 따른 메모리 셀에서 선택 트랜지스터로서 유리하게 사용될 수 있다. 이 경우에, MOSFET 트랜지스터의 층 시퀀스는 예를 들어 TTO 절연 층 상에 증착될 수 있고 콘택트 생성부 상에서는 에피택셜하게 증착될 수 있다.
위에서 설명한 MOSFET 트랜지스터를 사용하는 메모리 셀의 실시예에서, 예를 들어 트렌치 캐패시터는 반도체 기판 내에 형성되고 게이트 전극 층이 형성되는 절연 층은 반도체 기판 상에 증착된다. 이러한 유형의 설계의 하나의 장점은 STI(shallow trench isolation)영역이 개개의 메모리 셀을 절연시키기 위해 에칭 및 절연 층으로 충진될 필요가 없다는 것인데, 이는 다른 설계에서도 마찬가지이다.
위에서 설명한 선택 트랜지스터를 포함하고 트렌치 캐패시터가 반도체 기판 내에 형성되고 절연 층이 반도체 기판 상에 증착되는, 본 발명에 따른 메모리 셀의 일 실시예에서, 이 절연 층 내에 형성되는 게이트 전극 층, 예를 들어 콘택트 생성부는 반도체 기판과 절연 층 사이의 인터페이스까지 이어질 수 있다.
또한, 각각 전계 효과 트랜지스터를 위에서 설명한 선택 트랜지스터로서 포함하는 다수의 메모리 셀은, 다수의 메모리 셀이 일 방향으로 배열되는 메모리 셀 배열에서, 그들의 타원형 주변 윤곽이 하나의 영역에서 서로 오버랩핑하고 게이트전극 층이 이 영역에 공존하는 방식으로 함께 구성되는 인접 메모리 셀의 게이트 전극 층과 결합할 수 있다.
이러한 배열은 위에서 언급한 방향으로 메모리 셀을 조밀하게 패키지화된 통합을 허용한다.
이러한 유형의 배열은 다수의 메모리 셀이 매트릭스 형태로 배열되고 워드 라인 및 비트 라인으로 구동될 수 있는 경우 정제(refine)될 수 있고, 워드 라인은 두 개의 직교 방향 중 하나의 방향을 따라 배열된 메모리 셀의 게이트 전극 영역에 의해 형성되고, 비트 라인은 두 개의 직교 방향 중 다른 방향으로 선택 트랜지스터 위에서 이어지고 각 경우에서 그들의 제 2 소스/드레인 층에 전기적으로 연결된다.
본 발명은 또한 트렌치 캐패시터 및 트렌치 캐패시터 위에 배열된 수직 전계 효과 트랜지스터를 포함하는 메모리 셀을 제조하는 방법에 관한 것으로, 이 방법은 다음의 단계, 즉
반도체 기판에 절연 층을 부가하는 단계와,
절연 층 및 기판 영역을 통해 연장하는 트렌치를 형성하는 단계와,
등방성 및/또는 이방성 에칭을 통해 기판 트렌치 영역을 옆으로 넓혀, 실질적으로 환상의 콘택트 생성부를 생성하는 단계와,
기판 트렌치 영역의 측면 내부 벽에 절연 층을 부가하는 단계와,
기판 트렌치 영역을 완전히 충진하는 반도체 층을 에피택셜하게 성장시키는 단계와,
환상의 콘택트 생성부로부터 반도체 층을 제거하는 단계와,
트렌치를 더 깊게 생성하는 단계와,
하위 트렌치 영역에서 트렌치의 벽에 인접하는 하위 캐패시터 전극, 저장 유전체 및 상위 캐패시터 전극을 제공하되, 트렌치는 적어도 콘택트 생성부의 하위 에지까지 충진되는 단계와,
콘택트 생성부에 의해 상위 캐패시터 전극과 전기적 콘택트를 생성하는 단계와,
콘택트 생성부 및 절연 층 상에서 전계 효과 트랜지스터의 층 시퀀스를 에피택셜하게 성장시키는 단계를 포함한다.
콘택트 생성부에 의해 상위 캐패시터 전극과의 전기적 콘택트를 생성한 후에, TTO(Trench Top Oxide) 층으로서 알려져 있는 절연 층은 상위 캐패시터 전극 상에 형성될 수 잇다. 상위 캐패시터 전극은 주로 폴리실리콘으로부터 형성되기 때문에, 이러한 방식에서 폴리실리콘과 트랜지스터의 결정 실리콘 사이에 직접적인 기계적 콘택트를 방지할 수 있어 그것으로 전파됨으로써 야기되는 결정 결함을 방지할 수 있다.
본 발명은 본 발명에 따른 메모리 셀 및 매트릭스 형태의 메모리 셀 배열물의 제조와 관련된 예시적인 실시예를 참조하여 이하에서 보다 자세히 설명된다.
도 1 내지 도 8은 각각 트렌치를 대칭적으로 분할하는 평면을 따라, 프로세싱될 메모리 셀의 단면을 도시한다.
도 1에 따르면, 우선 SiO2를 포함하는 대략 200 nm 두께의 STI(shallow trench isolation) 층(2)이 단결정 실리콘 기판(1) 상에 증착되되, 이 층은 완전한메모리 셀을 서로 격리하는데 사용되며, 이는 이하에서 설명될 것이다. 그런 다음, SiN을 포함하는 대략 100 nm 두께의 제 1 마스크 층(3)이 STI 층 상에 증착되고, SiO2를 포함하는 제 2 마스크 층(4)이 제 1 마스크 층 상에 증착된다. 이들 층들은 뒤이은 에칭 프로세스 동안 하드 마스크 층으로서 사용된다.
그런 다음, 트렌치(5)가 에칭될 영역은 종래의 포토리쏘그래피 및 레지스트 기법의 수단으로 정의된다. 먼저, 제 1 에칭 프로세스가 사용되어 이들 영역에 트렌치를 생성하고, 이 트렌치는 STI(2)를 지나 연장되고 기판 내에 제 1 트렌치부(5A)를 생성하는데, 이 제 1 트렌치부(5A)는 기판(1)의 주 표면(main surface)에서부터 그 아래로 약 200 nm의 깊이를 갖는다. 이 깊이는 뒤이어 생성될 콘택트-생성부(contact-making section)의 길이를 정의한다.
트렌치(5)는 일반적으로 단면도에서 길게 연장하는 형상, 예를 들어 대략 100×250 nm의 모서리 길이를 갖는 직사각형 또는 대응 길이 및 횡단 크기(transverse dimensions)를 갖는 타원형의 형상을 갖는다. 마스크 측면 상에, 주어진 크기의 직사각형이 일반적으로 제공되지만, 실제에 있어서 작은 크기는 타원형 트렌치가 일반적으로 제공된다는 것을 의미한다. 양 직교 방향으로 서로 약 100nm의 거리에 존재하는 이러한 트렌치들(5)의 (매트릭스와 닯은) 배열은 생성될 메모리 셀의 배열에 따라 생성된다.
그런 다음, 제 1 트렌치부(5A)는 등방성 에칭에 의해 모든 측면 상에서 수십 nm만큼 넓여져, 환상의 콘택트 생성부(annular contact-making section)의 폭은 정의된다. 트렌치부(5A)에서, 생성될 콘택트 생성부를 기판(1)으로부터 전기적으로 절연시키고 콘택트 생성부가 기판(1)으로 확산되는 것을 방지하는 기능을 가질, SiO2를 포함하는 삽입층(interlayer)(6)(선형임)은 이런 방식으로 생성된 트렌치(5)에 증착된다. 이방성 에칭 프로세스에 의해, 삽입층(6)은 트렌치(5)의 본래의 크기에 대략 대응하는 부분의 베이스부(base region)에서 다시 제거된다. 이들 방법 단계의 결과는 도 2에 도시되어 있다.
도 3은 트렌치부(5A)내에서 선택적 에피택시, 예를 들어 CVD 프로세스 등과 같은 수단에 의해 실리콘 충진물(7)이 어떻게 증착되어, 그 충진물이 트렌치부(5A)를 완전히 채우는지를 도시한다. 실리콘 충진물(7)은 기판(1)의 실리콘 상에서 에피택시에 의해 생성되기 때문에, 그것은 우수한 결정 품질(crystalline quality)을 가지며 제조될 수 있다. 이 증착 동안, 실리콘 충진물(7)로부터 형성될 콘택트 생성부의 충분한 전기적 도전성을 제공하기 위해, 인-시추 도핑(in-situ doping)이 수행될 수 있다. 그러나, 실리콘은 초기에 명목상 도핑되지 않은 형태로 증착될 수 있고 도핑은 이하에서 설명될 다음의 방법 단계에 적용될 수 있다. 이들 방법 단계의 결과는 도 3에 도시되어 있다.
그런 다음, 에피택셜 성장 실리콘 충진물(7)은 본래의 트렌치(5)의 단면부에 대응하는 영역에서 이방성 에칭 프로세스의 수단에 의해 다시 제거되어, 도핑된, 실질적으로 단결정의 실리콘을 포함하는 환상의 콘택트 생성부(7.1)가 남겨진다. 이 경우에 있어서, 환상의 콘택트 생성부는 타원형의 주변 윤곽(oval peripheralcontour)을 가지는데, 그 이유는 이미 설명한 바와 같이 트렌치(5)는 단면부에서 타원형이기 때문이다.
그런 다음, 대략 5 nm 두께의 산화물 층(SiO2)(8)은 환상의 콘택트 생성부(7.1)의 내부 벽 상에 제공되는데(열 산화에 의해 증착 또는 생성됨), 산화물 층은 한편으로 에칭 보호물로서 역할을 하고 더 나아가 이러한 방법에서 이미 사전설정된 도핑을 유지하기 위해, 순차적으로 수행될 도핑 단계 동안 환상의 콘택트 생성부(7.1)를 차폐하는 기능을 가지고 있다. 산화 층(7)은 전체 트렌치에서 생성되지만, 트렌치(5A)에서만 도시되어 있다. 이들 방법 단계의 결과는 도 4에 도시되어 있다.
그런 다음, 이방성 에칭 프로세스가 사용되어 트렌치(5)를 더 깊게 생성하여, 트렌치 캐패시터가 제조될 제 2 트렌치부(5B)를 생성한다. 그런 다음, 제 2 트렌치부(5B)의 실리콘 기판(1)을 도핑함으로써, 우선 그 자체가 알려져 있는 방식으로 하위 캐패시터 전극(도시되어 있지 않음)을 제공할 수 있다. 원하는 경우, 콘택트 생성부(7.1)는 위에서 이미 설명한 이 도핑으로서 동시에 도핑될 수 있어서, 도 3에서 실리콘 충진물(7)이 인 시추 도핑되어야 할 필요가 없고, 산화물 층(8)은 보다 얇게 만들어질 수 있거나, 또는 모두 함께 생략될 수 있다.
하위 캐패시터 전극은, 예를 들어 DE 199 44 012에서 설명한 바와 같이 제 2 트렌치부(5B)에 금속 층을 증착시킴으로써 제공될 수도 있다. 이 경우 실리콘 기판(1)에 대해 저항 콘택트(ohmic contact)를 제공하기 위해, 종래의 도핑이 수행되는 것도 바람직하다.
하위 캐패시터 전극의 제조 이후, SiO2및/또는 Si3N4및 적절하다면 실리콘 산화질화물 또는 Al2O3, TaO5또는 TiO2(적절하다면 하프늄 및/또는 지로코늄이 부가됨)를 포함할 수 있는 대략 5 nm의 두께를 갖는 유전체 층(9)은 그 자체가 알려져 있는 방식으로 제 2 트렌치부 내에서 캐패시터 유전체로서 증착된다.
그런 다음, 상위 캐패시터 전극(10)이 그 자체가 알려져 있는 방식으로 적용된다. 가장 간단한 경우에서, 이 전극은, 초기에 트렌치가 완전히 채워지고 다시 에칭되는 도핑된 폴리실리콘이어서, 트렌치 내에서 전극은 대략 콘택트 생성부(7.1)의 중앙 영역까지 상승하는 충진 높이를 갖는다. 그런 다음, 이 이상의 유전체 층(9)은 제거된다. 이들 방법 단계의 결과는 도 5에 도시되어 있다.
그런 다음, SiO2층(4), 층(2 및 3) 상의 상위 트렌치부에 위치한 산화물 층(6) 및 산화물 층(8)은 에칭 단계의 수단에 의해 제거된다. 그런 다음 도 6에 도시되어 있는 바와 같이, SiN 마스크 층(3)은 트렌치 에지로부터 균일하게 리세싱(recess)되고 동시에 등방성 에칭의 수단을 통해 얇아진다. 이하에서 설명되는 바와 같이, 이러한 방법은 곧 생성될 게이트 전극을 벌써 준비한다.
그런 다음, 콘택트 생성부(7.1)의 하부에서, 이 영역은 상부 캐패시터 전극(10)의 폴리실리콘에 전기적 도전성 방식으로 연결되어야 하는데, 그 이유는 그 사이에 위치한 산화물 층(8)의 사전 제거의 결과로서 그들 사이에 갭이 형성되었기 때문이다. 이 연결은 두 개의 상이한 방식으로 생성될 수 있다. 도시되어있는 변형에 있어서, 겨우 약 0.5 nm 두께인 SiN의 터널 콘택트 층(11)이 폴리실리콘 상에 생성되고, 그런 다음 콘택트 생성부(7.1)와 상부 캐패시터 전극(10) 사이에 남아있는 공간은, 폴리실리콘 층을 증착하고 이어서 이 공간 바깥의 것은 제거함으로써 충진된다. 터널 콘택트 층(11)은 상부 캐패시터 전극의 폴리실리콘과 콘택트 생성부의 단결정 실리콘 사이에서 직접적인 기계적 콘택트를 피하도록 의도되어 결정 결함의 전파를 피하게 된다. 그러나, 터널 콘택트 층(11)이 요구되지 않아야 하는 경우, 그것은 생략도 될 수 있고 대신 콘택트 생성부(7.1)는, 폴리실리콘이 열 처리 단계의 결과로서 공간으로 흐르게되는 역류(reflow) 프로세스의 수단에 의해 상부 캐패시터 전극(10)에 연결될 수 있다.
그런 다음, 절연 층(12)(TTO, Trench Top Oxide)은 예를 들어 HDP(high density plasma) 산화물 증착 및 뒤이은 등방성 에칭의 수단에 의해 상부 캐패시터 전극(10)의 표면에 부가된다. 이 절연 층(12)은 바람직한데, 그 이유는 그것은 트렌치 충진물의 폴리실리콘(5B)을 순착적으로 에피택셜 성장하게될 트랜지스터의 결정 실리콘으로부터 격리시켜, 폴리실리콘에서 결정 실리콘으로의 전파로 인한 결정 결함을 막을 수 있기 때문이다. 그러나, 위의 결정 실리콘이 손상되는 위험이 없는 경우, 적절하다면 절연 층(12)은 생략될 수 있다. 이것은 예를 들어, 상부 영역의 트렌치 충진물이 폴리실리콘으로부터가 아니라 또 다른 전기적으로 도전성인 물질로터 형성되는 경우일 수 있다.
다음으로, 트렌치의 상부는 선택적 실리콘 에피택시의 수단에 의해 충진되고, 그 프로세스에서 메모리 셀의 MOSFET 선택 트랜지스터(20)가 제조된다. 이 프로세스에서, 우선 n형 도핑된 제 1 소스/드레인 층(21)이 성장되고, 그런 다음 p형 도핑된 채널 층(22)은 이 제 1 소스/드레인 층 상에 증착되고, 끝으로 n형 도핑된 제 2 소스/드레인 층(23)이 p형 도핑된 채널 층에 인가된다. 다음으로, SiO2마스크 층(4) 및 SiN 마스크 층(3)의 나머지는 제거된다. 이들 방법 단계의 결과는 도 6에 도시되어 있다.
이 유형의 선택 트랜지스터(20)는 유동적인 몸체 트랜지스터(floating body transistor)로서도 알려져 있는데, 그 이유는 그것은 일정한 전위로 기판 상에 구성되지 않기 때문이다.
선택 트랜지스터(20)의 층 시퀀스는 STI 층(2) 내부에 위치한 상위 트렌치부에 형성되기 때문에, 단면에서 그것은 에칭된 트렌치(5)의 것과 동일한 구조를 갖는, 즉 바람직하게 타원형 구조를 갖는다.
그런 다음, 선택 트랜지스터(20)는 완성된다. 이러한 목적을 위해, 먼저 이방성 에칭 단계가 사용되어 SiN의 층(3)의 사전 리세싱에 의해 노출된 STI 층(2)의 영역을 제거하여, 도 7의 결과로서 도시되는 바와 같이 게이트 전극(24)용 공간을 생성한다. 이 이방성 에칭 단계는, STI 층(2)의 트렌치(이것의 윤곽은 초기에는 에칭된 트렌치(5)의 단면에 매칭되고 따라서 이제는 선택 트랜지스터(20)의 노출된 층 시퀀스의 단면에 매칭됨)가 선택 트랜지스터(20)의 층 시퀀스 주위에 생성됨에 의한 자동 정렬 프로세스(self-aligned process)이다. 여러번 설명한 바와 같이, 이방성 에칭에 의해 생성된 이 트렌치의 주변 윤곽은 바람직하게 길게 늘여진 형태, 특히 타원형이다. 본래대로 에칭된 트렌치가 이미 실질적으로 타원형의 단면을 갖는 경우, 뒤이어 트렌치에 내에 생성될 게이트 전극 층(24)은 임의의 지점에서 선택 트랜지스터(20)의 층 시퀀스로부터 동일한 거리에 있는 타원형의 주변 윤곽으로 제조될 것이다.
이미 설명한 STI 에칭은 자동 정렬 프로세스에 의해 수행되기 때문에, 이 지점에서는 대개 소위 말하는 AA 마스크를 이용하여 제공되는 리쏘 그래피 단계가 수행된다.
이 타원형의 트렌치의 생성 이후, 게이트 산화물 층(25)은 예를 들어 열 산화에 의해 선택 트랜지스터(20)의 노출된 층 시퀀스 상에 생성된다. 마찬가지로 이 게이트 산화물 층(25)의 주변 윤곽은 선명하게 에칭된 층 시퀀스의 단면부에 매칭되어 바람직하게 타원형의 주변 윤곽을 갖는다. 소스/드레인 층(23) 상의 게이트 산화물 층(25)의 수평 층 부분은 또 다시 에칭 단계에 의해 제거된다.
도 9에 도시되어 있는 바와 같이, 매트릭스와 같은 메모리 배열의 트렌치는, 오버랩 영역(24.3)이 하나의 직교 방향을 따라 구성되는(fitted) 메모리 셀의 타원형의 주변 윤곽 사이에서 생성되는 방식으로 더 에칭된다. 개개의 메모리 셀의 타원형의 트렌치가 오버랩을 가지는 방식으로 구성된다는 사실은 메모리 셀이 서로 가깝게 배열되게 해주어 메모리 셀의 대규모 집적이 칩 상에 가능하게 해준다. 그러므로, 이 오버랩은 또한 메모리를 어드레싱하는 워드라인으로서 순차적으로 사용될 수 있는 라인을 야기한다. 소정 범위의 워드 라인은 트랜지스터 주위에서의 자신의 경로를 하나의 트렌치 영역에서 다음 트렌치 영역으로 휘감는다. 따라서, 도9에서, 수직 방향인 두 개의 워드 라인(24.1 및 24.2)은 전체 메모리 배열에서 수평 방향인 세 개의 비트 라인에 의해 교차되는 것으로 도시되어 있다. 메모리 셀은 교차 지점 아래에 위치한다.
도 9에 도시된 배열에서, 워드 라인 및 비트 라인은 정확하게 서로 수직하게 이어지고 인접 워드 라인(24.1, 24.2)의 메모리 셀은 정확하게 동일한 높이로 서로 배열된다. 심지어 보다 높은 패킹 밀도(a even higher packing density)를 갖는 또 다른 배열은 정확하게 공간의 절반만큼 서로 수직으로 오프셋되는 메모리 셀을 제공하여, 하나의 워드 라인 상의 하나의 메모리 셀의 높이는 인접 워드 라인에 속하는 두 개의 메모리 셀 사이에 놓여진다. 이 오프셋의 결과로서, 비트 라인은 더 이상 직교로 이어질 필요가 없고, 오히려 워드 라인에 대해 경사진 각도로 이어질 필요가 있다.
도 9는 도 8에 도시된 예시에서 취하여진 단면(8-8)을 예시한다.
트렌치가 STI 층(2)으로 에칭된 후, 게이트 산화물(25)이 생성되고, 그런 다음 게이트 전극 층(24)이 트렌치 내에 증착된다. 사용된 게이트 전극 층(24)은 선택에 따라 순수한 폴리실리콘 게이트 또는 금속 및 폴리실리콘을 포함하는 층 시퀀스일 수 있다. 게이트 전극 층(24)이 증착된 후, STI 층(2) 상의 게이트 전극 물질은 화학적 기계적 연마에 의해 제거된다. 그런 다음 게이트 전극(24)은, 그것이 선택 트랜지스터의 상위 소스/드레인 층(23)을 오버랩하지 않도록 보장하기 위해 약간 뒤로 에칭될 수 있다. 이들 방법 단계의 결과는 도 7에 도시되어 있다.
유전체 삽입층(13)은 트랜지스터(20) 및 워드 라인(24.1, 24.2) 상에 증착된다. 메모리 셀 위에서, 리세스는 이 삽입층에서 시작하여 선택 트랜지스터의 상위 소스/드레인 층(23)까지 에칭되고, 폴리실리콘과 같은 도전성 물질이 이들 리세스에 증착되고, 증착 후, CMP 프로세스에 의해 다시 연마되어, 적절한 관통 콘택트(14)가 형성된다. 그런 다음 비트 라인(15)이 워드 라인에 수직인 방향으로 이들 콘택트에 인가되고 콘택트는 이들 비트 라인과 관통 콘택트(14) 사이에서 이루어 진다. 세 개의 비트 라인(15)은 도 9에 도시되어 있다.

Claims (20)

  1. 반도체 기판(1) 내에 형성되는 트렌치(5)와, 상기 트렌치의 하위 트렌치 영역(5B)에서 상기 트렌치(5)의 벽에 인접하는 하위 캐패시터 전극과, 상기 트렌치 내에 부가되는, 저장 유전체(9) 및 상위 캐패시터 전극(10)으로서의 전기적 도전성의 트렌치 충진물
    을 포함하는 트렌치 캐패시터와,
    상기 트렌치 캐패시터 위에 선택 트랜지스터(select transistor)로서 배열되는 수직 전계 효과 트랜지스터(20)
    를 포함하되,
    상기 상위 캐패시터 전극(10)은, 상기 선택 트랜지스터(20)의 제 1 소스/드레인 영역(21)에, 그것의 상위 종단부의 주변을 적어도 부분적으로 둘러싸는 콘택트 생성부(7.1)에 의해 연결되는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 콘택트 생성부(7.1)의 하위부는 상기 상위 캐패시터 전극(10)의 상기 상위 종단부를 링 또는 튜브 형태로 감싸고 상기 콘택트 생성부(7.1)의 상위부는 상기 소스/드레인 영역(21)을 링 또는 튜브의 형태로 감싸는 메모리 셀.
  3. 제 1 또는 제 2 항에 있어서,
    상기 콘택트 생성부(7.1)는 실질적으로 단결정 도핑된 반도체 물질로부터 형성되고,
    상기 소스/드레인 영역(21)은 상기 콘택트 생성부(7.1) 상에서 에피택셜 성장되는
    메모리 셀.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서,
    절연 층(12)은 상기 상위 캐패시터 전극(10)의 상기 상위 종단부에 증착되고,
    상기 소스/드레인 영역(21)은 상기 절연 층(12) 상에 부가되는
    메모리 셀.
  5. 전항 중 어느 한 항에 있어서,
    상기 상위 캐패시터 전극(10)의 상기 상위 종단부는 적어도 그것의 표면에서는 다결정 반도체 물질에 의해 형성되는 메모리 셀.
  6. 전항 중 어느 한 항에 있어서,
    상기 상위 캐패시터 전극(10)의 상기 상위 종단부는 적어도 그것의 표면에서는 금속 함유 물질에 의해 형성되는 메모리 셀.
  7. 전항 중 어느 한 항에 있어서,
    터널 콘택트 층(11)은 상기 콘택트 생성부(7.1)와 상기 상위 캐패시터 전극(10)의 상기 상위 종단부 사이에서 배열되는 메모리 셀.
  8. 전항 중 어느 한 항에 있어서,
    절연 층(6)은 상기 콘택트 생성부(7.1)와 상기 주변 반도체 기판(1) 사이에 정렬되는 메모리 셀.
  9. 전항 중 어느 한 항에 있어서,
    상기 하위 캐패시터 전극은 상기 반도체 기판(1)을 도핑함으로써 제공되는 메모리 셀.
  10. 전항 중 어느 한 항에 있어서,
    상기 선택 트랜지스터(20)는 상기 제 1 소스/드레인 층(21), 채널 층(22) 및 제 2 소스/드레인 층(23)을 포함하고,
    상기 층 시퀀스는, 적어도 상기 채널 층(22)의 영역에서 실질적으로 타원형의 주변 윤곽을 갖는 게이트 전극 층(24) 및 그들 사이에 위치한 게이트 산화물 층(25)에 의해 감싸지는
    메모리 셀.
  11. 제 10 항에 있어서,
    상기 층 시퀀스는 그것이 실질적으로 직사각형 또는 타원형의 단면을 갖는 방식으로 수직으로 구성되는 메모리 셀.
  12. 제 10 또는 제 11 항에 있어서,
    상기 반도체 기판(1) 및 상기 반도체 기판(1) 상에 증착된 절연 층(2)에 형성되고,
    상기 게이트 전극 층(24)은 상기 절연 층(2) 내에 형성되는
    메모리 셀.
  13. 제 12 항에 있어서,
    상기 콘택트 생성부(7.1)는 상기 반도체 기판(1)과 상기 절연 층(2) 사이의 인터페이스까지 연장하는 메모리 셀.
  14. 일 방향으로 배열된 청구항 10 내지 청구항 13에 청구된 다수의 메모리 셀과,
    상기 다수의 메모리 셀 내에서, 그들의 타원형 주변 윤곽이 영역(24.3)에서 서로 오버래핑하고, 게이트 전극 층(24)이 이 영역(24.3)에서 공존(coincide)하도록 하는 방식으로 함께 구성되는 인접 메모리 셀의 게이트 전극 층(24)
    을 포함하는 메모리 셀 배열물.
  15. 제 14 항에 있어서,
    다수의 메모리 셀은 매트릭스 형태로 배열되고 워드 라인(24.1, 24.2) 및 비트 라인(15)으로 구동될 수 있고,
    상기 워드 라인(24.1, 24.2)은 두 개의 직교 방향 중 하나의 방향을 따라 배열된 메모리 셀의 게이트 전극 층(24)에 의해 형성되며,
    상기 비트 라인(15)은 두 개의 직교 방향 중 다른 방향으로 선택 트랜지스터위에서 이어지고 각각은 그들의 제 2 소스/드레인 층에 전기적으로 연결되는
    메모리 셀 배열물.
  16. 트렌치 캐패시터 및 상기 트렌치 캐패시터 위에 배열된 수직 전계 효과 트랜지스터(20)를 포함하는 메모리 셀을 제조하는 방법에 있어서,
    상기 방법은,
    반도체 기판(1)에 절연 층(2)을 부가하는 단계와,
    절연 층(2) 및 기판의 일부분을 통해 연장하는 트렌치(5)를 형성하는 단계와,
    등방성 및/또는 이방성 에칭을 통해 상기 기판 트렌치 부분(5A)을 옆으로 넓혀, 실질적으로 환상의 콘택트 생성부(7.1)용 공간을 생성하는 단계와,
    상기 기판 트렌치 부분(5A)의 상기 측면 내부 벽에 절연 층(6)을 부가하는 단계와,
    상기 기판 트렌치 부분(5A)을 완전히 충진하는 반도체 층(7)을 에피택셜 성장시키는 단계와,
    상기 환상의 콘택트 생성부(7.1)로부터 상기 반도체 층(7)을 제거하는 단계와,
    상기 트렌치(5)를 더 깊게 생성하는 단계와,
    상기 하위 트렌치 영역에서 상기 트렌치(5)의 벽에 인접하는 하위 캐패시터전극, 저장 유전체(9) 및 상위 캐패시터 전극(10)을 제공하되, 상기 트렌치는 적어도 콘택트 생성부(7.1)의 하위 에지까지 충진되는 단계와,
    콘택트 생성부(7.1)에 의해 상기 상위 캐패시터 전극(10)과 전기적 콘택트를 생성하는 단계와,
    상기 콘택트 생성부(7.1) 상 및 상기 상위 캐패시터 전극(10) 위에 전계 효과 트랜지스터(20)의 상기 층 시퀀스를 에피택셜 성장시키는 단계와,
    상기 절연 층(2) 내에 게이트 전극 층(24)을 형성하는 단계
    를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 콘택트 생성부(7.1)에 의해 상기 상위 캐패시터 전극과의 전기적 콘택트를 생성한 후에, 절연 층(12)은 상기 상위 캐패시터 전극(10) 상에 형성되고, 그런 다음
    상기 전계 효과 트랜지스터(20)의 상기 층 시퀀스는 상기 절연 층(12) 바로 위의 상기 콘택트 생성부(7.1) 상에서 에피택셜 성장되는
    방법.
  18. 제 16 또는 제 17 항에 있어서,
    상기 게이트 전극 층(24)은 상기 전계 효과 트랜지스터(20)의 상기 층 시퀀스 주위의 상기 절연 층(2)에 실질적으로 타원형의 트렌치를 에칭함으로써 그리고 이들 트렌치를 도전성의 물질로 충진함으로써 생성되는 방법.
  19. 메모리 셀 배열물을 제조하는 방법에 있어서,
    청구항 16 내지 청구항 18에 청구된 방법을 사용하여 메모리 셀의 매트릭스를 제조하는 단계와,
    각 경우에서 두 개의 직교 방향 중 한 방향을 따라 배열된 메모리 셀의 게이트 전극 층(24)을 서로 연결하여 워드 라인(24.1, 24.2)을 형성하는 단계
    를 포함하는 방법.
  20. 제 18 및 제 19 항에 있어서,
    인접 메모리 셀의 상기 게이트 전극 층(24)은, 그들의 타원형의 윤곽이 단면(24.2)에서 서로 오버래핑하고, 상기 두 개의 메모리 셀의 상기 게이트 전극 층(24)이 이 단면(24.3)에 공존하도록 하는 방식으로 함께 연결되는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309080B2 (en) * 2003-07-24 2007-12-18 Mein Gary W Extendable arm for a motor vehicle
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8072345B2 (en) * 2008-02-14 2011-12-06 Darren Gallo Electronic flare system and apparatus
ATE503074T1 (de) * 2008-06-13 2011-04-15 Bauer Maschinen Gmbh Bauarbeitsgerät mit ausfahrbarem mast und verfahren zum betrieb eines solchen bauarbeitsgerätes
JP5248952B2 (ja) * 2008-08-29 2013-07-31 株式会社タダノ ジブ付きクレーン車のジブ格納装置
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US9815674B2 (en) * 2013-02-21 2017-11-14 Manitowoc Crane Companies, Llc Pin puller for crane connections
KR102154075B1 (ko) * 2013-10-21 2020-09-09 삼성전자주식회사 반도체 소자의 검사 방법 및 반도체 검사 시스템
DE202017101042U1 (de) 2017-02-24 2017-03-24 Manitowoc Crane Group France Sas Verbolzungseinheit
US10589966B2 (en) 2017-03-02 2020-03-17 Manitowoc Crane Companies, Llc Jib coupling system for jib stowage
EP3859780A1 (en) 2017-05-08 2021-08-04 Micron Technology, Inc. Memory arrays
CN110574160B (zh) * 2017-05-08 2023-05-19 美光科技公司 存储器阵列
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10181472B1 (en) * 2017-10-26 2019-01-15 Nanya Technology Corporation Memory cell with vertical transistor
CN108167002A (zh) * 2018-01-31 2018-06-15 湖南五新隧道智能装备股份有限公司 一种用于拱架施工作业的伸缩臂组
CN110246841B (zh) * 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
US10950618B2 (en) 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
US11665881B2 (en) 2021-07-30 2023-05-30 Nanya Technology Corporation Memory device with vertical field effect transistor and method for preparing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1746109A (en) * 1929-03-21 1930-02-04 Edwards Lowi Lifeboat-handling mechanism
DE1709504A1 (de) * 1966-02-26 1976-05-13 Wieger Teleskopbagger mit um seine laengsachse drehbarem ausleger
FR1601845A (ko) * 1968-12-30 1970-09-14
US3863407A (en) * 1971-02-13 1975-02-04 Gottwald Kg Leo Telescopic crane jib
US3842985A (en) * 1972-12-15 1974-10-22 Harnischfeger Corp Means for extending and retracting crane boom section
US3840128A (en) * 1973-07-09 1974-10-08 N Swoboda Racking arm for pipe sections, drill collars, riser pipe, and the like used in well drilling operations
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US5743149A (en) * 1996-02-26 1998-04-28 Skyjack Equipment Inc. Articulated telescopic boom having slide-through knuckle
US6383864B2 (en) * 1997-09-30 2002-05-07 Siemens Aktiengesellschaft Memory cell for dynamic random access memory (DRAM)
CN1213182A (zh) 1997-09-30 1999-04-07 西门子公司 用于动态随机存取存储器的存储单元
US6137128A (en) 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
DE19942012A1 (de) 1999-03-02 2000-09-28 Muesing Anton Gmbh Co Kg Verfahren und Vorrichtung zur Beseitigung von Treibselgut aus dem Bereich eines Deiches
US6262448B1 (en) * 1999-04-30 2001-07-17 Infineon Technologies North America Corp. Memory cell having trench capacitor and vertical, dual-gated transistor
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
US6153902A (en) 1999-08-16 2000-11-28 International Business Machines Corporation Vertical DRAM cell with wordline self-aligned to storage trench
DE19944012B4 (de) * 1999-09-14 2007-07-19 Infineon Technologies Ag Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
DE19946719A1 (de) * 1999-09-29 2001-04-19 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung

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