KR0167811B1 - 다이나믹 랜덤 액세스 메모리 셀 제조방법 - Google Patents

다이나믹 랜덤 액세스 메모리 셀 제조방법 Download PDF

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Abstract

얕은 트렌치 절연부(shallow trench isolation)를 갖는 깊은 트렌치형 다이나믹 랜덤 액세스 메모리 셀(a deep trench type DRAM cell)은 매립된 폴리실리콘 스트랩(a buried polysilicon strap)을 갖는다. 이 스트랩은 별도의 마스크(separate mask)를 사용하지 않고, 적어도 깊은 트렌치 상에 스트랩 재료층을 증착시킨 후에 얕은 트렌치를 규정하고 깊은 트렌치에 부분적으로 중첩하는 얕은 트렌치 절연 마스크를 사용하여, 얕은 트렌치의 절단 공정동안 스트랩을 규정함으로써 규정된다.

Description

다이나믹 랜덤 액세스 메모리 셀 제조 방법
제1도는 본 발명에 따라 형성된 DRAM 셀의 단면도.
제2 내지 5도는 본 발명에 따른 방법의 여러 단계에서의 DRAM셀 단면도.
제6도는 DRAM셀의 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 50 : 트렌치 캐패시터
52 : 폴리실리콘 54 : 칼라 절연체
56 : 트렌치 중앙 전극(폴리실리콘의 제2층)
59 : 스트랩 72 : 트렌치의 좌측 에지
100 : 전계 효과 액세스 트랜지스터 102 : 게이트
110 : 소스 112 : 드레인
120 : 질화물
본 발명은 집적회로 다이나믹 랜덤 액세스 메모리(integrated circuit dynamic random access memories : DRAMS)에 관한 것이다.
DRAM 분야에서, 중요한 문제는 개개 셀(cell)의 크기에 있다. 이 분야에서 추구해 왔던 한가지 접근 방법은 표면상의 공간을 절약하기 위해 깊은 트렌치 캐패시터(a deep trench capacitor)를 사용하는 것이었다. 일단 캐패시터의 레이아웃(layout)을 선택한 후의 필수적인 단계는 캐패시터를 액세스 트랜지스터에 접속하는 단계인데 통상 이같은 접속은 표면상에 제공되거나 내부에 매립될(buried) 도전성 스트랩(conductive strap)에 의해 행해진다. 스트랩의 크기와, 부가적인 공정 단계를 사용하지 않고 스트랩을 형성하는 방법은 DRAM을 경제적으로 제조하는데 있어서 중요한 요소가 된다.
본 발명은 자기 정렬되어 매립된 스트랩 트렌치 캐패시터 셀(self-aligned buried strap trench capacitor DRAM cell)의 제조에 관한 것으로, 이 셀에서의 스트랩은 얕은 트렌치 절연부(shallow trench isolation)를 형성하여 스트랩을 규정하고 절연부를 규정함으로써 부가적인 마스크를 사용하지 않고도 형성된다.
이하 도면을 참조하여 본 발명은 상세히 설명하겠다.
제1도를 참조하면, 기판(10)상에 형성된 DRAM셀의 일부분이 도시된다. 전계 효과 액세스 트랜지스터(field-effect access transistor)(100)는 통상 게이트(102)에 의해 제어되는 소스(110)와 드레인(112)을 갖는다. 도면의 우측 부분에는, 본 기술분야에서 주지된 바와 같이 기판(10)내부에 대해 깊게 에칭하여 깊은 트렌치를 형성하고, 트렌치 표면을 따라 절연체(전형적으로 실리콘 산화물 및/또는 실리콘 질화물)를 형성하며, 트렌치를 도핑된 폴리실리콘(52)으로 제1레벨까지 채우고, 그 후 임의의 적절한 절연체, 예를 들면 실리콘 산화물(산화물) 또는 실리콘 질화물(질화물)의 칼라 절연체(insulating collar)를 부가함으로써 트렌치 캐패시터(50)가 형성된다.
칼라 절연체로 둘러싸인 중앙 부분은 그 후 도전성 폴리실리콘의 제2층(56)으로 채워진다. 전극(56) 상측의 스트랩(59)은 중앙 전극(56)과 드레인(112)을 연결시킨다. 트랜지스터의 우측에는 얕은 트렌치를 채우는 산화물 형태인 절연체(70)가 도시된다. 이 얕은 트렌치 절연체는 도면의 앞뒤로 또한 확장되어 DRAM셀을 분리시킨다.
제2도를 참조하면, 하측 폴리실리콘(52) 및 칼라 산화물(collar oxide)(54)의 증착(deposit)후 트랜치(50)의 형성에 있어서의 사전 준비 단계(preliminary step)가 도시된다. 먼저 N-형 또는 P-형 우물(well)이 기판내에 형성되고, 질화물의 보호층(120)이 증착되는데 이 보호층은 후속단계들에서 폴리시 차단(polish stop) 역할을 하는 것으로서 결국은 기준 표면(reference surface)으로서 기능한다. 이들 통상적인 단계 및 다른 단계들(conventional and other steps)은 기판을 준비하는 단계로 지칭될 것이다. 트렌치(50)의 형성도 또한 통상적인 것으로서, 당업자들에게는 널리 주지되어 있다(미국 특허 제4,688,063호 및 제4,801,908호 참조 바람). 제3도에는, 후속 단계로서 깊은 트렌치(50)를 폴리실리콘의 제2층(56)으로 다시 채우고, 이 폴리실리콘의 제2층(56)을 리세싱하는(recessing) 단계가 도시된다. 폴리 실리콘(56)은 후술하는 바와 같은 스트랩의 형성을 위해 표면 아래에 표준 깊이의 우물(a standard depth well)로 적절히 에치백(etched back)된다.
제4도를 참조하면, 폴리실리콘(56)의 상부에 100nm의 공칭 두께를 갖는 폴리실리콘(58)의 제3층이 형성되어 있다. 이 층은 폴리실리콘의 블랭킷(blanket) 증착 및 화학 기계적 폴리싱(chemical mechanical polishing;CMP) 또는 반응성 이온 에칭(reactive ion etching)과 같은 통상 기술을 이용하는 후속의 에치백에 의해 형성된다. 예를 들면, CMP는 폴리실리콘(58)의 상부면을 질화물(120)과 동일한 레벨로 만드는데 사용되며, 설파 헥사플루오라이드(sulfur hexafluoride(SF6)와 같은 질화물에 영향을 끼치지 않는 선택성 에칭(selective etch)은 표면 아래로 층(58)을 리세싱하는데 사용될 수 있다.
이 폴리실리콘 층은 도핑되지 않은 채로 증착되거나 비소(arsenic) 또는 인(phosphorus)으로 도핑될 수 있다. 만약 그 층이 도핑되지 않은 채로 증착되면, 하부 폴리실리콘 층(52,56)으로부터의 도펀트(dopant)가 통상의 트랜지스터 제조에 사용되는 통상의 가열 사이클(heat cycle) 동안 상측으로 확산하여 그 층을 도핑시킬 것이다. 비소(arsenic)는 인(phosphorous)보다 느린 속도로 확산하므로 보다 더 바람직하다. 산화물(54)의 상측은 스트랩의 하단 부분까지 에칭되므로, 스트랩은 기판 아래의 드레인(112) 영역의 수직 표면(113)에서 전기적인 접촉을 이룬다. 드레인(112)은 제1도에서 스트랩(58)의 좌측에 직접적으로 형성된다.
DRAM 제조에 정통해 있는 사람이라면, 드레인이 메모리 셀 어레이내의 위치에 따라 트렌치의 어느 쪽에도 위치될 수 있다는 것을 알 것이다.
제5,6도를 참조하면, 얕은 트렌치 절연체(70)의 형성 후의 트렌치 및 스트랩(59)이 도시되어 있다. 제6도의 평면도는 트렌치 절연체(70)가 축(150)을 기준으로 할 때, 셀의 앞뒤로 확장하는 것을 도시한다. 전술한 단면도들은 이 축을 따라 취한 것이다. 트렌치 절연체(70)는 후속 단계에서 형성되는 트랜지스터(100)를 포함할 활성 영역(active region)을 규정한다. 트렌치 절연체(70)의 좌측 에지(72)는 드레인(112)의 우측 부분과 오프셋(offset)되어 층(58)의 일부분이 스트랩(59)으로 잔존한다. 트렌치 절연체(70)의 이같은 잔존 에지는 정렬에 있어 중요한 요소로서, 이 에지는 정확해야 하지만, 중앙 전극(56)의 범위내에만 위치하면 된다. 에지가 좌측 또는 우측으로 조금씩 벗어나도 공정상의 허용 오차 범위를 유지할 수 있기 때문에 큰 문제가 되지 않는다.
트렌치(50)는 스트랩의 깊이 아래까지 잘려지므로, 잘려진 스트랩 재료층은 트렌치의 모든 영역에서 제거된다. 제5도에서 산화물의 얕은 층의 트렌치(50)의 외부의 스트랩(59)의 상측에 도시된다. 스트랩은 표면 아래로 리세싱되므로, 트랜치(50)를 채우도록 증착되는 산화물과 같은 절연체에 의해 덮혀질 것이다. 스트랩(59) 상측의 산화물 두께는 중요하지 않은 것으로, 만약 도전체가 스트랩의 상측에 놓이는 경우 적당한 절연을 제공할 수 있을 정도이면 충분하다. 전형적으로, 50nm의 산화물 두께는 3.3V용 회로에 적합하다. 트렌치 절연체(70)의 부분이 채워진 후 표면은 CMP에 의해 평탄화(planarize)되어 실리콘 질화물 층(120)과 동일 평면상에 놓이게 된다. 이 질화물 층(120)은 평탄화 차단층(planarization stopping layer)으로 동작한다. 이 같은 평탄화 단계 이후에, 층(120)이 제거되어 제5도에 도시된 구조가 생성된다. 이같은 질화물 층(120)이 제거되면 실리콘 기판(10)과 산화물로 채워진 트렌치 절연체(70) 사이에 작은 단차(step)이 생성된다. 이 단차는 작으며(전형적으로 100nm 미만) 후속 공정동안 감소될 것이다. 집적회로 공정에 사용되는 전형적인 세정 단계(cleanning steps)에는 불화수소산(hydrofluoric acid:HF)에 담그는 단계가 포함되는데 이 단계는 트렌치내의 산화물을 기판까지 선택적으로 리세싱시키되 제5도에 도시된 것과 같은 구조가 동일 평면상에 있도록 한다.
트렌치 절연체(70) 부분을 채우고 난 후, 게이트를 규정하고 트랜지스터(100)를 통상의 방법으로 형성한다. 본 발명의 중요한 잇점은 스트랩(59)이 자기 정렬(self-aligned)되어 있으며 부가적인 마스킹 단계를 사용하지 않는다는 것이다. 또한 깊은 트렌치(deep trench) 상측에 오프셋을 갖는 얕은 트렌치(shallaw trench)를 사용함으로써 필요한 곳(59)을 제외하고는 층(58)의 모든 부분이 제거된다. 또한 폴리실리콘층(58)은 웨이퍼(wafer) 전역에 증착되고, CMP에 의해 제거된다. 선택적인 에피택셜 성장이 또한 CMP 단계의 간결화를 제공하면서 폴리실리콘 증착 대신에 사용될 수 있으나, 이 경우에는 설비 비용에 기인하여 전반적인 비용이 증가한다.
적절히 동작하는 제안된 DRAM셀에 있어서 매립된 스트랩(59)의 외부로 도펀트가 확산되는 것은 제한되어져야 한다. 도펀트가 드레인 영역(112)과 게이트(102)의 하부 영역을 통해 확산되어 소스 영역(110)에 이르거나 혹은 소스 영역(110)에 아주 근접하게 됨으로써 트랜지스터 장치(100)를 턴 오프(turn off)시키는 것이 불가능할 수 있다. 또한 만약 스트랩 도펀트가 트렌치 아래에서 측방향으로 확산된다면 트렌치 절연체(70) 아래의 인접한 셀들 사이의 누설(leakage)이 있을 수도 있다. 비소를 사용하면, 전술한 어떠한 영향도 감소시킬 수 있다. 0.25㎛의 최소선폭(minimum feature)을 갖는 DRAM 어레이의 경우에는 외부 확산(outdiffusion)을 트렌치의 측면으로부터 0.1㎛보다 작게하면, 상기 두가지 영향이 대수롭지 않을 정도로 감소된다.

Claims (7)

  1. 기판내에 트렌치 캐패시터(trench capacitor)와 상기 캐패시터에 연결된 액세스 트렌지스터(access transistor)를 갖는 다이나믹 랜덤 엑세스 메모리 셀을 제조하는 방법에 있어서, ① 상기 기판을 준비하는 단계와, ② 상기 기판의 활성 영역(active region)에 인접하는 상기 기판내에 트렌치 중앙 전극(trench center electrode)과 칼라 절연체(collar insulator)로 이루어진 트렌치 캐패시터를 형성하는 단계와, ③ 상기 트랜치 중앙 전극을 매립된 스트랩의 깊이(a buried strap depth)로 리세싱하는 단계와, ④ 상기 칼라 절연체를 상기 매립된 스트랩 깊이까지 제거하는 단계와, ⑤ 상기 트렌치 중앙 전극상에 스트랩 재료층(a layer of strap material)을 증착하여 상기 스트랩 재료층을 상기 활성 영역 아래의 상기 기판의 일부분에 접촉시키는 단계와, ⑥ 상기 활성 영역 주위의 트렌치 절연 영역(trench isolation area)에서 얕은 트렌치 깊이를 갖는 얕은 트렌치를 상기 매립된 스트랩의 깊이 보다 깊게 에칭하여 상기 활성 영역을 관통하는 축을 따라 상기 트렌치 커패시터와 부분적으로 중첩시킴으로써, 상기 트렌치 절연 영역내의 상기 스트랩 재료층 일부분을 제거하고, 상기 활성 영역의 에지로부터 상기 트렌치 중앙 전극의 일부분상으로 확장되며 상기 스트랩 재료로 형성되는 스트랩을 잔존케하는 단계와, ⑦ 상기 활성 영역내에 상기 스트랩과 전기적인 접촉(electrical contact)을 이루게 연장되는 전극을 가진 트랜지스터를 형성함으로써, 상기 트렌치 커패시터, 스트랩, 트랜지스터가 결합되어 DRAM 셀을 형성하는 단계를 포함하는 다이다믹 랜덤 액세스 메모리 셀 제조 방법.
  2. 제1항에 있어서, 상기 스트랩 재료층은 도전성이고, 상기 트랜지스터를 형성하는 단계는 트랜지스터 게이트를 제 위치(in place)에 형성한 후 상기 활성 영역을 주입(implanting)하는 단계를 포함함으로써, 상기 트랜지스터 전극으로부터 상기 스트랩을 거쳐 상기 트렌치 중앙 전극으로 도전성 경로(conductive path)가 형성되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 셀 제조 방법.
  3. 제1항에 있어서, 상기 스트랩 재료층을 증착하는 단계는 상기 트렌치 캐패시터 외부의 상기 스트랩 재료층 부분을 제거한 후 상기 스트랩 재료층 부분을 상기 활성 영역상의 기준 표면(reference surface)아래로 리세싱하는 단계를 포함하는 것을 특징으로 하는 다이다믹 랜덤 액세스 메모리 셀 제조 방법.
  4. 제1항에 있어서, 상기 스트립 재료층은 활성 영역 상부 표면 아래에 스트랩 상부 표면을 가지며, 상기 얕은 트렌치는 상기 스트랩도 덮는 트렌치 절연체로 채워지고, 상기 트랜치 절연체는 평탄화되어(planarized) 상기 활성 영역 상부 표면과 동일 평면(coplanar)상에 놓이게 되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 셀 제조 방법.
  5. 제4항에 있어서, 상기 스트랩 재료층은 도전성이고, 상기 트랜지스터를 형성하는 단계를 트랜지스터 게이트를 제 위치에 형성한 후 상기 활성 영역을 주입하는 단계는 포함함으로써, 상기 트랜지스터 전극으로부터 상기 스트랩을 거쳐 상기 트렌치 중앙 전극으로 도전성 경로가 형성되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 셀 제조 방법.
  6. 제3항에 있어서, 상기 스트랩 재료층은 활성 영역 상부 표면 아래에 스트랩 상부 표면을 가지며, 상기 얕은 트렌치는 상기 스트랩도 덮는 트렌치 절연체로 채워지고, 상기 트렌치 절연체는 평탄화되어 상기 활성 영역 상부 표면과 동일 평면상에 놓이게 되는 것을 특징으로 하는 다이나믹 랜덤 액세스 매모리 셀 제조 방법.
  7. 제6항에 있어서, 상기 스트랩 재료층은 도전성이고, 상기 트랜지스터를 형성하는 단계는 트랜지스터 게이트를 제 위치에 형성한 후 상기 활성 영역을 주입하는 단계를 포함함으로써, 상기 트랜지스터 전극으로부터 상기 스트랩을 거쳐 상기 트렌치 중앙 전극으로 도전성 경로가 형성되는 것을 특징으로 하는 다이다믹 랜덤 액세스 메모리 셀 제조 방법.
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