FR2739976A1 - Structure de terminaison, dispositif a semi-conducteur, et leurs procedes de fabrication - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 86
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000011810 insulating material Substances 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 52
- 239000010703 silicon Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 83
- 238000000059 patterning Methods 0.000 claims 7
- 238000000151 deposition Methods 0.000 claims 5
- 239000013078 crystal Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 230000007261 regionalization Effects 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000008188 pellet Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 210000000695 crystalline len Anatomy 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000009991 scouring Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- Engineering & Computer Science (AREA)
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Abstract
L'invention concerne une structure de terminaison. Elle se rapporte à une structure de terminaison comprenant une couche d'un matériau isolant de champ (110), une couche de silicium polycristallin (32) ayant des ouvertures, des premières et des secondes régions diffusées dans des régions de surface du substrat de silicium, une couche isolante de recouvrement (OBT), et une couche conductrice déposée sur la couche isolante de recouvrement (OBT) et dans des ouvertures de la couche isolante de recouvrement (OBT), et au moins une électrode qui est au contact de la plaque de champ (32a)et au moins une électrode au contact des zones sous-jacentes des régions de surface du substrat de silicium. Application aux dispositifs à semiconducteur à grille MOS.
Description
La présente invention concerne les dispositifs à semi-
conducteur, et, plus précisément, une structure de termi-
naison destinée à des dispositifs à semi-conducteur, par exemple des dispositifs à semi-conducteur commandés par une grille MOS ("à grille MOS"). Les dispositifs à grille MOS sont bien connus dans la technique et ils comprennent des dispositifs tels que les
transistors à effet de champ MOS de puissance, les thy-
ristors à gâchette MOS, les dispositifs à arrêt de
conduction par une grille et analogue.
Les dispositifs à grille MOS sont formés habituellement par plusieurs cellules actives qui comprennent des cellules
placées à la périphérie de la pastille. Les cellules péri-
phériques, lorsqu'elles sont soumises à la tension source-
drain maximale, risquent de présenter un claquage par ava-
lanche entre la partie externe de la cellule et la piste adjacente. Il est donc nécessaire de réaliser une structure de dispositif qui empêche le claquage à la périphérie active de
la pastille.
Le procédé de fabrication des dispositifs ayant de
telles structures comprend un certain nombre d'étapes photo-
lithographiques mettant en oeuvre des masques et d'étapes délicates d'alignement de masques, augmentant chacune le temps et le coût de fabrication et constituant des sources
possibles de défauts dans les dispositifs.
Il est donc souhaitable d'utiliser une structure de terminaison qui occupe une surface minimale sur la pastille
et qui ne nécessite pas l'addition d'étapes de masquage.
La présente invention concerne une structure de termi-
naison pour les périphéries actives d'un dispositif à semi-
conducteur, destinée à empêcher le claquage aux périphéries des dispositifs. Une plaque de champ est formée par la même couche de silicium polycristallin que celle qui forme l'électrode de grille et change la courbure des champs
électriques créés au bord des régions diffusées.
Dans un premier aspect, l'invention concerne une struc-
ture de terminaison pour dispositif à semi-conducteur et un procédé de fabrication de la structure de terminaison. Une couche d'un matériau isolant de champ est formée sur le substrat de silicium. Une ou plusieurs régions choisies de la couche d'isolant de champ sont mises sous forme de motifs et attaquées pour la formation d'au moins une ouverture et d'au moins une partie restante. Une couche de silicium polycristallin est déposée dans les ouvertures et sur les parties restantes de la couche du matériau isolant de champ,
et des parties choisies de la couche de silicium polycris-
tallin sont mises sous forme de motifs et attaquées pour la formation d'ouvertures distantes. Chacune des ouvertures distantes a au moins une première portion formée dans une ouverture respective du matériau isolant de champ et est adjacente au matériau isolant de champ. Une partie de la couche de silicium polycristallin placée sur la couche d'isolant de champ délimite une plaque de champ formée de silicium polycristallin. Des premières régions diffusées sont formées par introduction d'impuretés d'un premier type de conductivité dans des régions de la surface du substrat de silicium qui sont placées sous la première partie des ouvertures de la couche de silicium polycristallin. Des secondes régions diffusées sont formées par des impuretés d'un second type de conductivité, qui est opposé au premier type, qui sont introduites dans des régions de la surface du substrat de silicium. Les premières régions diffusées sont plus profondes et plus larges que les secondes. Une couche isolante de recouvrement est déposée, puis des parties choisies sont mises sous forme de motifs et retirées par attaque pour l'exposition de régions sous-jacentes de surface de la plaque de champ de silicium polycristallin et de régions sous-jacentes des régions de surface du substrat de silicium. Une couche conductrice est déposée sur la couche isolante et sur les régions sous-jacentes de surface de plaque de champ de silicium polycristallin et les régions sous-jacentes de surface du substrat de silicium. La couche conductrice est attaquée afin qu'elle forme une ou plusieurs électrodes qui sont au contact de la plaque de champ de silicium polycristallin et d'une ou plusieurs électrodes qui sont au contact des zones sous-jacentes des régions de surface du substrat de silicium. Dans cet aspect de la présente invention, la plaque de
champ de silicium polycristallin peut recouvrir les pre-
mières régions diffusées. Un doigt de silicium polycris-
tallin peut être formé dans une région placée entre deux ouvertures d'une paire respective d'ouvertures de la couche de silicium polycristallin. La largeur du doigt de silicium polycristallin peut être suffisamment faible pour que les premières régions diffusées d'une paire d'ouvertures se recouvrent. Une ouverture du matériau isolant de champ peut entourer le dispositif à semi-conducteur pour la formation d'une région de piste, et un anneau équipotentiel peut être formé sur le matériau isolant de champ et la région de piste
afin que celle-ci soit maintenue à un potentiel prédéfini.
Le matériau isolant de champ peut être attaqué de façon
isotrope afin qu'il possède un bord incliné, et des impu-
retés peuvent être introduites par le bord incliné. Une
plaque de champ de silicium polycristallin peut être dispo-
sée sur le bord incliné du matériau isolant de champ.
Le premier type de conductivité peut être le type P et le second le type N. Dans une variante, le premier type est le type N et le second le type P. La plaque de champ de silicium polycristallin peut s'étendre sur un bord de la
couche du matériau isolant de champ.
Les ouvertures de la couche de silicium polycristallin peuvent comprendre une seconde partie formée sur la partie restante de la couche du matériau isolant de champ. Ce matériau peut être le bioxyde de silicium, et des impuretés du premier et du second type peuvent être introduites par implantation de l'impureté dans le substrat de silicium puis
par déplacement de l'impureté. La couche isolante de recou-
vrement peut être une couche d'oxyde formée à basse température.
Dans un autre aspect, l'invention concerne un disposi-
tif à semi-conducteur ayant une structure de terminaison selon l'invention, ainsi qu'un procédé de fabrication du dispositif à semiconducteur. Le dispositif, réalisé par son procédé de fabrication, comprend une couche d'un matériau isolant de grille formée sur le substrat de silicium dans au moins une ouverture de la couche du matériau isolant de champ. Des ouvertures distantes sont formées dans la couche de silicium polycristallin et comportent des ouvertures périphériques ayant une première partie formée sur la couche du matériau isolant de grille et adjacente à la couche restante du matériau isolant de champ. Les troisièmes régions diffusées sont aussi introduites dans les régions de surface du substrat de silicium. Les secondes régions diffusées ont une profondeur finale inférieure à celle des troisièmes régions diffusées, et les premières régions diffusées sont plus profondes et plus larges que les
troisièmes régions diffusées et ont une plus faible concen-
tration que ces dernières. Des cavités sont attaquées dans les zones sous-jacentes des régions de surface du substrat de silicium et ont une profondeur supérieure à celle des secondes régions diffusées. D'autres parties de la surface du substrat de silicium sont exposées près des cavités des zones sous-jacentes et entourent ces cavités. La couche conductrice comporte au moins un contact de grille qui est au contact de la plaque de champ de silicium polycristallin et au moins un contact de source qui est au contact des troisièmes régions diffusées à la partie inférieure des
cavités et des secondes régions diffusées aux parties supé-
rieures des cavités et dans les parties supplémentaires.
Dans cet aspect de la présente invention, le matériau isolant de grille peut être le bioxyde de silicium, et la plaque de champ de silicium polycristallin peut être placée
sur une partie de la couche d'isolant de grille.
D'autres caractéristiques et avantages de la présente
invention apparaîtront à la lecture de la description qui
suit de l'invention faite en référence aux dessins annexés.
On décrit maintenant l'invention plus en détail dans
la description détaillée qui suit, en référence aux dessins
sur lesquels: la figure 1 représente une vue en plan d'un dispositif à grille MOS dans un mode de réalisation de la présente invention; la figure 2 représente la topologie d'une cellule à la surface d'un dispositif connu à grille MOS; la figure 3 est une coupe d'un dispositif à grille MOS de la figure 2, suivant le trait de coupe 2-2; la figure 4 représente la topologie de cellule d'une partie des cellules externes actives de la région de terminaison du dispositif à grille MOS de la figure 1; la figure 5 est une coupe du dispositif à grille MOS de la figure 4 suivant le trait de coupe 5-5; la figure 6 est une coupe du dispositif à grille MOS de la figure 4 suivant le trait de coupe 6-6; la figure 7 est une coupe d'une région du dispositif à grille MOS de la figure 1 ayant un bus central de grille; la figure 8 est une vue agrandie de la partie de gradin d'oxyde de grille de la région représentée sur la figure 7;
la figure 9 est un schéma représentant les caracté-
ristiques de claquage I-V d'un dispositif connu à canal P et d'un dispositif à canal P dans un mode de réalisation de la présente invention; et la figure 10 est une vue agrandie d'une partie à gradin d'oxyde de grille d'un dispositif à canal P dans un mode de
réalisation de l'invention.
La présente invention concerne une structure de termi-
naison et un procédé de fabrication qui peut être utilisé pour la terminaison d'un type quelconque de dispositif à demi-conducteur. La figure 1 représente une vue en plan d'une pastille de transistor MOSFET dans laquelle peut être incorporée la structure de terminaison selon l'invention. La pastille de transistor MOSFET peut comprendre une pastille à six transistors MOSFET de puissance vendue sous la référence "MOSFET HEX 2.5" par International Rectifier Corporation, El Segundo, Californie. Par exemple, la pastille 20 a une dimension de 2,8 x 3,6 mm et possède une surface 21 de contact de source, une plage 22 de grille et des bus de grille 24, 25 et 26 qui en partent. Un contact de drain (non représenté) est placé à la partie inférieure de la
pastille 20.
Le dispositif peut cependant avoir tout dessin voulu de jonction qui donne un dispositif voulu commandé par une grille MOS. Les figures 2 et 3, celle-ci étant une coupe de la figure 2 suivant la ligne 2-2, représentent un exemple de dessin de jonction qui peut être utilisé dans la région cerclée "FIG. 2, 3" de la figure 1. Les figures 2 et 3
représentent quelques éléments de transistors MOSFET cellu-
laires hexagonaux espacés et connectés en parallèle qui sont formés dans une région 30 de type N- formée par épitaxie et qui comprend des régions diffusées identiques 40 et 41 de canal ou de base P-, chacune ayant une région 51 de source N+ et une région 50 P+ qui est placée au-dessous des régions de source N+. Le canal inversible P- 52 est placé sous une couche 31 d'oxyde de grille et une couche 32 de grille de
silicium polycristallin comme représenté sur la figure 3.
Une couche d'oxyde formée à basse température (OBT) 80, 82, 83 recouvre et isole les segments de la couche 32 de silicium polycristallin de grille afin que ce silicium polycristallin ne puisse pas être connecté aux sources N+ par
le métal de source 84 (aluminium).
Le procédé de formation du dessin des jonctions représenté sur les figures 2 et 3 permet la réalisation d'un exemple dans lequel un corps 30 de type N-, représenté sur la figure 3, est une couche épitaxiale formée par croissance sur un substrat N+ (non représenté). Une couche 31 d'isolant de grille est formée sur le corps 30 et peut être une couche de bioxyde de silicium formée par croissance thermique. La couche 31 d'oxyde de grille est alors recouverte par une
couche de silicium polycristallin 32.
Une couche d'un matériau de réserve photographique est alors déposée sur la couche de silicium polycristallin et mise sous forme de motifs par une étape photolithographique convenable à l'aide d'un masque. Des ouvertures sont formées dans le matériau de réserve photographique jusqu'à la surface de la couche 32 de silicium polycristallin. Après la formation d'ouvertures dans cette couche de matière de réserve photographique, une attaque anisotrope est utilisée
pour l'attaque des parties exposées du silicium polycris-
tallin. L'attaque est suffisamment sélective pour qu'elle retire les parties exposées de silicium polycristallin mais s'arrête avant d'avoir supprimé totalement l'oxyde partout sur la tranche. Ensuite, le bioxyde de silicium exposé placé au-dessous peut être retiré le cas échéant par une attaque isotrope de type humide. Cependant, il est aussi possible de laisser essentiellement intact l'oxyde de grille à ce moment du procédé, puis d'implanter des matières de dopage avec une énergie suffisante pour qu'elles pénètrent dans l'oxyde de grille. Ensuite, une implantation est réalisée dans les fenêtres de la couche de silicium polycristallin, l'espèce
implantée étant le bore. Après cette implantation, le maté-
riau 33 de réserve photographique est retiré et la matière implantée de type P est introduite pour la formation des régions de type P 40 et 41. Une dose N+ relativement élevée d'arsenic ou de phosphore est alors implantée par les fenêtres du silicium polycristallin, puis une dose P+ de bore
est implantée par les fenêtres.
Ensuite, une couche d'oxyde à basse température 80, 82, 83 (OBT) est disposée à la surface de la tranche, et les matières implantées N+ et P+ sont chassées pour la formation des régions 50 et 51. La couche 51 N+ est moins profonde que la couche 50 P+, une valeur choisie par le concepteur est
déterminée d'après les espèces et les doses utilisées.
Une autre couche d'un matériau de réserve photogra-
phique est alors appliquée sur la couche 80, 82, 83 et mise sous forme de motifs dans une seconde étape à l'aide d'un masque destiné à former de petites ouvertures centrales bien alignées placées sur l'axe de chacune des cellules individuelles. La couche 80, 82, 83 est alors attaquée par
une attaque anisotrope d'oxyde pour la formation d'ouver-
tures centrales vers la surface du silicium. Ensuite, une autre attaque anisotrope retire la surface exposée du silicium afin que des trous soient formés à la surface du silicium et traversent les couches 51 de type N+ et atteignent la couche 50 P+ pour chaque cellule. La tranche est alors exposée à une attaque humide isotrope qui affouille la couche 80, 82, 83. Le matériau de réserve photographique est alors retiré et un métal 84 de contact de source, par exemple l'aluminium, est déposé sur toute la surface du dispositif afin que les ouvertures de la couche et les ouvertures du substrat de silicium soient remplis et afin que les épaulements exposés de silicium, formés par affouillement de la couche d'oxyde à basse température, soient recouverts. Ainsi, le métal 84 de contact de source relie les régions de source N+ à leurs régions sous-jacentes
respectives P+.
Un contact de drain (ou anode) (non représenté) peut être connecté au substrat N+ et peut être disponible pour une connexion à l'une ou l'autre surface de la pastille. Lorsque le dispositif doit former un transistor à grille isolée IGBT, une mince couche tampon N+ et une couche inférieure P+ sont ajoutées à la partie inférieure de la structure de la
tranche, de manière classique.
Bien que les cellules puissent avoir toute dimension voulue, celles qui sont représentées sur la figure 3 ont une
largeur de 5,8 Hm et une séparation d'environ 5,8 um.
L'ouverture de contact a une petite dimension qui est par exemple d'environ 2 gm. Chaque cellule peut être allongée comme représenté, jusqu'à une dimension horizontale qui
n'est pas primordiale.
Bien que le dispositif précédent soit représenté dans le cas d'un dispositif à canal N, les hommes du métier peuvent noter que des types opposés de conductivité peuvent être utilisés dans chaque région afin qu'un dispositif à canal P puisse être réalisé. L'ensemble des dispositifs peut alors être monté dans un boîtier de montage en surface ou
non, par exemple un boîtier T0220.
Les figures 4 à 7 représentent un mode de réalisation
de nouvelle structure de terminaison convenant à des dispo-
sitifs à canal N ou P et qui peut être fabriquée avec les étapes déjà utilisées pour la fabrication des cellules
représentées sur les figures 2 et 3.
La région cerclée de la figure 1 appelée "FIG. 4, 5, 6" comprend la structure de terminaison du bus 24 de grille de la figure 1. La zone cerclée de la figure 1 appelée "FIG. 7" forme la structure de terminaison du bus de grille
et 26.
On se réfère maintenant à la figure 4; deux des dernières cellules complètes ou cellules externes 100 et 101
de la région active sont représentées. La figure 4 repré-
sente ces cellules, la partie supérieure de la couche 31 de silicium polycristallin étant exposée si bien que la source N+ 102 et les couches P+ des cellules sont représentées. Les cellules 100 et 101 de la région active sont représentées sur la figure 6 en coupe comme indiqué sur la figure 4, par
le trait de coupe 6-6. La figure 6 représente aussi cepen-
dant la disposition de la couche d'oxyde à basse température
ainsi que le contact 84 de source et le bus 24 de grille.
Les cellules actives 100 et 101 sont adjacentes à des demi-cellules 103 et 104 de terminaison représentées sur les figures 4 et 5 et qui sont formées avec les étapes déjà utilisées pour la formation des cellules 100 et 101. La
figure 5 est une coupe de la figure 4 suivant la ligne 5-5.
Une couche 110 d'oxyde de champ représentée sur les figures 5 et 6 est formée sur le corps de type N. Une couche d'un matériau de réserve photographique est déposée sur l'oxyde de champ puis mise sous forme de motifs à l'aide d'une étape photolithographique convenable avec masquage pour la formation d'ouvertures dans la couche d'oxyde de champ. Les parties exposées de l'oxyde de champ sont alors retirées par attaque qui expose les régions actives de dispositif. De préférence, une attaque isotrope de type humide est utilisée afin que les bords de l'oxyde de champ aient un profil incliné. Cependant, une opération d'attaque anisotrope peut aussi être utilisée. La couche d'oxyde de grille est alors formée par croissance sur les régions actives et une couche de silicium polycristallin est alors déposée sur les couches d'oxyde de grille et d'oxyde de champ. Le dispositif est alors traité de la manière décrite
précédemment.
La couche 110 d'oxyde de champ est utilisée comme couche isolante entre le bus de grille et le substrat de silicium. Le bord de l'oxyde de champ 110 se combine aussi avec le bord du silicium polycristallin de la zone active
pour former une fenêtre de diffusion qui délimite les par-
ties P-, N+ et P+ des demi-cellules 103 et 104 de termi-
naison, placées en partie sous l'oxyde de champ 110. La surface supérieure de l'oxyde de champ 110 est aussi partiellement recouverte d'une bande 32a de silicium polycristallin qui est déposée et mise sous forme de motifs dans les mêmes étapes que la grille principale 32 de
silicium polycristallin de la zone active.
Comme l'indique la figure 6, des doigts étroits 32b de la couche de silicium polycristallin partent de la région principale 32 de la couche de silicium polycristallin et se raccordent à la bande 32a. La largeur des doigts doit être minimale pour que les régions P- puissent diffuser sous les doigts 32b en se rejoignant et puissent ainsi former une région ininterrompue au bord de la pastille (largeur de 2 gm par exemple). Une plus grande séparation réduit la tension d'avalanche. La bande 32a est elle-même connectée au bus 24 de grille qui est simplement une bande isolée de la même couche métallique déposée pour la formation du contact 84 de source. La couche d'oxyde à basse température représentée sur les figures 5 et 6 est déposée en même temps que les couches , 82, 83 d'oxyde à basse température de la figure 3. Un la anneau équipotentiel 32C de silicium polycristallin (anneau EQR) est aussi formé pendant la réalisation du silicium polycristallin de la couche 32 de la zone active, mais
recouvre le bord de l'oxyde de champ 110 comme représenté.
L'anneau EQR est aussi au contact de la couche d'oxyde de grille placée sur la région adjacente à la piste de manière que la formation d'un canal d'inversion soit évitée, car il pourrait provoquer la formation d'un courant de fuites. Il est connecté à la région de piste qui est habituellement au
potentiel du drain.
La figure 7 montre comment la structure de terminaison
des figures 4, 5 et 6 peut être appliquée à des demi-
cellules de terminaison qui sont adjacentes au bus 25 ou 26 de grille placé à l'intérieur de la pastille. Ainsi, les demi-cellules de terminaison 140 et 141, analogues aux cellules 103 et 104 des figures 4 et 5 sont terminées par une structure analogue au côté gauche symétrique, par
rapport au bus 24, sur les figures 5 et 6.
Selon une caractéristiques importante de l'invention et comme indiqué sur les figures 5 et 7, la plaque 32a de silicium polycristallin doit être proche du bord de la région de base P- des cellules 103, 104 ou 140, 141 de
terminaison et recouvre de façon optimale ce bord. Le sili-
cium polycristallin forme une plaque de champ qui étale le
champ électrique produit aux cellules de bord. Une sépa-
ration de quelques microns entre le bord de la région de base P- et la plaque de champ est encore acceptable, mais donne une réduction de la tension de claquage lorsque la
séparation augmente.
La figure 8 est une vue agrandie de la région de bord de l'oxyde de champ 110. Comme décrit précédemment, l'oxyde de champ est de préférence attaqué de façon isotrope et le bord de l'oxyde de champ a ainsi un profil incliné. Cette inclinaison 200 de l'oxyde de champ est avantageuse pour les dispositifs à canal N car la région P+ implantée de façon profonde est partiellement implantée dans la région inclinée et entoure la source pour atteindre la surface. La partie inclinée élargit aussi le profil de la région P- qui est aussi partiellement implantée dans la partie inclinée. Ces profils des régions P- et P+ empêchent les fuites du canal et
réduisent la résistance de base des cellules de bord.
Comme noté précédemment, la structure de terminaison selon l'invention s'applique aussi à des dispositifs à canal P. Plus précisément, une région de source P+ remplace la région de source N+ représentée sur figure 8, et une région N+ remplace la région P+, une région de base N- remplace la
région de base P- et un substrat de type P est utilisé.
Lorsque la structure de terminaison est utilisée avec des dispositifs à canal P cependant, on a observé que le dispositif à canal P avait une caractéristique de claquage
I-V "amorti" représentée par la courbe 90 de la figure 9.
Cette caractéristique de claquage amorti est due en partie aux coins nets formés par intersection des masques de
silicium polycristallin et d'oxyde de champ. Cette dispo-
sition réduit la concentration de dopage de crête de la région de base Naux coins et provoque donc un claquage prématuré par percement. Cet effet est en outre renforcé par l'inclinaison de l'oxyde qui permet à la région de source P+
qui est implantée d'aller plus loin sous l'oxyde.
Pour la solution du problème et dans un autre aspect
de la présente invention, la couche 32a de silicium poly-
cristallin s'étend légèrement sur le bord de l'oxyde 110 de champ (sur 0, 5 jm environ) afin que l'épaulement de la partie inclinée 200 d'oxyde de champ soit "redressé" comme indiqué sur la figure 10. Bien qu'on ait représenté un
dispositif à canal P-, le prolongement de silicium poly-
cristallin est aussi avantageux dans les dispositifs à canal N-. Le prolongement de silicium polycristallin forme un masque pour l'introduction des matières de dopage dans le substrat dans la partie de cellule représentée. On a constaté que cette réalisation empêchait le claquage amorti, notamment dans le cas des dispositifs à canal P, et provoquait l'obtention d'une caractéristique de claquage plus nette, comme indiqué par la courbe en trait interrompu
91 sur la figure 9.
Le prolongement du silicium polycristallin peut être compris entre zéro et quelques microns mais, dans un cas optimal, il est aussi petit que le permettent les règles de conception, car des prolongements plus grands donnent de plus grandes déformations du champ au niveau du gradin de l'oxyde de grille près de l'oxyde de champ. Ces déformations peuvent réduire la fiabilité de la terminaison à cause de l'injection des porteurs excités et du claquage diélectrique
qui dépend du temps. Ce phénomène provoque aussi une "excur-
sion" de la caractéristique I-V, le dispositif présentant le
phénomène d'avalanche à une tension réduite, la valeur aug-
mentant ensuite progressivement lorsque les porteurs sont injectés et piégés dans l'oxyde à l'emplacement de déformation. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux procédés, structures et dispositifs qui viennent d'être décrits uniquement à titre
d'exemple non limitatif sans sortir du cadre de l'invention.
Claims (16)
1. Procédé de fabrication d'une structure de terminai-
son d'un dispositif à semi-conducteur, caractérisé en ce qu'il comprend les étapes suivantes: la formation d'une couche d'un matériau isolant de champ (110) sur un substrat de silicium, la formation de motifs et l'attaque d'au moins une région choisie de la couche du matériau isolant de champ (110) pour la formation d'au moins une ouverture dans la couche du matériau isolant de champ (110) et d'au moins une partie restante, le dépôt d'une couche de silicium polycristallin (32) dans ladite ouverture au moins de la couche du matériau isolant de champ (110) et sur la partie restante de la couche du matériau isolant de champ (110), la formation de motifs et l'attaque de parties choisies
de la couche de silicium polycristallin (32) pour la forma-
tion de plusieurs ouvertures distantes de la couche de silicium polycristallin (32), chaque partie ayant au moins une première portion respective formée dans au moins une ouverture de la couche du matériau isolant de champ (110) et adjacente à la partie restante de la couche du matériau isolant de champ (110), une partie de la couche de silicium polycristallin (32) étant placée sur la couche du matériau isolant de champ (110) délimitant une plaque de champ (32a) de silicium polycristallin, l'introduction d'impuretés d'un premier type de conductivité dans les régions de la surface du substrat de silicium placés sous la première portion respective des ouvertures de la couche de silicium polycristallin (32) pour la formation de premières régions diffusées, l'introduction d'impuretés d'un second type de conductivité qui est opposé au premier type de conductivité dans des régions correspondantes de surface du substrat de silicium pour la formation de secondes régions diffusées, les premières régions diffusées étant plus profondes et plus larges que les secondes régions diffusées, le dépôt d'une couche isolante de recouvrement (80, 82, 83), la formation de motifs et l'attaque de parties choisies de la couche isolante de recouvrement (80, 82, 83) pour la formation de premières ouvertures qui exposent des régions sous-jacentes de la surface de la plaque de champ (32a) de silicium polycristallin et de secondes ouvertures qui exposent des zones sous-jacentes respectives des régions de surface du substrat de silicium,
le dépôt d'une couche conductrice sur la couche iso-
lante de recouvrement (80, 82, 83) et sur les régions sous-
jacentes de surface de la plaque de champ (32a) de silicium polycristallin et des zones sous-jacentes des régions de surface du substrat de silicium, et la mise sous forme de motifs et l'attaque de parties de la couche conductrice pour la formation d'au moins une électrode qui est au contact de la plaque de champ (32a) de silicium polycristallin et d'au moins une électrode qui est au contact des zones sous-jacentes des régions de surface du
substrat de silicium.
2. Procédé selon la revendication 1, caractérisé en ce qu'une partie de la plaque de champ (32a) de silicium polycristallin recouvre une partie des premières régions diffusées.
3. Procédé selon la revendication 1, caractérisé en ce qu'une région de la couche de silicium polycristallin (32) placée entre deux ouvertures respectives distantes forme un
doigt (32b) de silicium polycristallin.
4. Procédé selon la revendication 3, caractérisé en ce que la largeur du doigt (32b) de silicium polycristallin est suffisamment faible pour que la première région diffusée
d'une ouverture de la paire respective d'ouvertures dis-
tantes recouvre la première région diffusée d'une autre
ouverture de la paire d'ouvertures respective distantes.
5. Procédé selon la revendication 1, caractérisé en ce que le matériau isolant de champ (110) comporte une seconde ouverture qui borde le dispositif à semi-conducteur et forme une région de piste, et la couche de silicium polycristallin (32) comprend un anneau équipotentiel (EQR) ayant une première partie placée sur la couche du matériau isolant de champ (110) et une seconde partie placée sur la région de piste afin que celle-ci soit maintenue à un potentiel prédéterminé.
6. Procédé selon la revendication 1, caractérisé en ce que l'étape de formation de motifs et d'attaque de la couche du matériau isolant de champ (110) comprend une attaque isotrope du matériau isolant de champ (110) de manière qu'un bord de la couche du matériau isolant de champ (110) qui borde la première partie des ouvertures distantes ait un
profil incliné.
7. Procédé selon la revendication 6, caractérisé en ce que l'introduction des impuretés d'un premier et d'un second type de conductivité comprend l'introduction des impuretés par le bord incliné de la couche du matériau isolant de
champ (110).
8. Procédé selon la revendication 6, caractérisé en ce que la plaque de champ (32a) de silicium polycristallin s'étend sur le bord incliné de la couche du matériau isolant
de champ (110).
9. Procédé selon la revendication 1, caractérisé en ce que chacune des ouvertures distantes comporte une seconde partie respective formée sur la partie restante de la couche
du matériau isolant de champ (110).
10. Structure de terminaison destinée à un dispositif à semi-conducteur, la structure de terminaison comprenant: une couche d'un matériau isolant de champ (110) formée sur un substrat de silicium et ayant au moins une ouverture et au moins une partie restante, une couche de silicium polycristallin (32) déposée dans ladite ouverture au moins de la couche du matériau isolant de champ (110) et sur la partie restante de la couche du matériau isolant de champ (110), la couche de silicium
polycristallin (32) comprenant plusieurs ouvertures dis-
tantes formées dans la couche et ayant au moins une première partie respective formée dans ladite ouverture au moins de la couche du matériau isolant de champ (110) et adjacente à la partie restante de la couche du matériau isolant de champ (110), une partie de la couche de silicium polycristallin (32) qui se trouve au-dessus de la couche du matériau isolant de champ (110) délimitant une plaque de champ (32a) de silicium polycristallin, des premières régions diffusées formées d'impuretés d'un premier type de conductivité, introduites dans des régions de surface du substrat de silicium qui se trouvent sous la première partie respective des ouvertures de la couche de silicium polycristallin (32), des secondes régions diffusées formées d'impuretés d'un second type de conductivité, opposé au premier type de conductivité, introduites dans les régions correspondantes de surface du substrat de silicium, les premières régions diffusées étant plus profondes et plus larges que les secondes régions diffusées, une couche isolante de recouvrement (80, 82, 83) ayant des premières ouvertures formées dans cette couche et qui exposent des régions de surface sous- jacentes de la plaque de champ (32a) de silicium polycristallin et ayant des secondes ouvertures qui exposent des zones sous-jacentes respectives des régions de surface du substrat de silicium, et une couche conductrice déposée sur la couche isolante de recouvrement (80, 82, 83) et dans les premières et secondes ouvertures de la couche isolante de recouvrement (80, 82, 83) et qui comporte au moins une électrode qui est
au contact de la plaque de champ (32a) de silicium poly-
cristallin et au moins une électrode qui est au contact des zones sousjacentes des régions de surface du substrat de silicium.
11. Structure selon la revendication 10, caractérisée en ce qu'une partie de la plaque de champ (32a) de silicium polycristallin recouvre une partie des premières régions diffusées.
12. Structure selon la revendication 10, caractérisée en ce qu'une région de la couche de silicium polycristallin (32) placée entre deux ouvertures distantes d'une paire respective d'ouvertures forme un doigt (32b) de silicium polycristallin.
13. Structure selon la revendication 12, caractérisée
en ce que la largeur du doigt (32b) de silicium polycris-
tallin est suffisamment petite pour que la première région diffusée d'une ouverture de la paire respective d'ouvertures distantes recouvre la première région diffusée de l'autre
ouverture de la paire d'ouvertures distantes respectives.
14. Structure selon la revendication 10, caractérisée en ce que la couche du matériau isolant de champ (110) comporte une seconde ouverture qui borde le dispositif à semi-conducteur et forme une région de piste, et la couche
de silicium polycristallin (32) comporte un anneau équipo-
tentiel (EQR) ayant une première partie placée sur la couche du matériau isolant de champ (110) et une seconde partie
placée sur la région de piste afin que celle-ci soit mainte-
nue à un potentiel prédéterminé.
15. Procédé de fabrication d'un dispositif à semi-
conducteur ayant une structure de terminaison, caractérisé en ce qu'il comprend les étapes suivantes: la formation d'une couche d'un matériau isolant de champ (110) sur un substrat de silicium, la formation de motifs et l'attaque dans une région choisie au moins de la couche du matériau isolant de champ (110) pour la formation d'au moins une ouverture dans la couche du matériau isolant de champ (110) et d'au moins une partie restante, la formation d'une couche d'un matériau isolant de grille sur le substrat de silicium dans ladite ouverture au moins de la couche du matériau isolant de champ (110), le dépôt d'une couche de silicium polycristallin (32) sur la partie restante de la couche du matériau isolant de champ (110) et de la couche du matériau isolant de grille, la formation de motifs et l'attaque dans des parties choisies de la couche de silicium polycristallin (32) pour la formation de plusieurs ouvertures distantes dans la couche de silicium polycristallin (32), comprenant plusieurs ouvertures périphériques ayant chacune au moins une première portion respective formée sur la couche du matériau isolant de grille et adjacente à la partie restante de la couche du matériau isolant de champ (110), une partie de la couche de silicium polycristallin (32) qui se trouve sur la couche du matériau isolant de champ (110) délimitant ainsi une plaque de champ (32a) de silicium polycristallin,
l'introduction d'impuretés d'un premier type de conduc-
tivité dans les régions de surface du substrat de silicium placées sous la première partie respective des ouvertures périphériques de la couche de silicium polycristallin (32) pour la formation de premières régions diffusées,
l'introduction d'impuretés d'un second type de conduc-
tivité, qui est opposé au premier type de conductivité, dans des régions correspondantes de surface du substrat de silicium pour la formation de secondes régions diffusées,
l'introduction d'impuretés du premier type de conducti-
vité dans des régions de surface du substrat de silicium pour la formation de troisièmes régions diffusées, les secondes régions diffusées ayant une profondeur finale inférieure à celle des troisièmes régions diffusées, les premières régions diffusées étant plus profondes et plus larges que les troisièmes régions diffusées et ayant une concentration plus faible que celles-ci, le dépôt d'une couche isolante de recouvrement (80, 82,
83),
la formation de motifs et l'attaque dans des parties choisies de la couche isolante de recouvrement (80, 82, 83) pour la formation de premières ouvertures dans la couche isolante de recouvrement (80, 82, 83) qui exposent les régions sous-jacentes de surface de la plaque de champ (32a) de silicium polycristallin et des secondes ouvertures qui exposent des zones respectives sous-jacentes des régions de surface du substrat de silicium et ayant des parois latérales, l'attaque de cavités dans les zones sous-jacentes des régions de surface du substrat de silicium à une profondeur supérieure à celle des secondes régions diffusées, l'attaque de parois latérales pour la formation de parties affouillées qui exposent d'autres parties de la surface du substrat de silicium qui sont adjacentes aux
cavités et qui entourent ces cavités dans les zones sous-
jacentes des régions de surface du substrat de silicium, le dépôt d'une couche conductrice sur la couche isolante de recouvrement (80, 82, 83) et sur les régions de surface sous-jacentes de la plaque de champ (32a) de silicium polycristallin, les troisièmes régions diffusées étant placées à la partie inférieure des cavités et les
secondes régions diffusées étant placées aux parties supé-
rieures des cavités et dans des parties supplémentaires de la surface du substrat de silicium, et la formation de motifs et l'attaque de parties de la couche conductrice pour la formation d'au moins un contact de grille qui est au contact de la plaque de champ (32a) de silicium polycristallin et d'au moins un contact (84) de source qui est au contact des seconde et troisième régions diffusées.
16. Dispositif à semi-conducteur, possédant une struc-
ture de terminaison, et caractérisé en ce qu'il comprend: une couche d'un matériau isolant de champ (110) formée sur un substrat de silicium et ayant au moins une ouverture et au moins une partie restante, une couche d'un matériau isolant de grille formée sur le substrat de silicium dans ladite ouverture au moins de la couche du matériau isolant de champ (110), une couche de silicium polycristallin (32) déposée sur la partie restante de la couche du matériau isolant de champ (110) et sur la couche du matériau isolant de grille, la couche de silicium polycristallin (32) comprenant plusieurs ouvertures distantes qui comprennent plusieurs ouvertures périphériques ayant chacune au moins une première portion respective formée sur la couche du matériau isolant de grille et adjacente à la partie restante de la couche du matériau isolant de champ (110), une partie de la couche de silicium polycristallin (32) placée sur la couche du matériau isolant de champ (110) délimitant une plaque de champ (32a) de silicium polycristallin, des premières régions diffusées formées d'impuretés d'un premier type de conductivité, introduites dans des régions de surface du substrat de silicium placées sous la première partie respective des ouvertures périphériques formées dans la couche de silicium polycristallin (32), des secondes régions diffusées formées d'impuretés d'un second type de conductivité qui est opposé au premier type de conductivité, dans des régions correspondantes de surface du substrat de silicium, des troisièmes régions diffusées formées d'impuretés du premier type de conductivité, introduites dans des régions de surface du substrat de silicium, les secondes régions diffusées ayant une profondeur finale inférieure à celle des troisièmes régions diffusées, les premières régions diffusées étant plus profondes et plus larges que les troisièmes régions diffusées et ayant une concentration inférieure à celles-ci, une couche isolante de recouvrement (80, 82, 83) ayant des premières ouvertures formées dans la couche et qui exposent des régions de surface sous-jacentes de la plaque de champ (32a) de silicium polycristallin et des secondes ouvertures qui exposent des zones respectives sous-jacentes des régions de surface du substrat de silicium, les zones sous-jacentes des régions de surface du substrat de silicium ayant des cavités formées avec une profondeur supérieure à
celle des secondes régions diffusées, les secondes ouver-
tures exposant des parties supplémentaires de la surface du substrat de silicium qui sont adjacentes aux cavités et entourent ces cavités dans les zones sous-jacentes des régions de surface du substrat de silicium, et une couche conductrice déposée sur la couche isolante de recouvrement (80, 82, 83) et dans les premières et secondes ouvertures de la couche isolante de recouvrement (80, 82, 83) et qui comporte au moins un contact de grille qui est au contact de la plaque de champ (32a) de silicium polycristallin qui comprend au moins un contact (84) de source qui est au contact des troisièmes régions diffusées au fond des cavités et des secondes régions diffusées placées aux parties supérieures des cavités et dans les parties supplémentaires de la surface du substrat de silicium.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US507695P | 1995-10-11 | 1995-10-11 | |
| US668895P | 1995-11-14 | 1995-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2739976A1 true FR2739976A1 (fr) | 1997-04-18 |
| FR2739976B1 FR2739976B1 (fr) | 1999-04-02 |
Family
ID=26673893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9612435A Expired - Fee Related FR2739976B1 (fr) | 1995-10-11 | 1996-10-11 | Structure de terminaison, dispositif a semi-conducteur, et leurs procedes de fabrication |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5940721A (fr) |
| JP (1) | JP3069054B2 (fr) |
| KR (1) | KR100214408B1 (fr) |
| DE (1) | DE19641838A1 (fr) |
| FR (1) | FR2739976B1 (fr) |
| GB (1) | GB2306249B (fr) |
| IT (1) | IT1285780B1 (fr) |
| SG (1) | SG47184A1 (fr) |
Families Citing this family (18)
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- 1996-10-10 IT IT96MI002099A patent/IT1285780B1/it active IP Right Grant
- 1996-10-10 DE DE19641838A patent/DE19641838A1/de not_active Ceased
- 1996-10-10 GB GB9621156A patent/GB2306249B/en not_active Expired - Fee Related
- 1996-10-11 SG SG1996010853A patent/SG47184A1/en unknown
- 1996-10-11 JP JP8305443A patent/JP3069054B2/ja not_active Expired - Lifetime
- 1996-10-11 KR KR1019960045804A patent/KR100214408B1/ko not_active IP Right Cessation
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| GB2306249A (en) | 1997-04-30 |
| DE19641838A1 (de) | 1997-06-05 |
| ITMI962099A1 (it) | 1998-04-10 |
| GB2306249B (en) | 1999-11-17 |
| GB9621156D0 (en) | 1996-11-27 |
| JPH09172175A (ja) | 1997-06-30 |
| IT1285780B1 (it) | 1998-06-18 |
| KR100214408B1 (ko) | 1999-08-02 |
| FR2739976B1 (fr) | 1999-04-02 |
| JP3069054B2 (ja) | 2000-07-24 |
| KR970024163A (ko) | 1997-05-30 |
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|---|---|---|---|
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