JPH0410652A - 電界効果トランジスタを有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果トランジスタに関し、特に、ＤＲ
ＡＭに適用される電界効果トランジスタおよびその製造
方法に関する。

［従来の技術］ 従来、情報の記憶および書込を行なう装置として、ＭＯ
Ｓトランジスタを用いたＤＲＡＭが知られている。第３
図は、従来のＤＲＡＭのメモリセル部の断面構造図であ
る。第３図を参照して、Ｐ型シリコン基板１表面には素
子分離用の厚いフィールド酸化膜２が形成されている。

さらに、フィールド酸化膜２によって囲まれたＰ型シリ
コン基板１表面上にはトランスファゲートトランジスタ
３およびキャパシタ１０が形成されている。

トランスファゲートトランジスタ３は、Ｐ型シリコン基
板１表面上にゲート酸化膜５を介して形成されたゲート
電極（ワード線）４ｃを備えている。ゲート電極４Ｃの
周囲は、絶縁酸化膜４４で覆われている。絶縁酸化膜４
４のゲート電極４Ｃの側壁部はサイドウオール構造を有
するサイドウオール４４ａが形成されている。またＰ型
シリコン基板１中にはゲート電極４Ｃに自己整合する位
置関係で低濃度のｎ−不純物領域４３ａ、４３ｂが形成
されている。さらに、サイドウオール４４ａに自己整合
する位置関係で高濃度のｎ＋不純物領域５３ａ、５３ｂ
が形成されている。このｎ不純物領域４３ａ、４３ｂと
ｎ＋不純物領域５３ａ、５３ｂとによっていわゆるＬＤ
Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ　）が形
成されている。そして、このＬＤＤ構造の不純物領域が
ソース・ドレイン領域６ａ、６ｂとなる。なお、ｎ−不
純物領域４３ａ。

４３ｂとｎ＋不純物領域５３ａ、５３ｂは、イオン注入
法によって形成される。

キャパシタ１０は、不純物をドーピングした下部電極１
１と、シリコン窒化膜またはシリコン酸化膜あるいはシ
リコン窒化膜とシリコン酸化膜の多層膜などからなる誘
電体膜１２と、不純物をドーピングしたポリシリコンか
らなる上部電極１３との積層構造を有している。キャパ
シタ１０は、下部電極１１がトランスファゲートトラン
ジスタ３のゲート電極４Ｃの上部に形成されている。さ
らに、下部電極１１の一部はトランスファゲートトラン
ジスタ３の一方のソース・ドレイン領域６ａに接続され
ている。このように、キャパシタ１０の一部がトランス
ファゲートトランジスタ３の上部に形成された構造を有
するものをスタックドキャパシタと称し、さらにこのよ
うなキャパシタを含むＤＲＡＭをスタックドタイプのＤ
ＲＡＭと称する。また、ソース・ドレイン領域６ｂには
、ビット線１５が接続されている。さらに、フィールド
酸化膜２上には、ゲート電極４ｄが形成されている。

このメモリセルへの書込動作としては、ビット線１５に
印加されたデータ信号に相当する電圧を、ゲート電極４
Ｃに電圧を印加することによりトランスファゲートトラ
ンジスタ３をＯＮさせてキャパシタ１０に、ビット線１
５に与えられたデータに相当する電荷が蓄えられるので
ある。逆にキャパシタ１０に蓄積されたデータに相当す
る電荷を読出す場合には、ゲート電極４Ｃに所定の電圧
を印加してトランスファゲートトランジスタ３をＯＮさ
せてキャパシタ１０に蓄積された電荷に相当する電圧を
ビット線１５から読出すのである。

［発明が解決しようとする課題］ 前述のように、従来のＤＲＡＭのメモリセル部は、ビッ
ト線１５が接続されるソース・ドレイン領域６ｂとキャ
パシタ１０が接続されるソース・ドレイン領域６ａの双
方をイオン注入法により形成していた。

しかし、このイオン注入法では、Ｐ型シリコン基板１の
表面にイオン打込みを行なう際に、基板表面に結晶欠陥
が生じるという不都合がある。また結晶欠陥はサイドウ
オール４４ａの形成時のエツチングや下部電極１１への
不純物ドープによっても生じる。基板表面に結晶欠陥が
生じると、キャパシタ１０に蓄積される電荷がその結晶
欠陥によりＰ型シリコン基板１側にリークするため、Ｄ
ＲＡＭのリフレッシュ特性が劣化するという問題点があ
った。一方ビット線１５が接続されるソース・ドレイン
領域６ｂでは、その表面に結晶欠陥が生じたとしても、
ビット線１５を介して外部から電源供給があるため、結
晶欠陥による影響は少ない。

そこで、従来、キャパシタ１０の下部電極１１が接続さ
れるソース・ドレイン領域６ａをイオン注入法ではなく
熱拡散法により形成するものが提案されている。これら
は、たとえば、特開昭６４−８００６５号公報に開示さ
れている。第４図は、第３図に示したキャパシタが接続
されるソース・ドレイン領域を熱拡散法により形成した
場合の拡散状態を説明するための断面構造図である。第
４図を参照して、ｎ−不純物領域４３ａはイオン注入に
よるダメージが少ないため従来と同様にイオン注入法に
より形成する。その後、不純物がドープされた下部電極
１１を熱処理することにより下部電極１１に含まれる不
純物をＰ型シリコン基板１中に拡散するというものであ
る。しかし、この熱拡散を用いてソース・ドレイン領域
６ａを形成するという方法では、結晶欠陥をソース・ド
レイン領域６ａ内に閉じ込めるためにソース・ドレイン
領域を深くする必要がある。ところが、この熱拡散法に
よる方法では、ソース・ドレイン領域６ａの深さを深く
するに従って横方向の拡散も進み、ゲート電極４Ｃの下
まで拡散してしまうという不都合が生じる。このような
場合には、トランスファゲートトランジスタ３の実効チ
ャネル長が短くなり、いわゆるショートチャネル効果が
大きくなるという問題点が生じる。この対策として、ゲ
ート電極４Ｃの両側のサイドウオール４４ａを均一に厚
くする方法も考えられるが、ＬＤＤ構造を構成するｎ−
不純物領域４３ｂは、ｐｎ接合の接合領域を緩やかにす
ることにより電界強度を緩和してホットキャリアの生成
を抑制するものであるため、その拡散幅および不純物濃
度を厳密に制御することが要求される。したがって、そ
のｎ−不純物領域４３ｂの拡散幅を自己整合的に制御す
る要素となるサイドウオール４４ａの幅も厳密に制御す
る必要がある。その結果、サイドウオール４４ａの幅を
単純に広くするということはできないのである。つまり
、従来では、基板表面の結晶欠陥を低減するために熱拡
散法を採用するとショートチャネル効果が大きくなって
しまうという問題点があり、ショートチャネル効果を有
効に防止しながら基板表面の結晶欠陥を低減することは
困難であった。

この発明は、上記のような課題を解決するためになされ
たもので、基板表面の結晶欠陥を有効に低減す、るとと
もにショートチャンネル効果をも有効に防止することが
可能な電界効果トランジスタおよびその製造方法を提供
することを目的とする。

［課題を解決するための手段］ 第１請求項における発明では、半導体基板の表面に形成
され、その一端がチャネル領域の一端と接する第１の不
純物領域と、半導体基板の表面に形成され、その一端が
チャネル領域の他端に接し、その最大深さが第１の不純
物領域の最大深さより深く形成された第２の不純物領域
と、半導体基板のチャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、ゲート電極の第１の不純物
領域側の側壁に形成された第１の側壁絶縁膜と、第１の
側壁絶縁膜の側面に接するとともに、第１の不純物領域
に電気的に接続され、所定電位が印加される第１の導電
層と、ゲート電極の第２の不純物領域側の側壁に形成さ
れ、第１の側壁絶縁膜の幅より広い第２の側壁絶縁膜と
、第２の側壁絶縁膜の側面に接するとともに第２の不純
物領域に電気的に接続される第２の導電層とを含む。

第２請求項における発明は、半導体基板上に絶縁膜を介
してゲート電極を形成するステップと、半導体基板上お
よびゲート電極上に第１の絶縁膜を形成し、エツチング
することによりゲート電極の側壁部に第１の側壁絶縁膜
を形成するステップと、第１の側壁絶縁膜をマスクとし
て不純物をイオン注入することにより第１の不純物領域
を形成するステップと、第１の不純物領域および第１の
側壁絶縁膜上に第１の導電層および第２の絶縁膜を形成
し所定形状にパターニングするステップと、半導体基板
の全面に第３の絶縁膜を形成し異方性エツチングを行な
うことにより第１の導電層の側壁部および第１の側壁絶
縁膜の側壁部に第２の側壁絶縁膜を形成するステップと
、第２の側壁絶縁膜上およびゲート電極の第２の側壁絶
縁膜が形成される側の半導体基板上に不純物が導入され
た第２の導電層を形成するステップと、熱処理を施し第
２の導電層に導入された不純物を半導体基板中に拡散さ
せて第２の不純物領域を形成するステップとを含む。

［作用］ 第１請求項に係る発明では、半導体基板の表面にその一
端がチャネル領域の一端と接する第１の不純物領域が形
成され、半導体基板の表面にその一端がチャネル領域の
他端に接しその最大深さが第１の不純物領域の最大深さ
より深く形成された第２の不純物領域が形成され、半導
体基板のチャネル領域上にゲート絶縁膜を介してゲート
電極が形成され、ゲート電極の第１の不純物領域側の側
壁に第１の側壁絶縁膜が形成され、第１の側壁絶縁膜の
側面に接するとともに第１の不純物領域に電気的に接続
されるように所定電位が印加される第１の導電層が形成
され、ゲート電極の第２の不鈍物領域側の側壁に第１の
側壁絶縁膜の幅より広い第２の側壁絶縁膜が形成され、
第２の側壁絶縁膜の側面に接するとともに第２の不純物
領域に電気的に接続されるように第２の導電層が形成さ
れるので、第２の導電層と第２の不純物領域との接合領
域に生じる結晶欠陥が第２の不純物領域により有効に覆
われる。

第２請求項に係る発明では、半導体基板上に絶縁膜を介
してゲート電極が形成され、半導体基板上およびゲート
電極上に第１の絶縁膜が形成されてエツチングされるこ
とによりゲート電極の側壁部に第１の側壁絶縁膜が形成
され、第１の側壁絶縁膜をマスクとして不純物がイオン
注入されることにより第１の不純物領域が形成され、第
１の不純物領域および第１の側壁絶縁膜上に第１の導電
層および第２の絶縁膜が形成されて所定形状にパターニ
ングされ、半導体基板の全面に第３の絶縁膜が形成され
て異方性エツチングされることにより第１の導電層の側
壁部および第１の側壁絶縁膜の側壁部に第２の側壁絶縁
膜が形成され、第２の側壁絶縁膜上およびゲート電極の
第２の側壁絶縁膜が形成される側の半導体基板上に不純
物が導入された第２の導電層が形成され、熱処理が施さ
れて第２の導電層に導入された不純物が半導体基板中に
拡散されて第２の不純物領域が形成されるので、第２の
側壁絶縁膜により、第２の導電層に導入された不純物が
横方向に拡散してゲート電極下に拡散することが抑制さ
れる。

［発明の実施例］ 以下、この発明の実施例を図に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示したＤＲＡＭの断面構
造図である。第１図を参照して、ＤＲＡＭは、メモリセ
ルアレイ部１０１と周辺回路部１０２とから構成されて
いる。メモリセルアレイ部１０１は、トランスファゲー
トトランジスタ３と、キャパシタ１０とから構成されて
いる。トランスファゲートトランジスタ３は、Ｐ型シリ
コン基板１表面に形成された１対のソース・ドレイン領
域６ａ、６ｂと、ソース・　ドレイン領域６ａ、６ｂの
間に位置するＰ型シリコン基板１の表面上にゲート絶縁
膜５を介してそれぞれ形成されたゲート電極４ｂ、４ｃ
とを備える。ゲート電極４ｂ１４Ｃは絶縁酸化膜２０お
よびサイドウオール２０ａ。

２０ｂに覆われている。キャパシタ１０は下部電極（ス
トレージノード）１１と誘電体層１２と上部電極（セル
プレート）１３との積層構造から構成される。下部電極
１１は、フィールド酸化膜２に隣接して形成されたソー
ス・ドレイン領域６ａに接続されたベース部分１１ａと
、このベース部分１１ａの最外周に沿って鉛直方向に延
びて形成された立壁部分１１ｂの２つの部分とからなる
。

下部電極１１の立壁部分１１ｂは内外側面の両方とも容
量部分を構成することとなるので微細化された場合に一
定容量を確保するのに有効である。

トランスファゲートトランジスタ３の一方側のソース・
ドレイン領域６ｂにはビット線１５が接続されている。

また、フィールド酸化膜２上には、ゲート電極４ｄ、４
ｅが形成されており、そのゲート電極４ｄ、４ｅを覆う
ように絶縁酸化膜２０が形成されている。上部電極１３
上には層間絶縁層２２が形成されており、層間絶縁層２
２上にはゲート電極４ｂ、４ｃ、４ｄ、４ｅに対応する
位置に配線層１８がそれぞれ形成されている。配線層１
８を覆うように保護膜２３が形成されている。

一方、周辺回路部１０２には、同じ導電型のＭＯＳトラ
ンジスタ３０が形成されている。すなわち、Ｐ型シリコ
ン基板１上にソース・ドレイン領域３３ａ、３３ｂがＭ
ＯＳ）ランジスタ３０に対応した数だけ形成されており
、それらのＭＯＳトランジスタはフィールド酸化膜２に
よってそれぞれ分離されている。ソース・ドレイン領域
３３ａには、配線層１６が接続されており、ソース・ド
レイン領域３３ｂには、配線層１７が形成されている。

そして、配線層１６および１７上にはそれぞれコンタク
トプラグ１９を介して配線層１８が形成されている。ま
た、１対のソース・ドレイン領域３３ａ、３３ｂの間に
はゲート酸化膜３２を介してゲート電極３１が形成され
ている。ゲート電極３１を覆うように絶縁酸化膜２０お
よびサイドウオール２０ａ、２０ｂが形成されている。

配線層１６と配線層１７が重なる部分には絶縁酸化膜２
１が介在されている。

本実施例では、ＤＲＡＭをこのような構造としたが、従
来構造に比べて本実施例が特徴とするのは、サイドウオ
ール２０ａおよびソース・ドレイン領域６ａである。す
なわち、サイドウオール２０ａの幅は、ビット線１５が
接続される側のサイドウオール２０ｂの幅より広く形成
されており、ソース・ドレイン領域６ａは、ソース・ド
レイン領域６ｂより深く形成されている。このように構
成することによってキャパシタ１０の下部電極１１とソ
ース・ドレイン領域６ａとの接合領域に生じる結晶欠陥
がソース・ドレイン領域６ａ内に収まり、結晶欠陥によ
る悪影響を低減することができる。

第２Ａ図ないし第２Ｈ図は、第１図に示したメモリセル
アレイ部のトランスファゲートトランジスタと周辺回路
部のＭＯＳトランジスタの製造プロセスを説明するため
の断面構造図である。第２Ａ図ないし第２Ｈ図を参照し
て、次に製造プロセスについて説明する。まず、第２Ａ
図に示すように、Ｐ型シリコン基板１上に５ｉ０２から
なる酸化膜４１を形成する。酸化膜４１上にゲート電極
４ｃ、３１となるポリシリコン層を形成し、ＳｉＯ２か
らなる酸化膜４２を形成する。第２Ｂ図に示すように、
Ａｓ（砒素）またはＰ（リン）をイオン注入することに
より、たとえば１×１０１３〜３×１０１４／Ｃｍ２の
濃度を有するｎ−不純物領域４３を形成する。第２Ｃ図
に示すように、全面に５ｉ０２からなる酸化膜を形成し
て異方性エツチングを行なうことによりサイドウオール
２０ｂおよび絶縁酸化膜２０を形成する。第２Ｄ図に示
すように、後述するメモリセルのキャパシタが接続され
るｎ−不純物領域４３およびゲート電極４Ｃ上にレジス
ト４５を形成する。レジスト４５をマスクとしてＡｓを
イオン注入することにより、たとえば、１×１０１５〜
６×１０１５／Ｃｍ２の不純物濃度を有するｎ＋不純物
領域４４を形成する。

第２Ｅ図に示すように、上記ｎ−不純物領域４３および
ｎ＋不純物領域４４によりソース・ドレイン領域６ｂ、
３３ａ、３３ｂが形成される。ソース・ドレイン領域６
ｂ、３３ａ、３３ｂ上に形成された酸化膜をＲＩＥを用
いて除去する。全面にポリシリコン層および５ｉ０２か
らなる絶縁酸化膜２１を形成した後、所定形状にパター
ニングしてソース・ドレイン領域６ｂ上にビット線１５
および絶縁酸化膜２１を形成し、ソース・ドレイン領域
３３ａ上に配線層１６および絶縁酸化膜２１を形成する
。なお、ビット線１５および配線層１６にはＡｓのイオ
ン注入が行なわれている。次に第２Ｆ図に示すように、
全面に５ｉ０２からなる酸化膜を形成し、異方性エツチ
ングを行なうことにより、ビット線１５．配線層１６の
側壁部およびゲート電極４ｃ、３１の側壁部にサイドウ
オール２１ａ、２０ａを形成する。これによって、ゲー
ト電極４ｃ、３１の両側の側壁部のサイドウオール２０
ａ、２０ｂは、サイドウオール２０ａがサイドウオール
２０ｂより幅が広く形成された形となる。この後、第２
Ｇ図に示すように、ｎ−不鈍物領域４３およびソース・
ドレイン領域３３ｂ上に、ポリシリコン層にＰ（リン）
を注入しながら形成したキャパシタの下部電極を構成す
るベース部分１１ａおよび配線層１７をそれぞれ形成す
る。次に第２Ｈ図に示すように、ベース部分１１ａが接
続されたｎ−不純物領域４３（第２Ｇ図参照）に、ベー
ス部分１１ａに導入されたＰ（リン）を熱拡散法を用い
て拡散させる。この熱拡散の条件としては、たとえば、
８５０℃で５時間以内という条件が考えられる。これに
よって、ソース・ドレイン領域６ａが形成される。ここ
で、まず、本実施例によって形成されたサイドウオール
２０ａ、２０ｂの幅Ｓ、、Ｓ２を比較すると、Ｓ、はた
とえば１０００人に形成され、Ｓ２は１５００〜２００
ＯＡとなるように形成される。このようにサイドウオー
ル２０ａの幅を厚くすることにより、ベース部分１１ａ
に導入されたリンが熱拡散により拡散する場合にその拡
散深さを深くしたとしても、ｎ−不純物領域４３を超え
て拡散が進むことはなく、ゲート電極４ｃ下にソース・
ドレイン領域６ａが形成されることもない。したがって
、従来問題となっていたキャパシタの下部電極を構成す
るベース部分１１ａが接続されるソース・ドレイン領域
６ａを熱拡散により深く形成した場合に、実効チャネル
長が短くなるという不都合はなく、ショートチャネル効
果を有効に防止することができる。その結果、従来困難
であったキャパシタとキャパシタが接続される不純物領
域との接合領域における結晶欠陥を有効に防止しながら
、しかもショートチャネル効果を有効に防止することが
できることとなった。なお、ソース・ドレイン領域６ａ
の拡散深さｘ２は、たとえば１５００〜２００ＯＡに形
成されており、ソース・ドレイン領域６ｂの拡散深さは
たとえば１００ＯＡで形成されている。また、本実施例
では、ソース・ドレイン領域６ａおよび６ｂの両方をＬ
ＤＤ構造としたが、本発明はこれに限らず、ソース・ド
レイン領域６ｂはＬＤＤ構造とせずにソース・ドレイン
領域６ａのみＬＤＤ構造を有するものであってもよい。

このようにしてサイドウオールおよび熱拡散層を形成し
た後、数工程のプロセスを経て第１図に示したＤＲＡＭ
が形成される。ここで、本実施例のＤＲＡＭでは、サイ
ドウオール２０ａの厚みを厚くすることおよびキャパシ
タ１０が接続されるソース・ドレイン領域６ａを熱拡散
法により深く形成することにより、キャパシタ１０とソ
ース・ドレイン領域６ａとの接合領域に生じる結晶欠陥
を有効に低減できるとともにさらにトランスファゲート
トランジスタ３のショートチャネル効果を有効に防止す
ることができる。この結果、キャパシタ１０に蓄積され
た電荷のリークを有効に防止でき、リフレッシュ特性が
向上できるとともにトランスファゲートトランジスタ３
のトランジスタ特性を向上させることができる。

［発明の効果］ 第１請求項に係る発明では、半導体基板の表面にその一
端がチャネル領域の一端と接する第１の不純物領域を形
成し、半導体基板の表面にその一端がチャネル領域の他
端に接しその最大深さが第１の不純物領域の最大深さよ
り深く形成された第１の不純物領域を形成し、半導体基
板のチャネル領域上にゲート絶縁膜を介してゲート電極
を形成し、ゲート電極の第１の不純物領域側の側壁に第
１の側壁絶縁膜を形成し、第１の側壁絶縁膜の側面に接
するとともに第１の不純物領域に電気的に接続されるよ
うに所定電位が印加される第１の導電層を形成し、ゲー
ト電極の第２の不純物領域側の側壁に第１の側壁絶縁膜
の幅より広い第２の側壁絶縁膜を形成し、第２の側壁絶
縁膜の側面に接するとともに第２の不純物領域に電気的
に接続されるように第２の導電層を形成することにより
、第２の導電層と第２の不純物領域との接合領域に生じ
る結晶欠陥が第２の不純物領域により有効に覆われるの
で、基板表面の結晶欠陥を有効に低減することができる
。

第２請求項に係る発明では、半導体基板上に絶縁膜を介
してゲート電極を形成し、半導体基板上およびゲート電
極上に第１の絶縁膜を形成しエツチングすることにより
ゲート電極の側壁部に第１の側壁絶縁膜を形成し、第１
の側壁絶縁膜をマスりとじて不純物をイオン注入するこ
とにより第１の不純物領域を形成し、第１の不純物領域
および第１の側壁絶縁膜上に第１導電層および第２の絶
縁膜を形成し所定形状にパターニングし、半導体基板の
全面に第３の絶縁膜を形成し異方性エツチングを行なう
ことにより第１の導電層の側壁部および第１の側壁絶縁
膜の側壁部に第２の側壁絶縁膜を形成し、第２の側壁絶
縁膜およびゲート電極の第２の側壁絶縁膜が形成される
側の半導体基板上に不純物が導入された第２の導電層を
形成し、熱処理を施し第２の導電層に導入された不純物
を半導体基板中に拡散させて第２の不純物領域を形成す
ることにより、第２の側壁絶縁膜により第２の導電層に
導入された不純物が横方向に拡散してゲート電極下に拡
散することが抑制されるので、ショートチャネル効果を
有効に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したＤＲＡＭの断面構造
図、第２Ａ図ないし第２Ｈ図は第１図に示したメモリセ
ルアレイ部のトランスファゲートトランジスタと周辺回
路部のＭＯＳ）ランジスタの製造プロセスを説明するた
めの断面構造図、第３図は従来のＤＲＡＭのメモリセル
部を示した断面構造図、第４図は熱拡散法により第３図
に示したキャパシタが接続されるソース・ドレイン領域
を形成した場合の拡散状態を説明するための断面構造図
である。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、４ｂ、４ｃ、４ｄ。 ４ｅはゲート電極、６ａ、６ｂはソース・ドレイン領域
、１０はキャパシタ、２０ａはサイドウオールである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面に形成され、その一端がチャネ
   ル領域の一端と接する第１の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記チャ
   ネル領域の他端に接し、その最大深さが前記第１の不純
   物領域の最大深さより深く形成された第２の不純物領域
   と、 前記半導体基板のチャネル領域上にゲート絶縁膜を介し
   て形成されたゲート電極と、 前記ゲート電極の前記第１の不純物領域側の側壁に形成
   された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の側面に接するとともに、前記第
   １の不純物領域に電気的に接続され、所定電位が印加さ
   れる第１の導電層と、 前記ゲート電極の前記第２の不純物領域側の側壁に形成
   され、前記第１の側壁絶縁膜の幅より広い第２の側壁絶
   縁膜と、 前記第２の側壁絶縁膜の側面に接するとともに前記第２
   の不純物領域に電気的に接続される第２の導電層とを含
   む、電界効果トランジスタ。
2. （２）半導体基板の表面に形成された第１の不純物領域
   および第２の不純物領域と、前記第１および第２の不純
   物領域によって形成されるチャネル領域上にゲート絶縁
   膜を介して形成されたゲート電極と、前記ゲート電極の
   側壁に形成された側壁絶縁膜と、前記側壁絶縁膜に接す
   るとともに前記第１の不純物領域に電気的に接続された
   第１の導電層と、前記側壁絶縁膜に接するとともに前記
   第２の不純物領域に電気的に接続された第２の導電層と
   を備えた電界効果素子の製造方法であって、 前記半導体基板上に絶縁膜を介してゲート電極を形成す
   るステップと、 前記半導体基板上および前記ゲート電極上に第１の絶縁
   膜を形成し、エッチングすることにより前記ゲート電極
   の側壁部に第１の側壁絶縁膜を形成するステップと、 前記第１の側壁絶縁膜をマスクとして不純物をイオン注
   入することにより第１の不純物領域を形成するステップ
   と、 前記第１の不純物領域および前記第１の側壁絶縁膜上に
   第１の導電層および第２の絶縁膜を形成し、所定形状に
   パターニングするステップと、前記半導体基板の全面に
   第３の絶縁膜を形成し、異方性エッチングを行なうこと
   により、前記第１の導電層の側壁部および前記第１の側
   壁絶縁膜の側壁部に第２の側壁絶縁膜を形成するステッ
   プと、前記第２の側壁絶縁膜上および前記ゲート電極の
   前記第２の側壁絶縁膜が形成される側の前記半導体基板
   上に不純物が導入された第２の導電層を形成するステッ
   プと、 熱処理を施し、前記第２の導電層に導入された不純物を
   前記半導体基板中に拡散させて第２の不純物領域を形成
   するステップとを含む、電界効果トランジスタの製造方
   法。