KR100905776B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 패싱 게이트(passing gate)에 의한 영향을 최소화시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계와, 상기 소자분리막을 포함한 반도체기판 상에 버퍼용 절연막을 형성하는 단계와, 상기 버퍼용 절연막이 형성된 상기 기판 활성영역에 대해 웰 이온주입 및 채널 이온주입을 차례로 수행하는 단계와, 상기 기판 활성영역의 게이트 형성영역과 비트라인 콘택 형성영역을 식각하여 홈을 형성하는 단계와, 상기 홈 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 기판 전면 상에 게이트 물질들을 차례로 형성하는 단계와, 상기 홈 상에 형성된 게이트 물질들을 식각하여 비트라인 콘택 형성영역을 노출시키는 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계와, 상기 홈 이외의 기판 상에 형성된 게이트 물질들을 식각하여 스토리지 노드 콘택 형성영역을 노출시키는 제2콘택홀을 형성함과 아울러 상기 소자분리막 상에는 제1게이트를, 상기 홈의 양측부 각각에는 단차진 제2게이트를 형성하는 단계와, 상기 제2콘택홀 아래의 기판 표면 내에 제2접합영역을 형성하는 단계 및 상기 제1콘택홀 및 상기 제2콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체기판 20: 소자분리막
30: 버퍼용 절연막 40: 홈
50: 게이트 절연막 60: 폴리실리콘막
70: 게이트 금속막 80: 게이트 하드마스크막
90: 게이트 스페이서 100: 셀 스페이서
110: 랜딩플러그 M: 감광막패턴
C1: 제1콘택홀 C2: 제2콘택홀
G1: 제1게이트 G2: 제2게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 패싱 게이트(passing gate)의 영향을 최소화시킬 수 있는 방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 채널 길이(channel length)도 감소되고 있는 실정이다.
이러한 추세는, 저장 단위가 되는 셀 트랜지스터 뿐만 아니라 주변 회로의 트랜지스터의 채널 길이도 감소시키고 있는 실정이다.
그 결과, 특정한 소자에서 요구하는 트랜지스터(Transistor)의 문턱전압(Vt) 타겟을 구현함에 있어서 기존의 평면(plannar) 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 게이트(Gate)를 갖는 트랜지스터, 즉, 반도체기판을 식각해서 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 구조의 트랜지스터에 대한 연구가 활발히 진행되고 있다.
상기와 같은 3차원 구조의 게이트는, 식각된 기판 부분을 채널로 사용함으로서, 채널 길이를 확보할 수 있기 때문에 유효채널길이를 증가시킬 수 있는 장점을 가지고 있다.
한편, 상기 3차원 구조의 게이트 경우, 상기 홈을 형성하기 위한 반도체기판 식각 공정시, 게이트 라인이 지나가는, 즉, 형성되는 소자분리막 부분도 식각되는데, 이렇게 식각된 소자분리막 상에 형성된 게이트(이하, 패싱 게이트)가 인접해 있는 다른 게이트(활성영역의 홈 상에 형성된 게이트)에 영향을 미치게 된다.
구체적으로는, 상기 홈을 형성하기 위한 반도체기판 식각 공정시, 상기 패싱 게이트가 지나가는 소자분리막 부분도 식각됨에 따라, 상기 패싱 게이트는 상기 소자분리막이 식각된 높이 만큼 상기 홈 부분과 가까워지게 되면서, 상기 게이트의 문턱전압 감소 및 누설전류를 유발시키는 원인으로 작용되어 트랜지스터 특성에 영향을 미치게 된다.
이러한, 패싱 게이트(passimg gate)의 문제는 소자가 고집적화 될수록 심하된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 게이트 라인이 지나가는 소자분리막 부분의 식각을 억제하여 패싱 게이트의 영향을 최소화할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계; 상기 소자분리막을 포함한 반도체기판 상에 버퍼용 절연막을 형성하는 단계; 상기 버퍼용 절연막이 형성된 상기 기판 활성영역에 대해 웰 이온주입 및 채널 이온주입을 차례로 수행하는 단계; 상기 기판 활성영역의 게이트 형성영역과 비트라인 콘택 형성영역을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 기판 전면 상에 게이트 물질들을 차례로 형성하는 단계; 상기 홈 상에 형성된 게이트 물질들을 식각하여 비트라인 콘택 형성영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계; 상기 홈 이외의 기판 상에 형성된 게이트 물질들을 식각하여 스토리지 노드 콘택 형성영역을 노출시키는 제2콘택홀을 형성함과 아울러 상기 소자분리막 상에는 제1게이트를, 상기 홈의 양측부 각각에는 단차진 제2게이트를 형성하는 단계; 상기 제2콘택홀 아래의 기판 표면 내에 제2접합영역을 형성하는 단계; 및 상기 제1콘택홀 및 상기 제2콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1콘택홀을 형성하는 단계 후, 상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계 전, 상기 제1콘택홀을 포함한 기판 전면 상에 게이트 스페이서용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
삭제
상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계는, 상기 제1콘택홀 아래의 기판에 대해 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500KeV의 에너지를 갖는 조건하에서 고농도 이온주입을 수행하는 것을 특징으로 한다.
상기 제2콘택홀 아래의 기판 표면 내에 제2접합영역을 형성하는 단계는, 상기 제2콘택홀 아래의 기판에 대해 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500KeV의 에너지를 갖는 조건하에서 고농도 이온주입을 수행하는 것을 특징으로 한다.
상기 제2접합영역을 형성하는 단계 후, 상기 제1콘택홀 및 상기 제2콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계 전, 상기 제1콘택홀 및 상기 제2콘택홀 양측벽에 셀 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 반도체기판 활성영역의 게이트 영역과 비트라인 콘택 영역을 동시에 노출시키는 홈을 형성한 후, 상기 홈 상에 게이트 물질들을 차례로 증착한다. 그런다음, 상기 홈 상의 게이트 물질들을 식각하여 비트라인 콘택 영역을 노출시키는 제1콘택홀을 형성한 후, 상기 홈 이외의 기판 상의 게이트 물질들을 식각하여 스토리지 노드 콘택 영역을 노출시키는 제2콘택홀을 형성함과 동시에 상기 홈의 양측부에 단차진 게이트 및 상기 활성영역을 한정하는 소자분리막 상에 게이트를 형성하는 것을 특징으로 한다.
이렇게 하면, 상기 게이트 영역과 비트라인 콘택 영역을 함께 노출시키는 홈을 형성함에 따라서, 종래 기술에 따른 상기 홈 형성시, 패싱 게이트가 형성되는 소자분리막 부분이 식각되었던 문제점을 방지할 수 있게 된다.
이와 같이, 상기 패싱 게이트가 형성되는 소자분리막 부분의 식각을 방지할 수 있게 됨에 따라, 상기 패싱 게이트가 상기 홈 상에 형성된 게이트에 미치는 영향을 최소화시킬 수 있어, 트랜지스터 특성을 안정화시킬 수 있다.
자세하게, 도 1 내지 도 6은 본 발명에 따른 모스펫 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 반도체기판(10) 내에 활성영역을 한정하는 소자분리막(20)을 형성한 후, 상기 소자분리막(20)을 포함한 기판 전면 상에 버퍼용 절연막(30)을 형성한다. 그런다음, 상기 버퍼용 절연막(30)이 형성된 상기 기판 활성영역에 대해 웰(Well) 이온주입 및 채널(channel) 이온주입을 차례로 수행한다.
도 2를 참조하면, 상기 버퍼용 절연막(30) 상에 게이트 형성영역과 비트라인 콘택 영역을 노출시키는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용해서 상기 버퍼용 절연막(30)을 식각하여 상기 기판의 게이트 형성영역과 비트라인 콘택 형성영역을 노출시킨다. 그런다음, 상기 감광막패턴을 제거하고 나서, 상기 식각된 버퍼용 절연막(30)을 이용해서 상기 노출된 기판(10) 부분을 식각하여 500∼3000Å 깊이를 갖는 홈(40)을 형성한다. 이때, 상기 홈(40) 형성시, 상기 홈의 폭에 의해 후속의 스토리지 노드 콘택 영역이 정의된다.
다음으로, 상기 홈(40) 표면에 게이트 절연막(50)을 형성한다.
여기서, 본 발명은, 트랜지스터의 유효채널길이를 증가시키기 위한 기판 식각 공정시, 즉, 게이트 형성 영역에 홈을 형성하기 위한 기판 식각 공정시, 종래기술과는 다르게 게이트 형성영역만을 식각하지 않고, 게이트 형성영역과 비트라인 콘택 형성영역을 함께 식각하여 홈을 형성한다.
이에 따라, 트랜지스터의 유효채널길이를 증가시키기 위한 기판 식각 공정시, 상기 소자분리막 부분(도 2에서의 A부분), 자세하게는, 후속의 패싱 게이트가 형성되는 소자분리막 부분은 어택을 받지 않게 된다.
자세하게는, 종래기술에 따르면, 유효채널길이를 증가시키기 위한 기판 식각 공정시, 패싱 게이트가 형성되는 소자분리막 부분이 일부 식각이 되는데, 이는, 상기 소자분리막 상에 형성된 패싱 게이트를 활성영역에 형성된 다른 인접 게이트와의 거리를 가까워지게 하여, 다른 인접 게이트에 영향을 미치는 문제를 안고 있 었다.
이에, 본 발명은 유효채널길이를 증가시키기 위한 기판 식각 공정시, 반도체기판의 게이트 형성영역 및 비트라인 콘택 형성영역을 함께 식각함으로서, 상기 패싱 게이트가 형성되는 소자분리막의 식각을 방지할 수 있다.
따라서, 상기 패싱 게이트와 다른 인접 게이트간의 거리가 멀어지게 함으로서, 상기 패싱 게이트가 다른 인접 게이트에 미치는 영향을 최소화할 수 있어, 결과적으로, 트랜지스터 특성을 안정화시킬 수 있게 된다.
또한, 본 발명은 상기 비트라인 콘택 형성영역이 식각됨에 따라 비트라인 콘택 형성영역의 도핑(doping) 농도를 낮게 가져갈 수 있으므로, 상기 비트라인 콘택 형성영역의 누설전류를 감소시킬 수 있다.
도 3을 참조하면, 상기 게이트 절연막(50)이 형성된 상기 홈(40)이 매립되도록 기판 전면 상에 게이트 물질들을 차례로 형성하되, 바람직하게는, 먼저, 상기 게이트 절연막(50)이 형성된 상기 홈(40)이 매립되도록 기판 전면 상에 평탄화가 이루어진 폴리실리콘막(60)을 형성한 후, 상기 폴리실리콘막(60) 상에 게이트 금속막(70)과 게이트 하드마스크막(80)을 차례로 형성한다.
그런다음, 상기 게이트 하드마스크막(80) 상에 비트라인 콘택 형성영역을 노출시키는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용해서 상기 홈(40) 상의 노출된 게이트 물질들, 즉, 게이트 하드마스크막(80), 게이트 금속막(70) 및 폴리실리콘막(60)을 식각하여 제1콘택홀(C1)을 형성한다. 그런다음, 상기 감광막패턴을 공지된 공정에 따라 제거한다.
도 4를 참조하면, 상기 제1콘택홀(C1)을 포함한 기판 전면 상에 게이트 스페이서용 절연막을 형성한 후, 상기 제1콘택홀 아래의 기판에 대해 B, P, Ar 또는 BF2를 사용하면서 1.0E12∼1.0E17 이온/㎠의 도우즈(dose) 및 5∼500KeV의 에너지를 갖는 조건하에 고농도 이온주입을 수행하여 상기 제1콘택홀(C1) 아래의 기판 표면 내에 제1접합영역(J1)을 형성한다.
그런다음, 상기 게이트 스페이서용 절연막을 식각하여 상기 제1콘택홀(C1) 양측벽에 게이트 스페이서(90)를 형성한다.
도 5를 참조하면, 상기 제1콘택홀(C1)을 포함하여 상기 게이트 하드마스크막(80) 상에 스토리지 노드 콘택 형성영역을 노출시키는 감광막패턴(M)을 형성한 후, 상기 감광막패턴(M)을 식각마스크로 이용해서 상기 홈 이외의 기판 상의 노출된 게이트 물질, 즉, 상기 게이트 하드마스크막(80), 게이트 금속막(70) 및 폴리실리콘막(60)을 식각하여 제2콘택홀(C2)을 형성함과 아울러 상기 소자분리막(20) 상에는 제1게이트(패싱 게이트, G1)를, 그리고, 상기 홈(40)의 양측부 각각에는 단차진 제2게이트(G2)를 형성한다.
그런다음, 상기 제2콘택홀(C2) 아래의 기판에 대해 B, P, Ar 또는 BF2를 사용하면서 1.0E12∼1.0E17 이온/㎠의 도우즈(dose) 및 5∼500KeV의 에너지를 갖는 조건하에 고농도 이온주입을 수행하여 상기 제2콘택홀(C2) 아래의 기판 표면 내에 제2접합영역(J2)을 형성한다.
여기서, 본 발명은 상기 게이트(제1 및 제2 게이트) 형성시, 종래기술과 같 은 최소 선폭을 가지는 포토리소그라피(Photo-rithograph) 공정을 진행하지 않고도 원하는 미세 선폭의 게이트 형성이 가능한 효과를 얻을 수 있으며, 아울러, 추가의 마스크 공정없이도 상기 제1 및 제2 접합영역의 프로파일(profile)을 서로 다르게 최적화시킬 수 있는 효과를 가질 수 있다.
도 6을 참조하면, 상기 감광막패턴이 제거된 상태에서 상기 제1콘택홀(C1) 및 상기 제2콘택홀(C2)을 포함한 기판 전면 상에 셀 스페이서용 절연막을 형성한 후, 상기 셀 스페이서용 절연막을 식각하여 상기 제1콘택홀(C1) 및 제2콘택홀(C2) 양측벽에 셀 스페이서(100)를 형성한다.
그런다음, 상기 셀 스페이서(100)가 형성된 상기 제1콘택홀(C1) 및 상기 제2콘택홀(C2)을 매립하도록 기판 전면 상에 플러그용 도전막을 형성한 후, 상기 게이트 하드마스크막(80) 부분이 노출될 때까지 상기 플러그용 도전막을 CMP하여 상기 제1콘택홀(C1) 및 제2콘택홀(C2) 내에 랜딩플러그(Landing Plug, 110)를 형성한다.
여기서, 본 발명은 상기 랜딩플러그 형성 전에 수행되는 층간절연막(ILD)의 형성 공정이 스킵(skip)됨에 따라 공정 감소에 따른 마진(margin) 개선 효과를 가질 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 제조 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하 게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
이상에서와 같이, 본 발명은 트랜지스터의 유효채널길이를 증가시키기 기판 식각 공정시, 기판의 게이트 영역 및 비트라인 콘택 영역을 함께 식각함으로서, 패싱 게이트가 형성되는 소자분리막 부분의 손실을 방지할 수 있어, 패싱 게이트에 의한 영향을 최소화시킬 수 있다.
또한, 본 발명은 추가적인 마스크 공정없이 서로 다른 프로파일을 갖는 접합영역을 형성할 수 있는 효과를 가질 수 있다.
게다가, 본 발명은 게이트간을 절연시키는 층간절연막의 형성 공정을 스킵함으로서 공정 스탭 감소에 따른 공정 마진 개선 효과를 가질 수 있다.

Claims (6)

  1. 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계;
    상기 소자분리막을 포함한 반도체기판 상에 버퍼용 절연막을 형성하는 단계;
    상기 버퍼용 절연막이 형성된 상기 기판 활성영역에 대해 웰 이온주입 및 채널 이온주입을 차례로 수행하는 단계;
    상기 기판 활성영역의 게이트 형성영역과 비트라인 콘택 형성영역을 식각하여 홈을 형성하는 단계;
    상기 홈 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 홈이 매립되도록 기판 전면 상에 게이트 물질들을 차례로 형성하는 단계;
    상기 홈 상에 형성된 게이트 물질들을 식각하여 비트라인 콘택 형성영역을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계;
    상기 홈 이외의 기판 상에 형성된 게이트 물질들을 식각하여 스토리지 노드 콘택 형성영역을 노출시키는 제2콘택홀을 형성함과 아울러 상기 소자분리막 상에는 제1게이트를, 상기 홈의 양측부 각각에는 단차진 제2게이트를 형성하는 단계;
    상기 제2콘택홀 아래의 기판 표면 내에 제2접합영역을 형성하는 단계; 및
    상기 제1콘택홀 및 상기 제2콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1콘택홀을 형성하는 단계 후, 상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계 전, 상기 제1콘택홀을 포함한 기판 전면 상에 게이트 스페이서용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1콘택홀 아래의 기판 표면 내에 제1접합영역을 형성하는 단계는, 상기 제1콘택홀 아래의 기판에 대해 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500KeV의 에너지를 갖는 조건하에서 고농도 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2콘택홀 아래의 기판 표면 내에 제2접합영역을 형성하는 단계는, 상 기 제2콘택홀 아래의 기판에 대해 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500KeV의 에너지를 갖는 조건하에서 고농도 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2접합영역을 형성하는 단계 후, 상기 제1콘택홀 및 상기 제2콘택홀 내에 플러그용 도전막을 매립하여 랜딩플러그를 형성하는 단계 전, 상기 제1콘택홀 및 상기 제2콘택홀 양측벽에 셀 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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