KR20070064009A - 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법 - Google Patents

균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법 Download PDF

Info

Publication number
KR20070064009A
KR20070064009A KR1020050124499A KR20050124499A KR20070064009A KR 20070064009 A KR20070064009 A KR 20070064009A KR 1020050124499 A KR1020050124499 A KR 1020050124499A KR 20050124499 A KR20050124499 A KR 20050124499A KR 20070064009 A KR20070064009 A KR 20070064009A
Authority
KR
South Korea
Prior art keywords
ion implantation
region
channel ion
angle
semiconductor substrate
Prior art date
Application number
KR1020050124499A
Other languages
English (en)
Other versions
KR100811259B1 (ko
Inventor
김현정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050124499A priority Critical patent/KR100811259B1/ko
Publication of KR20070064009A publication Critical patent/KR20070064009A/ko
Application granted granted Critical
Publication of KR100811259B1 publication Critical patent/KR100811259B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Abstract

본 발명의 핀-스텝(FIN-step)형 트랜지스터의 제조방법은, 트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계와, 제1 영역 및 제2 영역의 측면이 노출되도록 트랜치 소자분리막을 일정 두께 제거하는 단계와, 수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계와, 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계와, 그리고 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함한다.
핀-스텝형 트랜지스터, 3중 채널, 채널이온주입

Description

균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의 제조방법{Method of fabricating the FIN-step typed transistor with uniform doping profile in channel}
도 1 내지 도 18은 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 균일한 채널 도핑 프로파일을 갖는 핀-스텝형(FIN-step typed) 트랜지스터의 제조방법에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체소자의 집적도가 증가함에 따라, 반도체소자를 구성하는 트랜지스터에서의 짧은채널효과(short channel effect)에 의해 여러 가지 문제들이 대두되고 있다. 일 예로서 문턱전압이 채널길이나 폭에 무관하다는 일반적인 규칙이, 특히 100㎚급 이하의 채널구조에서는 더 이상 적용되지 않고 있다. 따라서 현재의 플래너(planar) 구조의 트랜지스터로는 원하는 문턱전압을 얻기가 용이하지 않으며, 더욱이 앞으로 50㎚급 이하의 구 조에서는 더욱 더 어렵다는 것을 쉽게 예상할 수 있다.
이와 같은 추세에 따라, 최근에는 플래너 구조가 아닌 입체 구조를 갖는 트랜지스터들이 다양하게 제안되고 있다. 일 예로서 리세스채널을 갖는 트랜지스터 구조가 있으며, 다른 예로서 스텝(step)형 프로파일을 갖는 트랜지스터 구조가 있다. 이 중에서 스텝(step)형 프로파일을 갖는 트랜지스터 구조는, 활성영역의 표면을 계단형 프로파일로 형성하고, 게이트스택을 계단형 프로파일에 중첩되도록 형성함으로써, 트랜지스터의 면적을 유지하면서도 유효채널길이가 증가되도록 하는 구조이다.
한편, 로직소자에 주로 사용되는 트랜지스터 구조 중에서 핀(FIN)형 트랜지스터 구조가 있다. 이 핀(FIN)형 트랜지스터 구조는, 활성영역의 표면 일부가 돌기처럼 돌출되고, 게이트스택이 이 돌출부에 중첩되는 구조를 갖는다. 이와 같은 구조의 핀(FIN)형 트랜지스터는, 온/오프(on/off) 특성이 좋고, 높은 전류구동능력을 나타내며, 그리고 백 바이어스(back bias)에 대한 의존성이 낮다는 장점을 갖는다.
최근 이와 같은 핀(FIN)형 트랜지스터 구조를 메모리분야의 반도체소자에 채용하고자 하는 시도가 이루어지고 있으며, 특히 스텝(step)형 구조와 핀(FIN)형 구조를 접목하고자 하는 시도도 이루어지고 있다. 그러나 핀-스텝(FIN-step)형 트랜지스터의 경우, 핀(FIN)형 구조로 인한 장점들을 얻을 수 있지만, 작은 영역 내에서 3중 채널(triple channel)이 형성되는 구조이므로 3중 채널 형성을 위한 이온주입이 용이하지 않다는 문제가 있다. 즉 이와 같은 3중 채널 형성을 위해 일반적인 채널이온주입방법을 적용할 경우, 측면 이온주입(sidewall implant)이 균일하게 이 루어지지 않아서 3중 채널 자체가 형성되지 않을 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 3중 채널이 균일하게 형성되도록 새로운 채널 이온주입방법을 적용하여 균일한 채널 도핑 프로파일을 갖도록 하는 핀-스텝형 트랜지스터의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법은, 트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계; 상기 제1 영역 및 제2 영역의 측면이 노출되도록 상기 트랜치 소자분리막을 일정 두께 제거하는 단계; 수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계; 상기 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계; 및 상기 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 1차 채널이온주입시의 제1 각도는 20°내지 40°인 것이 바람직하다.
이 경우, 상기 2차 채널이온주입시의 제2 각도는 5° 내지 7°인 것이 바람직하다.
상기 1차 채널이온주입 및 2차 채널이온주입은 BF2 이온을 주입하는 것이 바람직하다.
상기 1차 채널이온주입은 40-80eV의 주입에너지로 1×1012-5×1013atoms/㎠의 도즈만큼 주입되도록 수행하는 것이 바람직하다.
상기 1차 채널이온주입은, 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 할 수 있다.
이 경우 상기 반도체기판의 회전각도는 90°이고, 회전수는 4회인 것이 바람직하다.
상기 2차 채널이온주입은 상기 1차 채널이온주입시의 이온주입에너지보다 작은 주입에너지로 상기 1차 채널이온주입시의 도즈보다 많은 도즈만큼 주입되도록 수행하는 것이 바람직하다.
이 경우 상기 2차 채널이온주입의 주입에너지는 20-40eV가 되도록 하는 것이 바람직하다.
그리고 상기 2차 채널이온주입은 상기 1차 채널이온주입시의 도즈보다 1.5-2배의 도즈가 주입되도록 수행하는 것이 바람직하다.
상기 2차 채널이온주입은 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 할 수 있다.
이 경우 상기 반도체기판의 회전각도는 180°이고, 회전수는 1회인 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 18은 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법을 설명하기 위하여 나타내 보인 도면들이다. 도 7 및 도 8은 도 5 및 도 6의 선 A-A' 및 선 B-B'를 따라 각각 절단하여 나타내 보인 단면도이다. 도 11은 도 9 및 도 10의 선 C-C'를 따라 절단하여 나타내 보인 단면도이고, 도 12는 도 9 및 도 10의 선 D-D'와 E-E'를 따라 절단하여 나타내 보인 단면도이다. 도 14 및 도 15는 도 13의 선 C-C' 및 선 D-D'를 따라 각각 절단하여 나타내 보인 단면도이다. 그리고 도 17 및 도 18은 도 16의 선 E-E' 및 F-F'를 따라 각각 절단하여 나타내 보인 단면도이다.
먼저 도 1 내지 도 4에 나타낸 바와 같이, 반도체기판(100)의 활성영역(200)을 한정하는 트랜치 소자분리막(122)을 형성한다. 구체적으로 반도체기판(100) 위에 하드마스크막(110)을 형성한다. 하드마스크막(110)은 대략 50-150Å 두께의 패드산화막(111) 및 대략 500-800Å 두께의 패드질화막(112)이 순차적으로 적층되는 구조로 형성한다. 다음에 하드마스크막(110)을 패터닝하여 반도체기판(100)의 소자분리영역에 대략 2000-4000Å 깊이의 소자분리용 트랜치(120)를 형성한다. 그리고 소자분리용 트랜치(120)가 매립되도록 매립절연막을 형성한 후, 평탄화를 수행하여 하드마스크막(110)을 노출시킨다. 매립절연막으로는 고밀도플라즈마(HDP; High Density Plasma) 산화막을 사용할 수 있다. 이후 하드마스크막(110)을 제거하여 반 도체기판(100)의 활성영역(200)을 노출시킨 후, 활성영역(200) 중 리세스영역을 노출시키는 하드마스크 산화막(120)을 형성한다.
다음에 도 5 내지 도 8에 나타낸 바와 같이, 상기 하드마스크막 산화막(120)을 식각마스크로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이 제거하여, 리세스된 제1 영역(210)을 형성한다. 상기 리세스된 제1 영역(210)이 형성됨으로써, 활성영역(200)은, 이 제1 영역(210)과, 제1 영역(210) 양쪽에서 리세스되지 않은 제2 영역(220)으로 구별된다. 따라서 상기 식각에 의해, 활성영역(200)의 장축을 따라 지나는 절단선(A-A')에 의해 절단된 단면구조(도 7 참조)에서 알 수 있듯이, 리세스된 제1 영역(210)과 리세스되지 않은 제2 영역(220)의 경계부분에 계단형 단차가 형성된 스텝(step) 구조가 만들어진다.
다음에 도 9 내지 도 12에 나타낸 바와 같이, 트랜치 소자분리막(122)을 일정 깊이 식각하여 단차가 낮아진 트랜치 소자분리막(122')을 형성한다. 상기 식각에 의해 제거되는 트랜치 소자분리막(122)의 두께는, 단차가 낮아진 트랜치 소자분리막(122')의 상부 표면이 활성영역(200) 중 리세스된 제1 영역(210)의 표면보다 낮아지도록 하는 조건에서 결정된다. 이와 같이 단차가 낮아진 트랜치 소자분리막(122')을 형성함으로써, 활성영역(200)의 리세스되지 않은 제2 영역(220)의 측면 뿐만 아니라 리세스된 제1 영역(210)의 측면도 노출되게 된다. 그리고 활성영역(200)의 리세스되지 않은 제2 영역(220)을 지나는 절단선(D-D')에 의해 절단된 단면구조(도 12의 왼쪽 도면 참조)와, 활성영역(200)의 리세스된 제1 영역(210)을 지나는 절단선(E-E')에 의해 절단된 단면구조(도 12의 오른쪽 도면 참조)에서 알 수 있듯이, 활성영역(200)이 단차가 낮아진 트랜치 소자분리막(122') 표면 위로 돌출되는 핀(FIN) 구조가 만들어진다. 이때 돌출되는 정도는, 리세스된 제1 영역(210)보다 리세스되지 않은 제2 영역(220)에서 더 많이 돌출된다.
다음에 도 13 내지 도 15에 나타낸 바와 같이, 균일한 채널 도핑 프로파일을 갖는 3중 채널을 형성하기 위하여 채널 이온주입을 수행한다. 이를 위하여 먼저, 도면에 나타내지는 않았지만, 이온주입 버퍼막으로서 산화막(미도시)을 대략 30-80Å의 두께로 형성한다. 그리고 통상의 웰(well) 및 필드스탑(field stop) 형성을 위한 이온주입을 수행한다. 일 예로서, 딥(deep) n-웰, 셀-웰, 셀-웰 필드스탑 형성을 위한 이온주입을 순차적으로 수행할 수 있다. 다음에 2단계의 채널이온주입을 수행한다.
먼저 상기 2단계의 채널이온주입 중, 1차 채널이온주입으로서 돌출된 활성영역(200)의 측면에 주로 채널이온이 주입되도록 한다. 이를 위하여, BF2 이온을 대략 40-80eV의 주입에너지와, 대략 1×1012-5×1013atoms/㎠의 도즈(dose)만큼 주입하되, 도 13에서 화살표로 나타낸 바와 같이, 대략 20-40°의 각도로 기울인 틸트(tilt) 이온주입방법을 사용한다. 그리고 돌출된 활성영역(200)의 양 측면과 상하 측면에 균일하게 이온주입하기 위하여, 반도체기판(100)을 90°회전을 4회 실시하면서 상기 틸트 이온주입을 수행한다. 경우에 따라서는 1회 회전되는 각도를 90°보다 줄이고 회전수를 늘릴 수도 있다.
다음에 상기 2단계의 채널이온주입 중, 2차 채널이온주입으로서 돌출된 활성 영역(200)의 상부에 주로 채널이온이 주입되도록 한다. 이를 위하여, BF2 이온을 1단계 채널이온주입시의 주입에너지보다 낮은 주입에너지, 예컨대 대략 20-40eV의 주입에너지와, 1단계 채널이온주입시의 도즈보다 많은 도즈, 예컨대 대략 1.5배 내지 2배 정도 많은 도즈(dose)만큼 주입하되, 틸트 각도는 1단계 채널이온주입시보다 더 수직에 가까운 각도, 예컨대 대략 5-7°각도의 틸트 이온주입을 수행한다. 이때, 반도체기판(100)을 180°회전을 1회 실시하면서 상기 틸트 이온주입을 수행한다. 이 경우에도 1회 회전되는 각도를 180°보다 줄이고 회전수를 늘릴 수도 있다. 이와 같은 1차 채널이온주입 및 2차 채널이온주입이 이루어지면, 도 14 및 도 15의 단면구조에 빗금으로 나타낸 바와 같이, 핀-스텝 구조의 활성영역(200)의 상부 외에 측면에도 채널이온주입이 균일하게 이루어진다.
다음에 도 16 내지 도 18에 나타낸 바와 같이, 대략 20-50Å 두께의 게이트절연막(140)을 형성하고, 그 위에 게이트도전막(151) 및 게이트하드마스크막(152)이 순차적으로 적층되는 게이트스택(150)을 형성한다. 상기 게이트도전막(151)은 대략 400-700Å 두께의 도핑된 폴리실리콘막과 대략 1000-1500Å 두께의 금속실리사이드막이 순차적으로 적층되는 구조로 형성할 수 있다. 다음에 상기 게이트스택(150) 및 게이트절연막(140)을, 통상의 방법을 사용하여 패터닝하되, 패터닝된 게이트스택(150)이 리세스된 제1 영역(210) 및 리세스되지 않은 제2 영역(220)의 경계에서의 계단형 단차와 중첩되도록 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 핀-스텝형 트랜지스터의 제조방법에 의하면, 채널이온주입을 핀(FIN) 구조의 앞뒤 측면과 단차진 부분의 양 측면에 대한 1차 이온주입과, 핀-스텝 구조의 상부에 대한 2차 이온주입으로 이루어진 두 단계의 채널이온주입을 수행함으로써 균일한 도핑 프로파일을 갖는 3중 채널을 형성할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (12)

  1. 트랜치 소자분리막에 의해 한정되는 반도체기판의 활성영역의 일부를 식각하여 리세스된 제1 영역 및 리세스되지 않은 제2 영역을 한정하는 단계;
    상기 제1 영역 및 제2 영역의 측면이 노출되도록 상기 트랜치 소자분리막을 일정 두께 제거하는 단계;
    수직면에 대한 제1 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 노출 측면에 대한 1차 채널이온주입을 수행하는 단계;
    상기 제1 각도보다 작은 제2 각도의 틸트 이온주입방법을 사용하여 상기 제1 영역 및 제2 영역의 상부에 대한 2차 채널이온주입을 수행하는 단계; 및
    상기 제1 영역 및 제2 영역 사이의 계단형 단차와 중복되도록 게이트절연막 및 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 1차 채널이온주입시의 제1 각도는 20°내지 40°인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  3. 제2항에 있어서,
    상기 2차 채널이온주입시의 제2 각도는 5° 내지 7°인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 1차 채널이온주입 및 2차 채널이온주입은 BF2 이온을 주입하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 1차 채널이온주입은 40-80eV의 주입에너지로 1×1012-5×1013atoms/㎠의 도즈만큼 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 1차 채널이온주입은, 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 반도체기판의 회전각도는 90°이고, 회전수는 4회인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  8. 제1항에 있어서,
    상기 2차 채널이온주입은 상기 1차 채널이온주입시의 이온주입에너지보다 작은 주입에너지로 상기 1차 채널이온주입시의 도즈보다 많은 도즈만큼 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  9. 제8항에 있어서,
    상기 2차 채널이온주입의 주입에너지는 20-40eV가 되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  10. 제8항에 있어서,
    상기 2차 채널이온주입은 상기 1차 채널이온주입시의 도즈보다 1.5-2배의 도즈가 주입되도록 수행하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  11. 제1항에 있어서,
    상기 2차 채널이온주입은 상기 반도체기판을 일정 각도로 복수회 회전시킨 후에 반복적으로 수행되도록 하는 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 반도체기판의 회전각도는 180°이고, 회전수는 1회인 것을 특징으로 하는 핀-스텝형 트랜지스터의 제조방법.
KR1020050124499A 2005-12-16 2005-12-16 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법 KR100811259B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050124499A KR100811259B1 (ko) 2005-12-16 2005-12-16 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050124499A KR100811259B1 (ko) 2005-12-16 2005-12-16 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR20070064009A true KR20070064009A (ko) 2007-06-20
KR100811259B1 KR100811259B1 (ko) 2008-03-07

Family

ID=38363843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050124499A KR100811259B1 (ko) 2005-12-16 2005-12-16 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100811259B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331176B2 (en) 2013-04-25 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming field effect transistors, including forming source and drain regions in recesses of semiconductor fins

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102306668B1 (ko) 2014-11-07 2021-09-29 삼성전자주식회사 게이트 전극을 갖는 반도체 소자 형성 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
KR20070062867A (ko) * 2005-12-13 2007-06-18 주식회사 하이닉스반도체 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331176B2 (en) 2013-04-25 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming field effect transistors, including forming source and drain regions in recesses of semiconductor fins

Also Published As

Publication number Publication date
KR100811259B1 (ko) 2008-03-07

Similar Documents

Publication Publication Date Title
US7799641B2 (en) Method for forming a semiconductor device having recess channel
KR100712989B1 (ko) 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR100668862B1 (ko) 리세스 채널 트랜지스터 및 그 형성방법
US7358144B2 (en) Method for fabricating semiconductor device
US20080081405A1 (en) Method for fabricating a semiconductor device with a FinFET
US20070128805A1 (en) Semiconductor memory device and method for fabricating the same
US8614481B2 (en) Semiconductor device and method for fabricating the same
US9685540B2 (en) Semiconductor device having a gate that is buried in an active region and a device isolation film
KR20070062867A (ko) 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
KR100811259B1 (ko) 균일한 채널 도핑 프로파일을 갖는 핀-스텝형 트랜지스터의제조방법
US20080032476A1 (en) Method for fabricating recessed-gate mos transistor device
KR20090039203A (ko) 반도체 소자의 제조 방법
TWI532181B (zh) 凹入式通道存取電晶體元件及其製作方法
TWI769797B (zh) 動態隨機存取記憶體及其製造法方法
TWI566334B (zh) 動態隨機存取記憶裝置之製造方法
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
US20210398985A1 (en) Semiconductor structure and method for forming the same
US20230187536A1 (en) Semiconductor device and manufacturing method thereof
KR20110105168A (ko) 반도체 소자 및 그의 제조방법
KR100755068B1 (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
KR100849189B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
KR100876886B1 (ko) 반도체 소자의 제조방법
KR20050122474A (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee