JP2019179827A - 半導体記憶装置及び積和演算装置 - Google Patents

半導体記憶装置及び積和演算装置 Download PDF

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Abstract

【課題】強誘電体キャパシタに十分な電圧を印加することが可能であり、かつ高集積化に適した半導体記憶装置及び積和演算装置を提供する。【解決手段】トランジスタと、一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、を備え、前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、半導体記憶装置。【選択図】図１

Description

本開示は、半導体記憶装置及び積和演算装置に関する。
近年、次世代メモリとして強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）が注目されている。ＦｅＲＡＭは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。
ＦｅＲＡＭの構造の１つとして、例えば、半導体基板の上に形成されたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタのゲート電極の上に、下部電極、強誘電体膜及び上部電極を順に積層することで強誘電体キャパシタを形成する構造が知られている。このような構造は、ＭＦＭＩＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とも称される。
ＭＦＭＩＳ構造のＦｅＲＡＭでは、半導体基板及び上部電極の間に電圧を印加するため、印加された電圧は、ＭＩＳ型電界効果トランジスタのゲート絶縁膜と、強誘電体キャパシタの強誘電体膜とに分配される。そのため、ＭＩＳ型電界効果トランジスタのゲート容量、及び強誘電体キャパシタの容量の比率によっては、強誘電体膜の分極を反転させるために十分な電圧を強誘電体膜に印加することができないことがあった。
例えば、下記の特許文献１には、ＭＦＭＩＳ構造のＦｅＲＡＭにおいて、一端がＭＩＳ型電界効果トランジスタのゲート電極及び強誘電体キャパシタの下部電極の間に接続され、他端がＭＩＳ型電界効果トランジスタのソースに接続された常誘電体キャパシタをさらに設けることで、強誘電体キャパシタの分配電圧を高くする技術が開示されている。
特開２００４−２２９４４号公報
しかし、上記の特許文献１に開示される技術では、半導体基板の上に常誘電体キャパシタが形成される領域をさらに設ける必要があるため、ＦｅＲＡＭの単位セルあたりの面積が大きくなってしまう。そのため、特許文献１に開示されるＦｅＲＡＭは、高集積化が困難であった。
そこで、本開示では、強誘電体キャパシタに十分な電圧を印加することが可能であり、かつ高集積化に適した構造を有する、新規かつ改良された半導体記憶装置及び積和演算装置を提案する。
本開示によれば、トランジスタと、一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、を備え、前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、半導体記憶装置が提供される。
また、本開示によれば、トランジスタと、一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続される強誘電体キャパシタと、を備え、前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、積和演算装置が提供される。
また、本開示によれば、トランジスタと、一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、を備え、前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、半導体記憶装置が提供される。
さらに、本開示によれば、トランジスタと、一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、を備え、前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、積和演算装置が提供される。
本開示によれば、半導体記憶装置は、単位セルの大きさを増大させることなく、電界効果トランジスタのゲート容量を増大させることで、強誘電体キャパシタの強誘電体膜に印加される分配電圧をより高くすることができる。
以上説明したように本開示によれば、強誘電体キャパシタに十分な電圧を印加することが可能であり、かつ高集積化に適した構造を有する半導体記憶装置及び積和演算装置を提供することができる。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体記憶装置の構造例を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 図１で示した半導体記憶装置の各構成の寸法を定義する縦断面図であり、 同実施形態に係る半導体記憶装置の特性が良好となる範囲を示すグラフ図である。 同実施形態に係る半導体記憶装置の特性が良好となる範囲を示すグラフ図である。 同実施形態に係る半導体記憶装置の特性が良好となる範囲を示すグラフ図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置をマトリクス状に複数配列した半導体装置の平面構成を模式的に示す平面図である。 図６に示す半導体装置をＡ−ＡＡ線で切断した断面を模式的に示す縦断面図である。 図６及び図７で示す半導体装置の等価回路図である。 半導体装置の変形例に係る断面構造に模式的に示す縦断面図である。 本開示の第２の実施形態に係る半導体記憶装置の構造例を模式的に示す斜視図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 図１０で示した半導体記憶装置の各構成の寸法を定義する斜視図である。 同実施形態に係る半導体記憶装置をマトリクス状に複数配列した半導体装置の平面構成を模式的に示す平面図である。 同実施形態に係る半導体記憶装置の構造例を模式的に示す縦断面図である。 図１４で示した半導体記憶装置の各構成の寸法を定義する縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 同実施形態に係る半導体記憶装置の製造方法の一工程を示す模式的な縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。 半導体記憶装置の変形例に係る構造を模式的に示す縦断面図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表現することがある。
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１．１．構造例
１．２．設計例
１．３．製造方法
１．４．適用例
２．第２の実施形態
２．１．構造例
２．２．設計例
２．３．適用例
３．第３の実施形態
３．１．構造例
３．２．設計例
３．３．製造方法
３．４．変形例
＜１．第１の実施形態＞
（１．１．構造例）
まず、図１を参照して、本開示の第１の実施形態に係る半導体記憶装置の構造例について説明する。図１は、本実施形態に係る半導体記憶装置の構造例を模式的に示す縦断面図である。
図１に示すように、半導体記憶装置１００は、半導体基板１１０と、ソース又はドレイン領域１１１と、ゲート絶縁膜１２１と、下部電極１２０と、強誘電体膜１３１と、上部電極１３０と、導体電極１４０と、を備える。
半導体記憶装置１００は、電界効果トランジスタのゲート電極の上に強誘電体キャパシタを直列に接続したＭＦＭＩＳ構造を有するＦｅＲＡＭである。具体的には、電界効果トランジスタは、半導体基板１１０、ソース又はドレイン領域１１１、ゲート絶縁膜１２１及び下部電極１２０によって形成され、強誘電体キャパシタは、下部電極１２０、強誘電体膜１３１及び上部電極１３０によって形成される。強誘電体キャパシタは、下部電極１２０にて電界効果トランジスタのゲートと直列に接続している。
半導体基板１１０は、半導体材料にて構成される基板である。半導体記憶装置１００が形成される領域の半導体基板１１０には、第１導電型の不純物（例えば、ホウ素又はアルミニウムなどのｐ型不純物）が導入されている。半導体基板１１０は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１１０は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。さらには、半導体基板１１０は、石英、サファイア、樹脂又は金属等で構成された基板上に半導体層を積層した基板であってもよい。
ソース又はドレイン領域１１１は、半導体基板１１０に形成された第２導電型（例えば、ｎ型）の領域である。具体的には、ソース又はドレイン領域１１１は、半導体基板１１０に設けられた開口の両側の領域に第２導電型の不純物（例えば、リン又はヒ素などのｎ型不純物）を導入することで設けられる。半導体基板１１０に設けられた開口の内部には、電界効果トラジスタ及び強誘電体キャパシタが形成される。なお、ソース又はドレイン領域１１１は、互いに離隔されていれば、必ずしも半導体基板１１０に設けられた開口の両側に設けられずともよい。
なお、半導体基板１１０に設けられた開口の両側に形成されたソース又はドレイン領域１１１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、ソース又はドレイン領域１１１の各々に接続される配線によって任意に変更され得る。
ゲート絶縁膜１２１は、絶縁性材料で構成され、半導体基板１１０に形成された開口の内部形状に沿って設けられる。具体的には、半導体基板１１０に形成された開口は、半導体基板１１０のソース又はドレイン領域１１１よりも深い領域まで設けられ、ゲート絶縁膜１２１は、該開口の底面及び側面に沿って設けられる。ゲート絶縁膜１２１は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１２１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
下部電極１２０は、導電性材料で構成され、半導体基板１１０に形成された開口を埋め込むようにゲート絶縁膜１２１の上に設けられる。例えば、下部電極１２０は、ポリシリコン等にて形成されてもよく、金属、合金又は金属化合物にて形成されてもよい。なお、下部電極１２０は、他の配線と電気的に接続されておらず、電位が独立した状態（いわゆる、フローティング状態）として設けられる。
強誘電体膜１３１は、強誘電体材料にて構成され、下部電極１２０に設けられた開口の内部形状に沿って設けられる。具体的には、下部電極１２０に設けられた開口は、下部電極１２０の内側に設けられ、強誘電体膜１３１は、該開口の底面及び側面に沿って設けられる。なお、下部電極１２０に設けられた開口は、ゲート絶縁膜１２１を露出されるように設けられてもよい。
強誘電体膜１３１は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。具体的には、強誘電体膜１３１は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）又は酸素（Ｏ）を含む強誘電体材料で形成される。例えば、強誘電体膜１３１は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１３１は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１３１は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１３１は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。
上部電極１３０は、導電性材料で構成され、下部電極１２０に形成された開口を埋め込むように強誘電体膜１３１の上に設けられる。例えば、上部電極１３０は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。
導体電極１４０は、導電性材料で構成され、上部電極１３０の上に設けられる。ただし、導体電極１４０は、下部電極１２０をフローティング状態とするために、下部電極１２０と接しない大きさで設けられる。導体電極１４０は、例えば、半導体基板１１０よりも上層にて他の配線と電気的に接続することで、半導体記憶装置１００の接続端子として機能する。導体電極１４０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよい。
なお、半導体記憶装置１００は、図２Ａ及び図２Ｂで示す構造であってもよい。図２Ａ及び図２Ｂは、半導体記憶装置１００の変形例に係る構造を模式的に示す縦断面図である。
図２Ａに示すように、導体電極１４１は、下部電極１２０に設けられた開口を埋め込むように、上部電極１３０の上に設けられてもよい。すなわち、導体電極１４１は、半導体基板１１０の表面上に設けられるのではなく、導体電極１４１の一部が半導体基板１１０の内側に埋め込まれるように設けられてもよい。導体電極１４１を構成する材料等については、導体電極１４０と実質的に同様であるため、ここでの説明は省略する。
また、図２Ｂに示すように、半導体記憶装置１００では、下部電極１２０に設けられた開口がゲート絶縁膜１２１を露出させるように設けられ、強誘電体膜１３１がゲート絶縁膜１２１と接するように設けられてもよい。例えば、下部電極１２０に設けられた開口は、下部電極１２０を半導体基板１１０の表面から後退（リセス）させ、強誘電体膜１３１及び上部電極１３０は、下部電極１２０のリセスされた領域に形成されてもよい。図２Ｂに示す半導体記憶装置１００では、フローティング状態となる下部電極１２０が半導体基板１１０の表面に露出しない。そのため、導体電極１４１は、下部電極１２０に接触する可能性を考慮することなく、任意の大きさにて形成されることができる。
本実施形態に係る半導体記憶装置１００では、上部電極１３０と、ソース又はドレイン領域１１１との間に電圧Ｖを印加することで、強誘電体キャパシタの強誘電体膜１３１と、電界効果トランジスタのゲート絶縁膜１２１とに電圧を印加する。このとき、強誘電体膜１３１及びゲート絶縁膜１２１には、それぞれ強誘電体キャパシタの容量Ｃｆと、電界効果トランジスタのゲート容量Ｃｉとの比に反比例した電圧が印加される。具体的には、強誘電体膜１３１には、分配電圧Ｖｆ（＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））が印加され、ゲート絶縁膜１２１には、分配電圧Ｖｉ（＝Ｖ（Ｃｆ／（Ｃｉ＋Ｃｆ））が印加される。
ここで、強誘電体膜１３１に印加される分配電圧Ｖｆは、強誘電体キャパシタの容量Ｃｆと、電界効果トランジスタのゲート容量Ｃｉとのカップリング比（Ｃｉ／（Ｃｉ＋Ｃｆ））に依存する。
ただし、一般的に、強誘電体材料で形成された強誘電体膜１３１の誘電率は、絶縁性材料で形成されたゲート絶縁膜１２１よりも高い。そのため、強誘電体膜１３１及びゲート絶縁膜１２１の面積が同じである場合、強誘電体キャパシタの容量Ｃｆは、電界効果トランジスタのゲート容量Ｃｉよりも大きくなる。このような場合、上部電極１３０と、ソース又はドレイン領域１１１との間に印加される電圧Ｖの大部分が電界効果トランジスタのゲート絶縁膜１２１に分配されてしまう。
本実施形態に係る半導体記憶装置１００では、半導体基板１１０に設けられた開口の内部に電界効果トランジスタ及び強誘電体キャパシタを設け、電界効果トランジスタの上に強誘電体キャパシタを設ける。このような場合、電界効果トランジスタでは、複数の面に亘って立体的にチャネルが形成される。これによれば、電界効果トランジスタは、同面積の半導体基板上に形成されたプレーナ型の電界効果トランジスタ（半導体基板上にゲート絶縁膜及びゲート電極を平行に積層した電界効果トランジスタ）と比較して、チャネルの実効的な長さをより長くすることができるため、ゲート容量Ｃｉを増大させることができる。
したがって、本実施形態に係る半導体記憶装置１００は、単位セルの大きさを増大させることなく、電界効果トランジスタのゲート容量Ｃｉを増大させ、強誘電体膜１３１に印加される分配電圧をより高くすることができる。したがって、半導体記憶装置１００は、十分な電圧を強誘電体膜１３１に印加することができるため、情報の書き込み及び消去動作の安定性を向上させることができる。
（１．２．設計例）
次に、図３〜図４Ｃを参照して、本実施形態に係る半導体記憶装置１００の具体的な設計例について説明する。図３は、図１で示した半導体記憶装置１００の各構成の寸法を定義する縦断面図であり、図４Ａ〜図４Ｃは、本実施形態に係る半導体記憶装置１００の特性が良好となる範囲を示すグラフ図である。
図３に示すように、半導体基板１１０に形成される開口の深さをｈｉとし、下部電極１２０に形成される開口の深さをｈｆとし、ゲート絶縁膜１２１の膜厚をｄｉとし、強誘電体膜１３１の膜厚をｄｆとする。また、ゲート絶縁膜１２１の比誘電率をεｉとし、強誘電体膜１３１の比誘電率をεｆとする。このような場合、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置１００の特性をより良好にすることが可能である。
具体的には、上部電極１３０に電圧Ｖｐｒｇが印加される場合、強誘電体膜１３１に印加される電圧Ｖｆ、及びゲート絶縁膜１２１に印加される電圧Ｖｉは、以下の式で表される。
Ｖｆ＝Ｖｐｒｇ／（１＋Ｃｆ／Ｃｉ）
＝Ｖｐｒｇ／（１＋（εｆ・ｈｆ・ｄｉ）／（εｉ・ｈｉ・ｄｆ））
Ｖｉ＝Ｖｐｒｇ−Ｖｆ
したがって、強誘電体膜１３１に発生する電界Ｅｆ、及びゲート絶縁膜１２１に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｈｆ・ｄｉ）／（εｉ・ｈｉ・ｄｆ））
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ここで、強誘電体膜１３１にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜１２１にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
具体的には、強誘電体膜１３１がＨｆを含む強誘電体材料で形成される場合、電界に対する強誘電体膜１３１の残留分極の量は、例えば、図４Ａに示すグラフの様になる。図４Ａは、強誘電体膜１３１の面積が７５００μｍ２であり、強誘電体膜１３１の膜厚が１２ｎｍであり、強誘電体膜１３１がＨｆＯｘで形成される強誘電体キャパシタから得られた分極−電界測定の結果である。図４Ａに示すグラフ図を参照すると、強誘電体膜１３１の分極のヒステリシス曲線を十分に飽和させ、十分に大きな残留分極を得るためには、強誘電体膜１３１に発生させる電界は、２ＭＶ／ｃｍよりも大きくすることが好ましいことがわかる。
また、ゲート絶縁膜１２１がシリコン酸化膜で形成される場合、電界に対するゲート絶縁膜１２１の寿命の長さは、図４Ｂに示すグラフの様になる。図４Ｂは、ゲート絶縁膜１２１の面積が５０００μｍ２であり、ゲート絶縁膜１２１の膜厚が１２μｍであり、ゲート絶縁膜１２１がシリコン酸化膜で形成される電界効果トランジスタの絶縁破壊測定の結果である。図４Ｂに示すグラフ図を参照すると、実用上十分な寿命である１．００Ｅ＋０５以上のゲート絶縁膜１２１の寿命を実現するためには、ゲート絶縁膜１２１に発生させる電界は、１０ＭＶ／ｃｍよりも小さくすることが好ましいことがわかる。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、ｈｆ、ｈｉ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置１００の特性を良好にすることが可能である。
例えば、強誘電体膜１３１がＨｆを含む強誘電体材料で形成される場合、εｆは２０程度であり、ゲート絶縁膜１２１がシリコン酸化膜で形成される場合、εｉは３．９程度である。ここで、ゲート絶縁膜１２１の膜厚を１ｎｍとし、Ｖｐｒｇを３．５Ｖとした場合のｈｆ及びｈｉの好適な比、及び強誘電体膜１３１の好適な膜厚ｄｆは、図４Ｃに示す範囲となる。図４Ｃは、ｈｆ／ｈｉの比と、強誘電体膜１３１の膜厚ｄｆとの組み合わせを示すグラフ図である。図４Ｃにて黒く塗りつぶした領域のｈｆ及びｈｉの比と、強誘電体膜１３１の膜厚ｄｆとを採用することで、半導体記憶装置１００はより好適な特性を実現することが可能である。
（１．３．製造方法）
次に、図５Ａ〜図５Ｇを参照して、本実施形態に係る半導体記憶装置１００の製造方法について説明する。図５Ａ〜図５Ｇは、本実施形態に係る半導体記憶装置１００の製造方法の一工程を示す模式的な縦断面図である。
まず、図５Ａに示すように、シリコンで形成される半導体基板１１０の上に、半導体基板１１０に開口１２０Ａを形成するためのマスク１５１をパターニングする。例えば、マスク１５１は、フォトレジスト単体であってもよく、酸化膜又は窒化膜等のハードマスクと、フォトレジストとの積層体であってもよい。
次に、図５Ｂに示すように、マスク１５１を用いて半導体基板１１０をエッチングすることで、マスク１５１のパターンに対応する開口１２０Ａを半導体基板１１０に形成する。なお、開口１２０Ａを形成した後の半導体基板１１０には、イオン注入法によって、電界効果トランジスタの閾値電圧を調整するための第１導電型（例えば、ｐ型）のチャネルインプラを形成してもよい。
続いて、図５Ｃに示すように、半導体基板１１０の上に、ゲート絶縁膜１２１、下部電極１２０、強誘電体膜１３１及び上部電極１３０を順に成膜する。具体的には、開口１２０Ａが設けられた半導体基板１１０の外形に沿って、半導体基板１１０の上に、ゲート絶縁膜１２１、下部電極１２０、強誘電体膜１３１及び上部電極１３０を順に成膜することで、半導体基板１１０に設けた開口１２０Ａを埋め込む。ゲート絶縁膜１２１、下部電極１２０、強誘電体膜１３１及び上部電極１３０の膜厚は、半導体記憶装置１００の特性が良好となる上述した範囲の値となるように適宜調整され得る。ゲート絶縁膜１２１、下部電極１２０、強誘電体膜１３１及び上部電極１３０を構成する材料は、上述した材料を適宜用いることが可能である。
次に、図５Ｄに示すように、半導体基板１１０の開口１２０Ａが形成された面側をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等で半導体基板１１０の表面が露出するまで研磨する。なお、半導体基板１１０の表面が露出した後もＣＭＰ等による研磨を続行してもよい。また、図５Ｄでは、研磨後の半導体基板１１０の表面の高さと、ゲート絶縁膜１２１、下部電極１２０、強誘電体膜１３１及び上部電極１３０の表面の高さとが一致しているが、例えば、上部電極１３０の中央部の窪んでいてもよい。
続いて、図５Ｅに示すように、イオン注入法によって、開口１２０Ａの両側の半導体基板１１０に第２導電型の不純物（例えば、ｎ型不純物）を導入することで、ソース又はドレイン領域１１１を形成する。なお、半導体基板１１０への第２導電型の不純物の導入は、レジストマスク等を介して行ってもよく、レジストマスク等を介さずに行ってもよい。なお、ソース又はドレイン領域１１１の形成工程は、半導体基板１１０への開口１２０Ａの形成前又は形成直後に行ってもよい。
次に、図５Ｆに示すように、スパッタ等を用いて半導体基板１１０の上に導体電極層１４０Ａを成膜した後、マスク１５２を導体電極層１４０Ａの上に設ける。導体電極層１４０Ａを構成する材料は、上述した材料を適宜用いることが可能である。
その後、図５Ｇに示すように、マスク１５２を用いて導体電極層１４０Ａをパターニングすることで、下部電極１２０と接触しない大きさにて導体電極１４０を上部電極１３０の上に形成する。
以上の工程によれば、本実施形態に係る半導体記憶装置１００を製造することできる。
（１．４．適用例）
続いて、図６〜図９を参照して、本実施形態に係る半導体記憶装置１００の適用例について説明する。図６は、本実施形態に係る半導体記憶装置１００をマトリクス状に複数配列した半導体装置１の平面構成を模式的に示す平面図であり、図７は、図６に示す半導体装置１をＡ−ＡＡ線で切断した断面を模式的に示す縦断面図である。
図６及び図７に示すように、半導体装置１は、マトリクス状に配列された複数の半導体記憶装置１００に大容量の情報を記憶することが可能な記憶装置である。また、半導体装置１は、マトリクス状に配列された複数の半導体記憶装置１００をシナプスとして用い、半導体記憶装置１００のチャネルの抵抗値をシナプスの重みとすることで、積和演算を行うことが可能な積和演算装置として用いることも可能である。
半導体装置１では、第１方向（例えば、図６に正対して左右方向）に延伸する配線２１は、コンタクト３１を介して半導体記憶装置１００のソース又はドレイン領域１１１の一方と電気的に接続されている。導体電極１４０は、第１方向と直交する第２方向（例えば、図６に正対して上下方向）に延伸して設けられる。また、配線２３は、コンタクト３２を介して半導体記憶装置１００のソース又はドレイン領域１１１の他方と電気的に接続されている。さらに、互いに直交する配線２１と、導体電極１４０との各交点の半導体基板１１０には、半導体記憶装置１００が設けられる。なお、第２方向に隣接する半導体記憶装置１００は、絶縁性の素子分離層１０によって互いに電気的に絶縁されている。
ここで、図８をさらに参照して、半導体装置１における情報の書き込み又は読み出し動作について説明する。図８は、図６及び図７で示す半導体装置１の等価回路図である。
図８に示すように、情報を書き込む場合、例えば、半導体装置１は、所定の配線２１と、所定の導体電極１４０との間に電位差を設けることで、所定の配線２１と、所定の導体電極１４０との交点に存在する半導体記憶装置１００に選択的に電位差を印加する。これにより、半導体装置１は、配線２１及び導体電極１４０の交点に存在する半導体記憶装置１００の強誘電体膜１３１の残留分極を選択的に反転させ、半導体記憶装置１００に情報を書き込むことができる。
一方、情報を読み出す場合、半導体装置１は、例えば、導体電極１４０に電圧を印加して半導体記憶装置１００の電界効果トランジスタをオン状態にした後、配線２１及び配線２３との間に流れる電流（すなわち、半導体記憶装置１００のソース及びドレイン間に流れる電流）を測定する。これにより、半導体装置１は、半導体記憶装置１００の各々から強誘電体膜１３１の残留分極の方向に応じた電流値を得ることができるため、半導体記憶装置１００から情報を読み出すことができる。
なお、図７で示す半導体装置１の断面構造は、図９で示す断面構造であってもよい。図９は、半導体装置１の変形例に係る断面構造に模式的に示す縦断面図である。図９に示すように、導体電極１４０は、コンタクト３３を介して上部電極１３０と電気的に接続されていてもよい。
以上にて、本開示の第１の実施形態に係る半導体記憶装置１００について詳細に説明した。
＜２．第２の実施形態＞
（２．１．構造例）
続いて、図１０を参照して、本開示の第２の実施形態に係る半導体記憶装置の構造例について説明する。図１０は、本実施形態に係る半導体記憶装置の構造例を模式的に示す斜視図である。
図１０に示すように、半導体記憶装置２００は、半導体基板２１０と、絶縁層２１２と、半導体層２１１と、ソース又はドレイン領域２１５と、ゲート絶縁膜２１４と、ゲート電極２１３と、下部電極２１７と、強誘電体膜２２０と、上部電極２２１と、導体電極２２２と、を備える。
半導体記憶装置２００は、電界効果トランジスタのゲート電極に強誘電体キャパシタが直列に接続されたＭＦＭＩＳ構造を有するＦｅＲＡＭである。具体的には、電界効果トランジスタは、半導体層２１１、ソース又はドレイン領域２１５、ゲート絶縁膜２１４及びゲート電極２１３によって形成されるＦｉｎ型の電界効果トランジスタである。強誘電体キャパシタは、下部電極２１７、強誘電体膜２２０及び上部電極２２１によって形成される。強誘電体キャパシタは、電界効果トランジスタのゲート電極２１３に下部電極１２０が電気的に接続することで、電界効果トランジスタのゲートと直列に接続している。
半導体基板２１０は、半導体材料にて構成される基板である。半導体基板２１０は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板２１０は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。さらには、半導体基板２１０は、石英、サファイア、樹脂又は金属等で構成された基板上に半導体層を積層した基板であってもよい。
絶縁層２１２は、絶縁性材料で構成され、半導体基板２１０の上に設けられる。絶縁層２１２は、半導体基板２１０の上に設けられるゲート電極２１３及び下部電極２２７等の各構成と、半導体基板２１０とを電気的に絶縁する。また、絶縁層２１２は、半導体層２１１が複数設けられる場合、半導体基板２１０の上に凸に設けられる半導体層２１１の各々を互いに電気的に絶縁する。絶縁層２１２は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
半導体層２１１は、半導体材料で構成され、半導体基板２１０の上に絶縁層２１２を貫通して凸に設けられる。具体的には、半導体層２１１は、一方向に延伸する直方体形状にて半導体基板２１０の上に凸に設けられ得る。例えば、半導体層２１１は、平板状形状であり、平板状形状の主面（最も面積が大きい面）が半導体基板２１０に対して垂直になるように半導体基板２１０の上に凸に設けられてもよい。また、半導体層２１１が複数設けられる場合、複数の半導体層２１１の各々は、延伸方向が互いに平行になるように半導体基板２１０の上に凸に設けられてもよい。半導体層２１１は、例えば、シリコンで形成されてもよく、ゲルマニウムなどの他の元素半導体で形成されてもよく、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成されてもよい。
ゲート絶縁膜２１４は、絶縁性材料で構成され、半導体層２１１の延伸方向と直交する方向に亘って半導体層２１１の上面及び側面を覆うように設けられる。ゲート絶縁膜２１４は、半導体層２１１の延伸方向と直交する方向に亘って半導体層２１１の上に跨設されるゲート電極２１３と、半導体層２１１とに挟持されるように設けられてもよい。ゲート絶縁膜２１４は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜２１４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
ゲート電極２１３は、導電性材料で構成され、半導体層２１１の延伸方向と直交する方向に亘って、ゲート絶縁膜２１４を介して半導体層２１１の上に跨るように設けられる。例えば、ゲート電極２１３は、半導体層２１１の延伸方向と直交する方向に延伸して、半導体層２１１と交差するように半導体層２１１の上に設けられてもよい。また、半導体層２１１が複数設けられる場合、ゲート電極２１３は、互いに平行に延伸して設けられた複数の半導体層２１１の上に、半導体層２１１の延伸方向と直交する方向に延伸して設けられることで、複数の半導体層２１１の上に連続して跨設されてもよい。例えば、ゲート電極２１３は、ポリシリコン等にて形成されてもよく、金属、合金又は金属化合物にて形成されてもよい。
なお、ゲート絶縁膜２１４及びゲート電極２１３は、ゲート電極２１３の両側から半導体層２１１が突出するように、半導体層２１１の略中央に設けられる。これによれば、ゲート電極２１３の両側に突出する半導体層２１１に、後述するソース又はドレイン領域２１５を形成することが可能となる。
ソース又はドレイン領域２１５は、半導体層２１１に形成された第２導電型（例えば、ｎ型）の領域である。具体的には、ソース又はドレイン領域２１５は、半導体層２１１のうち、ゲート電極２１３の両側に突出する領域に設けられる。例えば、ソース又はドレイン領域２１５は、ゲート電極２１３の両側から突出する半導体層２１１の領域に第２導電型の不純物（例えば、リン又はヒ素などのｎ型不純物）を導入することで設けられ得る。
なお、半導体層２１１に設けられたソース又はドレイン領域２１５は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、ソース又はドレイン領域２１５の各々に接続される配線によって任意に変更され得る。
下部電極２１７は、導電性材料で構成され、ゲート電極２１３と電気的に接続して絶縁層２１２の上に設けられる。具体的には、下部電極２１７は、ゲート電極２１３と電気的に接続して、半導体層２１１の延伸方向と直交する方向に延伸するように設けられてもよい。例えば、下部電極２１７は、ポリシリコン等にて形成されてもよく、金属、合金又は金属化合物にて形成されてもよい。なお、下部電極２１７は、ゲート電極２１３と電気的に接続し、かつ電位が独立した状態（いわゆるフローティング状態）となっていれば、形成される場所は特に限定されない。
強誘電体膜２２０は、強誘電体材料にて構成され、下部電極２１７の上に設けられる。具体的には、強誘電体膜２２０は、絶縁層２１２の上に延伸する下部電極２１７の上に設けられる。
強誘電体膜２２０は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。強誘電体膜２２０は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）又は酸素（Ｏ）を含む強誘電体材料で形成される。例えば、強誘電体膜２２０は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜２２０は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜２２０は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜２２０は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。
上部電極２２１は、導電性材料で構成され、強誘電体膜２２０の上に設けられる。例えば、上部電極２２１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。
導体電極２２２は、導電性材料で構成され、上部電極２２１の上に設けられる。具体的には、導体電極２２２は、半導体層２１１の延伸方向に延伸して上部電極２２１の上に設けられてもよい。すなわち、導体電極２２２及び下部電極２１７は、互いに直交するように設けられ、強誘電体膜２２０及び上部電極２２１は、導体電極２２２及び下部電極２１７の交点にて、導体電極２２２及び下部電極２１７に挟持されるように設けられてもよい。導体電極２２２は、例えば、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよい。
なお、半導体記憶装置２００は、図１１Ａ〜図１１Ｄで示す構造であってもよい。図１１Ａ〜図１１Ｄは、半導体記憶装置２００の変形例に係る構造を模式的に示す縦断面図である。
図１１Ａに示すように、半導体層２１１は、複数設けられていてもよい。なお、半導体層２１１の数の上限は、特に限定されない。このような場合、複数の半導体層２１１の各々は、延伸方向が互いに平行になるように半導体基板２１０の上に凸に設けられてもよい。また、ゲート電極２１３は、互いに平行に延伸して設けられた複数の半導体層２１１の上に半導体層２１１の延伸方向と直交する方向に延伸して設けられることで、複数の半導体層２１１の上に連続して跨設されてもよい。ゲート絶縁膜２１４は、半導体層２１１及びゲート電極２１３の間に挟持されるように設けられてもよい。
また、図１１Ｂに示すように、上部電極２２１は、導体電極２２２と同様に半導体層２１１の延伸方向に延伸する配線形状に設けられてもよい。このような場合、上部電極２２１は、導体電極２２２と同一形状にて形成され、導体電極２２２及び上部電極２２１によって配線が形成されてもよい。
また、図１１Ｃ及び図１１Ｄに示すように、強誘電体膜２２０及び上部電極２２１は、ゲート電極２１６の上に順に積層されて設けられてもよい。強誘電体膜２２０及び上部電極２２１が積層される面積は、図１１Ｃに示すようにゲート電極２１６の上面全てであってもよく、図１１Ｄに示すようにゲート電極２１６の上面の一部であってもよい。また、上部電極２２１の上には、図示しない導体電極２２２が積層されてもよい。このような場合、半導体記憶装置２００は、単位セルの平面面積をより縮小することができる。なお、図１１Ｃ及び図１１Ｄに示す半導体記憶装置２００では、強誘電体膜２２０がゲート電極２１６の上に直接積層されるため、下部電極２１７は省略されてもよい。
本実施形態に係る半導体記憶装置２００では、電界効果トランジスタがいわゆるＦｉｎ型トランジスタとして設けられる。このような場合、電界効果トランジスタでは、半導体層２１１の側面及び上面の複数の面に亘って立体的にチャネルが形成される。これによれば、電界効果トランジスタは、同面積の半導体基板上に形成されたプレーナ型の電界効果トランジスタ（半導体基板上にゲート絶縁膜及びゲート電極を平行に積層した電界効果トランジスタ）と比較して、チャネルの面積をより大きくすることができるため、ゲート容量Ｃｉを増大させることができる。
したがって、本実施形態に係る半導体記憶装置２００は、単位セルの大きさを増大させることなく、電界効果トランジスタのゲート容量Ｃｉを増大させ、強誘電体膜２２０に印加される分配電圧をより高くすることができる。したがって、半導体記憶装置２００は、十分な電圧を強誘電体膜２２０に印加することができるため、情報の書き込み及び消去動作の安定性を向上させることができる。
（２．２．設計例）
次に、図１２を参照して、本実施形態に係る半導体記憶装置２００の具体的な設計例について説明する。図１２は、図１０で示した半導体記憶装置２００の各構成の寸法を定義する斜視図である。
図１２に示すように、半導体層２１１の延伸方向と直交する方向における幅をｐｘとし、半導体層２１１の絶縁層２１２の表面からの高さをｐｙとし、半導体層２１１の数をＮとする。導体電極２２２の半導体層２１１の延伸方向と直交する方向における幅をｑｘとし、ゲート電極２１３及び下部電極２１７の半導体層２１１の延伸方向における幅を同一とする。ゲート絶縁膜２１４の膜厚をｄｉとし、強誘電体膜２２０の膜厚をｄｆとし、ゲート絶縁膜２１４の比誘電率をεｉとし、強誘電体膜２２０の比誘電率をεｆとする。このような場合、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置２００の特性をより良好にすることが可能である。
具体的には、導体電極２２２に電圧Ｖｐｒｇが印加される場合、強誘電体膜２２０に発生する電界Ｅｆ、及びゲート絶縁膜２１４に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｑｘ・ｄｉ）／（εｉ・（ｐｘ＋２ｐｙ）・Ｎ・ｄｆ））
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ここで、上述したように、強誘電体膜２２０にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜２１４にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、ｐｘ、ｐｙ、Ｎ、ｑｘ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置２００の特性を良好にすることが可能である。
（２．３．適用例）
続いて、図１３を参照して、本実施形態に係る半導体記憶装置２００の適用例について説明する。図１３は、本実施形態に係る半導体記憶装置２００をマトリクス状に複数配列した半導体装置２の平面構成を模式的に示す平面図である。
図１３に示すように、半導体装置２は、マトリクス状に配列された複数の半導体記憶装置２００に大容量の情報を記憶することが可能な記憶装置である。また、半導体装置２は、マトリクス状に配列された複数の半導体記憶装置２００をシナプスとして用い、半導体記憶装置２００のチャネルの抵抗値をシナプスの重みとすることで、積和演算を行うことが可能な積和演算装置として用いることも可能である。
半導体装置２では、第１方向（例えば、図１３に正対して左右方向）に延伸する配線２５１は、コンタクト２５５を介して半導体記憶装置２００のソース又はドレイン領域２１５の一方と電気的に接続されている。第１方向と直交する第２方向（例えば、図１３に正対して上下方向）に延伸する配線２５２は、コンタクト２５６を介して半導体記憶装置２００のソース又はドレイン領域１１１の他方と電気的に接続されている。また、導体電極２２２は、第１方向と直交する第２方向（例えば、図１３に正対して上下方向）に延伸して設けられる。さらに、互いに直交する導体電極２２２と、ゲート電極２１３及び下部電極２１７の交点に強誘電体キャパシタが設けられる。
ここで、半導体装置２における情報の書き込み又は読み出し動作について説明する。
情報を書き込む場合、半導体装置２は、例えば、所定の配線２５１と、所定の導体電極２２２との間に電位差を設けることで、導体電極２２２と、ゲート電極２１３及び下部電極２１７の交点に設けられた強誘電体キャパシタに選択的に電位差を印加する。これにより、半導体装置２は、所定の強誘電体キャパシタの強誘電体膜２２０の残留分極を選択的に反転させ、半導体記憶装置２００に情報を書き込むことができる。
一方、情報を読み出す場合、半導体装置２は、例えば、導体電極２２２に電圧を印加して半導体記憶装置２００の電界効果トランジスタをオン状態にした後、配線２５１及び配線２５２との間に流れる電流（すなわち、半導体記憶装置２００のソース及びドレイン間に流れる電流）を測定する。これにより、半導体装置２は、半導体記憶装置２００の各々から強誘電体膜２２０の残留分極の方向に応じた電流値を得ることができるため、半導体記憶装置２００から情報を読み出すことができる。
以上にて、本開示の第２の実施形態に係る半導体記憶装置２００について詳細に説明した。
＜３．第３の実施形態＞
（３．１．構造例）
次に、図１４を参照して、本開示の第３の実施形態に係る半導体記憶装置の構造例について説明する。図１４は、本実施形態に係る半導体記憶装置の構造例を模式的に示す縦断面図である。
図１４に示すように、半導体記憶装置３００は、半導体基板３２０と、素子分離層３２１と、ソース又はドレイン領域３０１と、ＬＤＤ領域３０１Ａと、ゲート絶縁膜３０２と、ゲート電極３０３と、第１サイドウォール３１１と、下部電極３０４と、強誘電体膜３０５と、上部電極３０６と、第２サイドウォール３１２と、導体電極３０７と、を備える。
半導体記憶装置３００は、電界効果トランジスタのゲート電極の上に強誘電体キャパシタを直列に接続したＭＦＭＩＳ構造を有するＦｅＲＡＭである。具体的には、電界効果トランジスタは、半導体基板３２０、ソース又はドレイン領域３０１、ＬＤＤ領域３０１Ａ、ゲート絶縁膜３０２及びゲート電極３０３によって形成され、強誘電体キャパシタは、下部電極３０４、強誘電体膜３０５及び上部電極３０６によって形成される。強誘電体キャパシタは、下部電極３０４にて電界効果トランジスタのゲートと直列に接続している。
半導体基板３２０は、半導体材料にて構成される基板である。半導体記憶装置３００が形成される領域の半導体基板３２０には、第１導電型の不純物（例えば、ホウ素又はアルミニウムなどのｐ型不純物）が導入されている。半導体基板３２０は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板３２０は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。さらには、半導体基板３２０は、石英、サファイア、樹脂又は金属等で構成された基板上に半導体層を積層した基板であってもよい。
素子分離層３２１は、絶縁性材料にて構成され、半導体基板３２０に設けられる半導体記憶装置３００の各々を互いに電気的に絶縁する。例えば、素子分離層３２１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
具体的には、素子分離層３２１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板３２０の一部をエッチング等で除去した後、エッチング等によって形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層３２１は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板３２０を熱酸化することで形成されてもよい。
ソース又はドレイン領域３０１は、半導体基板３２０に形成された第２導電型（例えば、ｎ型）の領域である。具体的には、ソース又はドレイン領域３０１は、ゲート電極２１３を挟んで両側の半導体基板３２０にそれぞれ第２導電型の不純物（例えば、リン又はヒ素などのｎ型不純物）を導入することで設けられる。
なお、ソース又はドレイン領域３０１と、ゲート電極３０３との間の半導体基板３２０には、ソース又はドレイン領域３０１と同じ第２導電型（例えば、ｎ型）であり、かつソース又はドレイン領域３０１よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域３０１Ａが形成されていてもよい。
なお、ゲート電極３０３を挟んで両側に設けられたソース又はドレイン領域３０１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、ソース又はドレイン領域３０１の各々に接続される配線によって任意に変更され得る。
ゲート絶縁膜３０２は、絶縁性材料で構成され、半導体基板３２０の上に設けられる。ゲート絶縁膜３０２は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜３０２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
ゲート電極３０３は、導電性材料で構成され、ゲート絶縁膜３０２の上に設けられる。例えば、ゲート電極３０３は、半導体層２１１の延伸方向と直交する方向に延伸して、半導体層２１１と交差するように半導体層２１１の上に設けられてもよい。例えば、ゲート電極３０３は、ポリシリコン等にて形成されてもよく、金属、合金又は金属化合物にて形成されてもよい。
第１サイドウォール３１１は、絶縁性材料で構成され、ゲート電極３０３の側面に側壁として設けられる。具体的には、第１サイドウォール３１１は、ゲート電極３０３を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、第１サイドウォール３１１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
第１サイドウォール３１１は、第２導電型不純物を半導体基板３２０に導入する際に、第２導電型不純物を遮蔽することで、ゲート電極３０３と、ソース又はドレイン領域３０１との位置関係を自己整合的に制御する。第１サイドウォール３１１を用いることにより、半導体基板３２０への第２導電型不純物の導入を段階的に制御することができるため、ソース又はドレイン領域３０１とゲート電極３０３との間に、ＬＤＤ領域３０１Ａを自己整合的に形成することが可能となる。
下部電極３０４は、導電性材料で構成され、ゲート電極３０３の上に設けられる。例えば、下部電極３０４は、ポリシリコン等にて形成されてもよく、金属、合金又は金属化合物にて形成されてもよい。
強誘電体膜３０５は、強誘電体材料にて構成され、下部電極３０４の上に設けられる。強誘電体膜３０５は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。具体的には、強誘電体膜３０５は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）又は酸素（Ｏ）を含む強誘電体材料で形成される。例えば、強誘電体膜３０５は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜３０５は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜３０５は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜３０５は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。
上部電極３０６は、導電性材料で構成され、強誘電体膜３０５の上に設けられる。例えば、上部電極３０６は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。
ここで、下部電極３０４、強誘電体膜３０５及び上部電極３０６は、同一の平面形状にて設けられ、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体の側面には、第２サイドウォール３１２が設けられる。
第２サイドウォール３１２は、絶縁性材料で構成され、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体の側面に側壁として設けられる。具体的には、第２サイドウォール３１２は、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体の上に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、第２サイドウォール３１２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
ここで、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体と、第２サイドウォール３１２とが占める平面面積は、ゲート電極３０３の上面の平面面積と略等しくなり得る。後述するが、半導体記憶装置３００では、まず、エッチングによって下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体、並びに第２サイドウォール３１２を形成し、その後、該積層体及び第２サイドウォール３１２をマスクとするエッチングを行うことで、ゲート電極３０３を形成する。これによれば、半導体記憶装置３００では、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体、第２サイドウォール３１２、ゲート電極３０３、及び第１サイドウォール３１１を自己整合的に形成することができる。
導体電極３０７は、導電性材料で構成され、上部電極３０６の上に設けられる。導体電極３０７は、例えば、図示しない他の配線と電気的に接続することで、半導体記憶装置３００の接続端子として機能する。導体電極３０７は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよい。
本実施形態に係る半導体記憶装置３００では、電界効果トランジスタがいわゆるプレーナ型トランジスタとして設けられ、強誘電体キャパシタが電界効果トランジスタのゲート電極の上に第２サイドウォール３１２と共に設けられる。このような場合、強誘電体キャパシタの強誘電体膜３０５の面積は、電界効果トランジスタのゲート絶縁膜３０２の面積よりも第２サイドウォール３１２の幅の分だけ１回り小さくなる。これによれば、半導体記憶装置３００では、強誘電体キャパシタの容量Ｃｆに対して、電界効果トランジスタのゲート容量Ｃｉをより大きくすることができる。
したがって、本実施形態に係る半導体記憶装置３００は、単位セルの大きさを増大させることなく、電界効果トランジスタのゲート容量Ｃｉを増大させ、強誘電体膜３０５に印加される分配電圧をより高くすることができる。したがって、半導体記憶装置３００は、十分な電圧を強誘電体膜３０５に印加することができるため、情報の書き込み及び消去動作の安定性を向上させることができる。
（３．２．設計例）
次に、図１５を参照して、本実施形態に係る半導体記憶装置３００の具体的な設計例について説明する。図１５は、図１４で示した半導体記憶装置３００の各構成の寸法を定義する縦断面図である。
図１５に示すように、ソース又はドレイン領域３０１が設けられる方向（チャネル方向とも称する）におけるゲート電極３０３の幅をＰｘとし、チャネル方向と直交する方向におけるゲート電極３０３の長さをＰｙとする。チャネル方向と直交する方向におけるソース又はドレイン領域３０１の長さをＱｙとし、第２サイドウォール３１２の幅をＸとする。また、ゲート絶縁膜３０２の膜厚をｄｉとし、強誘電体膜３０５の膜厚をｄｆとし、ゲート絶縁膜３０２の比誘電率をεｉとし、強誘電体膜３０５の比誘電率をεｆとする。このような場合、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置３００の特性をより良好にすることが可能である。
具体的には、導体電極３０７に電圧Ｖｐｒｇが印加される場合、強誘電体膜３０５に発生する電界Ｅｆ、及びゲート絶縁膜３０２に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｄｉ）／（εｉ・ｄｆ）・（Ｐｘ−２Ｘ）・（Ｑｙ−２Ｘ）／（Ｐｘ・Ｐｙ））
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ここで、上述したように、強誘電体膜３０５にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜３０２にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、Ｐｘ、Ｐｙ、Ｑｙ、Ｘ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置３００の特性を良好にすることが可能である。
（３．３．製造方法）
続いて、図１６Ａ〜図１６Ｅを参照して、本実施形態に係る半導体記憶装置３００の製造方法について説明する。図１６Ａ〜図１６Ｅは、本実施形態に係る半導体記憶装置３００の製造方法の一工程を示す模式的な縦断面図である。
まず、図１６Ａに示すように、素子分離層３２１が形成された半導体基板３２０の上に、ゲート絶縁膜３０２、ゲート電極３０３、下部電極３０４、強誘電体膜３０５及び上部電極３０６を一様に成膜する。さらに、上部電極３０６の上に強誘電体キャパシタを形成するためのマスク３３１をパターニングする。例えば、マスク３３１は、フォトレジスト単体であってもよく、酸化膜又は窒化膜等のハードマスクと、フォトレジストとの積層体であってもよい。
次に、図１６Ｂに示すように、マスク３３１を用いて下部電極３０４、強誘電体膜３０５及び上部電極３０６を同時にエッチングすることで、マスク３３１のパターンに対応する大きさの強誘電体キャパシタ（すなわち、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体）を形成する。
続いて、図１６Ｃに示すように、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体の上に一様に絶縁膜を形成した後、全面エッチバックを行うことで、第２サイドウォール３１２を形成する。
次に、図１６Ｄに示すように、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体と、第２サイドウォール３１２とをマスクに用いて、ゲート電極３０３をエッチングする。これによれば、ゲート電極３０３をパターニングするためのマスクを別途設けることを省略することができるため、半導体記憶装置３００の製造コストを低減することができる。
その後、図１６Ｅに示すように、イオン注入法によって、半導体基板３２０に第２導電型不純物（例えば、ｎ型不純物）を導入することで、ソース又はドレイン領域３０１を形成する。なお、図１６Ｅに示すように、第１サイドウォール３１１を形成することで、ゲート電極３０３と、ソース又はドレイン領域３０１との間に、ＬＤＤ領域３０１Ａを自己整合的に形成してもよい。
以上の工程によれば、本実施形態に係る半導体記憶装置３００を製造することできる。
（３．４．変形例）
さらに、図１７〜図１９を参照して、本実施形態に係る半導体記憶装置３００の変形例について説明する。図１７〜図１９は、半導体記憶装置３００の変形例に係る構造を模式的に示す縦断面図である。
図１７に示すように、下部電極３０４、強誘電体膜３０５及び上部電極３０６にて構成される強誘電体キャパシタは、導体電極３２３を介して電界効果トランジスタのゲート電極３０３と直列に接続されていてもよい。導体電極３２３は、上述した導体電極３０７と同様に、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料等で形成されてもよい。
図１７に示す半導体記憶装置３００の構造では、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置３００の特性をより良好にすることが可能である。
具体的には、ソース又はドレイン領域３０１が設けられる方向（チャネル方向とも称する）におけるゲート電極３０３の幅をＰｘとし、ソース又はドレイン領域３０１の長さをＰｙとする。チャネル方向における強誘電体キャパシタ（すなわち、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体）の幅をＱｘとし、チャネル方向と直交する方向における強誘電体キャパシタの長さをＱｙとする。また、ゲート絶縁膜３０２の膜厚をｄｉとし、強誘電体膜３０５の膜厚をｄｆとし、ゲート絶縁膜３０２の比誘電率をεｉとし、強誘電体膜３０５の比誘電率をεｆとする。
このような場合、上部電極３０６に電圧Ｖｐｒｇが印加される場合、強誘電体膜３０５に発生する電界Ｅｆ、及びゲート絶縁膜３０２に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｄｉ）／（εｉ・ｄｆ）・（Ｑｘ・Ｑｙ）／（Ｐｘ・Ｐｙ））
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ここで、上述したように、強誘電体膜３０５にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜３０２にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、Ｐｘ、Ｐｙ、Ｑｙ、Ｑｘ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置３００の特性を良好にすることが可能である。
また、図１８に示すように、強誘電体キャパシタは、下部電極３０４、強誘電体膜３０５及び上部電極３０６の積層体ではなく、ダマシンプロセスを用いて下部電極３０４に強誘電体膜３０５及び上部電極３０６を埋め込んだ構造を有していてもよい。図１８で示す半導体記憶装置３００の構造は、図１７で示す半導体記憶装置３００の構造に対して、強誘電体キャパシタの構造が異なる。
図１８に示す半導体記憶装置３００の構造では、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置３００の特性をより良好にすることが可能である。
具体的には、ソース又はドレイン領域３０１が設けられる方向（チャネル方向とも称する）におけるゲート電極３０３の幅をＰｘとし、ソース又はドレイン領域３０１の長さをＰｙとする。チャネル方向における強誘電体キャパシタの幅をＱｘとし、チャネル方向と直交する方向における強誘電体キャパシタの長さをＱｙとする。また、ゲート絶縁膜３０２の膜厚をｄｉとし、強誘電体膜３０５の膜厚をｄｆとし、ゲート絶縁膜３０２の比誘電率をεｉとし、強誘電体膜３０５の比誘電率をεｆとする。さらに、下部電極３０４の高さ（すなわち、強誘電体キャパシタの高さ）をｈｆとし、下部電極３０４の厚みをＴｆとする。
このような場合、上部電極３０６に電圧Ｖｐｒｇが印加される場合、強誘電体膜３０５に発生する電界Ｅｆ、及びゲート絶縁膜３０２に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｄｉ）／（εｉ・ｄｆ）・Ｓｆ／Ｓｉ）
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ただし、
Ｓｆ＝２（ｈｆ−Ｔｆ−ｄｆ）・（Ｑｘ＋Ｑｙ−２Ｔｆ−２ｄｆ）＋（Ｑｘ−２ｄｆ−２ｈｆ）・（Ｑｙ−２ｄｆ−２ｈｆ）
Ｓｉ＝Ｐｘ・Ｐｙ
である。
ここで、上述したように、強誘電体膜３０５にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜３０２にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、Ｐｘ、Ｐｙ、Ｑｙ、Ｑｘ、Ｔｆ、ｈｆ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置３００の特性を良好にすることが可能である。
さらに、図１９に示すように、半導体記憶装置３００では、下部電極３０４を省略してもよい。図１９で示す半導体記憶装置３００の構造は、図１８で示す半導体記憶装置３００の構造に対して、強誘電体キャパシタが導体電極３２３、強誘電体膜３０５及び上部電極３０６にて構成される点が異なる。
図１９に示す半導体記憶装置３００の構造では、以下で説明する条件を満たすように各構成の寸法を制御することで、半導体記憶装置３００の特性をより良好にすることが可能である。
具体的には、ソース又はドレイン領域３０１が設けられる方向（チャネル方向とも称する）におけるゲート電極３０３の幅をＰｘとし、ソース又はドレイン領域３０１の長さをＰｙとする。チャネル方向における強誘電体キャパシタの幅をＱｘとし、チャネル方向と直交する方向における強誘電体キャパシタの長さをＱｙとする。また、ゲート絶縁膜３０２の膜厚をｄｉとし、強誘電体膜３０５の膜厚をｄｆとし、ゲート絶縁膜３０２の比誘電率をεｉとし、強誘電体膜３０５の比誘電率をεｆとする。さらに、強誘電体膜３０５の高さ（すなわち、強誘電体キャパシタの高さ）をｈｆとし、導体電極３２３の幅をＣｘとする。
このような場合、上部電極３０６に電圧Ｖｐｒｇが印加される場合、強誘電体膜３０５に発生する電界Ｅｆ、及びゲート絶縁膜３０２に発生する電界Ｅｉは、以下の式のようになる。
Ｅｆ＝Ｖｐｒｇ／ｄｆ・（１＋（εｆ・ｄｉ）／（εｉ・ｄｆ）・Ｓｆ／Ｓｉ）
Ｅｉ＝ｄｉ・（Ｖｐｒｇ−Ｖｆ）
ただし、
Ｓｆ＝２（ｈｆ−ｄｆ）・（Ｑｘ＋Ｑｙ−２ｄｆ）＋Ｃｘ・Ｃｘ
Ｓｉ＝Ｐｘ・Ｐｙ
である。
ここで、上述したように、強誘電体膜３０５にて十分な残留分極を得るためには、Ｅｆ＞２ＭＶ／ｃｍであることが望ましい。また、ゲート絶縁膜３０２にて絶縁破壊を発生させないためには、Ｅｉ＜１０ＭＶ／ｃｍであることが望ましい。
したがって、上述したＥｆ及びＥｉが好ましい範囲を満たすように、Ｐｘ、Ｐｙ、Ｑｙ、Ｑｘ、ｈｆ、Ｃｘ、ｄｆ及びｄｉを適宜設計することで、半導体記憶装置３００の特性を良好にすることが可能である。
なお、図１７〜図１９では、導体電極３２３の平面形状を略正方形としたが、導体電極３２３の平面形状は、長方形、円形又は楕円形のいずれであってもよい。
以上にて、本開示の第３の実施形態に係る半導体記憶装置３００について詳細に説明した。本開示の第３の実施形態に係る半導体記憶装置３００は、半導体記憶装置１００、２００と同様に、マトリクス状に配列されることで、大容量の情報を記憶することが可能な記憶装置に適用することが可能である。また、半導体記憶装置３００は、シナプスとして用いられることで、積和演算を行うことが可能な積和演算装置に適用することも可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
トランジスタと、
一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
を備え、
前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、半導体記憶装置。
（２）
前記強誘電体キャパシタの前記強誘電体材料に印加される電界は、２ＭＶ／ｃｍよりも大きい、前記（１）に記載の半導体記憶装置。
（３）
前記トランジスタのゲート絶縁膜に印加される電界は、１０ＭＶ／ｍよりも小さい、前記（１）又は（２）に記載の半導体記憶装置。
（４）
前記トランジスタは、半導体基板と、前記半導体基板に形成された開口の内部形状に沿って設けられたゲート絶縁膜と、前記半導体基板の前記開口を埋め込むように、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、
前記強誘電体キャパシタは、前記ゲート電極に形成された開口の内部形状に沿って設けられた強誘電体膜と、前記ゲート電極の前記開口を埋め込むように、前記ゲート電極の上に設けられた上部電極と、を備える、前記（１）〜（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記半導体基板は、第１導電型であり、
前記半導体基板の前記開口が設けられる面側には、第１導電型と異なる第２導電型のソース又はドレイン領域が設けられる、前記（４）に記載の半導体記憶装置。
（６）
前記半導体基板の前記開口は、前記ソース又はドレイン領域よりも深い領域まで設けられる、前記（５）に記載の半導体記憶装置。
（７）
前記トランジスタは、基板の上に一方向に延伸して凸設された半導体層と、前記半導体層の延伸方向と直交する方向に亘って前記半導体層の上面及び側面を覆い、前記半導体層の上に跨設されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層の上に跨設されたゲート電極と、を備える、前記（１）〜（３）のいずれか一項に記載の半導体記憶装置。
（８）
前記強誘電体キャパシタは、前記ゲート電極の上に積層された前記導電材料の一方と、前記導電材料の一方の上に積層された前記強誘電体材料と、前記強誘電体材料の上に積層された前記導電材料の他方と、を備える、前記（７）に記載の半導体記憶装置。
（９）
前記半導体層は、互いに平行となるように複数設けられ、
前記ゲート電極は、前記複数の半導体層に亘って連続して設けられる、前記（８）に記載の半導体記憶装置。
（１０）
トランジスタと、
一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続される強誘電体キャパシタと、
を備え、
前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、積和演算装置。
（１１）
トランジスタと、
一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
を備え、
前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、
前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、半導体記憶装置。
（１２）
前記強誘電体キャパシタの前記強誘電体材料に印加される電界は、２ＭＶ／ｃｍよりも大きい、前記（１１）に記載の半導体記憶装置。
（１３）
前記トランジスタのゲート絶縁膜に印加される電界は、１０ＭＶ／ｍよりも小さい、前記（１１）又は（１２）に記載の半導体記憶装置。
（１４）
前記強誘電体キャパシタの側面には、サイドウォール絶縁膜が設けられ、
前記強誘電体キャパシタ及び前記サイドウォール絶縁膜が占める平面面積は、前記ゲート電極の上面の平面面積と略等しい、前記（１１）〜（１３）のいずれか以降に記載の半導体記憶装置。
（１５）
前記強誘電体キャパシタ及び前記ゲート電極の間には、コンタクト電極が設けられる、前記（１１）〜（１３）のいずれか一項に記載の半導体記憶装置。
（１６）
前記強誘電体キャパシタは、前記コンタクト電極又は前記コンタクト電極の上に積層された前記導電材料の一方と、前記導電材料の一方の上に積層された前記強誘電体材料と、
前記強誘電体材料に形成された開口を埋め込む前記導電材料の他方と、を備える、前記（１５）に記載の半導体記憶装置。
（１７）
トランジスタと、
一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
を備え、
前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、
前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、積和演算装置。
１ 半導体装置
１０ 素子分離層
２１、２３ 配線
３１、３２、３３ コンタクト
１００ 半導体記憶装置
１１０ 半導体基板
１１１ ソース又はドレイン領域
１２０ 下部電極
１２１ ゲート絶縁膜
１３０ 上部電極
１３１ 強誘電体膜
１４０ 導体電極

Claims (17)

  1. トランジスタと、
    一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
    を備え、
    前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、半導体記憶装置。
  2. 前記強誘電体キャパシタの前記強誘電体材料に印加される電界は、２ＭＶ／ｃｍよりも大きい、請求項１に記載の半導体記憶装置。
  3. 前記トランジスタのゲート絶縁膜に印加される電界は、１０ＭＶ／ｍよりも小さい、請求項１に記載の半導体記憶装置。
  4. 前記トランジスタは、半導体基板と、前記半導体基板に形成された開口の内部形状に沿って設けられたゲート絶縁膜と、前記半導体基板の前記開口を埋め込むように、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、
    前記強誘電体キャパシタは、前記ゲート電極に形成された開口の内部形状に沿って設けられた強誘電体膜と、前記ゲート電極の前記開口を埋め込むように、前記ゲート電極の上に設けられた上部電極と、を備える、請求項１に記載の半導体記憶装置。
  5. 前記半導体基板は、第１導電型であり、
    前記半導体基板の前記開口が設けられる面側には、第１導電型と異なる第２導電型のソース又はドレイン領域が設けられる、請求項４に記載の半導体記憶装置。
  6. 前記半導体基板の前記開口は、前記ソース又はドレイン領域よりも深い領域まで設けられる、請求項５に記載の半導体記憶装置。
  7. 前記トランジスタは、基板の上に一方向に延伸して凸設された半導体層と、前記半導体層の延伸方向と直交する方向に亘って前記半導体層の上面及び側面を覆い、前記半導体層の上に跨設されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層の上に跨設されたゲート電極と、を備える、請求項１に記載の半導体記憶装置。
  8. 前記強誘電体キャパシタは、前記ゲート電極の上に積層された前記導電材料の一方と、前記導電材料の一方の上に積層された前記強誘電体材料と、前記強誘電体材料の上に積層された前記導電材料の他方と、を備える、請求項７に記載の半導体記憶装置。
  9. 前記半導体層は、互いに平行となるように複数設けられ、
    前記ゲート電極は、前記複数の半導体層に亘って連続して設けられる、請求項８に記載の半導体記憶装置。
  10. トランジスタと、
    一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続される強誘電体キャパシタと、
    を備え、
    前記トランジスタのチャネルは、複数の面に亘って立体的に形成される、積和演算装置。
  11. トランジスタと、
    一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
    を備え、
    前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、
    前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、半導体記憶装置。
  12. 前記強誘電体キャパシタの前記強誘電体材料に印加される電界は、２ＭＶ／ｃｍよりも大きい、請求項１１に記載の半導体記憶装置。
  13. 前記トランジスタのゲート絶縁膜に印加される電界は、１０ＭＶ／ｍよりも小さい、請求項１１に記載の半導体記憶装置。
  14. 前記強誘電体キャパシタの側面には、サイドウォール絶縁膜が設けられ、
    前記強誘電体キャパシタ及び前記サイドウォール絶縁膜が占める平面面積は、前記ゲート電極の上面の平面面積と略等しい、請求項１１に記載の半導体記憶装置。
  15. 前記強誘電体キャパシタ及び前記ゲート電極の間には、コンタクト電極が設けられる、請求項１１に記載の半導体記憶装置。
  16. 前記強誘電体キャパシタは、前記コンタクト電極又は前記コンタクト電極の上に積層された前記導電材料の一方と、前記導電材料の一方の上に積層された前記強誘電体材料と、
    前記強誘電体材料に形成された開口を埋め込む前記導電材料の他方と、を備える、請求項１５に記載の半導体記憶装置。
  17. トランジスタと、
    一対の導電材料で強誘電体材料を挟持することで形成され、前記導電材料の一方が前記トランジスタのゲート電極と電気的に接続された強誘電体キャパシタと、
    を備え、
    前記一対の導電材料、及び前記強誘電体材料は、前記ゲート電極の上面と平行に積層されることで、前記強誘電体キャパシタは、前記ゲート電極の上に設けられ、
    前記強誘電体キャパシタの平面面積は、前記ゲート電極の上面の平面面積よりも小さい、積和演算装置。

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