CN114334970A - 半导体结构及其制备方法 - Google Patents
半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN114334970A CN114334970A CN202011062694.3A CN202011062694A CN114334970A CN 114334970 A CN114334970 A CN 114334970A CN 202011062694 A CN202011062694 A CN 202011062694A CN 114334970 A CN114334970 A CN 114334970A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- capacitor
- layer
- switch transistor
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000002360 preparation method Methods 0.000 title description 5
- 239000003990 capacitor Substances 0.000 claims abstract description 143
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 15
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910002601 GaN Inorganic materials 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 102000004726 Connectin Human genes 0.000 description 1
- 108010002947 Connectin Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体结构，包括：基底；第一介质层，第一介质层位于基底的上表面；电容，电容沿第一介质层厚度方向贯穿第一介质层，并延伸至第一介质层的上表面，且与选择开关晶体管的漏极电连接；第二介质层，位于第一介质层上表面；第一金属层，位于第二介质层的上表面；第一导电插塞，位于导电金属层的上表面并与导电金属层电连接；第三介质层，位于第二介质层的上表面；第二金属层，第二金属层包括位线，位于第三介质层的上表面，且与板线金属层电连接。本申请使得电容面积脱离半导体器件面积的限制，在单位微缩的情况下仍能够保持足够大的电容，极大提升单元存储性能。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种半导体结构及其制备方法。
背景技术
常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。
发明内容
基于此，有必要针对上述问题，提供一种半导体结构及其制备方法，其具有在单位微缩的情况下保持足够大的电容的优点。
一种半导体结构，包括：
基底，所述基底上形成有选择开关晶体管；
第一介质层，所述第一介质层位于所述基底的上表面，且所述第一介质层覆盖所述选择开关晶体管；
电容，所述电容沿所述第一介质层厚度方向贯穿所述第一介质层，并延伸至所述第一介质层的上表面，且与所述选择开关晶体管的漏极电连接；
第二介质层，位于所述第一介质层上表面，覆盖所述第一介质层及所述电容；
第一金属层，位于所述第二介质层的上表面，且所述第一金属层包括板线和导电金属层，所述板线与所述电容电连接，所述导电金属层与所述选择开关晶体管的源极电连接；
第一导电插塞，位于所述导电金属层的上表面并与所述导电金属层电连接；
第三介质层，位于所述第二介质层的上表面，且覆盖所述第一金属层；
第二金属层，包括位线，所述位线位于所述第三介质层的上表面，且与所述板线金属层电连接。
在其中一个实施例中，所述第一介质层的厚度为3000埃～6000埃。
在其中一个实施例中，《所述第一介质层内形成有电容沟槽，所述电容沟槽沿所述第一介质层的厚度方向贯穿所述第一介质层；
所述电容包括：下电极层、电容介质层及上电极层；
所述下电极层覆盖所述电容沟槽外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部，且所述下电极层与所述选择开关晶体管的漏极直接接触；
所述电容介质层覆盖所述下电极层的上表面；
所述上电极层覆盖所述电容介质层的上表面。
在其中一个实施例中，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。
在其中一个实施例中，选择开关晶体管的栅极包括叠层结构及侧墙；所述叠层结构包括右下至上依次叠置的栅极氧化层及栅极导电层；所述侧墙覆盖所述叠层结构的侧面。
本发明还提供一种半导体结构的制备方法，包括：
提供基底，并于所述基底上形成选择开关晶体管；
于所述基底上形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；
于所述第一介质层内形成电容，所述电容沿所述第一介质层厚度方向贯穿所述第一介质层，并延伸至所述第一介质层的上表面，且与所述选择开关晶体管的漏极电连接；
于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述第一介质层及所述电容；
于所述第二介质层的上表面形成第一金属层，且所述第一金属层包括板线和导电金属层，所述板线与所述电容电连接，所述导电金属层与所述选择开关晶体管的源极电连接；
于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述第一金属层；
于所述第三介质层的上表面形成第二金属层，所述第二金属层包括位线，所述位线与所述导电金属层电连接。
在其中一个实施例中，所述第一介质层的厚度为3000埃～6000埃。
在其中一个实施例中，于所述第一介质层内形成电容，包括：
于所述第一介质层内形成电容沟槽，所述电容沟槽沿所述第一介质层的厚度方向贯穿所述第一介质层，所述电容沟槽暴露所述选择开关晶体管的漏极；
于所述电容沟槽外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部形成下电极层；
于所述下电极层的上表面形成电容介质层；
于所述电容介质层的上表面形成上电极层，所述下电极层、所述电容介质层及所述上电极层共同形成电容。
在其中一个实施例中，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。
在其中一个实施例中，选择开关晶体管的栅极包括叠层结构及侧墙；所述叠层结构包括右下至上依次叠置的栅极氧化层及栅极导电层；所述侧墙覆盖所述叠层结构的侧面。
本申请的半导体结构及其制备方法具有如下有益效果：
由于电容沿着第一介质层的厚度方向贯穿第一介质层，因此电容面积与第一介质层的厚度相关联，使得电容面积脱离半导体器件面积的限制，在单位微缩的情况下仍能够保持足够大的电容，极大提升单元存储性能。
附图说明
图1为本发明一个实施例中半导体结构的制备方法的流程图；
图2为本发明一个实施例中半导体结构展示基底的截面结构示意图；
图3为本发明一个实施例中半导体结构形成第一介质层后的截面结构示意图；
图4为本发明一个实施例中半导体结构形成电容沟槽后的截面结构示意图；
图5为本发明一个实施例中半导体结构形成电容后的截面结构示意图；
图6为本发明一个实施例中半导体结构形成第二介质层后的截面结构示意图；
图7为本发明一个实施例中半导体结构形成第二导电插塞和第三导电插塞后的截面结构示意图；
图8为本发明一个实施例中半导体结构形成板线和导电金属层后的截面结构示意图；
图9为本发明一个实施例中半导体结构形成第二金属层后的截面结构示意图。
附图标记：10、基底；111、源极；112、漏极；113、栅极；1131、栅极导电层；1132、栅极氧化层；1133、侧墙；12、第一介质层；13、电容沟槽；14、电容；141、下电极层；142、电容介质层；143、上电极层；15、第二介质层；161、板线；162、导电金属层；17、第一导电插塞；18、第二金属层；19、第三介质层；20、第二导电插塞；21、第三导电插塞。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。
为了解决上述问题，如图1所示，本申请提供一种半导体结构的制备方法，具体的包括以下步骤：
步骤S10：提供基底10，并于基底10上形成选择开关晶体管，如图2所示；
步骤S20：于基底10上形成第一介质层12，第一介质层12覆盖选择开关晶体管，如图3所示；步骤S30：于第一介质层12内形成电容14，电容14沿第一介质层12厚度方向贯穿第一介质层12，并延伸至第一介质层12的上表面，且与选择开关晶体管的漏极112电连接，如图5所示；
步骤S40：于第一介质层12的上表面形成第二介质层15，第二介质层15覆盖第一介质层12及电容14，如图6所示；
步骤S50：于第二介质层15的上表面形成第一金属层，且第一金属层包括板线161和导电金属层162，板线161与电容14电连接，导电金属层162与选择开关晶体管的源极111电连接，如图8所示；
步骤S60：于第二介质层15的上表面形成第三介质层19，且第三介质层19覆盖第一金属层，如图9所示；
步骤S70：于第三介质层19上表面形成第二金属层18，第二金属层18包括位线，位线与导电金属层162电连接，如图9所示。
通过上述步骤所获得半导体器件，电容14沿着第一介质层12的厚度方向贯穿第一介质层12，因此电容面积与第一介质层12的厚度相关联，使得电容面积脱离半导体器件面积的限制，在单位微缩的情况下仍能够保持足够大的电容，极大提升单元存储性能。
在一个可选的实施例中，对于步骤S10，具体的，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。
在本实施例中，如图2所示，基底10可以为硅基底。基底10上形成有选择开关晶体管，选择开关晶体管包括栅极113、源极111及漏极112，源极111和漏极112形成于基底10内，栅极113形成于基底10上表面，且源极111和漏极112位于栅极113的两侧。在一个可选的实施例中，栅极113包括叠层结构及侧墙1133，叠层结构包括由下至上依次叠置的栅极氧化层1132及栅极导电层1131，侧墙1133覆盖叠层结构的侧面。
在一个可选的实施例中，对于步骤S20，如图3所示，具体的，在基底10的上表面沉积第一介质材料层，并对第一介质材料层做平坦化处理，获得第一介质层12，第一介质层12完全覆盖位于基底10及形成于基底10上的选择开关晶体管。第一介质层12材料可以为二氧化硅，并通过化学机械研磨工艺对第一介质材料层进行平坦化处理。在一个可选的实施例中，第一介质层12的厚度为3000埃-6000埃，可以为3000埃、4500埃或6000埃。
对于步骤S30，具体的包括以下步骤：
步骤S301：于第一介质层12内形成电容沟槽13，电容沟槽13沿第一介质层12的厚度方向贯穿第一介质层12，电容沟槽13暴露选择开关晶体管的漏极112，如图4所示；
步骤S302：于电容沟槽13外侧的部分第一介质层12的上表面、电容沟槽13的侧壁及底部形成下电极层141，如图5所示；
步骤S303：于下电极层141的上表面形成电容介质层142，如图5所示；
步骤S304：于电容介质层142的上表面形成上电极层143，下电极层141、电容介质层142及上电极层143共同形成电容14，如图5所示。
具体的，于第一介质层12的上表面形成图形化掩膜层，图形化掩膜层定位出电容沟槽13的位置，基于图形化掩膜层刻蚀第一介质层12，可以采用干法刻蚀工艺。电容沟槽13沿着第一介质层12的厚度方向贯穿第一介质层12，且电容沟槽13暴露出选择开关晶体管的漏极112，当下电极形成于电容沟槽13的底部时，下电极与选择开关晶体管的漏极112直接接触实现电连接。采用原子层沉积工艺依次形成下电极材料层、电容介质材料层和上电极材料层，下电极材料层、电容介质材料层和上电极材料层生长时均覆盖整个晶圆的表面，通过光刻与刻蚀去除多余的下电极材料层、电容介质材料层和上电极材料层，从而形成下电极层141、电容介质层142和上电极层143。下电极层141的材质可以为氮化钛，下电极层141的厚度为200埃～1000埃，可以为200埃、500埃或1000埃。电容介质层142可以为高K介电常数铁电薄膜掺杂氧化铪，电容介质层142的厚度为6-10nm，可以为6nm、8nm或10nm。在一个可选的实施例中，电容介质层142中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。上电极层143的材质可以为氮化钛，上电极层143的厚度为200埃～1000埃，可以为200埃、500埃或1000埃。在一个可选的实施例中，于沉积形成下电极层141之后还包括合金的步骤，令下电极层141与选择开关晶体管的源极111所在区域的衬底合金，合金温度在500-850℃，可以为500℃、700℃或850℃；
在一个可选的实施例中，对于步骤S40，如图6所示，具体的，具体的，第二介质层15通过高密度等离子体化学气相淀积氧化物来形成，氧化物填充电容14所形成的凹槽，氧化物可以为二氧化硅，淀积的氧化物覆盖电容14，对氧化物做平坦化处理后得到第二介质层15，第二介质层15的厚度在1000埃～5000埃，第二介质层15的材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。完成氧化物的淀积且于形成第二介质层15之后还包括一步铁电退火的步骤，退火温度在450℃～750℃，其主要目的是为了激活掺杂氧化铪的铁电性能。
在一个可选的实施例中，如图7所示，于步骤S40之后且于步骤S50之前还包括形成第二导电插塞20和第三导电插塞21的步骤。具体的，。
第一连通孔和第二连通孔可以通过一次光刻和刻蚀形成，连通孔主工艺刻蚀可以在第一连通孔刻到电容14的上电极层143所在层的时候，切换到过刻蚀步骤，提高第一介质层12对上电极层143的刻蚀选择比，继续刻第二连通孔的同时，保证第一连通孔内电容14上电极层143被刻蚀程度很低，实现第一连通孔和第二连通孔长短连通孔刻蚀。
于第一连通孔内生成导电结构，以形成第二导电插塞20，于第二连通孔内形成导电结构，以形成第三导电插塞21。第二导电插塞20与电容14的上电极电连接，第三导电插塞21与选择开关晶体管的漏极112电连接。
在一个可选的实施例中，对于步骤S50，如图8所示，具体的，第一金属层包括板线161和导电金属层162，板线161与导电金属层162之间不接触，板线161和导电金属层162的材质可以都为金属。
在一个可选的实施例中，对于步骤S60，如图9所示，具体的，第三介质层19通过高密度等离子体化学气相淀积氧化物来形成，对氧化物做平坦化处理后得到第三介质层19，第三介质层19的材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。第三介质层19内形成有第一导电插塞17，第一导电插塞17能够电连接导电金属层162与位线，而导电金属层162通过第三导电插塞21与选择开关晶体管的源极111电连接，因此位线通过第一导电插塞17与导电金属层162实现与选择开关晶体管的源极111电连接。
在一个可选的实施例中，对于步骤S70，如图9所示，具体的，第二金属层18包括位线，其材质可以为金属，位线通过第一导电插塞17、导电金属层162和第三导电插塞21实现与选择开关晶体管的源极111电连接。
在本申请中，导电插赛一般为金属钨，板线161、导电金属层162和第二金属层18一般为典型的三明治结构(TITIN+ALCU+TIN)。
本申请还提供一种半导体结构，如图9所示，包括：基底10，基底10上形成有选择开关晶体管；第一介质层12，第一介质层12位于基底10的上表面，且第一介质层12覆盖选择开关晶体管；电容14，电容14沿第一介质层12厚度方向贯穿第一介质层12，并延伸至第一介质层12的上表面，且与选择开关晶体管的漏极112电连接；第二介质层15，位于第一介质层12上表面，覆盖第一介质层12及电容14；第一金属层，位于第二介质层15的上表面，且第一金属层包括板线161和导电金属层162，板线161与电容14电连接，导电金属层162与选择开关晶体管的源极111电连接；第一导电插塞17，位于导电金属层162的上表面并与导电金属层162电连接；第三介质层19，位于第二介质层15的上表面，且飞高第一金属层，第二金属层18，包括位线，位于第三介质层19的上表面并与导电金属层162电连接。
在一个可选的实施例中，基底10的材料可以为硅、锗、砷化镓、磷化铟或氮化镓等，即基底10可以为硅基底、锗基底、砷化镓基底、磷化铟基底或氮化镓基底等。在本实施例中，基底10可以为硅基底10。基底10上形成有选择开关晶体管，选择开关晶体管包括栅极113、源极111及漏极112，源极111和漏极112形成于基底10内，栅极113形成于基底10上表面，且源极111和漏极112位于栅极113的两侧。
在一个可选的实施例中，栅极113包括叠层结构及侧墙1133，叠层结构包括由下至上依次叠置的栅极氧化层1132及栅极导电层1131，侧墙1133覆盖叠层结构的侧面。
在一个可选的实施例中，第一介质层12完全覆盖位于基底10及形成于基底10上的选择开关晶体管。第一介质层12材料可以为二氧化硅，并通过化学机械研磨工艺对第一介质材料层进行平坦化处理。在一个可选的实施例中，第一介质层12的厚度为3000埃-6000埃，可以为3000埃、4500埃或6000埃。
在一个可选的实施例中，第一介质层12内形成有电容沟槽13，电容沟槽13沿第一介质层12的厚度方向贯穿第一介质层12；电容14包括：下电极层141、电容介质层142及上电极层143；下电极层141覆盖电容沟槽13外侧的部分第一介质层12的上表面、电容沟槽13的侧壁及底部，且下电极层141与选择开关晶体管的漏极112直接接触；电容介质层142覆盖下电极层141的上表面；上电极层143覆盖电容介质层142的上表面。
电容沟槽13沿着第一介质层12的厚度方向贯穿第一介质层12，且电容沟槽13暴露出选择开关晶体管的漏极112，当下电极形成于电容沟槽13的底部时，下电极与选择开关晶体管的漏极112直接接触实现电连接。采用原子层沉积工艺依次形成下电极层141、电容介质层142和上电极层143。下电极层141的材质可以为氮化钛，下电极层141的厚度为200埃～1000埃，可以为200埃、500埃或1000埃。电容介质层142可以为高K介电常数铁电薄膜掺杂氧化铪，电容介质层142的厚度为6-10nm，可以为6nm、8nm或10nm。在一个可选的实施例中，电容介质层142中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。上电极层143的材质可以为氮化钛，上电极层143的厚度为200埃～1000埃，可以为200埃、500埃或1000埃。
在一个可选的实施例中，第二介质层15通过高密度等离子体化学气相淀积氧化物来形成，氧化物填充电容14所形成的凹槽，氧化物可以为二氧化硅，淀积的氧化物覆盖电容14，对氧化物做平坦化处理后得到第二介质层15，第二介质层15的厚度在1000埃～5000埃，第二介质层15的材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。
在一个可选的实施例中，第一金属层包括板线161和导电金属层162，板线161与导电金属层162之间不接触，板线161和导电金属层162的材质可以都为金属钨。第二金属层18包括位线，其材质可以为金属钨。半导体结构还包括第二导电插塞20和第三导电插塞21，第二导电插塞20形成于第二介质层15内，第二导电插塞20的一端与电容14的上电极层143电连接，另一端与板线161电连接。第三导电插塞21形成于第一介质层12和第二介质层15内，第三导电插塞21的一端与导电金属层162电连接，另一端与位线电连接。第三介质层19通过高密度等离子体化学气相淀积氧化物来形成，对氧化物做平坦化处理后得到第三介质层19，第三介质层19的材质可以为二氧化硅、氮氧化硅、氮化硅等绝缘材料。第三介质层19内形成有第一导电插塞17，第一导电插塞17能够电连接导电金属层162与位线，而导电金属层162通过第三导电插塞21与选择开关晶体管的源极111电连接，因此位线通过第一导电插塞17与导电金属层162实现与选择开关晶体管的源极111电连接。
综上所述，本申请的半导体结构，电容14沿着第一介质层12的厚度方向贯穿第一介质层12，因此电容面积与第一介质层12的厚度相关联，使得电容面积脱离半导体器件面积的限制，在单位微缩的情况下仍能够保持足够大的电容，极大提升单元存储性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有选择开关晶体管；
第一介质层，所述第一介质层位于所述基底的上表面，且所述第一介质层覆盖所述选择开关晶体管；
电容，所述电容沿所述第一介质层厚度方向贯穿所述第一介质层，并延伸至所述第一介质层的上表面，且与所述选择开关晶体管的漏极电连接；
第二介质层，位于所述第一介质层上表面，覆盖所述第一介质层及所述电容；
第一金属层，位于所述第二介质层的上表面，且所述第一金属层包括板线和导电金属层，所述板线与所述电容电连接，所述导电金属层与所述选择开关晶体管的源极电连接；
第一导电插塞，位于所述导电金属层的上表面并与所述导电金属层电连接；
第三介质层，位于所述第二介质层的上表面，且覆盖所述第一金属层；
第二金属层，包括位线，所述位线位于所述第三介质层的上表面，且与所述板线金属层电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层的厚度为3000埃～6000埃。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层内形成有电容沟槽，所述电容沟槽沿所述第一介质层的厚度方向贯穿所述第一介质层；
所述电容包括：下电极层、电容介质层及上电极层；
所述下电极层覆盖所述电容沟槽外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部，且所述下电极层与所述选择开关晶体管的漏极直接接触；
所述电容介质层覆盖所述下电极层的上表面；
所述上电极层覆盖所述电容介质层的上表面。
4.根据权利要求3所述的半导体结构，其特征在于，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。
5.根据权利要求1所述的半导体结构，其特征在于，选择开关晶体管的栅极包括叠层结构及侧墙；所述叠层结构包括右下至上依次叠置的栅极氧化层及栅极导电层；所述侧墙覆盖所述叠层结构的侧面。
6.一种半导体结构的制备方法，其特征在于，包括：
提供基底，并于所述基底上形成选择开关晶体管；
于所述基底上形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；
于所述第一介质层内形成电容，所述电容沿所述第一介质层厚度方向贯穿所述第一介质层，并延伸至所述第一介质层的上表面，且与所述选择开关晶体管的漏极电连接；
于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述第一介质层及所述电容；
于所述第二介质层的上表面形成第一金属层，且所述第一金属层包括板线和导电金属层，所述板线与所述电容电连接，所述导电金属层与所述选择开关晶体管的源极电连接；
于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述第一金属层；
于所述第三介质层的上表面形成第二金属层，所述第二金属层包括位线，所述位线与所述导电金属层电连接。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一介质层的厚度为3000埃～6000埃。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，于所述第一介质层内形成电容，包括：
于所述第一介质层内形成电容沟槽，所述电容沟槽沿所述第一介质层的厚度方向贯穿所述第一介质层，所述电容沟槽暴露所述选择开关晶体管的漏极；
于所述电容沟槽外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部形成下电极层；
于所述下电极层的上表面形成电容介质层；
于所述电容介质层的上表面形成上电极层，所述下电极层、所述电容介质层及所述上电极层共同形成电容。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述电容介质层包括掺锆氧化铪层，所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:1～0.7:0.7:2.5。
10.根据权利要求7所述的半导体结构的制备方法，其特征在于，选择开关晶体管的栅极包括叠层结构及侧墙；所述叠层结构包括右下至上依次叠置的栅极氧化层及栅极导电层；所述侧墙覆盖所述叠层结构的侧面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011062694.3A CN114334970A (zh) | 2020-09-30 | 2020-09-30 | 半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011062694.3A CN114334970A (zh) | 2020-09-30 | 2020-09-30 | 半导体结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114334970A true CN114334970A (zh) | 2022-04-12 |
Family
ID=81032095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011062694.3A Pending CN114334970A (zh) | 2020-09-30 | 2020-09-30 | 半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114334970A (zh) |
-
2020
- 2020-09-30 CN CN202011062694.3A patent/CN114334970A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3623834B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3805603B2 (ja) | 半導体装置及びその製造方法 | |
| KR20170035649A (ko) | 반도체 소자 및 그 제조방법 | |
| JP2001274350A (ja) | 強誘電体メモリ及びその製造方法 | |
| WO2018074093A1 (ja) | 半導体記憶素子、半導体記憶装置、および半導体システム | |
| KR20120057818A (ko) | 반도체 장치 제조 방법 | |
| JP4280006B2 (ja) | 半導体装置 | |
| JP6510678B2 (ja) | 予備パターン化された底部電極及び酸化障壁上に強誘電体ランダムアクセスメモリを製造する方法 | |
| KR19990035652A (ko) | 디램 장치의 제조 방법 | |
| US11757047B2 (en) | Semiconducting metal oxide transistors having a patterned gate and methods for forming the same | |
| KR20010086354A (ko) | 용량소자를 구비한 반도체장치 및 그 제조방법 | |
| JP2005268288A (ja) | 半導体装置及びその製造方法 | |
| US20060030100A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2003086771A (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
| KR20070029542A (ko) | 반도체 메모리의 제조방법 | |
| KR102611247B1 (ko) | 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법 | |
| CN114334970A (zh) | 半导体结构及其制备方法 | |
| CN114334974A (zh) | 半导体器件及其制备方法 | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| KR950001838B1 (ko) | 반도체장치의 전극배선층 및 그 제조방법 | |
| KR20030019273A (ko) | 반도체 집적 회로 장치 및 그 제조방법 | |
| US12125921B2 (en) | Semiconducting metal oxide transistors having a patterned gate and methods for forming the same | |
| WO2024135286A1 (ja) | 半導体記憶装置およびトランジスタ装置 | |
| TWI827246B (zh) | 鐵電記憶體裝置的形成方法 | |
| JP4002882B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |