KR19990015719A - 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리및 그 제조 방법과 구동 방법 - Google Patents

비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리및 그 제조 방법과 구동 방법 Download PDF

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유인경
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윤종용
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Abstract

본 발명은 하부 전극을 공유하는 강유전체 캐패시터 상에 복수개의 박막 트랜지스터가 형성되어 비파괴 읽기가 가능하도록 형성된 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법에 관한 것이다. 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는 종래의 메모리 구조에서 상부 전극으로 금속 전극 대신에 불순물 도핑된 채널을 사용하고, 이 불순물 도핑층에 직접 접속되는 TFT 박막 트랜지스터를 캐패시터 선택용 트랜지스터로 채용함으로써, 불순물 도핑 채널에 속박되는 전하에 따라 통전 채널로서의 기능을 갖느냐 갖지 않느냐에 따른 NDRO방법이므로 ON OFF 구별이 보다 용이하다.

Description

비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리 및 그 제조 방법과 구동 방법
본 발명은 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세서 메모리(NDRO TFT FRAM)에 관한 것으로, 상세하게는 하부 전극을 공유하는 강유전체 캐패시터 상에 복수개의 박막 트랜지스터가 형성되어 비파괴 읽기가 가능하도록 형성된 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법 및 구동 방법에 관한 것이다.
종래의 FRAM 구조는, 도 1에 도시된 바와 같이, CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 전극(18b)으로 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 드레인(15) 및 소스(17)이 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 드레인(15) 및 소스(17)의 상부는 절연층이 개구되어 드레인 전극(18a) 및 소스 전극(18b)이 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 의 상부에는 절연층의 개구부를 통하여 전극(18c)이 형성되어 있다.
상기와 같은 1T-1C 구조의 제작에 있어 가장 문제(issue)가 되는 것은 CMOS 제조 공정(process)에 맞는 강유전체 물질의 선택이다. 첫째는 강유전체 증착온도가 700℃ 미만이어야 하고, 둘째는 보호막 형성(passivation) 공정에 있어 수소에 대해 강유전체가 영향을 받지 않아야 하는 것이다. CMOS 제조 공정에 맞아야 하는 이유는 강유전체 캐패시터 제작 자체가 CMOS 기판 위에서 이루어지기 때문이다.
또한, 파괴적 읽기형(destructive readout type)의 메모리이므로 정보를 읽은 다음에는 반드시 데이터의 복구를 위하여 리프레쉬(refresh)를 해주어야 하는 단점이 있다.
본 발명은 상기와 같은 문제점을 개선하고 창안된 것으로, 박막 트랜지스터 제조시 강유전체 물질에 거의 영향을 받지 않도록 강유전체 물질의 선택의 폭을 넓힌 구조를 가지며 특히 읽기시 정보의 손상이 없는 비피괴 읽기 박막 트랜지스터 강유전체 랜덤 액세서 메모리 및 그 제조 방법과 구동 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 단면도이고,
도 2는 도 1의 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구조를 개선한 선행 발명의 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 단면도이며,
도 3a 및 도 3b는 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 단면도이며,
도 4는 도 3a의 비파괴 박막트랜지스터 강유전체 랜덤 액세스 메모리의 구조를 입체적으로 보여주는 개략적 사시도,
도 5는 공통 비트 라인들 및 공통 센싱 라인을 보여주는 도 3b의 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 개략적 단면도,
도 6a 내지 도 6f는 도 3a에 도시된 바와 같은 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 단계별 공정후의 수직 단면도,
도 7a 내지 도 7d는 도 3a의 박막 트랜지스터 강유전체 랜덤 액세스 메모리셀의 동작을 설명하기 위한 설명도로서,
도 7a 및 도 7b는 쓰기시의 동작을 설명하는 등가회로도,
도 7c 및 도 7d는 읽기시의 동작을 설명하는 등가회로도,
도 8a 내지 도 8d는 도 7a 및 도 7d에 도시된 바와 같은 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리 셀들의 동작을 등가 회로로 나타낸 도면으로서,
도 8a 및 도 8b는 쓰기시의 동작을 설명하는 등가회로도,
도 8c 및 도 8d는 읽기시의 동작을 설명하는 등가회로도,
그리고 도 9은 도 3a 및 도 3b의 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 셀 어레이의 등가 회로도이다.
도면의 주요부분에 대한 부호의 설명
1. 강유전체 캐패시터의 하부전극 2. 공통 강유전체층
3. 상부전극 4a. 절연체
10, 실리콘 기판 11. 하부 전극
12. 유전체층 13. 상부 전극
14b. 절연층 15. 드레인
16. 게이트 17. 소스
18a. 드레인 전극 18b. 소스 전극
18c. 전극 19. 채널
100. 플레이트 패드 200. 강유전체층
300. 제1 및 제2통전 채널(p-doped 영역)
400. 제2불순물 도핑(n+-doped) 영역
500. 절연층 600. 게이트 라인(워드라인)
700. 쓰기용 워드라인 800. 센싱라인(읽기용 비트라인)
900. 비트라인 1000. 센스 증폭기
1200. 선택용 트랜지스터
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는, 기판; 상기 기판 상에 스트라이프 상으로 형성된 제1전극라인들; 상기 제1전극라인들 및 상기 기판 상에 소정의 두께 이상으로 증착된 강유전체층; 상기 제1전극라인들에 대응하여 상기 강유전체층 상에 각 메모리 셀에 해당하는 강유전체 캐패시터들을 형성하기 위한 제2전극으로서의 제1통전 채널; 및 상기 강유전체층 상에 상기 강유전체 캐패시터들을 각각 선택하기 위한 선택용 박막 트랜지스터들;을 구비하여 된 것을 특징으로 한다.
본 발명에 있어서, 상기 강유전체층의 두께는 분극을 형성할 수 있는 최소한의 두께이고, 상기 제1통전 채널은 n-채널 혹은 p-채널로 형성되며, 상기 선택용 박막 트랜지스터들은, 상기 제1통전 채널과 동일한 물질로 도핑되고, 상기 제1통전 채널과 동일한 층에 형성된 제2통전 채널; 상기 제2통전 채널 상에 소정 두께의 절연층을 사이에 두고 형성된 게이트들; 및 상기 제2통전 채널의 양쪽에 상기 제1통전 채널과 반대 극성의 도핑 물질로 각각 형성된 소스들 및 드레인들;을 구비한 것이 바람직하며, 상기 소스들 혹은 드레인들은 각각 상기 제1통전 채널과 직접 접속되게 형성된 것이 바람직하며, 상기 게이트들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상의 게이트 라인들로 연결되고, 상기 제1채널들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인들로 연결되며, 상기 제2통전 채널들의 상기 소스 혹은 드레인과의 접속면의 반대쪽 면들은 상기 제1전극라인들과 교차하는 방향의 스트라이프 상으로 형성된 센싱라인들로 연결되며, 상기 드레인들은 상기 제1전극 라인들과 동일한 방향의 스트라이프 상으로 형성된 비트라인들로 연결된 것이 바람직하다.
또한, 본 발명에 있어서, 상기 강유전체 상에 상기 제2통전 채널, 상기 소스들, 상기 드레인들을 상기 강유전체층과 전기적으로 격리시키위한 제2절연층;을 더 구비한 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 다른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는, 기판; 상기 기판 상에 스트라이프 상으로 형성된 플레이트 패드들; 상기 플레이트 패드들 및 상기 기판 상에 소정의 두께로 증착된 강유전체층; 상기 강유전체층 상에 상기 상기 플레이트 패드들에 대응하여 상기 플레이트 패드들과 평행한 방향의 스트라이프 상으로 형성되고, 상기 플레이트 패드의 길이 방향으로 각 셀에 대응하는 간격 마다 소정 폭의 제1전도성 불순물이 도핑된 제1채널 영역 및 제2채널 영역과 제2전도성 불순물이 도핑된 영역을 갖도록 형성된 불순물 도핑층; 상기 불순물 도핑층 상에 적층된 제1절연층; 상기 불순물 도핑층 상의 상기 제1절연층 속에 상기 제1채널로부터 소정 두께의 상기 제1절연층에 의하여 이격되도록 하되, 상기 제1채널들과 대응하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 게이트 라인들; 상기 불순물 도핑층 상의 상기 제1절연층 속에 상기 제2채널들과 홀들을 통하여 접속되고, 상기 제2채널들에 대응하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인들; 상기 불순물 도핑층 상의 상기 제1절연층 속에, 상기 제2전도성 채널 영역과 홀들을 통하여 접속되고, 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 센싱라인들; 및 상기 절연층 상에, 상기 제2전도성 영역과 홀들을 통하여 접속되고, 상기 플레이트 패드들에 대응하여 상기 플레이트 패드들과 평행한 방향의 스트라이프 상으로 형성된 비트 라인들;을 구비하여 된 것을 특징으로 한다.
본 발명에 있어서, 상기 강유전체층 상에 상기 제2채널 영역 및 상기 제2전도성 불순물 도핑 영역을 상기 강유전체층으로부터 이격시키기 위한 제2절연층;을 더 구비하며, 상기 인접하는 메모리 셀들은 서로 대칭되는 구조로 형성하되, 상기 대칭되는 인접 메모리 셀들의 상기 비트라인들은 공통으로 사용하도록 하나로 형성된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법은, (가) 기판 상에 금속 등의 전도성 물질을 증착하고 패터닝하여 스트라이프 상의 플레이트 패드를 형성하는 단계; (나) 상기 기판 및 플레이트 패드 위에 분극을 유지할 만큼의 두께를 갖는 강유전체 물질을 증착하여 강유전체층을 형성하는 단계; (다) 상기 강유전체층 상에 각 메모리 셀에 대응하는 간격 마다 제1도전성의 제1채널 영역과 제2채널 영역 및 상기 제1채널과 상기 제2채널의 사이 및 양쪽 외측에 각각 소스와 드레인 및 도선이 되는 제2도전성 불순물 도핑 영역을 갖도록 불순물 도핑층을 형성하는 단계; (라) 상기 불순물 도핑층 상에 일정한 두께의 절연층을 증착하고, 상기 절연층에 상기 제2채널 영역들을 노출시키는 개구부를 형성한 다음, 상기 절연층 및 제2채널 영역 상에 도전성 물질을 증착하고 패터닝하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상의 게이트 라인들을 형성하는 단계; (마) 상기 게이트 라인이 완전히 덮히도록 상기 절연층 및 게이트 라인들 상에 절연물질을 증착한 다음, 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2도전성 불순물 도핑 영역을 노출시키기 위한 개구부들을 형성하는 단계; (바) 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2불순물 도핑 영역을 노출시키기 위한 개구부들이 매워지고 상기 절연층이 완전히 덮히도록, 상기 절연층 및 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2불순물 도핑 영역 상에 도전물질을 증착하고 패터닝하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상의 쓰기용 워드 라인들 및 센싱라인들을 각각 형성하는 단계; (사) 상기 쓰기용 워드라인들 및 센싱라인들이 완전히 덮히도록 절연물질을 도포하여 절연층을 완성하는 단계; (아) 상기 절연층에 상기 제2채널 외측의 상기 제2도전성 불순물 도핑 영역을 노출시키는 개구부들을 형성하는 단계; 및 (자) 상기 제2도전성 불순물 도핑 영역을 노출시키는 개구부들이 매워지고 상기 절연층이 완전히 덥히도록 도전물질을 증착한 다음 패터닝하여 상기 플레이트 패트들과 평행하는 방향의 비트 라인들을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (나) 단계 및 상기 (다) 단계 사이에, 상기 강유전체층 상에 상기 제2채널 영역 및 상기 제1채널과 제2채널 사이의 제2도전성 불순물 도핑 영역과 상기 제1채널과 제2채널 영역 외측의 제2도전성 불순물 도핑 영역을 상기 강유전체층으로부터 이격시키기 위하여 소정 패턴의 절연층을 형성하는 단계;를 더 포함하는 것이 바람직하며, 상기 (다) 단계에서, 상기 제1채널 영역은 상기 제2채널 영역과 상기 제2불순물 도핑 영역으로 직접 접속하며, 상기 제1채널 영역과 상기 제2불순물 영역은 저항성 접합을 이루도록 형성하는 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법은, 기판 상에 스트라이프 상으로 형성된 플레이트 패드들; 상기 플레이트 패드들 및 상기 기판 상에 소정의 두께 이상으로 증착된 강유전체층; 상기 플레이트 패드들에 대응하여 상기 강유전체층 상에 각 메모리 셀에 해당하는 강유전체 캐패시터들을 형성하기 위한 제2전극으로서의 제1통전 채널; 및 상기 각 메모리 셀들의 상기 강유전체층 상에 제2통전 채널, 소스와 드레인 및 상기 제2통전 채널의 상부에 게이트들을 구비하여 상기 각 메모리 셀들의 강유전체 캐패시터들을 선택하기 위한 선택용 박막 트랜지스터들;을 구비하되, 상기 각 메모리 셀들의 게이트들을 연결하여 워드 라인들을 형성하고, 상기 각 메모리 셀들의 제1통전 채널들을 연결하여 쓰기용 워드라인들을 형성하며, 상기 각 메모리 셀들의 드레인들을 연결하여 비트라인들을 형성한 비파괴 읽기 박막 트랜지스터강유전체 랜덤 액세스 메모리를 구동하는 방법에 있어서, 상기 쓰기용 워드라인과 플레이트 패드로 전압 신호를 인가하여 선택된 상기 메모리 셀의 상기 강유전체층을 분극시키는 쓰기 단계; 및 상기 비트 라인에 소정의 전압 신호를 보내어 상기 제1채널에 속박된 속박 전하의 극성에 따른 통전성 여부에 따라 상기 센싱라인을 통하여 상기 강유전체층의 분극 상태에 의한 정보를 감지하는 읽기 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 기록 단계는, 상기 쓰기용 워드라인에 전압 신호를 보내어 상기 제1채널 영역을 통하여 상기 강유전체층을 분극시켜 0을 기록하는 서브 단계; 및 상기 플레이트 패드에 전압 신호를 보내어 1을 기록하는 서브 단계;를 포함하되, 상기 0을 기록하는 서브 단계에서는 상기 플레이트 패드에 인가되는 전압 보다 큰 전압을 상기 쓰기용 워드라인에 인가하고, 상기 1을 기록하는 서브 단계에서는 상기 쓰기용 워드라인에 인가되는 전압 보다 큰 전압을 상기 플레이트 패드에 인가하고, 상기 쓰기용 워드라인에 인가되는 전압 신호와 동일한 전압 신호를 상기 센싱라인에 인가하는 것이 바람직하며, 상기 읽기 단계는 분극반전을 방지하기 위하여 상기 플레이트 패드에 상기 비트라인에 인가하는 신호와 동일한 전압 신호를 인가하는 서브 단계;를 더 포함하는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리 및 그 제조 방법과 구동 방법을 설명한다.
도 2는 도 1에 도시된 바와 같은 종래의 박막트랜지스터 강유전체 랜덤 액세스 메모리(TFT FRAM)의 제조상 문제점을 개선하기 위하여 제작된 선행 발명에 따른 박막트랜지스터 강유전체 메모리(TFT FRAM)의 개략적 단면도이다. 도시된 바와 같이, 선행 발명에 따른 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 1T-CC(1 transistor-common capacitor)구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 강유전체층에 대한 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다.
TFT의 재료로는 비정질 실리콘(amorphous Si)과 다결정 실리콘(poly crystalline Si)이 있는데, 비정질 실리콘 TFT를 사용할 경우는 주변회로를 따로 제작하여 연결할 수도 있고, CMOS 기판에 상기 TFT FRAM을 제작하면서 CMOS에 주변회로를 병행하여 제작할 수 있다. 다결정 실리콘 TFT를 제조할 경우는 주변회로를 공통 강유전체 위에 제작할 수 있다. 종래의 1T-1C에서는 한 개의 트랜지스터와 한 개의 강유전체 캐패시터가 한 개의 메모리 셀을 이루고 있음에 비하여, 한 개의 트랜지스터와 한 개의 상부전극(3)이 공통 하부 전극과 셀을 이루는 것이 선행 발명의 차이점이다. 작동 방법에 있어서는 종래의 1T-1C의 경우 각 강유전체 캐패시터의 하부전극을 공통 플레이트 라인(plate line)에 연결하여 작동하였으나, 1T-CC에서는 공통 하부전극(1) 자체가 플레이트(plate)로 사용되는 점이 다르다. 또한, 1T-CC에서는 강유전체층(2)에 생성되는 초전기적 전하(pyroelectric charge; 열전하)를 방출시키기 위하여 접지 패드(8; ground pad)를 더 형성한다. 이와 같은 초전 효과(焦電 효과:Pyroelectric effect)에 있어서는 강유전체 위에 접지 패드를 따로 제조하여 모든 열전하들이 방출되도록 할 수 있다. 물론 접지 패드의 위치는 상부 전극을 제외한 어떤 자리도 가능하며 한 개 이상 제작할 수 있다. 또한 패드의 형상은 평판형에 국한되지 않으며 접지선(ground line), 메쉬(mesh), 미엔더 패턴(meander pattern)의 형상으로 만들 수 있다.
이상과 같은 1T-CC TFT FRAM이나 종래의 TFT FRAM은 파괴적 읽기형(destructive readout type) 메모리이므로 읽기 동작시 데이터 복구(restoration)가 필요하게 되고, 따라서 그 만큼의 작동 시간에 있어서의 손실이 있게된다.
이러한 작동 시간에 있어서의 손실을 줄이기 위하여 창안된 것이, 도 3a 및 도 3b에 도시된 바와 같은 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리이다. 도시된 바와같이, 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 강유전체 캐패시터를 구성하기 위한 하부 전극으로서 플레이트 패드 및 강유전체층 상에 직접 캐패시터 선택용 박막 트랜지스터를 구성하기 위한 통전 채널 및 강유전체 캐패시터 상부 전극으로서의 통전 채널을 증착하고, 이 캐패시터 상부 전극으로서의 통전 채널을 상기 박막 트랜지스터의 소스와 직접 접속되게 형성한 점에 특징이 있다. 이러한 특징을 좀 더 상세하게 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같은 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리(제1실시예)는 기판(미도시) 상에 스트라이프 상의 플레이트 패드(100), 이 플레이트 패드(100) 상에 충분한 분극을 유지할 만큼의 두께를 갖도록 증착된 강유전체층(200), p-doped 영역(300) 및 n+-doped 영역(400)으로 구성된 불순물 도핑층, 불순물 도핑층 상에 증착된 절연층(500), 절연층 속에 플레이트 패드(100)와 교차하는 방향의 스트라이프 상으로 형성된 게이트 라인(워드라인; 600), 절연층 속의 불순물 도핑층 상에 플레이트 패드(100)와 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인(700) 및 센싱라인(800), 그리고 절연층 상에 플레이트 패드(100)와 평행 방향의 스트라이프 상으로 형성된 비트라인(900)을 구비한다. 여기서, 불순물 도핑층의 p-doped 영역(300)은 각 메모리 셀마다 두 개씩 배치되는데 게이트 라인(600) 하부의 p-doped 영역(300)은 선택 트랜지스터의 통전 채널을 이루며, 쓰기용 워드라인(700)과 접속된 p-doped 영역(300)은 대응하는 플레이트 패드(100) 및 강유전체층(200)과 결합되어 강유전체 캐패시터를 이루게되는데, 이 때 p-doped 영역(300)은 상부 전극의 역할을 하게된다. 또한, 불순물 도핑층의 n+-doped 영역(400)은 상기 선택 트랜지스터의 통전 채널(p-doped 영역)의 양쪽에 배치되어 소스 및 드레인의 역할을 하며, 상기 쓰기용 워드라인(700) 하부의 p-doped 영역(300) 양쪽에 배치된 n+-doped 영역(400)은 각각 강유전체 캐패시터의 상부 전극(p-doped 영역; 300)과 센싱 라인(800) 및 강유전체 캐패시터의 상부 전극(p-doped 영역; 300)과 선택 트랜지스터의 소스 혹은 드레인 간의 전기적 흐름을 안내하는 도선으로서의 역할을 한다. 도 4는 이와 같은 구조의 비파괴 박막트랜지스터 강유전체 랜덤 액세스 메모리를 입체적으로 상세하게 보여준다.
다음에, 다른 실시예(제2실시예)로서, 도 3b에 도시된 바와 같은 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는 도 3a에 도시된 바와 같은 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리와 기본적인 구조는 같으나, 캐패시터 상부 전극용 통전 채널 영역 이외의 불순물 도핑층을 강유전체층으로부터 격리시키는 절연층을 더 구비한 점이 다르다. 즉, 각 메모리 셀에 해당하는 강유전체 캐패시터를 선택하기 위한 선택용 박막 트랜지스터(통전 채널(p-doped 영역; 300'), 소스(n+-doped 영역; 400) 및 드레인(n+-doped 영역; 400))를 각각 강유전체층(200)으로부터 격리시키는 절연층(550) 및 센싱라인(800)이 접속된 불순물 도핑층을 강유전체층으로부터 격리시키기 위한 절연층(550')을 더 구비하여 선택용 박막 트랜지스터의 채널 및 n+-도핑 영역에 의한 불필요한 강유전체의 분극을 방지한 점이 다르다. 도 5는 제2실시예의 각 메모리 셀을 어레이 형태로 보여주는 단면도로서, 특히 메모리 셀들의 공간을 줄이기 위하여 공통 비트라인(900)을 사용하는 예를 보여준다.
이와 같은 제1실시예 및 제2실시예는 강유전체 랜덤 액세스 메모리는 앞서의 1T-CC 구조의 TFT FRAM과 연관되어 분극 반전에 의한 피로(fatigue)를 최소화 하면서 데이터 복구 시간(restoratin time)을 절약할 수 있는 NDRO(Nondestructive readout type) 형의 TFT FRAM이다.
이와 같은 구조의 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법은 다음과 같다.
먼저, 기판(미도시) 상에 금속 등의 전도성 물질을 증착하고 패터닝하여 스트라이프 상의 플레이트 패드(plate pad)(100)를 형성한다. 도 6a에 도시된 바와 같이 플레이트 패드(100)는 각 라인의 강유전체 캐패시터 공통의 하부 전극으로 사용된다.
다음에, 도 6a에 도시된 바와 같이, 플레이트 패드(100)가 형성된 기판 위에 충분한 분극을 유지할 만큼의 두께를 갖도록 강유전체 물질을 증착하여 강유전체층(200)을 형성한다.
다음에, 도 6a에 도시된 바와 같이, 강유전체층(200) 위에는 불순물 도핑층을 형성한다. 강유전체 캐패시터의 상부 전극 및 TFT의 활성 영역으로 증착되는 불순물 도핑층은 각각 n-channel 혹은 p-channel로 형성한다. 제1실시예 및 제2실시예는 n-채널로 형성된다. n-channel TFT의 통전 채널(p-doped 영역; 300')는 캐패시터 상부 전극용 n-channel(p-doped 영역; 300)과 직접 붙어있는 상태로 제작되며, TFT의 소스(source)는 바로 옆의 캐패시터 상부 전극용 n-channel(300')과 오믹 접촉(ohmic contact)을 이루도록한다.
다음에, 도 6b에 도시된 바와 같이, 불순물 도핑층 상에 일정한 두께의 절연층(500a)을 도포하고, 게이트 라인(600)을 n-채널에 대응되도록 상기 플레이트 패드(100)와 교차하는 방향으로 형성한다.
다음에, 도 6b에 도시된 바와 같이 상기 게이트 라인(600)이 완전히 덮히도록 절연층(500b; 점선 표시)을 더 도포한 다음, 도 6c에 도시된 바와 같이, n-채널(300, 300') 및 n+-도핑 영역(300a, 300b, 300c)을 각각 쓰기용 워드라인 및 센싱라인을 접속시키기 위한 개구부(70, 80)를 형성한다.
다음에, 상기 개구부(70, 80)가 매워지고 상기 절연층(500b)이 완전히 덮히도록, 도 6d에 도시된 바와 같이, 도전물질(750)을 증착하고, 도 6e에 도시된 바와 같이, 패터닝하여 상기 게이트 라인과 평행하는 방향의 스트라이프 상의 쓰기용 워드 라인(700) 및 센싱라인(sensing line)(800)을 각각 형성한다.
다음에, 도 6f에 도시된 바와 같이, 상기 쓰기용 워드라인(700) 및 센싱라인(800)이 완전히 덮히도록 절연물질을 도포하여 절연층(500)을 완성한다.
다음에, 도 6f에 도시된 바와 같이, 절연층(500)에 선택용 박막 트랜지스터의 드레인에 해당하는 n+-도핑 영역(300c)를 노출시키는 개구부(점선 표시; 90)를 형성한다.
다음에, 도 3a에 도시된 바와 같이, 개구부(90)가 매워지고 절연층(500)이 완전히 덥히도록 도전 물질을 증착한 다음 패터닝하여 게이트 라인(600)과 교차하는 방향의 비트 라인(900)을 형성한다.
이와 같은 NDRO TFT FRAM의 셀 어레이(cell array)를 제작할 때에 셀 공간을 줄이기 위하여 공통 비트라인(900)을 사용하는 예가 도 5에 도시된다. 비트라인(900)은 인접하는 두 개의 메모리 셀에서 공통으로 사용할 수 있도록 하나로 형성한다. 이와 같이 하면, 셀 공간을 많이 절약할 수 있어, 메모리 셀의 집적도를 한층 더 높일 수 있다.
이상과 같은 공정에 의하여 제조된 비파괴 읽기 박막 트랜진스터 강유전체 랜덤 액세스 메모리의 동작 원리를 도 7a 내지 도 7d를 참조하여 설명하면 다음과 같다.
먼저, 쓰기용 워드라인(T)(700)과 플레이트 패드(100)로 강유전체를 분극시켜 쓰기 동작을 진행한다. 쓰기 동작은 쓰기용 워드라인(700)에 전압 신호를 보내어 n-채널(p-도핑영역; 300)을 통하여 강유전체(200)를 분극시켜, 도 7a(혹은 도 7b)에 도시된 바와 같이, 0을 기록(write)하고(VD＞VP), 플레이트(plate)에 전압 신호를 보내어 도 7b(혹은 도 7a)에 도시된 바와 같이, 1을 기록한다(VD＜VP). 0을 기록할 때에는, 도 7a에 도시된 바와 같이, 쓰기용 워드라인T(700)과 센싱라인(비트*라인; 800)의 전압을 동일하게 함으로써 저 전류가 센싱라인으로 새어버리는 현상을 방지한다. 도 8a는 0쓰기 동작시의 메모리 셀의 동작을 나타내는 등가회로도이다. 1을 기록할 때에는 0의 경우(VD＞VP)와 반대되는 전위차(VD＜VP)가 강유전체 양단에 생성되도록 하되 이 때에는 전류가 누설될 염려가 없으므로, 도 7b에 도시된 바와 같이, 워드라인(T; 700)과 플레이트 패드(100) 만을 사용하여도 무방하다. 도 8b는 1쓰기 동작시의 메모리 셀의 동작을 나타내는 등가회로도이다.
이렇게 메모리가 기록된 상태를 읽을 때에는, 도 7c 및 도 7d에 도시된 바와 같이, 비트 라인(bit line; 900)에서 신호를 보내어 센싱라인(sensing line; 800)에 접속된 센스 증폭기(sese amplifier; 1000)로 감지하되 분극반전을 방지하기 위하여 플레이트 패드(plate pad)에도 비트라인(bit line)에 인가하는 것과 동일한 전압을 가한다. 만일, 센서 증폭기가 0으로 기록된 것을 읽는다면, 도 7c에 도시된 바와 같이, n-채널(300)에는 양(+)전하가 속박(bound)되어 있으므로 통전 채널을 형성하지 못하여 OFF로 감지한다. 도 8c는 0읽기 동작시의 메모리 셀의 동작을 나타내는 등가회로도이다. 또한, 센서 증폭기가 1로 기록된 것을 읽는다면, n-채널(300)에 음(-)전하가 속박(bound)되어, 도 7d에 도시된 바와 같이, 통전 채널을 형성하므로 ON으로 감지한다. 도 8d는 1읽기 동작시의 메모리 셀의 동작을 나타내는 등가회로도이다.
그리고 도 9는 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 셀 어레이(cell array)에 대한 등가회로를 보여준다. 여기서, 각 메모리 셀들은 강유전체 캐패시터(1000) 및 강유전체 캐패시터 선택용 박막 트랜지스터(1200)의 쌍으로 구성되어 있다. 선택용 박막 트랜지스터(1200)의 게이트들 및 소스들을 각각 연결하는 워드라인 W(n) 및 비트라인 B(n)으로 기록하거나 읽고자하는 강유전체 캐패시터를 선택한 다음, 쓰기시에는 쓰기용 워드라인 T(n)을 이용하여 정보를 기록하고, 읽기시에는 센싱라인(읽기용 비트라인) B*(n)에 접속된 센스 증폭기(S/A)로 정보를 읽는다.
이상 설명한 바와 같이, 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리는 종래의 메모리 구조에서 강유전체 캐패시터의 상부 전극으로 금속 전극 대신에 상부 전극으로 금속 전극 대신에 불순물 도핑된 채널을 사용하고, 이 불순물 도핑층에 직접 접속되는 TFT 박막 트랜지스터를 캐패시터 선택용 트랜지스터로 채용한다. 종래의 SFRAM은 단순히 반도체 전극의 저항을 측정하는 NDRO방법인데 비하여 본 발명에 따른 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 채널에 속박되는 전하에 따라 통전 채널로서의 기능을 갖느냐 갖지 않느냐에 따른 NDRO방법이므로 ON OFF 구별이 보다 용이하다.

Claims (25)

  1. 기판;
    상기 기판 상에 스트라이프 상으로 형성된 제1전극라인들;
    상기 제1전극라인들 및 상기 기판 상에 소정의 두께 이상으로 증착된 강유전체층;
    상기 제1전극라인들에 대응하여 상기 강유전체층 상에 각 메모리 셀에 해당하는 강유전체 캐패시터들을 형성하기 위한 제2전극으로서의 제1통전 채널; 및
    상기 강유전체층 상에 상기 강유전체 캐패시터들을 각각 선택하기 위한 선택용 박막 트랜지스터들;을
    구비하여 된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 제1전극라인들은 열전하 방출을 위한 플레이트 패드들로 이루어진 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    상기 강유전체층의 두께는 분극을 형성할 수 있는 최소한의 두께인 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 제1통전 채널은 n-채널 혹은 p-채널로 형성된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  5. 제1항 내지 제4항에 있어서,
    상기 선택용 박막 트랜지스터들은,
    상기 제1통전 채널과 동일한 물질로 도핑되고, 상기 제1통전 채널과 동일한 층에 형성된 제2통전 채널;
    상기 제2통전 채널 상에 소정 두께의 절연층을 사이에 두고 형성된 게이트들; 및
    상기 제2통전 채널의 양쪽에 상기 제1통전 채널과 반대 극성의 도핑 물질로 각각 형성된 소스들 및 드레인들;을
    구비한 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  6. 제5항에 있어서,
    상기 소스들 혹은 드레인들은 각각 상기 제1통전 채널과 직접 접속되게 형성된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 게이트들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상의 게이트 라인들로 연결되고, 상기 제1채널들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인들로 연결되며, 상기 제2통전 채널들의 상기 소스 혹은 드레인과의 접속면의 반대쪽 면들은 상기 제1전극라인들과 교차하는 방향의 스트라이프 상으로 형성된 센싱라인들로 연결되며, 상기 드레인들은 상기 제1전극 라인들과 동일한 방향의 스트라이프 상으로 형성된 비트라인들로 연결된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  8. 제7항에 있어서,
    상기 게이트 라인들, 상기 쓰기용 워드라인들, 상기 센싱라인들 및 상기 비트라인들은 상기 제1 및 제2통전 채널들 및 소스와 드레인들로 이루어진 불순물 도핑층 상에 증착된 상기 제1절연층에 의해 전기적으로 절연된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  9. 제5항에 있어서,
    상기 강유전체 상에 상기 제2통전 채널, 상기 소스들, 상기 드레인들을 상기 강유전체층과 전기적으로 격리시키위한 제2절연층;을 더 구비한 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 소스들 혹은 드레인들은 각각 상기 제1통전 채널과 직접 접속되게 형성된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 게이트들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상의 게이트 라인들로 연결되고, 상기 제1채널들은 상기 제1전극 라인들과 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인들로 연결되며, 상기 제2통전 채널들의 상기 소스 혹은 드레인과의 접속면의 반대쪽 면들은 상기 제1전극라인들과 교차하는 방향의 스트라이프 상으로 형성된 센싱라인들로 연결되며, 상기 드레인들은 상기 제1전극 라인들과 동일한 방향의 스트라이프 상으로 형성된 비트라인들로 연결된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  12. 제11항에 있어서,
    상기 게이트 라인들, 상기 쓰기용 워드라인들, 상기 센싱라인들 및 상기 비트라인들은 상기 제1 및 제2통전 채널들 및 소스와 드레인들로 이루어진 불순물 도핑층 상에 증착된 상기 제1절연층에 의해 전기적으로 절연된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  13. 기판;
    상기 기판 상에 스트라이프 상으로 형성된 플레이트 패드들;
    상기 플레이트 패드들 및 상기 기판 상에 소정의 두께로 증착된 강유전체층;
    상기 강유전체층 상에 상기 상기 플레이트 패드들에 대응하여 상기 플레이트 패드들과 평행한 방향의 스트라이프 상으로 형성되고, 상기 플레이트 패드의 길이 방향으로 각 셀에 대응하는 간격 마다 소정 폭의 제1전도성 불순물이 도핑된 제1채널 영역 및 제2채널 영역과 제2전도성 불순물이 도핑된 영역을 갖도록 형성된 불순물 도핑층;
    상기 불순물 도핑층 상에 적층된 제1절연층;
    상기 불순물 도핑층 상의 상기 제1절연층 속에 상기 제1채널로부터 소정 두께의 상기 제1절연층에 의하여 이격되도록 하되, 상기 제1채널들과 대응하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 게이트 라인들;
    상기 불순물 도핑층 상의 상기 제1절연층 속에 상기 제2채널들과 홀들을 통하여 접속되고, 상기 제2채널들에 대응하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 쓰기용 워드라인들;
    상기 불순물 도핑층 상의 상기 제1절연층 속에, 상기 제2전도성 채널 영역과 홀들을 통하여 접속되고, 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상으로 형성된 센싱라인들; 및
    상기 절연층 상에, 상기 제2전도성 영역과 홀들을 통하여 접속되고, 상기 플레이트 패드들에 대응하여 상기 플레이트 패드들과 평행한 방향의 스트라이프 상으로 형성된 비트 라인들;을
    구비하여 된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  14. 제13항에 있어서,
    상기 강유전체층 상에 상기 제2채널 영역 및 상기 제2전도성 불순물 도핑 영역을 상기 강유전체층으로부터 이격시키기 위한 제2절연층;을 더 구비하여 된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  15. 제13항 또는 제14항에 있어서,
    상기 인접하는 메모리 셀들은 서로 대칭되는 구조로 형성하되, 상기 대칭되는 인접 메모리 셀들의 상기 비트라인들은 각각 공통으로 사용하도록 하나로 형성된 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리.
  16. (가) 기판 상에 금속 등의 전도성 물질을 증착하고 패터닝하여 스트라이프 상의 플레이트 패드를 형성하는 단계;
    (나) 상기 기판 및 플레이트 패드 위에 분극을 유지할 만큼의 두께를 갖는 강유전체 물질을 증착하여 강유전체층을 형성하는 단계;
    (다) 상기 강유전체층 상에 각 메모리 셀에 대응하는 간격 마다 제1도전성의 제1채널 영역과 제2채널 영역 및 상기 제1채널과 상기 제2채널의 사이 및 양쪽 외측에 각각 소스와 드레인 및 도선이 되는 제2도전성 불순물 도핑 영역을 갖도록 불순물 도핑층을 형성하는 단계;
    (라) 상기 불순물 도핑층 상에 일정한 두께의 절연층을 증착하고, 상기 절연층에 상기 제2채널 영역들을 노출시키는 개구부를 형성한 다음, 상기 절연층 및 제2채널 영역 상에 도전성 물질을 증착하고 패터닝하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상의 게이트 라인들을 형성하는 단계;
    (마) 상기 게이트 라인이 완전히 덮히도록 상기 절연층 및 게이트 라인들 상에 절연물질을 증착한 다음, 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2도전성 불순물 도핑 영역을 노출시키기 위한 개구부들을 형성하는 단계;
    (바) 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2불순물 도핑 영역을 노출시키기 위한 개구부들이 매워지고 상기 절연층이 완전히 덮히도록, 상기 절연층 및 상기 제1채널 영역 및 상기 제1채널 외측의 상기 제2불순물 도핑 영역 상에 도전물질을 증착하고 패터닝하여 상기 플레이트 패드들과 교차하는 방향의 스트라이프 상의 쓰기용 워드 라인들 및 센싱라인들을 각각 형성하는 단계;
    (사) 상기 쓰기용 워드라인들 및 센싱라인들이 완전히 덮히도록 절연물질을 도포하여 절연층을 완성하는 단계;
    (아) 상기 절연층에 상기 제2채널 외측의 상기 제2도전성 불순물 도핑 영역을 노출시키는 개구부들을 형성하는 단계; 및
    (자) 상기 제2도전성 불순물 도핑 영역을 노출시키는 개구부들이 매워지고 상기 절연층이 완전히 덥히도록 도전물질을 증착한 다음 패터닝하여 상기 플레이트 패트들과 평행하는 방향의 비트 라인들을 형성하는 단계;를
    포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
  17. 제16항에 있어서,
    상기 (나) 단계 및 상기 (다) 단계 사이에, 상기 강유전체층 상에 상기 제2채널 영역 및 상기 제1채널과 제2채널 사이의 제2도전성 불순물 도핑 영역과 상기 제1채널과 제2채널 영역 외측의 제2도전성 불순물 도핑 영역을 상기 강유전체층으로부터 이격시키기 위하여 소정 패턴의 절연층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 (다) 단계에서, 상기 제1채널 영역과 제2채널 영역은 n-형 혹은 p-형 불순물로 도핑하고, 상기 제2불순물 도핑 영역은 n+-형 혹은 p+-형 불순물로 도핑하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
  19. 제18항에 있어서,
    상기 (다) 단계에서, 상기 제1채널 영역은 상기 제2채널 영역과 상기 제2불순물 도핑 영역으로 직접 접속하며, 상기 제1채널 영역과 상기 제2불순물 영역은 저항성 접합을 이루도록 형성하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 제조 방법.
  20. 기판 상에 스트라이프 상으로 형성된 플레이트 패드들; 상기 플레이트 패드들 및 상기 기판 상에 소정의 두께 이상으로 증착된 강유전체층; 상기 플레이트 패드들에 대응하여 상기 강유전체층 상에 각 메모리 셀에 해당하는 강유전체 캐패시터들을 형성하기 위한 제2전극으로서의 제1통전 채널; 및 상기 각 메모리 셀들의 상기 강유전체층 상에 제2통전 채널, 소스와 드레인 및 상기 제2통전 채널의 상부에 게이트들을 구비하여 상기 각 메모리 셀들의 강유전체 캐패시터들을 선택하기 위한 선택용 박막 트랜지스터들;을 구비하되, 상기 각 메모리 셀들의 게이트들을 연결하여 워드 라인들을 형성하고, 상기 각 메모리 셀들의 제1통전 채널들을 연결하여 쓰기용 워드라인들을 형성하며, 상기 각 메모리 셀들의 드레인들을 연결하여 비트라인들을 형성한 비파괴 읽기 박막 트랜지스터강유전체 랜덤 액세스 메모리를 구동하는 방법에 있어서,
    상기 쓰기용 워드라인과 플레이트 패드로 전압 신호를 인가하여 선택된 상기 메모리 셀의 상기 강유전체층을 분극시키는 쓰기 단계; 및
    상기 비트 라인에 소정의 전압 신호를 보내어 상기 제1채널에 속박된 속박 전하의 극성에 따른 통전성 여부에 따라 상기 센싱라인을 통하여 상기 강유전체층의 분극 상태에 의한 정보를 감지하는 읽기 단계;를
    포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
  21. 제20항에 있어서,
    상기 기록 단계는,
    상기 쓰기용 워드라인에 전압 신호를 보내어 상기 제1채널 영역을 통하여 상기 강유전체층을 분극시켜 0을 기록하는 서브 단계; 및
    상기 플레이트 패드에 전압 신호를 보내어 1을 기록하는 서브 단계;를
    포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
  22. 제21항에 있어서,
    상기 0을 기록하는 서브 단계에서는 상기 플레이트 패드에 인가되는 전압 보다 큰 전압을 상기 쓰기용 워드라인에 인가하고, 상기 1을 기록하는 서브 단계에서는 상기 쓰기용 워드라인에 인가되는 전압 보다 큰 전압을 상기 플레이트 패드에 인가하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
  23. 제21항에 있어서,
    상기 0을 기록하는 서브 단계는 상기 쓰기용 워드라인에 인가되는 전압 신호와 동일한 전압 신호를 상기 센싱라인에 인가하는 서브 단계;를 더 포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
  24. 제20항에 있어서,
    상기 읽기 단계에서 0으로 기록된 것을 읽을 경우에는 상기 제1채널 영역이 속박된 전하에 의하여 통전되지 못하여 OFF로 감지하고, 1로 기록된 것을 읽는 경우에는 상기 제1채널에 속박된 전하에 의해 통전되어 ON으로 감지하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
  25. 제20항에 있어서,
    상기 읽기 단계는 분극반전을 방지하기 위하여 상기 플레이트 패드에 상기 비트라인에 인가하는 신호와 동일한 전압 신호를 인가하는 서브 단계;를 더 포함하는 것을 특징으로 하는 비파괴 읽기 박막 트랜지스터 강유전체 랜덤 액세스 메모리의 구동 방법.
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* Cited by examiner, † Cited by third party
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KR100415741B1 (ko) * 1999-08-26 2004-01-24 세미콘덕터 테크놀로지 아카데믹 리서치 센터 강유전체 불휘발성 메모리 및 그 제조 방법

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KR100415741B1 (ko) * 1999-08-26 2004-01-24 세미콘덕터 테크놀로지 아카데믹 리서치 센터 강유전체 불휘발성 메모리 및 그 제조 방법

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