JPH08148589A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08148589A JPH08148589A JP6290883A JP29088394A JPH08148589A JP H08148589 A JPH08148589 A JP H08148589A JP 6290883 A JP6290883 A JP 6290883A JP 29088394 A JP29088394 A JP 29088394A JP H08148589 A JPH08148589 A JP H08148589A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】
【目的】 メモリトランジスタの読出時に、コントロー
ルゲートに電圧を印加する必要のない構造を有する半導
体装置およびその製造方法を提供する。 【構成】 ソース／ドレイン領域１０を共用するフロー
ティングゲート９、強誘電体膜１１およびコントロール
ゲート１２からなるメモリトランジスタと、読出用ゲー
ト電極３を有するトランジスタとが構成されている。こ
れにより、読出用ゲート電極３に電圧を印加した場合で
も、ソース／ドレイン領域１０を導通状態にすることが
できる。
ルゲートに電圧を印加する必要のない構造を有する半導
体装置およびその製造方法を提供する。 【構成】 ソース／ドレイン領域１０を共用するフロー
ティングゲート９、強誘電体膜１１およびコントロール
ゲート１２からなるメモリトランジスタと、読出用ゲー
ト電極３を有するトランジスタとが構成されている。こ
れにより、読出用ゲート電極３に電圧を印加した場合で
も、ソース／ドレイン領域１０を導通状態にすることが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、不揮発性メモリの
構造およびその製造方法に関するものである。
の製造方法に関し、より特定的には、不揮発性メモリの
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、不揮発性メモリであるＥＥＰＲＯ
Ｍは、フラッシュメモリの開発により磁気メモリの代替
用メモリとして、非常に注目されてきている。従来か
ら、強誘電体材料は、ＤＲＡＭのみならず、不揮発性メ
モリへの応用が研究されているが、フラッシュメモリの
市場規模に対する期待から、益々活発に研究されてい
る。
Ｍは、フラッシュメモリの開発により磁気メモリの代替
用メモリとして、非常に注目されてきている。従来か
ら、強誘電体材料は、ＤＲＡＭのみならず、不揮発性メ
モリへの応用が研究されているが、フラッシュメモリの
市場規模に対する期待から、益々活発に研究されてい
る。
【０００３】強誘電体材料を用いた不揮発性メモリにと
って、最も大きな課題は、信頼性を向上する点にある。
すなわち、強誘電体材料の「分極反転」を利用した不揮
発性メモリは、書換え時だけではなく、読出時にも分極
反転する。したがって、この「分極反転」を繰返すと、
誘電体材料に「疲労」が生じ、分極特性が劣化して、誤
動作を引起こすことになる。
って、最も大きな課題は、信頼性を向上する点にある。
すなわち、強誘電体材料の「分極反転」を利用した不揮
発性メモリは、書換え時だけではなく、読出時にも分極
反転する。したがって、この「分極反転」を繰返すと、
誘電体材料に「疲労」が生じ、分極特性が劣化して、誤
動作を引起こすことになる。
【０００４】このため、強誘電体材料を用いた不揮発性
メモリは、書換え回数の制限だけではなく、読出回数の
制限も設ける必要があった。
メモリは、書換え回数の制限だけではなく、読出回数の
制限も設ける必要があった。
【０００５】以下に、強誘電体材料（たとえばＰＺＴ）
を用いたＥＥＰＲＯＭの構造について、図６０を参照し
て説明する。
を用いたＥＥＰＲＯＭの構造について、図６０を参照し
て説明する。
【０００６】まず、半導体基板１０１の主表面の所定の
領域に素子分離酸化膜１０２が形成され、不純物拡散領
域を規定している。不純物拡散領域における半導体基板
１０１の主表面上には、ゲート酸化膜１０４を介在して
フローティングゲート１０５が形成されている。フロー
ティングゲート１０５の上には、強誘電体材料（ＰＺ
Ｔ）からなる層間膜１０６が形成されている。層間膜１
０６の上には、コントロールゲート１０７が形成されて
いる。なお、本明細書では、フローティングゲート１０
５とコントロールゲート１０７とに挟まれた絶縁膜を層
間膜１０６と称す。
領域に素子分離酸化膜１０２が形成され、不純物拡散領
域を規定している。不純物拡散領域における半導体基板
１０１の主表面上には、ゲート酸化膜１０４を介在して
フローティングゲート１０５が形成されている。フロー
ティングゲート１０５の上には、強誘電体材料（ＰＺ
Ｔ）からなる層間膜１０６が形成されている。層間膜１
０６の上には、コントロールゲート１０７が形成されて
いる。なお、本明細書では、フローティングゲート１０
５とコントロールゲート１０７とに挟まれた絶縁膜を層
間膜１０６と称す。
【０００７】ここで、フローティングゲート１０５は、
多結晶シリコンの上にＰｔまたはＴｉＮとＰｔの積層膜
で構成されている。したがって、ゲート酸化膜１０４側
（下地側）から、多結晶シリコン、Ｐｔあるいは多結晶
シリコン、ＴｉＮ、Ｐｔの順に形成されている。つま
り、Ｐｔの上に層間膜１０６のＰＺＴ膜が形成される構
造になっている。これは、Ｐｔの上で、ＰＺＴ膜は良質
な結晶構造が形成されるためである。また、多結晶シリ
コンとＰｔとの間にＴｉＮを形成しているのは、Ｓｉと
Ｐｔとが反応し、シリサイド膜を形成するのを抑制する
ためである。
多結晶シリコンの上にＰｔまたはＴｉＮとＰｔの積層膜
で構成されている。したがって、ゲート酸化膜１０４側
（下地側）から、多結晶シリコン、Ｐｔあるいは多結晶
シリコン、ＴｉＮ、Ｐｔの順に形成されている。つま
り、Ｐｔの上に層間膜１０６のＰＺＴ膜が形成される構
造になっている。これは、Ｐｔの上で、ＰＺＴ膜は良質
な結晶構造が形成されるためである。また、多結晶シリ
コンとＰｔとの間にＴｉＮを形成しているのは、Ｓｉと
Ｐｔとが反応し、シリサイド膜を形成するのを抑制する
ためである。
【０００８】次に、図６１および図６２を参照して、上
述したＥＥＰＲＯＭの動作原理について説明する。なお
図６１および図６２は、図６０に示すＥＥＰＲＯＭのゲ
ート部分の拡大図である。
述したＥＥＰＲＯＭの動作原理について説明する。なお
図６１および図６２は、図６０に示すＥＥＰＲＯＭのゲ
ート部分の拡大図である。
【０００９】まず、図６１を参照して、コントロールゲ
ート１０７に、半導体基板１０１に対し正の電圧を印加
した場合について説明する。コントロールゲート１０７
と半導体基板１０１との間に加えられた電界により、層
間膜１０６が分極し、コントロールゲート１０７側に負
の分極電荷、フローティングゲート１０５側に正の分極
電荷が誘導される。
ート１０７に、半導体基板１０１に対し正の電圧を印加
した場合について説明する。コントロールゲート１０７
と半導体基板１０１との間に加えられた電界により、層
間膜１０６が分極し、コントロールゲート１０７側に負
の分極電荷、フローティングゲート１０５側に正の分極
電荷が誘導される。
【００１０】これにより、フローティングゲート１０５
には、層間膜１０６側に負の電荷、ゲート酸化膜１０４
側に正の電荷が誘導される。その結果、チャネル領域に
は、負の電荷（電子）が引きつけられる。したがって、
ソースとドレイン１０３間に、電位差を与えると、ソー
スとドレイン間に電流が流れることとなる。
には、層間膜１０６側に負の電荷、ゲート酸化膜１０４
側に正の電荷が誘導される。その結果、チャネル領域に
は、負の電荷（電子）が引きつけられる。したがって、
ソースとドレイン１０３間に、電位差を与えると、ソー
スとドレイン間に電流が流れることとなる。
【００１１】次に、図６２を参照して、半導体基板１０
１に対し負の電圧を印加した場合について説明する。コ
ントロールゲート１０７と半導体基板１０１との間に加
えられた電界により、層間膜１０６が分極し、コントロ
ールゲート１０７側に正の電極電荷、フローティングゲ
ート１０５側に負の分極電荷が誘導される。
１に対し負の電圧を印加した場合について説明する。コ
ントロールゲート１０７と半導体基板１０１との間に加
えられた電界により、層間膜１０６が分極し、コントロ
ールゲート１０７側に正の電極電荷、フローティングゲ
ート１０５側に負の分極電荷が誘導される。
【００１２】したがって、フローティングゲート１０５
には、層間膜１０６側に正の電荷、ゲート酸化膜１０４
側に負の電荷が誘導される。その結果、チャネル領域に
は、正の電荷が引きつけられる。そのため、ソースとド
レイン間には電流が流れることがない。
には、層間膜１０６側に正の電荷、ゲート酸化膜１０４
側に負の電荷が誘導される。その結果、チャネル領域に
は、正の電荷が引きつけられる。そのため、ソースとド
レイン間には電流が流れることがない。
【００１３】ここで、層間膜１０６を構成する強誘電体
材料は、図６３に示すようなヒステリシス特性を有して
いる。そのため、コントロールゲート１０７に印加され
た電圧を取除いても、層間膜１０６の分極した状態は保
持される。つまり、図６１に示す「ＯＮ状態」と図６２
に示す「ＯＦＦ状態」を保つことができる。もちろん、
図６２に示す「ＯＦＦ状態」は、チャネル領域に正の電
荷（ホール）が引きつけられている状態であるため、コ
ントロールゲート１０７に電圧を印加する前の初期の状
態（層間膜１０６が分極していない状態）に比べ、しき
い値電圧（Ｖｔｈ）は高くなる。
材料は、図６３に示すようなヒステリシス特性を有して
いる。そのため、コントロールゲート１０７に印加され
た電圧を取除いても、層間膜１０６の分極した状態は保
持される。つまり、図６１に示す「ＯＮ状態」と図６２
に示す「ＯＦＦ状態」を保つことができる。もちろん、
図６２に示す「ＯＦＦ状態」は、チャネル領域に正の電
荷（ホール）が引きつけられている状態であるため、コ
ントロールゲート１０７に電圧を印加する前の初期の状
態（層間膜１０６が分極していない状態）に比べ、しき
い値電圧（Ｖｔｈ）は高くなる。
【００１４】次に、上述した構造よりなるＥＥＰＲＯＭ
を用いた、ＮＡＮＤ型フラッシュメモリの動作につい
て、図６４を参照して、説明する。図６４は、ＮＡＮＤ
型フラッシュメモリの等価回路図を示している。たとえ
ば、Ｍ3 のメモリトランジスタが「ＯＮ状態」か「ＯＦ
Ｆ状態」かを読取る場合を考える、その場合、Ｔ1 ，Ｔ
2 のトランジスタのゲートにたとえば５Ｖ、Ｍ1 〜Ｍ8
のメモリトランジスタのうちＭ3 以外のメモリトランジ
スタのコントロールゲートに５Ｖを印加して、Ｍ 3 以外
のメモリトランジスタを強制的に「ＯＮ状態」にする。
を用いた、ＮＡＮＤ型フラッシュメモリの動作につい
て、図６４を参照して、説明する。図６４は、ＮＡＮＤ
型フラッシュメモリの等価回路図を示している。たとえ
ば、Ｍ3 のメモリトランジスタが「ＯＮ状態」か「ＯＦ
Ｆ状態」かを読取る場合を考える、その場合、Ｔ1 ，Ｔ
2 のトランジスタのゲートにたとえば５Ｖ、Ｍ1 〜Ｍ8
のメモリトランジスタのうちＭ3 以外のメモリトランジ
スタのコントロールゲートに５Ｖを印加して、Ｍ 3 以外
のメモリトランジスタを強制的に「ＯＮ状態」にする。
【００１５】次に、ドレイン−ソース間に電圧をたとえ
ば１Ｖ印加し、電流が流れるか否かかを判別すること
で、Ｍ3 が「ＯＮ状態」か「ＯＦＦ状態」かを読取るこ
とができる。
ば１Ｖ印加し、電流が流れるか否かかを判別すること
で、Ｍ3 が「ＯＮ状態」か「ＯＦＦ状態」かを読取るこ
とができる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
た構造からなるメモリトランジスタには、以下に示すよ
うな問題点を有している。
た構造からなるメモリトランジスタには、以下に示すよ
うな問題点を有している。
【００１７】上述したように、ＮＡＮＤ型フラッシュメ
モリにおいて、Ｍ3 の状態を読取るためには、Ｍ3 以外
のメモリトランジスタに電圧を印加する必要がある。し
たがって、読取りのたびに、メモリトランジスタのコン
トロールゲートに電圧を印加すれば、その都度層間膜に
も電界が加わり分極を繰返すことになる。その結果、層
間膜に、読出しによる「疲労」が発生し、メモリトラン
ジスタの誤動作を引起こすことになる。そのため、メモ
リトランジスタの寿命が極めて短くなってしまう。ま
た、この寿命を長く確保するためには、メモリトランジ
スタの読出回数に制限を設ける必要が生じてしまう。こ
のように、「分極反転」を用いたメモリトランジスタに
おいて、読出回数の制限を取払い、かつ寿命の長いメモ
リトランジスタを得ることが大きな課題となっている。
モリにおいて、Ｍ3 の状態を読取るためには、Ｍ3 以外
のメモリトランジスタに電圧を印加する必要がある。し
たがって、読取りのたびに、メモリトランジスタのコン
トロールゲートに電圧を印加すれば、その都度層間膜に
も電界が加わり分極を繰返すことになる。その結果、層
間膜に、読出しによる「疲労」が発生し、メモリトラン
ジスタの誤動作を引起こすことになる。そのため、メモ
リトランジスタの寿命が極めて短くなってしまう。ま
た、この寿命を長く確保するためには、メモリトランジ
スタの読出回数に制限を設ける必要が生じてしまう。こ
のように、「分極反転」を用いたメモリトランジスタに
おいて、読出回数の制限を取払い、かつ寿命の長いメモ
リトランジスタを得ることが大きな課題となっている。
【００１８】この発明は、上記課題を解決するためにな
されたもので、メモリトランジスタの読出時に、コント
ロールゲートに電圧を印加する必要のない構造を有する
半導体装置およびその製造方法を提供することにある。
されたもので、メモリトランジスタの読出時に、コント
ロールゲートに電圧を印加する必要のない構造を有する
半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】請求項１における半導体
装置は、所定の幅のチャネル領域を有する導電層と、上
記導電層の内部において、上記チャネル領域を挟むよう
に形成された１対の不純物拡散領域と、上記チャネル領
域を外側から挟む位置に、第１絶縁膜を介在して形成さ
れた第１電極および第２絶縁膜を介在して形成された第
２電極と、上記第２電極の上記チャネル領域とは反対側
に、層間膜を介在して形成された第３電極とを備えてい
る。
装置は、所定の幅のチャネル領域を有する導電層と、上
記導電層の内部において、上記チャネル領域を挟むよう
に形成された１対の不純物拡散領域と、上記チャネル領
域を外側から挟む位置に、第１絶縁膜を介在して形成さ
れた第１電極および第２絶縁膜を介在して形成された第
２電極と、上記第２電極の上記チャネル領域とは反対側
に、層間膜を介在して形成された第３電極とを備えてい
る。
【００２０】請求項２における半導体装置は、請求項１
に記載の半導体装置であって、上記層間膜は強誘電体材
料からなる。
に記載の半導体装置であって、上記層間膜は強誘電体材
料からなる。
【００２１】請求項３における半導体装置は、請求項１
に記載の半導体装置であって、上記層間膜は、シリコン
オキサイド、シリコンナイトライドおよびシリコンオキ
シナイトライドからなるグループより選択される少なく
とも１つの材料からなる。
に記載の半導体装置であって、上記層間膜は、シリコン
オキサイド、シリコンナイトライドおよびシリコンオキ
シナイトライドからなるグループより選択される少なく
とも１つの材料からなる。
【００２２】請求項４における半導体装置は、請求項１
に記載の半導体装置であって、上記第１電極の上記チャ
ネル領域に対向する面は、上記チャネル領域の上記第１
電極に対向する面を含むように対向し、上記チャネル領
域の上記第２電極に対向する面は、上記第２電極の上記
チャネル領域に対向する面を含むように対向している。
に記載の半導体装置であって、上記第１電極の上記チャ
ネル領域に対向する面は、上記チャネル領域の上記第１
電極に対向する面を含むように対向し、上記チャネル領
域の上記第２電極に対向する面は、上記第２電極の上記
チャネル領域に対向する面を含むように対向している。
【００２３】請求項５における半導体装置は、請求項１
に記載の半導体装置であって、上記導電層の上方に、上
記第２電極および上記第３電極を有し、上記導電層の下
方に、上記第１電極を有している。
に記載の半導体装置であって、上記導電層の上方に、上
記第２電極および上記第３電極を有し、上記導電層の下
方に、上記第１電極を有している。
【００２４】請求項６における半導体装置は、請求項１
に記載の半導体装置であって、上記導電層の下方に、上
記第２電極および上記第３電極を有し、上記導電層の上
方に、前記第１電極を有している。
に記載の半導体装置であって、上記導電層の下方に、上
記第２電極および上記第３電極を有し、上記導電層の上
方に、前記第１電極を有している。
【００２５】請求項７における半導体装置の製造方法
は、以下の工程を備えている。まず、半導体基板の上に
絶縁層が形成される。その後、上記絶縁層の上に所定形
状の第１電極が形成される。
は、以下の工程を備えている。まず、半導体基板の上に
絶縁層が形成される。その後、上記絶縁層の上に所定形
状の第１電極が形成される。
【００２６】次に、上記第１電極の上に第１絶縁膜が形
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
【００２７】次に、上記導電層の上に第２絶縁膜が形成
される。その後、上記第２絶縁膜の上の上記第１電極に
対向する位置に所定形状の第２電極が形成される。
される。その後、上記第２絶縁膜の上の上記第１電極に
対向する位置に所定形状の第２電極が形成される。
【００２８】次に、上記第２電極をマスクとして、上記
導電層に不純物を導入して、１対の不純物領域が形成さ
れる。その後、上記第２電極の上に層間膜が形成され
る。
導電層に不純物を導入して、１対の不純物領域が形成さ
れる。その後、上記第２電極の上に層間膜が形成され
る。
【００２９】次に、上記層間膜の上の上記第２電極に対
向する位置に所定形状の第３電極が形成される。
向する位置に所定形状の第３電極が形成される。
【００３０】請求項８における半導体装置の製造方法
は、以下の工程を備えている。まず、半導体基板の値上
に絶縁層が形成される。その後、上記絶縁層の上に所定
形状の第１電極が形成される。
は、以下の工程を備えている。まず、半導体基板の値上
に絶縁層が形成される。その後、上記絶縁層の上に所定
形状の第１電極が形成される。
【００３１】次に、上記第１電極の上に第１絶縁膜が形
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
【００３２】次に、上記導電層の上に第２絶縁膜が形成
される。その後、上記第２絶縁膜の上に上記第１電極に
対向する位置に所定形状の第２電極が形成される。
される。その後、上記第２絶縁膜の上に上記第１電極に
対向する位置に所定形状の第２電極が形成される。
【００３３】次に、上記第２電極の上に層間膜が形成さ
れる。その後、上記層間膜の上の上記第２電極に対向す
る位置に所定形状の第３電極が形成される。
れる。その後、上記層間膜の上の上記第２電極に対向す
る位置に所定形状の第３電極が形成される。
【００３４】次に、上記第３電極をマスクとして、上記
導電層に不純物を導入して、１対の不純物拡散領域が形
成される。
導電層に不純物を導入して、１対の不純物拡散領域が形
成される。
【００３５】請求項９における半導体装置の製造方法
は、以下の工程を備えている。まず、半導体基板の上に
絶縁膜が形成される。その後、上記絶縁膜の上に所定形
状の第３電極が形成される。
は、以下の工程を備えている。まず、半導体基板の上に
絶縁膜が形成される。その後、上記絶縁膜の上に所定形
状の第３電極が形成される。
【００３６】次に、上記第３電極の上に層間膜が形成さ
れる。その後、上記層間膜の上の上記第３電極に対向す
る位置に所定形状の第２電極が形成される。
れる。その後、上記層間膜の上の上記第３電極に対向す
る位置に所定形状の第２電極が形成される。
【００３７】次に、上記第２電極の上に第２絶縁膜が形
成される。その後、上記第２絶縁膜の上に導電層が形成
される。
成される。その後、上記第２絶縁膜の上に導電層が形成
される。
【００３８】次に、上記導電層の上に第１絶縁膜が形成
される。その後、上記第１絶縁膜の上の上記第２電極に
対向する位置に所定形状の第１電極が形成される。
される。その後、上記第１絶縁膜の上の上記第２電極に
対向する位置に所定形状の第１電極が形成される。
【００３９】次に、上記第１電極をマスクとして上記導
電層に不純物を導入して、１対の不純物拡散領域が形成
される。
電層に不純物を導入して、１対の不純物拡散領域が形成
される。
【００４０】請求項１０における半導体装置の製造方法
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、上記半導体基板に単結晶のシリコン基板を用いて、
上記シリコン基板の所定の表面を露出する工程と、上記
シリコン基板の露出した表面を種結晶として、選択的エ
ピタキシャルＣＶＤ法によりエピタキシャルシリコン層
が形成される。
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、上記半導体基板に単結晶のシリコン基板を用いて、
上記シリコン基板の所定の表面を露出する工程と、上記
シリコン基板の露出した表面を種結晶として、選択的エ
ピタキシャルＣＶＤ法によりエピタキシャルシリコン層
が形成される。
【００４１】請求項１１における半導体装置の製造方法
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、ＣＶＤ法により多結晶シリコン層を形成する工程を
含んでいる。
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、ＣＶＤ法により多結晶シリコン層を形成する工程を
含んでいる。
【００４２】請求項１２における半導体装置の製造方法
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、上記半導体基板に単結晶のシリコン基板を用いて、
上記シリコン基板の表面から固相エピタキシャル成長法
によりシリコン層を形成する工程を含んでいる。
は、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法であって、上記導電層を形成する工程
は、上記半導体基板に単結晶のシリコン基板を用いて、
上記シリコン基板の表面から固相エピタキシャル成長法
によりシリコン層を形成する工程を含んでいる。
【００４３】請求項１３における半導体装置の製造方法
は、以下の工程を備えている。まず、第１導電型の半導
体基板の主表面の所定の領域に素子分離絶縁膜を形成し
て、第１不純物拡散領域が形成される。その後、上記第
１不純物拡散領域に、上記素子分離絶縁膜をマスクとし
て、第２導電型の不純物を導入して、第２不純物拡散領
域が形成される。
は、以下の工程を備えている。まず、第１導電型の半導
体基板の主表面の所定の領域に素子分離絶縁膜を形成し
て、第１不純物拡散領域が形成される。その後、上記第
１不純物拡散領域に、上記素子分離絶縁膜をマスクとし
て、第２導電型の不純物を導入して、第２不純物拡散領
域が形成される。
【００４４】次に、上記第２不純物拡散領域の表面に、
金属膜が形成される。その後、上記金属膜をサリサイド
法により金属シリサイドとして、第１電極を形成する。
金属膜が形成される。その後、上記金属膜をサリサイド
法により金属シリサイドとして、第１電極を形成する。
【００４５】次に、上記第１電極の上に第１絶縁膜が形
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
成される。その後、上記第１絶縁膜の上に導電層が形成
される。
【００４６】次に、上記導電層の上に第２絶縁膜が形成
される。その後、上記第２絶縁膜の上の上記第１電極に
対向する位置に所定形状の第２電極が形成される。
される。その後、上記第２絶縁膜の上の上記第１電極に
対向する位置に所定形状の第２電極が形成される。
【００４７】次に、上記第２電極をマスクとして上記導
電層に不純物を導入して、１対の不純物拡散領域が形成
される。その後、上記第２電極の上に層間膜が形成され
る。
電層に不純物を導入して、１対の不純物拡散領域が形成
される。その後、上記第２電極の上に層間膜が形成され
る。
【００４８】次に、上記層間膜の上の上記第２電極に対
向する位置に所定形状の第３電極が形成される。
向する位置に所定形状の第３電極が形成される。
【００４９】
【作用】請求項１、請求項５および請求項６に係る半導
体装置では、第２電極、第３電極、チャネル領域および
１対の不純物拡散領域からなる半導体装置と、第１電
極、チャネル領域および１対の不純物拡散領域からなる
半導体装置とが構成されている。したがって、第１電極
に電圧を印加した場合と、第３電極に電圧を印加した場
合とともにチャネル領域が反転し、１対の不純物拡散領
域を導通状態にすることができる。その結果、従来のよ
うな、層間膜の分極の反転による「疲労」を防止するこ
とができる。
体装置では、第２電極、第３電極、チャネル領域および
１対の不純物拡散領域からなる半導体装置と、第１電
極、チャネル領域および１対の不純物拡散領域からなる
半導体装置とが構成されている。したがって、第１電極
に電圧を印加した場合と、第３電極に電圧を印加した場
合とともにチャネル領域が反転し、１対の不純物拡散領
域を導通状態にすることができる。その結果、従来のよ
うな、層間膜の分極の反転による「疲労」を防止するこ
とができる。
【００５０】請求項２に係る半導体装置では、層間膜を
強誘電体膜としている。これにより、第２電極、第３電
極、チャネル領域および１対の不純物拡散領域からなる
半導体装置の層間膜を、分極反転を利用したメモリトラ
ンジスタとすることができ、かつ、このメモリトランジ
スタの「ＯＮ状態」または「ＯＦＦ状態」の読出時に
は、第１電極に電圧を印加することで、１対の不純物拡
散領域の導通状態から、「ＯＮ状態」、「ＯＦＦ状態」
を読出すことができる。
強誘電体膜としている。これにより、第２電極、第３電
極、チャネル領域および１対の不純物拡散領域からなる
半導体装置の層間膜を、分極反転を利用したメモリトラ
ンジスタとすることができ、かつ、このメモリトランジ
スタの「ＯＮ状態」または「ＯＦＦ状態」の読出時に
は、第１電極に電圧を印加することで、１対の不純物拡
散領域の導通状態から、「ＯＮ状態」、「ＯＦＦ状態」
を読出すことができる。
【００５１】その結果、メモリトランジスタの読出時
に、従来のように層間膜の分極反転を生じさせることが
ないため、層間膜の分極反転による「疲労」に基づく劣
化を防止し、メモリトランジスタの寿命を長くすること
が可能となる。
に、従来のように層間膜の分極反転を生じさせることが
ないため、層間膜の分極反転による「疲労」に基づく劣
化を防止し、メモリトランジスタの寿命を長くすること
が可能となる。
【００５２】請求項３に係る半導体装置では、層間膜に
シリコンオキサイド、シリコンナイトライドおよびシリ
コンオキシナイトライドからなるグループより選択され
た少なくとも１つの材料を用いている。これにより、第
２電極、第３電極、チャネル領域および１対の不純物拡
散領域からなる半導体装置を、第２電極に電子を注入す
ることにより書込みを行なうメモリトランジスタを構成
することができる。
シリコンオキサイド、シリコンナイトライドおよびシリ
コンオキシナイトライドからなるグループより選択され
た少なくとも１つの材料を用いている。これにより、第
２電極、第３電極、チャネル領域および１対の不純物拡
散領域からなる半導体装置を、第２電極に電子を注入す
ることにより書込みを行なうメモリトランジスタを構成
することができる。
【００５３】請求項４に係る半導体装置では、第２電極
よりも第１電極の方が広くなるように設けられている。
これにより、チャネル領域に第２電極および第３電極か
ら電圧が加わらない領域ができる。そのため、第３電極
に電圧を印加した場合でも、１対の不純物拡散領域は導
通せず、第１電極に電圧を印加して初めて１対の不純物
拡散領域が導通する。その結果、この半導体装置を、Ｎ
ＯＲ型のメモリセルに用いることが可能となる。
よりも第１電極の方が広くなるように設けられている。
これにより、チャネル領域に第２電極および第３電極か
ら電圧が加わらない領域ができる。そのため、第３電極
に電圧を印加した場合でも、１対の不純物拡散領域は導
通せず、第１電極に電圧を印加して初めて１対の不純物
拡散領域が導通する。その結果、この半導体装置を、Ｎ
ＯＲ型のメモリセルに用いることが可能となる。
【００５４】請求項７および請求項８に係る半導体装置
の製造方法では、導電層を共通にした第１電極と１対の
不純物拡散領域とかならる半導体装置と、第２電極、第
３電極および１対の不純物拡散領域とからなる半導体装
置とを形成している。これにより、この半導体装置を用
いた場合、第１電極に電圧を印加した場合と第３電極に
電圧を印加した場合にチャネル領域が反転し、１対の不
純物拡散領域を導通状態にすることができる。その結
果、従来のような、層間膜の分極の反転による「疲労」
を防止することができる。
の製造方法では、導電層を共通にした第１電極と１対の
不純物拡散領域とかならる半導体装置と、第２電極、第
３電極および１対の不純物拡散領域とからなる半導体装
置とを形成している。これにより、この半導体装置を用
いた場合、第１電極に電圧を印加した場合と第３電極に
電圧を印加した場合にチャネル領域が反転し、１対の不
純物拡散領域を導通状態にすることができる。その結
果、従来のような、層間膜の分極の反転による「疲労」
を防止することができる。
【００５５】請求項９に係る半導体装置の製造方法で
は、導電層を共通にした第１電極と１対の不純物拡散領
域とからなる半導体装置と、第２電極、第３電極および
１対の不純物拡散領域とからなる半導体装置を形成して
いる。これにより、この半導体装置を用いた場合、第１
電極に電圧を印加した場合と、第３電極に電圧を印加し
た場合とにチャネル領域が反転し、１対の不純物拡散領
域を導通状態にすることができる。その結果、従来のよ
うな、層間膜の分極の反転による「疲労」を防止するこ
とができる。
は、導電層を共通にした第１電極と１対の不純物拡散領
域とからなる半導体装置と、第２電極、第３電極および
１対の不純物拡散領域とからなる半導体装置を形成して
いる。これにより、この半導体装置を用いた場合、第１
電極に電圧を印加した場合と、第３電極に電圧を印加し
た場合とにチャネル領域が反転し、１対の不純物拡散領
域を導通状態にすることができる。その結果、従来のよ
うな、層間膜の分極の反転による「疲労」を防止するこ
とができる。
【００５６】請求項１０に係る半導体装置の製造方法で
は、導電層として、選択的エピタキシャルＣＶＤ法によ
り、エピタキシャルシリコン層が形成されている。これ
により、第１電極と１対の不純物拡散領域とからなる半
導体装置と、第２電極、第３電極および１対の不純物拡
散領域からなる半導体装置のチャネル領域が、単結晶の
シリコン層から形成される。そのため、それぞれの半導
体装置の動作を安定させることが可能となる。
は、導電層として、選択的エピタキシャルＣＶＤ法によ
り、エピタキシャルシリコン層が形成されている。これ
により、第１電極と１対の不純物拡散領域とからなる半
導体装置と、第２電極、第３電極および１対の不純物拡
散領域からなる半導体装置のチャネル領域が、単結晶の
シリコン層から形成される。そのため、それぞれの半導
体装置の動作を安定させることが可能となる。
【００５７】請求項１１に係る半導体装置の製造方法で
は、導電層として、ＣＶＤ法により多結晶シリコン層が
形成されている。これにより、請求項１０に記載の単結
晶のシリコン層を用いた半導体装置に比べ、動作の安定
性は劣るものの、選択エピタキシャルＣＶＤ法を用いる
よりも、技術的に容易で、かつ、製造工程数も少なくす
ることが可能となる。
は、導電層として、ＣＶＤ法により多結晶シリコン層が
形成されている。これにより、請求項１０に記載の単結
晶のシリコン層を用いた半導体装置に比べ、動作の安定
性は劣るものの、選択エピタキシャルＣＶＤ法を用いる
よりも、技術的に容易で、かつ、製造工程数も少なくす
ることが可能となる。
【００５８】請求項１２に係る半導体装置の製造方法で
は、導電層として固相エピタキシャル成長法により多結
晶シリコン層が形成されている。これにより、請求項１
０に記載の単結晶シリコン層を用いた半導体装置にはそ
の性能が劣るものの、請求項１１に記載の多結晶シリコ
ン層を用いた半導体装置よりも、結晶性が向上するた
め、その分請求項１１に記載の半導体装置よりも動作の
安定性を図ることができる。また、技術面においても、
請求項１１よりは高度であるものの、請求項１０よりも
容易に半導体装置を製造することができる。
は、導電層として固相エピタキシャル成長法により多結
晶シリコン層が形成されている。これにより、請求項１
０に記載の単結晶シリコン層を用いた半導体装置にはそ
の性能が劣るものの、請求項１１に記載の多結晶シリコ
ン層を用いた半導体装置よりも、結晶性が向上するた
め、その分請求項１１に記載の半導体装置よりも動作の
安定性を図ることができる。また、技術面においても、
請求項１１よりは高度であるものの、請求項１０よりも
容易に半導体装置を製造することができる。
【００５９】請求項１３に係る半導体装置の製造方法で
は、サリサイド法を用いて、半導体基板表面に直接第１
電極を形成している。これにより、請求項１〜請求項１
２に記載の半導体装置に比べ、半導体基板を有効に活用
することができ、たとえば、半導体基板の表面に形成し
た他のトランジスタのソース／ドレイン領域に直接第１
電極を連結することが可能となる。
は、サリサイド法を用いて、半導体基板表面に直接第１
電極を形成している。これにより、請求項１〜請求項１
２に記載の半導体装置に比べ、半導体基板を有効に活用
することができ、たとえば、半導体基板の表面に形成し
た他のトランジスタのソース／ドレイン領域に直接第１
電極を連結することが可能となる。
【００６０】
【実施例】以下、本発明の第１の実施例について図を参
照して説明する。まず、図１を参照して、第１の実施例
における半導体装置の構造について説明する。
照して説明する。まず、図１を参照して、第１の実施例
における半導体装置の構造について説明する。
【００６１】シリコン基板１の上に、絶縁膜２が形成さ
れている。絶縁膜２の上の所定の位置に、読出用ゲート
電極３が形成されている。読出用ゲート電極３の両側に
は、この読出用ゲート電極３の表面と面一となるように
層間絶縁膜４が形成されている。読出用ゲート電極３の
上には、第１ゲート絶縁膜５が形成されている。第１ゲ
ート絶縁膜５の上には、コンタクトホール６を用いて、
シリコン基板１を種結晶として選択的エピタキシャルＣ
ＶＤ法により形成されたエピタキシャルシリコン層７が
形成されている。
れている。絶縁膜２の上の所定の位置に、読出用ゲート
電極３が形成されている。読出用ゲート電極３の両側に
は、この読出用ゲート電極３の表面と面一となるように
層間絶縁膜４が形成されている。読出用ゲート電極３の
上には、第１ゲート絶縁膜５が形成されている。第１ゲ
ート絶縁膜５の上には、コンタクトホール６を用いて、
シリコン基板１を種結晶として選択的エピタキシャルＣ
ＶＤ法により形成されたエピタキシャルシリコン層７が
形成されている。
【００６２】このエピタキシャルシリコン層７を覆うよ
うに、第２ゲート絶縁膜８が形成されている。第２ゲー
ト絶縁膜８上の読出用ゲート電極３に対向する位置に、
フローティングゲート９が形成されている。フローティ
ングゲート９を覆うように強誘電体膜１１が形成されて
いる。強誘電体膜１１上のフローティングゲート９に対
向する位置には、コントロールゲート１２が形成されて
いる。また、エピタキシャルシリコン層７には、フロー
ティングゲート９をマスクとして形成されたソース／ド
レイン領域１０が形成されている。
うに、第２ゲート絶縁膜８が形成されている。第２ゲー
ト絶縁膜８上の読出用ゲート電極３に対向する位置に、
フローティングゲート９が形成されている。フローティ
ングゲート９を覆うように強誘電体膜１１が形成されて
いる。強誘電体膜１１上のフローティングゲート９に対
向する位置には、コントロールゲート１２が形成されて
いる。また、エピタキシャルシリコン層７には、フロー
ティングゲート９をマスクとして形成されたソース／ド
レイン領域１０が形成されている。
【００６３】以上により、この第１の実施例における半
導体装置は、ソース／ドレイン領域を共通とするメモリ
トランジスタと、普通のトランジスタとが形成されてい
る。
導体装置は、ソース／ドレイン領域を共通とするメモリ
トランジスタと、普通のトランジスタとが形成されてい
る。
【００６４】次に、上記半導体装置の動作原理につい
て、図２および図３を参照して説明する。なお図２およ
び図３は、図１のゲート部分の拡大図である。
て、図２および図３を参照して説明する。なお図２およ
び図３は、図１のゲート部分の拡大図である。
【００６５】まず、図２に示すように、コントロールゲ
ート１２に、シリコン基板２に対し正の電圧を印加した
場合、コントロールゲート１２とシリコン基板２との間
に加えられた電界により、強誘電体膜１１が分極し、コ
ントロールゲート１２側に負の分極電荷、フローティン
グゲート９側に正の分極電荷が誘導される。
ート１２に、シリコン基板２に対し正の電圧を印加した
場合、コントロールゲート１２とシリコン基板２との間
に加えられた電界により、強誘電体膜１１が分極し、コ
ントロールゲート１２側に負の分極電荷、フローティン
グゲート９側に正の分極電荷が誘導される。
【００６６】これにより、フローティングゲート９に
は、強誘電体膜１１側に負の電荷、第２のゲート酸化膜
８側に正の電荷が誘導される。その結果、チャネル領域
には、負の電荷（電子）が引きつけられる。これによ
り、ソース／ドレイン領域１０間に電位差を与えると、
ソースとドレイン間に電流が流れる。
は、強誘電体膜１１側に負の電荷、第２のゲート酸化膜
８側に正の電荷が誘導される。その結果、チャネル領域
には、負の電荷（電子）が引きつけられる。これによ
り、ソース／ドレイン領域１０間に電位差を与えると、
ソースとドレイン間に電流が流れる。
【００６７】次に、図３に示すように、コントロールゲ
ート１２に、シリコン基板２に対し負の電圧を印加する
と、強誘電体膜１１の分極は、図２の場合と全く反対に
なり、結果的にチャネル領域には、正の電荷が引きつけ
られる。そのため、ソースとドレイン間には、電流が流
れない。強誘電体膜１１には、従来技術で示したよう
に、図６３に示すようなヒステリシスがあるため、コン
トロールゲート１２に印加された電圧を取除いても分極
した状態は保持され、図２に示すＯＮ状態と図３に示す
ＯＦＦ状態を保つことになる。
ート１２に、シリコン基板２に対し負の電圧を印加する
と、強誘電体膜１１の分極は、図２の場合と全く反対に
なり、結果的にチャネル領域には、正の電荷が引きつけ
られる。そのため、ソースとドレイン間には、電流が流
れない。強誘電体膜１１には、従来技術で示したよう
に、図６３に示すようなヒステリシスがあるため、コン
トロールゲート１２に印加された電圧を取除いても分極
した状態は保持され、図２に示すＯＮ状態と図３に示す
ＯＦＦ状態を保つことになる。
【００６８】次に、図４〜図１３を参照して、上述した
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
【００６９】まず、シリコン基板１上に、ＣＶＤ法また
は熱酸化法により、膜厚２０００Å〜５０００Å程度の
ＳｉＯ2 などからなる絶縁膜２を形成する。その後、絶
縁膜２の上に、ＣＶＤ法などを用いて、膜厚２０００Å
〜３０００Åの多結晶シリコンまたは金属シリサイドま
たはこれらの積層膜などからなる導電性膜を形成する。
その後、この導電性膜を写真製版技術およびエッチング
により所定形状にパターニングを行ない、読出用ゲート
電極３を形成する。
は熱酸化法により、膜厚２０００Å〜５０００Å程度の
ＳｉＯ2 などからなる絶縁膜２を形成する。その後、絶
縁膜２の上に、ＣＶＤ法などを用いて、膜厚２０００Å
〜３０００Åの多結晶シリコンまたは金属シリサイドま
たはこれらの積層膜などからなる導電性膜を形成する。
その後、この導電性膜を写真製版技術およびエッチング
により所定形状にパターニングを行ない、読出用ゲート
電極３を形成する。
【００７０】次に、図５を参照して、後工程における成
膜やパターニングを容易にするために、読出用ゲート電
極３および絶縁膜２の上にＳｉＯ2 などからなる層間絶
縁膜４を所定厚さ堆積し、その後、読出用ゲート電極３
の表面が露出するように研磨法やエッチバック法を用い
て平坦化する。
膜やパターニングを容易にするために、読出用ゲート電
極３および絶縁膜２の上にＳｉＯ2 などからなる層間絶
縁膜４を所定厚さ堆積し、その後、読出用ゲート電極３
の表面が露出するように研磨法やエッチバック法を用い
て平坦化する。
【００７１】次に、図６を参照して、読出用ゲート電極
３の上に、ＣＶＤ法などにより、約１０ｎｍ程度の薄い
ＳｉＯ2 などからなる第１ゲート絶縁膜５を形成する。
その後、図７を参照して、写真製版技術およびエッチン
グにより、第１ゲート絶縁膜５、層間絶縁膜４および絶
縁膜２を貫き、シリコン基板１にまで達するコンタクト
ホール６を開口する。
３の上に、ＣＶＤ法などにより、約１０ｎｍ程度の薄い
ＳｉＯ2 などからなる第１ゲート絶縁膜５を形成する。
その後、図７を参照して、写真製版技術およびエッチン
グにより、第１ゲート絶縁膜５、層間絶縁膜４および絶
縁膜２を貫き、シリコン基板１にまで達するコンタクト
ホール６を開口する。
【００７２】次に、選択的エピタキシャルＣＶＤ法によ
り、コンタクトホール６の底部に露出するシリコン基板
２の表面を種結晶として、エピタキシャルシリコン層７
を成長させる。このとき、エピタキシャルシリコン層７
は、コンタクトホール６からはみ出して、横方向にまで
十分成長させる。
り、コンタクトホール６の底部に露出するシリコン基板
２の表面を種結晶として、エピタキシャルシリコン層７
を成長させる。このとき、エピタキシャルシリコン層７
は、コンタクトホール６からはみ出して、横方向にまで
十分成長させる。
【００７３】次に、図９を参照して、エピタキシャルシ
リコン層７を研磨し、膜厚を１００〜１５０ｎｍ程度に
する。このように、エピタキシャルシリコン層７を研磨
し、薄膜化を行なう工程が必要であるのは、図８に示し
た、エピタキシャルシリコン層を横方向に十分（数μｍ
程度）成長させるために、縦方向にも当然にエピタキシ
ャルシリコン層７が成長してしまうためである。
リコン層７を研磨し、膜厚を１００〜１５０ｎｍ程度に
する。このように、エピタキシャルシリコン層７を研磨
し、薄膜化を行なう工程が必要であるのは、図８に示し
た、エピタキシャルシリコン層を横方向に十分（数μｍ
程度）成長させるために、縦方向にも当然にエピタキシ
ャルシリコン層７が成長してしまうためである。
【００７４】次に、図１０を参照して、エピタキシャル
シリコン層７の表面に、ＣＶＤ法または熱酸化法によ
り、１０ｎｍ程度のＳｉＯ2 などからなる第２ゲート絶
縁膜８を形成する。
シリコン層７の表面に、ＣＶＤ法または熱酸化法によ
り、１０ｎｍ程度のＳｉＯ2 などからなる第２ゲート絶
縁膜８を形成する。
【００７５】次に、図１１を参照して、絶縁膜８上に、
ＣＶＤ法などにより、多結晶シリコンあるいは金属シリ
サイドと白金との積層膜を成膜し、写真製版技術および
エッチングによりパターニングを行ない、読出用ゲート
電極３に対向する位置にフローティングゲート９を形成
する。なお、フローティングゲート９として、多結晶シ
リコンとＴｉＮ膜と白金との積層膜や、白金の代わりに
Ｉｒ膜を用いてもよい。ＰｔやＩｒを用いるのは、その
上に形成するＰＺＴ膜の結晶性を向上させるためであ
る。
ＣＶＤ法などにより、多結晶シリコンあるいは金属シリ
サイドと白金との積層膜を成膜し、写真製版技術および
エッチングによりパターニングを行ない、読出用ゲート
電極３に対向する位置にフローティングゲート９を形成
する。なお、フローティングゲート９として、多結晶シ
リコンとＴｉＮ膜と白金との積層膜や、白金の代わりに
Ｉｒ膜を用いてもよい。ＰｔやＩｒを用いるのは、その
上に形成するＰＺＴ膜の結晶性を向上させるためであ
る。
【００７６】次に、図１２を参照して、フローティング
ゲート９をマスクとして、砒素などのイオン注入を行な
い、熱拡散法（たとえば８００〜９００℃：約１時間）
により、不純物濃度１×１０19〜１×１０20ｃｍ-3のソ
ース／ドレイン領域１０を形成する。
ゲート９をマスクとして、砒素などのイオン注入を行な
い、熱拡散法（たとえば８００〜９００℃：約１時間）
により、不純物濃度１×１０19〜１×１０20ｃｍ-3のソ
ース／ドレイン領域１０を形成する。
【００７７】次に、図１３を参照して、ＣＶＤ法、スパ
ッタリング法またはゾルゲル法により、フローティング
ゲート９の上にたとえばＰＺＴなどからなる膜厚約５０
０ｎｍの強誘電体膜１１を形成する。その後、強誘電体
膜１１の上にたとえば白金と金属シリサイドとの積層膜
などからなる導電性膜を２０００Å〜３０００Å成膜
し、写真製版技術およびエッチングによりパターニング
し、フローティングゲート９に対向する位置にコントロ
ールゲート１２を形成する。これにより、図１に示す半
導体装置が完成する。なお、この実施例では、フローテ
ィングゲート９をマスクとして、イオン注入を行なう例
を示したが、コントロールゲート１２を形成した後に、
このコントロールゲート１２をマスクとしてイオン注入
を行なってもよい。
ッタリング法またはゾルゲル法により、フローティング
ゲート９の上にたとえばＰＺＴなどからなる膜厚約５０
０ｎｍの強誘電体膜１１を形成する。その後、強誘電体
膜１１の上にたとえば白金と金属シリサイドとの積層膜
などからなる導電性膜を２０００Å〜３０００Å成膜
し、写真製版技術およびエッチングによりパターニング
し、フローティングゲート９に対向する位置にコントロ
ールゲート１２を形成する。これにより、図１に示す半
導体装置が完成する。なお、この実施例では、フローテ
ィングゲート９をマスクとして、イオン注入を行なう例
を示したが、コントロールゲート１２を形成した後に、
このコントロールゲート１２をマスクとしてイオン注入
を行なってもよい。
【００７８】以上により、本実施例によれば、従来どお
りにコントロールゲート１２に電圧を印加することで強
誘電体膜１１を分極させ、これにより、フローティング
ゲート９が分極し、「ＯＮ状態」または「ＯＦＦ状態」
を実現させることができる。また読出時には、読出用ゲ
ート電極３に電圧を印加する。メモリトランジスタがＯ
ＦＦ状態では、チャネル領域に正の電荷が誘導されるこ
とになるが、読出用ゲート電極３に正電圧を印加するこ
とにより、負の電荷を誘導し、ＯＮ状態にすることがで
きる。
りにコントロールゲート１２に電圧を印加することで強
誘電体膜１１を分極させ、これにより、フローティング
ゲート９が分極し、「ＯＮ状態」または「ＯＦＦ状態」
を実現させることができる。また読出時には、読出用ゲ
ート電極３に電圧を印加する。メモリトランジスタがＯ
ＦＦ状態では、チャネル領域に正の電荷が誘導されるこ
とになるが、読出用ゲート電極３に正電圧を印加するこ
とにより、負の電荷を誘導し、ＯＮ状態にすることがで
きる。
【００７９】すなわち、コントロールゲート１２下の強
誘電体膜１１の分極状態によって、読出用ゲート電極３
に対ししきい値電圧（Ｖｔｈ）が変化し、その変化を利
用して読取ることができる。しきい値電圧の変化を読取
るのは、従来のＥＥＰＲＯＭと同じである。エピタキシ
ャルシリコン層７は、膜厚が十分薄いため、読出用ゲー
ト電極３に印加する電圧による電界およびフローティン
グゲート１２の電荷による電界の両方で、チャネル領域
を反転させることができる。
誘電体膜１１の分極状態によって、読出用ゲート電極３
に対ししきい値電圧（Ｖｔｈ）が変化し、その変化を利
用して読取ることができる。しきい値電圧の変化を読取
るのは、従来のＥＥＰＲＯＭと同じである。エピタキシ
ャルシリコン層７は、膜厚が十分薄いため、読出用ゲー
ト電極３に印加する電圧による電界およびフローティン
グゲート１２の電荷による電界の両方で、チャネル領域
を反転させることができる。
【００８０】したがって、フローティングゲート１２に
よる電界は、読出用ゲート電極３の電界を相殺あるいは
強め、その結果上記のごとくしきい値電圧（Ｖｔｈ）が
変化する。そのため、効果的に読出用ゲート電極３に印
加される電圧により、トランジスタのＯＮ状態またはＯ
ＦＦ状態を検知することができる。
よる電界は、読出用ゲート電極３の電界を相殺あるいは
強め、その結果上記のごとくしきい値電圧（Ｖｔｈ）が
変化する。そのため、効果的に読出用ゲート電極３に印
加される電圧により、トランジスタのＯＮ状態またはＯ
ＦＦ状態を検知することができる。
【００８１】また、読出時の電圧の印加方法は、従来技
術で説明したＮＡＮＤ型メモリトランジスタと同様であ
るが、本発明における半導体装置を用いた場合、コント
ロールゲート１２に電圧を印加するのではなく、読出用
ゲート電極３に電圧を印加する。そのため、読出時に強
誘電体膜１１に電圧が加わらないため、読出回数に対す
る制限を設ける必要がなくなる。
術で説明したＮＡＮＤ型メモリトランジスタと同様であ
るが、本発明における半導体装置を用いた場合、コント
ロールゲート１２に電圧を印加するのではなく、読出用
ゲート電極３に電圧を印加する。そのため、読出時に強
誘電体膜１１に電圧が加わらないため、読出回数に対す
る制限を設ける必要がなくなる。
【００８２】なお、強誘電体膜１１の代わりに絶縁材料
として膜厚約１０ｎｍ程度の薄いＳｉＯ2 膜、シリコン
ナイトライド膜およびシリコンオキシナイトライド膜を
用いれば、通常のメモリセル、なおすなわちフローティ
ングゲート９に電子を注入し、電荷を溜めるＥＥＰＲＯ
Ｍとして用いてもかまわない。
として膜厚約１０ｎｍ程度の薄いＳｉＯ2 膜、シリコン
ナイトライド膜およびシリコンオキシナイトライド膜を
用いれば、通常のメモリセル、なおすなわちフローティ
ングゲート９に電子を注入し、電荷を溜めるＥＥＰＲＯ
Ｍとして用いてもかまわない。
【００８３】この場合においても、読出時にコントロー
ルゲート１２に電圧を印加する必要はない。したがっ
て、従来の半導体装置のように、読出時のコントロール
ゲート１２への電圧印加により、フローティングゲート
９に徐々に電子が注入され、読出回数が増加するに伴い
メモリ状態が変化するといった問題点を解消することが
できる。
ルゲート１２に電圧を印加する必要はない。したがっ
て、従来の半導体装置のように、読出時のコントロール
ゲート１２への電圧印加により、フローティングゲート
９に徐々に電子が注入され、読出回数が増加するに伴い
メモリ状態が変化するといった問題点を解消することが
できる。
【００８４】次に、本発明の第２の実施例について図を
参照して説明する。まず、図１４を参照して第２の実施
例における半導体装置の構造について説明する。第１の
実施例における半導体装置は、トランジスタのチャネル
領域を形成する層としてエピタキシシリコン層を用いた
が、本実施例においては、通常のＣＶＤ法を用いたシリ
コン薄膜を用いている。したがって、実施例１における
半導体装置と比較した場合、結晶性は劣るものの、選択
エピタキシャルＣＶＤ法を用いるのに比べ、技術的に容
易で工程数が少なくてすむ利点がある。したがって、構
造上は、図１４に示すように、コンタクトホール６がな
い以外は同じ構造を有している。
参照して説明する。まず、図１４を参照して第２の実施
例における半導体装置の構造について説明する。第１の
実施例における半導体装置は、トランジスタのチャネル
領域を形成する層としてエピタキシシリコン層を用いた
が、本実施例においては、通常のＣＶＤ法を用いたシリ
コン薄膜を用いている。したがって、実施例１における
半導体装置と比較した場合、結晶性は劣るものの、選択
エピタキシャルＣＶＤ法を用いるのに比べ、技術的に容
易で工程数が少なくてすむ利点がある。したがって、構
造上は、図１４に示すように、コンタクトホール６がな
い以外は同じ構造を有している。
【００８５】次に、図１５〜図２１を参照して、この第
２の実施例における半導体装置の製造方法について説明
する。
２の実施例における半導体装置の製造方法について説明
する。
【００８６】まず、図１５を参照して、第１ゲート絶縁
膜５を形成するまでは、第１の実施例と同様の工程を用
いる。次に、図１６を参照して、第１絶縁膜５の上に、
ＣＶＤ法を用いて、膜厚１００〜１５０ｎｍ程度の多結
晶シリコン膜１３を形成する。また、この多結晶シリコ
ンの代わりにアモルファスシリコンを形成した後、７０
０℃以上の熱処理により、結晶粒を大きく成長させても
よい。
膜５を形成するまでは、第１の実施例と同様の工程を用
いる。次に、図１６を参照して、第１絶縁膜５の上に、
ＣＶＤ法を用いて、膜厚１００〜１５０ｎｍ程度の多結
晶シリコン膜１３を形成する。また、この多結晶シリコ
ンの代わりにアモルファスシリコンを形成した後、７０
０℃以上の熱処理により、結晶粒を大きく成長させても
よい。
【００８７】次に、図１７を参照して、多結晶シリコン
層１３を、写真製版技術およびエッチング法により所定
の形状にパターニングを行なう。その後、図１８を参照
して、熱酸化法またはＣＶＤ法により、膜厚約１０ｎｍ
程度の第２ゲート酸化膜８を形成する。
層１３を、写真製版技術およびエッチング法により所定
の形状にパターニングを行なう。その後、図１８を参照
して、熱酸化法またはＣＶＤ法により、膜厚約１０ｎｍ
程度の第２ゲート酸化膜８を形成する。
【００８８】次に、図１９を参照して、第２ゲート酸化
膜８上の読出用ゲート電極３に対向する位置に、第１の
実施例と同様にして、フローティングゲート９を形成す
る。その後、図２０を参照して、フローティングゲート
９をマスクとして、砒素などのイオン注入し、熱拡散法
により、第１の実施例と同様にソース／ドレイン領域１
０を形成する。
膜８上の読出用ゲート電極３に対向する位置に、第１の
実施例と同様にして、フローティングゲート９を形成す
る。その後、図２０を参照して、フローティングゲート
９をマスクとして、砒素などのイオン注入し、熱拡散法
により、第１の実施例と同様にソース／ドレイン領域１
０を形成する。
【００８９】次に、図２１を参照して、フローティング
ゲート９上にＰＺＴなどからなる強誘電体膜１１を膜厚
約５００ｎｍ成膜し、さらに強誘電体膜１１の上に、第
１の実施例と同様にして、コントロールゲート１２を形
成する。また、上記イオン注入は、コントロールゲート
１２を形成した後、コントロールゲート１２をマスクと
して行なっても構わない。
ゲート９上にＰＺＴなどからなる強誘電体膜１１を膜厚
約５００ｎｍ成膜し、さらに強誘電体膜１１の上に、第
１の実施例と同様にして、コントロールゲート１２を形
成する。また、上記イオン注入は、コントロールゲート
１２を形成した後、コントロールゲート１２をマスクと
して行なっても構わない。
【００９０】以上により、第２の実施例における半導体
装置が完成する。以上、この第２の実施例における半導
体装置は、チャネル領域を構成する層に多結晶シリコン
１３を用いているため、第１の実施例におけるエピタキ
シャルシリコン層を用いた半導体装置よりも結晶性が悪
いため、トランジスタ特性にばらつきがあるものの、第
１の実施例と同じ作用効果を得ることができる。
装置が完成する。以上、この第２の実施例における半導
体装置は、チャネル領域を構成する層に多結晶シリコン
１３を用いているため、第１の実施例におけるエピタキ
シャルシリコン層を用いた半導体装置よりも結晶性が悪
いため、トランジスタ特性にばらつきがあるものの、第
１の実施例と同じ作用効果を得ることができる。
【００９１】次に、この発明の第３の実施例について、
図２２ないし図２４を参照して説明する。
図２２ないし図２４を参照して説明する。
【００９２】第３の実施例においては、トランジスタの
チャネル領域を構成する層の成膜方法として固相エピタ
キシャル成長を用いた場合について説明する。まず、図
２２を参照して、コンタクトホール６を形成するまでの
工程は、図４〜図７に示す第１の実施例と同様である。
コンタクトホール６を開口した後に、ＣＶＤ法により多
結晶シリコンまたはアモルファスシリコンからなる導電
層１３を成膜する。次に、図２３を参照して、写真製版
技術およびエッチングの組合せにより、導電層１３のパ
ターニングを行なう。
チャネル領域を構成する層の成膜方法として固相エピタ
キシャル成長を用いた場合について説明する。まず、図
２２を参照して、コンタクトホール６を形成するまでの
工程は、図４〜図７に示す第１の実施例と同様である。
コンタクトホール６を開口した後に、ＣＶＤ法により多
結晶シリコンまたはアモルファスシリコンからなる導電
層１３を成膜する。次に、図２３を参照して、写真製版
技術およびエッチングの組合せにより、導電層１３のパ
ターニングを行なう。
【００９３】次に、８００℃以上の熱処理を行ない、コ
ンタクトホール６の底部においてシリコン基板１に接す
る部分より固相エピタキシャル成長を行ない、多結晶シ
リコンまたはアモルファスシリコンからなる導電層１３
の結晶性を回復させる。これにより、導電層１３は、第
２の実施例で説明した多結晶シリコン層に比べ、比較的
結晶がシリコン基板１に揃うようになる。（なお、理想
的には単結晶となるが、現実的には完全な単結晶とはな
らない。）その後、図２４を参照して、第１の実施例に
おける図１０〜図１３に示す工程と同様の工程を行なう
ことにより、第３の実施例における半導体装置が完成す
る。
ンタクトホール６の底部においてシリコン基板１に接す
る部分より固相エピタキシャル成長を行ない、多結晶シ
リコンまたはアモルファスシリコンからなる導電層１３
の結晶性を回復させる。これにより、導電層１３は、第
２の実施例で説明した多結晶シリコン層に比べ、比較的
結晶がシリコン基板１に揃うようになる。（なお、理想
的には単結晶となるが、現実的には完全な単結晶とはな
らない。）その後、図２４を参照して、第１の実施例に
おける図１０〜図１３に示す工程と同様の工程を行なう
ことにより、第３の実施例における半導体装置が完成す
る。
【００９４】この第３の実施例における半導体装置で
は、第２の実施例における半導体装置に比べ、比較的結
晶がシリコン基板１に揃うようになるため、トランジス
タ特性（たとえばＯＮ状態のソース／ドレイン間電流ま
たはＯＦＦ状態のソース／ドレイン間の漏れ電流）のば
らつきが軽減され、第１および第２の実施例と同様の作
用効果を得ることができる。なお、上述した熱処理法と
しては、通常の炉アニールの他にレーザアニール法があ
り、特にレーザアニール法の場合、再結晶化技術として
より適切である。
は、第２の実施例における半導体装置に比べ、比較的結
晶がシリコン基板１に揃うようになるため、トランジス
タ特性（たとえばＯＮ状態のソース／ドレイン間電流ま
たはＯＦＦ状態のソース／ドレイン間の漏れ電流）のば
らつきが軽減され、第１および第２の実施例と同様の作
用効果を得ることができる。なお、上述した熱処理法と
しては、通常の炉アニールの他にレーザアニール法があ
り、特にレーザアニール法の場合、再結晶化技術として
より適切である。
【００９５】次に、本発明の第４の実施例について、図
２５を参照して説明する。上述した第１、第２および第
３の実施例においては、チャネル領域の上層にコントロ
ールゲート１２、フローティングゲート９を形成し、チ
ャネル領域よりも下層に読出用ゲート電極３を形成する
ようにしているが、本実施例においては、図２５に示す
ように、チャネル領域の上層に読出用ゲート電極３を形
成し、チャネル領域の下方にフローティングゲート９お
よびコントロールゲート１２を形成するようにしたもの
である。なお、半導体装置としての動作原理は、第１、
第２および第３の実施例と同様である。
２５を参照して説明する。上述した第１、第２および第
３の実施例においては、チャネル領域の上層にコントロ
ールゲート１２、フローティングゲート９を形成し、チ
ャネル領域よりも下層に読出用ゲート電極３を形成する
ようにしているが、本実施例においては、図２５に示す
ように、チャネル領域の上層に読出用ゲート電極３を形
成し、チャネル領域の下方にフローティングゲート９お
よびコントロールゲート１２を形成するようにしたもの
である。なお、半導体装置としての動作原理は、第１、
第２および第３の実施例と同様である。
【００９６】次に、図２６〜図３２を参照して、この第
４の実施例における半導体装置の製造方法について説明
する。
４の実施例における半導体装置の製造方法について説明
する。
【００９７】まず、図２６を参照して、シリコン基板１
の上に、ＣＶＤ法または熱酸化法により、膜厚２０００
Å〜５０００ÅのＳｉＯ2 などからなる絶縁膜２を形成
する。次に、この絶縁膜２の上に、金属シリサイドと白
金または金属シリサイドと白金との間に白金のシリサイ
ド化を抑制するためのＴｉＮ（金属窒化物）を形成した
積層膜を約２０００Å〜３０００Å成膜する。その後、
リソグラフィ技術およびエッチングにより、所定形状の
コントロールゲート１２を形成する。
の上に、ＣＶＤ法または熱酸化法により、膜厚２０００
Å〜５０００ÅのＳｉＯ2 などからなる絶縁膜２を形成
する。次に、この絶縁膜２の上に、金属シリサイドと白
金または金属シリサイドと白金との間に白金のシリサイ
ド化を抑制するためのＴｉＮ（金属窒化物）を形成した
積層膜を約２０００Å〜３０００Å成膜する。その後、
リソグラフィ技術およびエッチングにより、所定形状の
コントロールゲート１２を形成する。
【００９８】さらに、コントロールゲート１２の上に、
後工程の成膜やパターニングを容易にする目的で、たと
えばＳｉＯ2 などからなる層間絶縁膜４を成膜し、研磨
法やエッチバック法により、コントロールゲート１２の
表面が露出するように平坦化を行なう。
後工程の成膜やパターニングを容易にする目的で、たと
えばＳｉＯ2 などからなる層間絶縁膜４を成膜し、研磨
法やエッチバック法により、コントロールゲート１２の
表面が露出するように平坦化を行なう。
【００９９】次に、図２７を参照して、コントロールゲ
ート１２の上に、ＣＶＤ法、スパッタリング法またはゾ
ルゲル法などにより、ＰＺＴなどからなる強誘電体膜１
１を膜厚約５００ｎｍ成膜する。その後、強誘電体膜１
１の上に、たとえば多結晶シリコンとＴｉＮと白金との
積層膜を成膜し、写真製版技術およびエッチングの組合
せによりパターニングを行ない、コントロールゲート１
２に対向する位置にフローティングゲート９を膜厚２０
００Å〜３０００Åで形成する。なお、フローティング
ゲート９の白金層は、強誘電体膜１１と接する側に設け
られている。
ート１２の上に、ＣＶＤ法、スパッタリング法またはゾ
ルゲル法などにより、ＰＺＴなどからなる強誘電体膜１
１を膜厚約５００ｎｍ成膜する。その後、強誘電体膜１
１の上に、たとえば多結晶シリコンとＴｉＮと白金との
積層膜を成膜し、写真製版技術およびエッチングの組合
せによりパターニングを行ない、コントロールゲート１
２に対向する位置にフローティングゲート９を膜厚２０
００Å〜３０００Åで形成する。なお、フローティング
ゲート９の白金層は、強誘電体膜１１と接する側に設け
られている。
【０１００】次に、図２８を参照して、フローティング
ゲート９の上にＳｉＯ2 などからなる層間絶縁膜１５を
成膜し、研磨法やエッチバック法によりフローティング
ゲート９の表面が露出するように平坦化を行なう。その
後、フローティングゲート９の表面に、ＣＶＤ法などに
よりＳｉＯ2 などからなる第２ゲート絶縁膜８を膜厚１
０ｎｍ形成する。
ゲート９の上にＳｉＯ2 などからなる層間絶縁膜１５を
成膜し、研磨法やエッチバック法によりフローティング
ゲート９の表面が露出するように平坦化を行なう。その
後、フローティングゲート９の表面に、ＣＶＤ法などに
よりＳｉＯ2 などからなる第２ゲート絶縁膜８を膜厚１
０ｎｍ形成する。
【０１０１】次に、図２９を参照して、ＣＶＤ法によ
り、多結晶シリコン層１３を形成し、写真製版技術およ
びエッチングの組合せにより、所定の形状にパターニン
グを行なう。その後、図３０を参照して、熱酸化法また
はＣＶＤ法により、ＳｉＯ2 などからなる第１ゲート絶
縁膜５を膜厚１０ｎｍ形成する。
り、多結晶シリコン層１３を形成し、写真製版技術およ
びエッチングの組合せにより、所定の形状にパターニン
グを行なう。その後、図３０を参照して、熱酸化法また
はＣＶＤ法により、ＳｉＯ2 などからなる第１ゲート絶
縁膜５を膜厚１０ｎｍ形成する。
【０１０２】次に、図３１を参照して、第１ゲート絶縁
膜５上に、ＣＶＤ法により多結晶シリコンまたは多結晶
シリコンと金属シリサイドとの積層膜を膜厚２０００Å
〜３０００Å成膜し、写真製版技術およびエッチングの
組合せによりパターニングを行ない、読出用ゲート電極
３をフローティングゲート９に対向する位置に形成す
る。
膜５上に、ＣＶＤ法により多結晶シリコンまたは多結晶
シリコンと金属シリサイドとの積層膜を膜厚２０００Å
〜３０００Å成膜し、写真製版技術およびエッチングの
組合せによりパターニングを行ない、読出用ゲート電極
３をフローティングゲート９に対向する位置に形成す
る。
【０１０３】次に、図３２を参照して、読出用ゲート電
極３をマスクとして、砒素などのイオンを注入し、熱拡
散することにより、ソース／ドレイン領域１０を形成す
る。以上により、この実施例における半導体装置が完成
する。
極３をマスクとして、砒素などのイオンを注入し、熱拡
散することにより、ソース／ドレイン領域１０を形成す
る。以上により、この実施例における半導体装置が完成
する。
【０１０４】以上、この実施例においては、チャネル領
域の上方に読出用ゲート電極３を配置し、チャネル領域
の下方にフローティングゲート９およびコントロールゲ
ート１２を配置するようにしている。この構成によって
も、第１、第２および第３の実施例と同様の作用効果を
得ることができる。
域の上方に読出用ゲート電極３を配置し、チャネル領域
の下方にフローティングゲート９およびコントロールゲ
ート１２を配置するようにしている。この構成によって
も、第１、第２および第３の実施例と同様の作用効果を
得ることができる。
【０１０５】次に、この発明の第５の実施例について図
を参照して説明する。まず、図３３を参照して、第５の
実施例における半導体装置の構造について説明する。こ
の実施例においては、読出用ゲート電極３のフローティ
ングゲート９に対向する面がフローティングゲート９の
読出用ゲート電極３に対向する面よりも広く設けられ、
読出用ゲート電極直下のチャネル領域も、読出用ゲート
電極３とほぼ同じ領域に形成されている。たとえば、本
実施例によれば、読出用ゲート電極３の幅は０．８〜
１．０μｍ、フローティングゲート９の幅は、０．３〜
０．５μｍに形成されている。
を参照して説明する。まず、図３３を参照して、第５の
実施例における半導体装置の構造について説明する。こ
の実施例においては、読出用ゲート電極３のフローティ
ングゲート９に対向する面がフローティングゲート９の
読出用ゲート電極３に対向する面よりも広く設けられ、
読出用ゲート電極直下のチャネル領域も、読出用ゲート
電極３とほぼ同じ領域に形成されている。たとえば、本
実施例によれば、読出用ゲート電極３の幅は０．８〜
１．０μｍ、フローティングゲート９の幅は、０．３〜
０．５μｍに形成されている。
【０１０６】図３４は、図３３に示す半導体装置の等価
回路図である。なお、本発明における読出用ゲート電極
３を有するトランジスタの記号が存在しないため、便宜
上図３４においてＭｂが読出用ゲート電極を有するトラ
ンジスタの記号として用い、読出用ゲート電極を点線で
示している。また、フローティングゲート９より広くな
っている部分のチャネル領域と、読出用ゲート電極３と
により１つの追加的トランジスタＭａが形成されてい
る。
回路図である。なお、本発明における読出用ゲート電極
３を有するトランジスタの記号が存在しないため、便宜
上図３４においてＭｂが読出用ゲート電極を有するトラ
ンジスタの記号として用い、読出用ゲート電極を点線で
示している。また、フローティングゲート９より広くな
っている部分のチャネル領域と、読出用ゲート電極３と
により１つの追加的トランジスタＭａが形成されてい
る。
【０１０７】従来技術において説明したように、メモリ
トランジスタの「ＯＮ状態」では、読出用ゲート電極に
正の電圧を印加しなくても、ソースとドレイン間には電
流を流すことができるデプレッション型である。しか
し、本実施例における半導体装置の等価回路を見た場
合、読出用ゲート電極に正の電圧を印加しなければ、追
加的トランジスタＭａがＯＮ状態となならないため、追
加的トランジスタＭａとメモリトランジスタＭｂとを合
わせた全体的構造としてはエンハンスメント型となる。
トランジスタの「ＯＮ状態」では、読出用ゲート電極に
正の電圧を印加しなくても、ソースとドレイン間には電
流を流すことができるデプレッション型である。しか
し、本実施例における半導体装置の等価回路を見た場
合、読出用ゲート電極に正の電圧を印加しなければ、追
加的トランジスタＭａがＯＮ状態となならないため、追
加的トランジスタＭａとメモリトランジスタＭｂとを合
わせた全体的構造としてはエンハンスメント型となる。
【０１０８】したがって、図３５に示すような、本実施
例における半導体装置を用いてＮＯＲ型のメモリセルを
構成することが可能となる。なお、図３５において、Ｗ
11，Ｗ21は、書込用ワードラインであり、Ｗ12，Ｗ22は
読出用ワードラインを示している。
例における半導体装置を用いてＮＯＲ型のメモリセルを
構成することが可能となる。なお、図３５において、Ｗ
11，Ｗ21は、書込用ワードラインであり、Ｗ12，Ｗ22は
読出用ワードラインを示している。
【０１０９】たとえば、Ｍ11の状態を調べる場合、Ｗ22
に０Ｖを印加すれば、Ｍ12はＯＦＦ状態となる。その
後、Ｗ12に、追加的トランジスタＭａのしきい値電圧よ
りも高く、かつ、メモリトランジスタＭｂのＯＦＦ状態
のしきい値電圧より低い電圧を印加しておけば、Ｍ11が
「ＯＮ状態」か「ＯＦＦ状態」かを判別することはでき
る。このとき、Ｄ1 −Ｓ1 間には、たとえば１Ｖ程度の
電圧を印加し、電流の流れを調べることにより、「ＯＮ
状態」または「ＯＦＦ状態」を判別する。
に０Ｖを印加すれば、Ｍ12はＯＦＦ状態となる。その
後、Ｗ12に、追加的トランジスタＭａのしきい値電圧よ
りも高く、かつ、メモリトランジスタＭｂのＯＦＦ状態
のしきい値電圧より低い電圧を印加しておけば、Ｍ11が
「ＯＮ状態」か「ＯＦＦ状態」かを判別することはでき
る。このとき、Ｄ1 −Ｓ1 間には、たとえば１Ｖ程度の
電圧を印加し、電流の流れを調べることにより、「ＯＮ
状態」または「ＯＦＦ状態」を判別する。
【０１１０】なお、この第５の実施例における半導体装
置の製造方法は、第４の実施例における半導体装置と同
様の方法で製造することができるため、ここでの説明は
省略する。
置の製造方法は、第４の実施例における半導体装置と同
様の方法で製造することができるため、ここでの説明は
省略する。
【０１１１】次に、本発明の第６の実施例について図を
参照して説明する。まず、図３６を参照して、第６の実
施例における半導体装置の構造について説明する。この
第６の実施例における半導体装置は、第５の実施例にお
ける半導体装置において、コントロールゲート１２およ
びフローティングゲート９をチャネル領域よりも上層に
形成し、読出用ゲート電極３をチャネル領域よりも下方
に形成するようにしたものである。したがって、その動
作原理は、第５の実施例と同様の作用効果を得ることが
できる。
参照して説明する。まず、図３６を参照して、第６の実
施例における半導体装置の構造について説明する。この
第６の実施例における半導体装置は、第５の実施例にお
ける半導体装置において、コントロールゲート１２およ
びフローティングゲート９をチャネル領域よりも上層に
形成し、読出用ゲート電極３をチャネル領域よりも下方
に形成するようにしたものである。したがって、その動
作原理は、第５の実施例と同様の作用効果を得ることが
できる。
【０１１２】次に、図３７〜図４３を参照して、この第
６の実施例における半導体装置の製造方法について説明
する。
６の実施例における半導体装置の製造方法について説明
する。
【０１１３】まず、図３７を参照して、第１、第２、第
３の実施例と同様にして、シリコン基板１の上に絶縁膜
２を成膜し、さらに絶縁膜２の上に読出用ゲート電極３
を形成する。このとき、読出用ゲート電極３の幅は、た
とえば０．８〜１．０μｍに形成する。
３の実施例と同様にして、シリコン基板１の上に絶縁膜
２を成膜し、さらに絶縁膜２の上に読出用ゲート電極３
を形成する。このとき、読出用ゲート電極３の幅は、た
とえば０．８〜１．０μｍに形成する。
【０１１４】次に、図３８を参照して、読出用ゲート電
極３の上に第１のゲート絶縁膜５を成膜する。その後、
第１ゲート絶縁膜５の上にＣＶＤ法により多結晶シリコ
ン膜１３を膜厚１００〜１５０ｎｍ成膜する。その後、
写真製版技術およびエッチング法の組合せにより、多結
晶シリコン膜１３のパターニングを行なう。
極３の上に第１のゲート絶縁膜５を成膜する。その後、
第１ゲート絶縁膜５の上にＣＶＤ法により多結晶シリコ
ン膜１３を膜厚１００〜１５０ｎｍ成膜する。その後、
写真製版技術およびエッチング法の組合せにより、多結
晶シリコン膜１３のパターニングを行なう。
【０１１５】次に、図３９を参照して、多結晶シリコン
膜１３の上に第２ゲート酸化膜８を成膜する。その後、
第２ゲート酸化膜８上の読出用ゲート電極３に対向する
位置に、第１、第２および第３の実施例と同様にしてフ
ローティングゲート９を形成する。このとき、フローテ
ィングゲート９の幅は、０．３〜０．５μｍに形成す
る。
膜１３の上に第２ゲート酸化膜８を成膜する。その後、
第２ゲート酸化膜８上の読出用ゲート電極３に対向する
位置に、第１、第２および第３の実施例と同様にしてフ
ローティングゲート９を形成する。このとき、フローテ
ィングゲート９の幅は、０．３〜０．５μｍに形成す
る。
【０１１６】次に、図４０を参照して、フローティング
ゲート９の上に、ＣＶＤ法により膜厚２００ｎｍ程度の
ＳｉＯ2 などからなる絶縁膜１４を成膜する。その後、
図４１を参照して、絶縁膜１４を異方性エッチングする
ことにより、サイドウォール１４を形成する。
ゲート９の上に、ＣＶＤ法により膜厚２００ｎｍ程度の
ＳｉＯ2 などからなる絶縁膜１４を成膜する。その後、
図４１を参照して、絶縁膜１４を異方性エッチングする
ことにより、サイドウォール１４を形成する。
【０１１７】次に、図４２を参照して、フローティング
ゲート９およびサイドウォール１４をマスクとして、多
結晶シリコン膜１３に、砒素などのイオン注入を行な
い、熱拡散を行なって、ソース／ドレイン領域１０を形
成する。このとき、サイドウォール１４を形成しておく
ことで、ソース／ドレイン間に形成されるチャネル領域
は、フローティングゲート９よりも広く形成することが
できる。
ゲート９およびサイドウォール１４をマスクとして、多
結晶シリコン膜１３に、砒素などのイオン注入を行な
い、熱拡散を行なって、ソース／ドレイン領域１０を形
成する。このとき、サイドウォール１４を形成しておく
ことで、ソース／ドレイン間に形成されるチャネル領域
は、フローティングゲート９よりも広く形成することが
できる。
【０１１８】次に、図４３を参照して、第１、第２およ
び第３の実施例と同様にフローティングゲート９の上に
強誘電体膜１１を成膜し、さらに強誘電体膜１１上のフ
ローティングゲート９に対向する位置にコントロールゲ
ート１２を形成する。
び第３の実施例と同様にフローティングゲート９の上に
強誘電体膜１１を成膜し、さらに強誘電体膜１１上のフ
ローティングゲート９に対向する位置にコントロールゲ
ート１２を形成する。
【０１１９】以上により、この第６の実施例における半
導体装置が完成する。この第６の実施例における半導体
装置においても、第５の実施例において説明した半導体
装置と同様の作用効果を得ることができる。
導体装置が完成する。この第６の実施例における半導体
装置においても、第５の実施例において説明した半導体
装置と同様の作用効果を得ることができる。
【０１２０】次に、本発明の第７の実施例について、図
を参照して説明する。まず、図４４を参照して、この第
７の実施例における半導体装置の構造について説明す
る。上述した第１〜第６の実施例においては、読出用ゲ
ート電極３は、すべてシリコン基板１の上に絶縁膜２を
介在させて形成している。しかし、この実施例における
半導体装置の読出用ゲート電極１８は、シリコン基板１
表面に直接形成したものである。なお、その他の構造に
ついては、第１の実施例と同様の構成を有している。し
たがって、半導体装置としての動作原理は、第１の実施
例と同様である。
を参照して説明する。まず、図４４を参照して、この第
７の実施例における半導体装置の構造について説明す
る。上述した第１〜第６の実施例においては、読出用ゲ
ート電極３は、すべてシリコン基板１の上に絶縁膜２を
介在させて形成している。しかし、この実施例における
半導体装置の読出用ゲート電極１８は、シリコン基板１
表面に直接形成したものである。なお、その他の構造に
ついては、第１の実施例と同様の構成を有している。し
たがって、半導体装置としての動作原理は、第１の実施
例と同様である。
【０１２１】次に、図４５〜図４８を参照して、この第
７の実施例における半導体装置の製造方法について説明
する。
７の実施例における半導体装置の製造方法について説明
する。
【０１２２】まず、ｐ型のシリコン基板１の主表面の所
定の領域に、ＬＯＣＯＳ分離法を用いて、熱酸化膜１６
を形成する。次に、イオン注入法により砒素またはリン
をこの熱酸化膜１６をマスクとして注入し、熱拡散法に
より、ｎ型の不純物拡散領域１７を形成する。
定の領域に、ＬＯＣＯＳ分離法を用いて、熱酸化膜１６
を形成する。次に、イオン注入法により砒素またはリン
をこの熱酸化膜１６をマスクとして注入し、熱拡散法に
より、ｎ型の不純物拡散領域１７を形成する。
【０１２３】次に、図４６を参照して、スパッタ法など
によりＴｉやＣｏのような金属膜を、ｎ型の不純物拡散
領域１７の表面に成膜し、熱処理を施し、厚さ５００Å
〜１０００Åの金属シリサイド層１８を形成する。この
金属シリサイド層１８が、読出用ゲート電極１８とな
る。なお、このときの熱処理工程は、たとえば６００
℃，６０秒程度である。この熱処理により、不純物拡散
領域１７と接する部分のみ、金属膜はシリサイド化す
る。熱酸化膜１６上の金属膜は、未反応のままであり、
薬液（Ｈ2 Ｏ2 およびＨ2 ＳＯ4 の混合液）により溶解
させ除去することができる。また、金属シリサイド層は
薬液に難溶であるため、そのまま不純物拡散領域１７上
に残存する。その後、さらに８００℃程度で６０秒間熱
処理を行ない、低抵抗で安定な金属シリサイド層１８を
形成する。
によりＴｉやＣｏのような金属膜を、ｎ型の不純物拡散
領域１７の表面に成膜し、熱処理を施し、厚さ５００Å
〜１０００Åの金属シリサイド層１８を形成する。この
金属シリサイド層１８が、読出用ゲート電極１８とな
る。なお、このときの熱処理工程は、たとえば６００
℃，６０秒程度である。この熱処理により、不純物拡散
領域１７と接する部分のみ、金属膜はシリサイド化す
る。熱酸化膜１６上の金属膜は、未反応のままであり、
薬液（Ｈ2 Ｏ2 およびＨ2 ＳＯ4 の混合液）により溶解
させ除去することができる。また、金属シリサイド層は
薬液に難溶であるため、そのまま不純物拡散領域１７上
に残存する。その後、さらに８００℃程度で６０秒間熱
処理を行ない、低抵抗で安定な金属シリサイド層１８を
形成する。
【０１２４】次に、図４７を参照して、金属シリサイド
層１８および熱酸化膜１６の表面にＣＶＤ法などによ
り、第１ゲート絶縁膜５を成膜する。その後、図４８を
参照して、第１ゲート絶縁膜５の上にＣＶＤ法により多
結晶シリコン層１３を形成する。その後、第２の実施例
における図１７〜図２１と同様の工程を経ることによ
り、図４４に示す第７の実施例における半導体装置が完
成する。
層１８および熱酸化膜１６の表面にＣＶＤ法などによ
り、第１ゲート絶縁膜５を成膜する。その後、図４８を
参照して、第１ゲート絶縁膜５の上にＣＶＤ法により多
結晶シリコン層１３を形成する。その後、第２の実施例
における図１７〜図２１と同様の工程を経ることによ
り、図４４に示す第７の実施例における半導体装置が完
成する。
【０１２５】上述したように、この実施例においては、
自己整合的に金属シリサイド層１８と不純物拡散領域１
７とを形成することができる。金属シリサイド層１８の
側壁は、熱酸化膜１６で絶縁され、シリコン基板とは、
ｐ−ｎ接合により分離されている。したがって、シリコ
ン基板１を通じて他の素子の読出電極が電気的に接続さ
れることはない。また、このように読出用ゲート電極１
８をシリコン基板１上に形成することにより、シリコン
基板１を有効に活用することができ、たとえば、シリコ
ン基板１の表面に形成した他のトランジスタのソース／
ドレイン領域に直接連結することが可能となる。
自己整合的に金属シリサイド層１８と不純物拡散領域１
７とを形成することができる。金属シリサイド層１８の
側壁は、熱酸化膜１６で絶縁され、シリコン基板とは、
ｐ−ｎ接合により分離されている。したがって、シリコ
ン基板１を通じて他の素子の読出電極が電気的に接続さ
れることはない。また、このように読出用ゲート電極１
８をシリコン基板１上に形成することにより、シリコン
基板１を有効に活用することができ、たとえば、シリコ
ン基板１の表面に形成した他のトランジスタのソース／
ドレイン領域に直接連結することが可能となる。
【０１２６】次に、本発明の第８の実施例について、図
を参照して説明する。まず、図４９を参照して、第８の
実施例における半導体装置の構造について説明する。こ
の実施例においては、シリコン基板１の所定の領域に溝
を形成し、この溝に絶縁膜１９を埋込む構造としてい
る。なお、その他の構成は第７の実施例と同様であり、
したがって、第７の実施例と同様の作用効果を得ること
ができる。
を参照して説明する。まず、図４９を参照して、第８の
実施例における半導体装置の構造について説明する。こ
の実施例においては、シリコン基板１の所定の領域に溝
を形成し、この溝に絶縁膜１９を埋込む構造としてい
る。なお、その他の構成は第７の実施例と同様であり、
したがって、第７の実施例と同様の作用効果を得ること
ができる。
【０１２７】次に、この実施例における半導体装置の製
造方法について図５０〜図５４を参照して、説明する。
造方法について図５０〜図５４を参照して、説明する。
【０１２８】まず、図５０を参照して、まず写真製版技
術およびエッチングにより、ｐ型のシリコン基板１の所
定の領域をエッチングし、深さ１５００〜２０００Å程
度の溝１ａを形成する。
術およびエッチングにより、ｐ型のシリコン基板１の所
定の領域をエッチングし、深さ１５００〜２０００Å程
度の溝１ａを形成する。
【０１２９】次に、図５１を参照して、ＣＶＤ法によ
り、シリコン基板１の表面全面にたとえばＳｉＯ2 など
からなる絶縁膜１９を成膜し、溝１ａを埋込む。
り、シリコン基板１の表面全面にたとえばＳｉＯ2 など
からなる絶縁膜１９を成膜し、溝１ａを埋込む。
【０１３０】次に、図５２を参照して、研磨法により、
絶縁膜１９の表面を平坦化し、シリコン基板１の表面が
露出するまで研磨を行なう。これにより、図５０の工程
において形成された溝１ａのみ絶縁膜１９で埋込まれ
る。その後、イオン注入法によりリンまたは砒素を注入
し、熱拡散法により、不純物拡散領域１７を形成する。
絶縁膜１９の表面を平坦化し、シリコン基板１の表面が
露出するまで研磨を行なう。これにより、図５０の工程
において形成された溝１ａのみ絶縁膜１９で埋込まれ
る。その後、イオン注入法によりリンまたは砒素を注入
し、熱拡散法により、不純物拡散領域１７を形成する。
【０１３１】次に、第８の実施例と同様にして、不純物
拡散領域１７に、厚さ５００Å〜１０００Åの金属シリ
サイド層１８を形成する。この金属シリサイド層１８
が、読出用ゲート電極となる。
拡散領域１７に、厚さ５００Å〜１０００Åの金属シリ
サイド層１８を形成する。この金属シリサイド層１８
が、読出用ゲート電極となる。
【０１３２】次に、図５４を参照して、ＣＶＤ法によ
り、金属シリサイド層１８および絶縁膜１９の表面に第
１ゲート絶縁膜５を形成し、さらにＣＶＤ法により第１
ゲート絶縁膜５の上に多結晶シリコン膜１３を形成す
る。その後、第２の実施例における図１７〜図２１に示
す工程と同様の工程を経ることにより、図４９に示す本
実施例における半導体装置を形成することができる。
り、金属シリサイド層１８および絶縁膜１９の表面に第
１ゲート絶縁膜５を形成し、さらにＣＶＤ法により第１
ゲート絶縁膜５の上に多結晶シリコン膜１３を形成す
る。その後、第２の実施例における図１７〜図２１に示
す工程と同様の工程を経ることにより、図４９に示す本
実施例における半導体装置を形成することができる。
【０１３３】以上、この第８の実施例における半導体装
置は、第７の実施例における半導体装置に比べ、基板全
体が平坦化されており、その後、この半導体装置の上層
に形成される他の半導体装置の形成を容易にすることが
できる。
置は、第７の実施例における半導体装置に比べ、基板全
体が平坦化されており、その後、この半導体装置の上層
に形成される他の半導体装置の形成を容易にすることが
できる。
【０１３４】次に、本発明の第９の実施例について図を
参照して説明する。まず、図５５を参照して、第９の実
施例における半導体装置の構造について説明する。第８
の実施例においては、シリコン基板１に形成した溝１ａ
に、絶縁膜を埋込んで、分離用絶縁膜を形成したが、こ
の実施例においては、シリコン基板１に溝を形成し、こ
の溝内に読出用ゲート電極２２を埋込むようにしてい
る。したがって、この実施例における半導体装置の動作
については、実施例８と同様の作用効果を得ることがで
きる。
参照して説明する。まず、図５５を参照して、第９の実
施例における半導体装置の構造について説明する。第８
の実施例においては、シリコン基板１に形成した溝１ａ
に、絶縁膜を埋込んで、分離用絶縁膜を形成したが、こ
の実施例においては、シリコン基板１に溝を形成し、こ
の溝内に読出用ゲート電極２２を埋込むようにしてい
る。したがって、この実施例における半導体装置の動作
については、実施例８と同様の作用効果を得ることがで
きる。
【０１３５】次に、図５６〜図５９を参照して、この第
９の実施例における半導体装置の製造工程について説明
する。
９の実施例における半導体装置の製造工程について説明
する。
【０１３６】まず、シリコン基板１の所定の領域に、写
真製版技術およびエッチングにより、深さ２０００Å〜
３０００Å程度の溝２０を形成する。
真製版技術およびエッチングにより、深さ２０００Å〜
３０００Å程度の溝２０を形成する。
【０１３７】次に、図５７を参照して、シリコン基板１
の表面全面にたとえばＳｉＯ2 からなる膜厚０．１μｍ
程度の絶縁膜２１を成膜する。その後、この絶縁膜２１
の上に、たとえばＴｉＳｉ2 ，ＷＳｉ2 などからなる金
属シリサイド膜２２を形成する。次に、図５８を参照し
て、研磨法により、溝２０に埋込まれた金属シリサイド
膜２２以外を除去し、平坦化を行なう。これにより、溝
２０内の金属シリサイド膜２２が読出用ゲート電極とな
る。
の表面全面にたとえばＳｉＯ2 からなる膜厚０．１μｍ
程度の絶縁膜２１を成膜する。その後、この絶縁膜２１
の上に、たとえばＴｉＳｉ2 ，ＷＳｉ2 などからなる金
属シリサイド膜２２を形成する。次に、図５８を参照し
て、研磨法により、溝２０に埋込まれた金属シリサイド
膜２２以外を除去し、平坦化を行なう。これにより、溝
２０内の金属シリサイド膜２２が読出用ゲート電極とな
る。
【０１３８】次に、図５９を参照して、金属シリサイド
膜２２上および絶縁膜２１の上にＣＶＤ法によりゲート
絶縁膜５を形成し、さらに、この第１ゲート絶縁膜５の
上に多結晶シリコン膜１３を形成する。その後、第２の
実施例における図１７〜図２１と同様の工程を経ること
により、図５５に示す本実施例における半導体装置を形
成することができる。
膜２２上および絶縁膜２１の上にＣＶＤ法によりゲート
絶縁膜５を形成し、さらに、この第１ゲート絶縁膜５の
上に多結晶シリコン膜１３を形成する。その後、第２の
実施例における図１７〜図２１と同様の工程を経ること
により、図５５に示す本実施例における半導体装置を形
成することができる。
【０１３９】上述した実施例においては、第７、第８の
実施例と比較した場合、金属シリサイド膜２２は、絶縁
膜２１により、シリコン基板１と電気的に分離すること
ができるため、シリコン基板１にイオン注入を行ない、
ｐ−ｎ接合を形成して分離する必要がない。
実施例と比較した場合、金属シリサイド膜２２は、絶縁
膜２１により、シリコン基板１と電気的に分離すること
ができるため、シリコン基板１にイオン注入を行ない、
ｐ−ｎ接合を形成して分離する必要がない。
【０１４０】
【発明の効果】以上、この発明に基づいた、請求項１、
請求項５および請求項６に係る半導体装置では、第２電
極、第３電極、チャネル領域および１対の不純物拡散領
域からなる半導体装置と、第１電極、チャネル領域およ
び１対の不純物拡散領域からなる半導体装置とが構成さ
れている。したがって、第１電極に電圧を印加した場
合、第３電極を電圧を印加した場合ともにチャネル領域
が反転し、１対の不純物拡散領域を導通状態にすること
ができる。その結果、従来のような、層間膜の分極の反
転による疲労を防止することができる。
請求項５および請求項６に係る半導体装置では、第２電
極、第３電極、チャネル領域および１対の不純物拡散領
域からなる半導体装置と、第１電極、チャネル領域およ
び１対の不純物拡散領域からなる半導体装置とが構成さ
れている。したがって、第１電極に電圧を印加した場
合、第３電極を電圧を印加した場合ともにチャネル領域
が反転し、１対の不純物拡散領域を導通状態にすること
ができる。その結果、従来のような、層間膜の分極の反
転による疲労を防止することができる。
【０１４１】次に、この発明に基づいた、請求項２に係
る半導体装置では、層間膜を強誘電体膜としている。こ
れにより、第２電極、第３電極、チャネル領域および１
対の不純物拡散領域からなる半導体装置の層間膜を、分
極反転を利用したメモリトランジスタとすることがで
き、かつ、このメモリトランジスタの「ＯＮ状態」また
は「ＯＦＦ状態」の読出時には、第１電極に電圧を印加
することで、１対の不純物拡散領域の導通状態から、
「ＯＮ状態」、「ＯＦＦ状態」を読出すことができる。
る半導体装置では、層間膜を強誘電体膜としている。こ
れにより、第２電極、第３電極、チャネル領域および１
対の不純物拡散領域からなる半導体装置の層間膜を、分
極反転を利用したメモリトランジスタとすることがで
き、かつ、このメモリトランジスタの「ＯＮ状態」また
は「ＯＦＦ状態」の読出時には、第１電極に電圧を印加
することで、１対の不純物拡散領域の導通状態から、
「ＯＮ状態」、「ＯＦＦ状態」を読出すことができる。
【０１４２】その結果、メモリトランジスタの読出時
に、従来のように層間膜の分極反転を生じさせることが
ないため、層間膜の分極反転による「疲労」による劣化
を防止し、メモリトランジスタの寿命を長くすることが
可能となる。
に、従来のように層間膜の分極反転を生じさせることが
ないため、層間膜の分極反転による「疲労」による劣化
を防止し、メモリトランジスタの寿命を長くすることが
可能となる。
【０１４３】次に、この発明に基づいた、請求項３に係
る半導体装置では、層間膜にシリコンオキサイド、シリ
コンナイトライドおよびシリコンオキシナイトライドか
らなるグループより選択される少なくとも１つの材料を
用いている。これにより、第２電極、第３電極、チャネ
ル領域および１対の不純物拡散領域からなる半導体装置
を、第２電極に電子を注入することにより書込みを行な
うメモリトランジスタを構成することができる。
る半導体装置では、層間膜にシリコンオキサイド、シリ
コンナイトライドおよびシリコンオキシナイトライドか
らなるグループより選択される少なくとも１つの材料を
用いている。これにより、第２電極、第３電極、チャネ
ル領域および１対の不純物拡散領域からなる半導体装置
を、第２電極に電子を注入することにより書込みを行な
うメモリトランジスタを構成することができる。
【０１４４】次に、この発明に基づいた、請求項４に係
る半導体装置では、第２電極よりも第１電極の方が広く
なるように設けられている。これにより、チャネル領域
に第２電極および第３電極から電圧が加わらない領域が
できる。そのため、第３電極に電圧を印加した場合で
も、１対の不純物拡散領域は導通せず、第１電極に電圧
を印加して初めて１対の不純物拡散領域が導通する。そ
の結果、この半導体装置を、ＮＯＲ型のメモリセルに用
いることが可能となる。
る半導体装置では、第２電極よりも第１電極の方が広く
なるように設けられている。これにより、チャネル領域
に第２電極および第３電極から電圧が加わらない領域が
できる。そのため、第３電極に電圧を印加した場合で
も、１対の不純物拡散領域は導通せず、第１電極に電圧
を印加して初めて１対の不純物拡散領域が導通する。そ
の結果、この半導体装置を、ＮＯＲ型のメモリセルに用
いることが可能となる。
【０１４５】次に、この発明に基づいた、請求項７およ
び請求項８に係る半導体装置の製造方法では、導電層を
共通にした第１電極と１対の不純物拡散領域とからなる
半導体装置と、第２電極、第３電極および１対の不純物
拡散領域とからなる半導体装置とを形成している。これ
により、この半導体装置を用いた場合、第１電極に電圧
を印加した場合と第３電極に電圧を印加した場合にチャ
ネル領域が反転し、１対の不純物拡散領域を導通状態に
することができる。その結果、従来のような、層間膜の
分極の反転による疲労を防止することができる。
び請求項８に係る半導体装置の製造方法では、導電層を
共通にした第１電極と１対の不純物拡散領域とからなる
半導体装置と、第２電極、第３電極および１対の不純物
拡散領域とからなる半導体装置とを形成している。これ
により、この半導体装置を用いた場合、第１電極に電圧
を印加した場合と第３電極に電圧を印加した場合にチャ
ネル領域が反転し、１対の不純物拡散領域を導通状態に
することができる。その結果、従来のような、層間膜の
分極の反転による疲労を防止することができる。
【０１４６】次に、この発明に基づいた、請求項９に係
る半導体装置の製造方法では、導電層を共通にした第１
電極と１対の不純物拡散領域とからなる半導体装置と、
第２電極、第３電極および１対の不純物拡散領域とから
なる半導体装置を形成している。これにより、この半導
体装置を用いた場合、第１電極に電圧を印加した場合
と、第３電極に電圧を印加した場合とにチャネル領域が
反転し、１対の不純物拡散領域を導通状態にすることが
できる。その結果、従来のような、層間膜の分極の反転
による疲労を防止することができる。
る半導体装置の製造方法では、導電層を共通にした第１
電極と１対の不純物拡散領域とからなる半導体装置と、
第２電極、第３電極および１対の不純物拡散領域とから
なる半導体装置を形成している。これにより、この半導
体装置を用いた場合、第１電極に電圧を印加した場合
と、第３電極に電圧を印加した場合とにチャネル領域が
反転し、１対の不純物拡散領域を導通状態にすることが
できる。その結果、従来のような、層間膜の分極の反転
による疲労を防止することができる。
【０１４７】次に、この発明に基づいた、請求項１０に
係る半導体装置の製造方法では、導電層として、選択的
エピタキシャルＣＶＤ法により、エピタキシャルシリコ
ン層が形成されている。これにより、第１電極と１対の
不純物拡散領域とからなる半導体装置と、第２電極、第
３電極および１対の不純物拡散領域からなる半導体装置
のチャネル領域が、単結晶のシリコン層から形成され
る。そのため、それぞれの半導体装置の動作を安定させ
ることが可能となる。
係る半導体装置の製造方法では、導電層として、選択的
エピタキシャルＣＶＤ法により、エピタキシャルシリコ
ン層が形成されている。これにより、第１電極と１対の
不純物拡散領域とからなる半導体装置と、第２電極、第
３電極および１対の不純物拡散領域からなる半導体装置
のチャネル領域が、単結晶のシリコン層から形成され
る。そのため、それぞれの半導体装置の動作を安定させ
ることが可能となる。
【０１４８】次に、この発明に基づいた、請求項１１に
係る半導体装置の製造方法では、導電層として、ＣＶＤ
法により多結晶シリコン層が形成されている。これによ
り、請求項１０に記載の単結晶のシリコン層を用いた半
導体装置に比べ、動作の安定性は劣るものの、選択エピ
タキシャルＣＶＤ法を用いるよりも、技術的に容易で、
かつ、製造工程数も少なくすることが可能となる。
係る半導体装置の製造方法では、導電層として、ＣＶＤ
法により多結晶シリコン層が形成されている。これによ
り、請求項１０に記載の単結晶のシリコン層を用いた半
導体装置に比べ、動作の安定性は劣るものの、選択エピ
タキシャルＣＶＤ法を用いるよりも、技術的に容易で、
かつ、製造工程数も少なくすることが可能となる。
【０１４９】次に、この発明に基づいた、請求項１２に
係る半導体装置の製造方法では、導電層として固相エピ
タキシャル成長法により多結晶シリコン層が形成されて
いる。これにより、請求項１０に記載の単結晶シリコン
層を用いた半導体装置にはその性能が劣るものの、請求
項１１に記載の多結晶シリコン層を用いた半導体装置よ
りも、結晶性が向上するため、その分請求項１１に記載
の半導体装置よりも動作の安定性を図ることができる。
また、技術面においても、請求項１１よりは高いもの
の、請求項１０よりも容易に半導体装置を製造すること
ができる。
係る半導体装置の製造方法では、導電層として固相エピ
タキシャル成長法により多結晶シリコン層が形成されて
いる。これにより、請求項１０に記載の単結晶シリコン
層を用いた半導体装置にはその性能が劣るものの、請求
項１１に記載の多結晶シリコン層を用いた半導体装置よ
りも、結晶性が向上するため、その分請求項１１に記載
の半導体装置よりも動作の安定性を図ることができる。
また、技術面においても、請求項１１よりは高いもの
の、請求項１０よりも容易に半導体装置を製造すること
ができる。
【０１５０】次に、この発明に基づいた、請求項１３に
係る半導体装置の製造方法では、サリサイド法を用い
て、半導体基板表面に直接第１電極を形成している。こ
れにより、請求項１〜請求項１２に記載の半導体装置に
比べ、半導体基板を有効に活用することができ、たとえ
ば、半導体基板の表面に形成した他のトランジスタのソ
ース／ドレイン領域に、直接第１電極を連結することが
可能となる。
係る半導体装置の製造方法では、サリサイド法を用い
て、半導体基板表面に直接第１電極を形成している。こ
れにより、請求項１〜請求項１２に記載の半導体装置に
比べ、半導体基板を有効に活用することができ、たとえ
ば、半導体基板の表面に形成した他のトランジスタのソ
ース／ドレイン領域に、直接第１電極を連結することが
可能となる。
【図面の簡単な説明】
【図１】 この発明に基づいた第１の実施例における半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図２】 この発明に基づいた第１の実施例における半
導体装置の動作を示す第１の模式図である。
導体装置の動作を示す第１の模式図である。
【図３】 この発明に基づいた第１の実施例における半
導体装置の動作を示す第２の模式図である。
導体装置の動作を示す第２の模式図である。
【図４】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第１工程図である。
導体装置の製造方法の第１工程図である。
【図５】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第２工程図である。
導体装置の製造方法の第２工程図である。
【図６】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第３工程図である。
導体装置の製造方法の第３工程図である。
【図７】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第４工程図である。
導体装置の製造方法の第４工程図である。
【図８】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第５工程図である。
導体装置の製造方法の第５工程図である。
【図９】 この発明に基づいた第１の実施例における半
導体装置の製造方法の第６工程図である。
導体装置の製造方法の第６工程図である。
【図１０】 この発明に基づいた第１の実施例における
半導体装置の製造方法の第７工程図である。
半導体装置の製造方法の第７工程図である。
【図１１】 この発明に基づいた第１の実施例における
半導体装置の製造方法の第８工程図である。
半導体装置の製造方法の第８工程図である。
【図１２】 この発明に基づいた第１の実施例における
半導体装置の製造方法の第９工程図である。
半導体装置の製造方法の第９工程図である。
【図１３】 この発明に基づいた第１の実施例における
半導体装置の製造方法の第１０工程図である。
半導体装置の製造方法の第１０工程図である。
【図１４】 この発明に基づいた第２の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図１５】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図１６】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図１７】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図１８】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図１９】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第５工程図である。
半導体装置の製造方法の第５工程図である。
【図２０】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第６工程図である。
半導体装置の製造方法の第６工程図である。
【図２１】 この発明に基づいた第２の実施例における
半導体装置の製造方法の第７工程図である。
半導体装置の製造方法の第７工程図である。
【図２２】 この発明に基づいた第３の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図２３】 この発明に基づいた第３の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図２４】 この発明に基づいた第３の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図２５】 この発明に基づいた第４の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図２６】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図２７】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図２８】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図２９】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図３０】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第５工程図である。
半導体装置の製造方法の第５工程図である。
【図３１】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第６工程図である。
半導体装置の製造方法の第６工程図である。
【図３２】 この発明に基づいた第４の実施例における
半導体装置の製造方法の第７工程図である。
半導体装置の製造方法の第７工程図である。
【図３３】 この発明に基づいた第５の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図３４】 この発明に基づいた第５の実施例における
半導体装置の等価回路図である。
半導体装置の等価回路図である。
【図３５】 この発明に基づいた第５の実施例における
半導体装置を用いたＮＯＲ型のメモリセル等価回路図で
ある。
半導体装置を用いたＮＯＲ型のメモリセル等価回路図で
ある。
【図３６】 この発明に基づいた第６の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図３７】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図３８】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図３９】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図４０】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図４１】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第５工程図である。
半導体装置の製造方法の第５工程図である。
【図４２】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第６工程図である。
半導体装置の製造方法の第６工程図である。
【図４３】 この発明に基づいた第６の実施例における
半導体装置の製造方法の第７工程図である。
半導体装置の製造方法の第７工程図である。
【図４４】 この発明に基づいた第７の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図４５】 この発明に基づいた第７の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図４６】 この発明に基づいた第７の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図４７】 この発明に基づいた第７の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図４８】 この発明に基づいた第７の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図４９】 この発明に基づいた第８の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図５０】 この発明に基づいた第８の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図５１】 この発明に基づいた第８の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図５２】 この発明に基づいた第８の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図５３】 この発明に基づいた第８の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図５４】 この発明に基づいた第８の実施例における
半導体装置の製造方法の第５工程図である。
半導体装置の製造方法の第５工程図である。
【図５５】 この発明に基づいた第９の実施例における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図５６】 この発明に基づいた第９の実施例における
半導体装置の製造方法の第１工程図である。
半導体装置の製造方法の第１工程図である。
【図５７】 この発明に基づいた第９の実施例における
半導体装置の製造方法の第２工程図である。
半導体装置の製造方法の第２工程図である。
【図５８】 この発明に基づいた第９の実施例における
半導体装置の製造方法の第３工程図である。
半導体装置の製造方法の第３工程図である。
【図５９】 この発明に基づいた第９の実施例における
半導体装置の製造方法の第４工程図である。
半導体装置の製造方法の第４工程図である。
【図６０】 従来技術における半導体装置の構造を示す
断面図である。
断面図である。
【図６１】 従来技術における半導体装置の動作を示す
第１の模式図である。
第１の模式図である。
【図６２】 従来技術における半導体装置の動作を示す
第２の模式図である。
第２の模式図である。
【図６３】 強誘電体材料のヒステリシスを示す図であ
る。
る。
【図６４】 ＮＡＮＤ型のメモリセルの等価回路図であ
る。
る。
１ ｐ型シリコン基板、２ 絶縁層、３ 読出用ゲート
電極、５ 第１ゲート電極、７，１３ 導電層、８ 第
２ゲート電極、９ フローティングゲート、１０ ソー
ス／ドレイン領域、１１ 強誘電体膜、１２ コントロ
ールゲート。なお、各図中、同一符号は、同一または相
当部分を示す。
電極、５ 第１ゲート電極、７，１３ 導電層、８ 第
２ゲート電極、９ フローティングゲート、１０ ソー
ス／ドレイン領域、１１ 強誘電体膜、１２ コントロ
ールゲート。なお、各図中、同一符号は、同一または相
当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ 9056−4Ｍ ６１７ Ｎ
Claims (13)
- 【請求項１】 所定の幅のチャネル領域を有する導電層
と、 前記導電層の内部において、前記チャネル領域を挟むよ
うに形成された１対の不純物拡散領域と、 前記チャネル領域を外側から挟む位置に、第１絶縁膜を
介在して形成された第１電極および第２絶縁膜を介在し
て形成された第２電極と、 前記第２電極の前記チャネル領域とは反対側に、層間膜
を介在して形成された第３電極と、を備えた半導体装
置。 - 【請求項２】 前記層間膜は、強誘電体材料からなる、
請求項１に記載の半導体装置。 - 【請求項３】 前記層間膜は、シリコンオキサイド、シ
リコンナイトライドおよびシリコンオキシナイトライド
からなるグループより選択される少なくとも１つの材料
からなる、請求項１に記載の半導体装置。 - 【請求項４】 前記第１電極の前記チャネル領域に対向
する面は、前記チャネル領域の前記第１電極に対向する
面を含むように対向し、 前記チャネル領域の前記第２電極に対向する面は、前記
第２電極の前記チャネル領域に対向する面を含むように
対向した、請求項１に記載の半導体装置。 - 【請求項５】 前記導電層の上方に、前記第２電極およ
び前記第３電極を有し、 前記導電層の下方に、前記第１電極を有する、請求項１
に記載の半導体装置。 - 【請求項６】 前記導電層の下方に、前記第２電極およ
び前記第３電極を有し、 前記導電層の上方に、前記第１電極を有する、請求項１
に記載の半導体装置。 - 【請求項７】 半導体基板の上に絶縁層を形成する工程
と、 前記絶縁層の上に所定形状の第１電極を形成する工程
と、 前記第１電極の上に第１絶縁膜を形成する工程と、 前記第１絶縁膜の上に導電層を形成する工程と、 前記導電層の上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上の前記第１電極に対向する位置に所
定形状の第２電極を形成する工程と、 前記第２電極をマスクとして、前記導電層に不純物を導
入して、１対の不純物拡散領域を形成する工程と、 前記第２電極の上に層間膜を形成する工程と、 前記層間膜の上の前記第２電極に対向する位置に所定形
状の第３電極を形成する工程と、を備えた、半導体装置
の製造方法。 - 【請求項８】 半導体基板の上に絶縁層を形成する工程
と、 前記絶縁層の上に所定形状の第１電極を形成する工程
と、 前記第１電極の上に第１絶縁膜を形成する工程と、 前記第１絶縁膜の上に導電層を形成する工程と、 前記導電層の上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上の前記第１電極に対向する位置に所
定形状の第２電極を形成する工程と、 前記第２電極の上に層間膜を形成する工程と、 前記層間膜の上に前記第２電極に対向する位置に所定形
状の第３電極を形成する工程と、 前記第３電極をマスクとして、前記導電層に不純物を導
入して、１対の不純物拡散領域を形成する工程と、を備
えた、半導体装置の製造方法。 - 【請求項９】 半導体基板の上に絶縁膜を形成する工程
と、 前記絶縁膜の上に所定形状の第３電極を形成する工程
と、 前記第３電極の上に層間膜を形成する工程と、 前記層間膜の上の前記第３電極に対向する位置に所定形
状の第２電極を形成する工程と、 前記第２電極の上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上に導電層を形成する工程と、 前記導電層の上に第１絶縁膜を形成する工程と、 前記第１絶縁膜の上の前記第２電極に対向する位置に所
定形状の第１電極を形成する工程と、 前記第１電極をマスクとして前記導電層に不純物を導入
して、１対の不純物拡散領域を形成する工程と、を備え
た半導体装置の製造方法。 - 【請求項１０】 前記導電層を形成する工程は、 前記半導体基板に単結晶のシリコン基板を用い、前記シ
リコン基板の所定の表面を露出する工程と、 前記シリコン基板の露出した表面を種結晶として、選択
的エピタキシャルＣＶＤ法によりエピタキシャルシリコ
ン層を形成する工程と、を含む、請求項７、請求項８ま
たは請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記導電層を形成する工程は、 ＣＶＤ法により、多結晶シリコン層を形成する工程を含
む、請求項７、請求項８または請求項９に記載の半導体
装置の製造方法。 - 【請求項１２】 前記導電層を形成する工程は、 前記半導体基板に単結晶のシリコン基板を用いて、前記
シリコン基板の所定の表面を露出する工程と、 露出した前記シリコン基板の表面から固相エピタキシャ
ル成長法によりシリコン層を形成する工程と、を含む、
請求項７、請求項８または請求項９に記載の半導体装置
の製造方法。 - 【請求項１３】 第１導電型の半導体基板の主表面の所
定の領域に素子分離絶縁膜を形成して、第１不純物拡散
領域を形成する工程と、 前記第１不純物拡散領域に、前記素子分離絶縁膜をマス
クとして、第２導電型の不純物を導入して、第２不純物
拡散領域を形成する工程と、 前記第２不純物拡散領域の表面に、金属膜を形成する工
程と、 前記金属膜をサリサイド法により金属シリサイドとし
て、第１電極を形成する工程と、 前記第１電極の上に第１絶縁膜を形成する工程と、 前記第１絶縁膜の上に導電層を形成する工程と、 前記導電層の上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上の前記第１電極に対向する位置に所
定形状の第２電極を形成する工程と、 前記第２電極をマスクとして前記導電層に不純物を導入
して、１対の不純物領域を形成する工程と、 前記第２電極の上に層間膜を形成する工程と、 前記層間膜の上の前記第２電極に対向する位置に所定形
状の第３電極を形成する工程と、を備えた、半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290883A JPH08148589A (ja) | 1994-11-25 | 1994-11-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290883A JPH08148589A (ja) | 1994-11-25 | 1994-11-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148589A true JPH08148589A (ja) | 1996-06-07 |
Family
ID=17761750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290883A Withdrawn JPH08148589A (ja) | 1994-11-25 | 1994-11-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148589A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283877A (ja) * | 2008-05-26 | 2009-12-03 | Panasonic Corp | 半導体記憶装置 |
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
| JP2015159168A (ja) * | 2014-02-24 | 2015-09-03 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
1994
- 1994-11-25 JP JP6290883A patent/JPH08148589A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283877A (ja) * | 2008-05-26 | 2009-12-03 | Panasonic Corp | 半導体記憶装置 |
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |