DE19813457C2

DE19813457C2 - Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung

Info

Publication number: DE19813457C2
Application number: DE19813457A
Authority: DE
Inventors: Woong-Lim Choi; Kyeong-Man Ra
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-07-09
Filing date: 1998-03-26
Publication date: 2001-09-27
Anticipated expiration: 2018-03-27
Also published as: JPH1140783A; TW344139B; DE19813457A1; CN1204870A; KR19990009425A; JP2887128B2; CN1127760C; KR100244278B1

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichereinrichtung, und insbesondere auf ein sol ches Verfahren, mit dem sich eine nichtflüchtige Halbleiterspeicherein richtung mit Stapelstruktur herstellen läßt, die Programmiergates auf weist.

Die effektiven Abmessungen von Speichereinrichtungen, durch die die Packungsdichten von nichtflüchtigen Speichereinrichtungen wie zum Beispiel Flash EEPROM's (schlagartig elektrisch löschbare programmier bare Nur-Lesespeicher) und EEPROM's bestimmt werden, hängen von der Größe der Zellen und von der Array-Struktur der Zellen ab. Soweit die Zel len selbst betroffen sind, wird eine minimale Zellenstruktur durch eine einfache Stapelstruktur erhalten.

Eine nichtflüchtige Halbleiterspeichereinrichtung mit herkömmlicher einfacher Stapelstruktur ist in Fig. 1 gezeigt. Ein Floating-Gate 13 liegt auf einer Tunnelungsoxidschicht 12, die sich ihrerseits auf einem Halblei tersubstrat 11 vom p-Typ befindet. Oberhalb des Floating-Gates 13 liegt ein Steuergate 15, wobei zwischen dem Steuergate 15 und dem Floating- Gate 13 eine dielektrische Schicht 14 angeordnet ist. Verunreinigungsbe reiche 16 vom N-Typ befinden sich unterhalb der Oberfläche des Halblei tersubstrats 11 an beiden Seiten des Floating-Gates 13.

Die Fig. 2 zeigt einen Array- bzw. Feldaufbau von Speicherzellen mit Sta pelstruktur bei einer nichtflüchtigen Halbleiterspeichereinrichtung. Wortleitungen 17 verlaufen auf einem nicht dargestellten Halbleitersub strat in einer Richtung parallel und in vorbestimmtem Abstand zueinan der. In einem rechten Winkel zu den Wortleitungen 17 verlaufen metalli sche Bitleitungen 18 ebenfalls parallel und in einem vorbestimmten Ab stand zueinander. Eine gemeinsame Drainleitung 20 für jeweils zwei Wort leitungen 17 erstreckt sich in derselben Richtung wie die Wortleitungen 17. Da eine metallische Durchkontaktierung 19 für jeweils zwei Zellen er forderlich ist, wird die effektive Abmessung einer Speicherzelle relativ groß.

Um dieses Problem zu überwinden, wurde bereits vorgeschlagen, eine nichtflüchtige Speichereinrichtung ohne metallische Durchkontaktie rung zu schaffen.

Die Fig. 3 zeigt ein Array- bzw. Feldschaltungdiagramm einer nichtflüch tigen Speichereinrichtung, bei der Metallkontaktlöcher nicht mehr erfor derlich sind, während die Fig. 4 eine Querschnittsstruktur durch die nichtflüchtige Speichereinrichtung nach Fig. 3 entlang der Linie I-I zeigt.

Bei einer konventionellen nichtflüchtigen Halbleiterspeichereinrichtung ohne Metallkontaktlöcher dienen die Source- und Drainverunreinigungs bereiche als Bitleitungen. Das bedeutet, daß eine Mehrzahl von Paaren von schwer dotierten n-Typ-Verunreinigungsbereichen in einer Richtung und unter einem vorbestimmten Abstand voneinander ausgebildet wird. Wort leitungen 23 erstrecken sich unter rechtem Winkel zu den Verunreini gungsbereichen und liegen ebenfalls parallel und in einem vorbestimmten Abstand zueinander. Dabei sind die Paare von Verunreinigungsbereichen durch Isolationsschichten 28 gegeneinander isoliert. Ein Paar von Verun reinigungsbereichen wird als Source und als Drain benutzt sowie eben falls als n⁺-Bitleitungen 29.

Floating-Gates 24 befinden sich zwischen den Wortleitungen 23 und den Paaren von Verunreinigungsbereichen. Dabei dient die Wortleitung 23 oberhalb der Floating-Gates 24 als Steuergate. Eine dielektrische Schicht 26 befindet sich zwischen dem Steuergate und dem Floating-Gate 24, wäh rend eine Gate-Oxidschicht 27 zwischen dem Floating-Gate 24 und dem Halbleitersubstrat 21 liegt.

An den Enden der n⁺-Bitleitungen 29 befindet sich eine Mehrzahl von Aus wahltransistoren 30 zur Auswahl der n⁺-Bitleitungen 29. Metallkontakt löcher 31, die mit einer Mehrzahl von Auswahltransistoren 30 verbunden sind, verbinden die Auswahltransistoren 30 mit nicht dargestellten metal lischen Datenleitungen.

Bei der oben beschriebenen nichtflüchtigen Halbleiterspeichereinrich tung, bei der im Bereich der einzelnen Zellen keine Metallkontaktlöcher er forderlich sind, werden jedoch Metallkontaktlöcher pro jeweils 32 Zellen oder für jeweils mehr als 32 Zellen benötigt, und zwar infolge der Wider stände der Verunreinigungsbereiche, obwohl pro Zelle keine eigene Bitlei tung vorliegt. Die effektive Zellenabmessung kann somit verkleinert wer den.

Die zuletzt beschriebene konventionelle und nichtflüchtige Halbleiter speichereinrichtung ohne Metallkontaktlöcher weist jedoch eine Stapel struktur auf, so daß zwei in Wortleitungsrichtung benachbarte Zellen un ter denselben Vorspannungsbedingungen stehen. Es ist daher möglich, daß eine Programmstörung auftritt, derzufolge eine nicht ausgewählte Zelle entweder programmiert oder gelöscht wird. Um derartige Programm störungen zu verhindern, werden die Bitleitungen voneinander getrennt, um Source und Drain zwischen benachbarten Zellen zu separieren. Alter nativ dazu können als Speicherzellen sogenannte kanalgetrennte Zellen verwendet werden, die eine asymmetrische Struktur aufweisen und über Auswahlgates verfügen.

Die Fig. 5 zeigt ein Schaltungsdiagramm eines Arrays einer nichtflüchti gen Halbleiterspeichereinrichtung, bei der die Source-Bereiche von den Drain-Bereichen getrennt sind, während die Fig. 6 eine Querschnittsan sicht einer nichtflüchtigen Halbleiterspeicherzelle ist, bei der keine Me tallkontaktlöcher vorhanden sind.

Bei der in Fig. 5 gezeigten nichtflüchtigen Halbleiterspeichereinrichtung sind keine metallischen Kontaktlöcher bzw. Metallkontaktierungen erfor derlich, da Source und Drain einer jeden Zelle voneinander getrennt sind. Paare von Source-Leitungen und Drain-Leitungen 32, 33 erstrecken sich in einer Richtung parallel und unter einem vorbestimmten Abstand zuein ander, wobei die Source-Leitungen 32 mit hochdotierten n-Typ-Source- Verunreinigungsbereichen (nicht dargestellt) und die Drain-Leitungen 33 mit hochdotierten n-Typ-Drain-Verunreinigungsbereichen (nicht dargestellt) verbunden sind. Wortleitungen 23 verlaufen unter rechtem Winkel zu den Source- und Drain-Leitungen 32 und 33 und liegen ebenfalls in vor bestimmtem Abstand zueinander.

Jeweils eine metallische Datenleitungen 34 verläuft an einer Seite einer Drain-Leitung 33 und liegt im Abstand parallel zu dieser. Auswahltransis toren 30 befinden sich jeweils am Ende der Source- und Drain-Leitungen 32, 33. Metalldurchkontaktierungen 31 sind mit den Auswahltransistoren 30 verbunden und verbinden diese mit den metallischen Datenleitungen 34.

Die Fig. 6 zeigt einen Querschnitt einer nichtflüchtigen Speichereinrich tung mit kanalgetrennter Zelle und ohne modifizierte Metalldurchkontak tierung. Ein Floating-Gate 24 befindet sich auf einer Gate-Oxidschicht 27, die ihrerseits auf einem Halbleitersubstrat 21 vom p-Typ liegt. Ein Steuer gate 25 befindet sich oberhalb des Floating-Gates 24. Ein Auswahlgate 35 liegt auf der Gate-Oxidschicht 27 und oberhalb des Steuergates 25. Eine dielektrische Schicht 26 befindet sich zwischen dem Auswahlgate 35 ein erseits und dem Steuergate 25 sowie dem Floating-Gate 24 andererseits und befindet sich außerdem zwischen dem Steuergate 25 und dem Floa ting-Gate 24. Ein Paar von n-Typ-Source- und Drain-Bereichen 22 liegt unterhalb der Oberfläche des Halbleitersubstrats 21. Dabei fluchtet einer der Source- und Drain-Bereiche 22 mit einer Seite des Floating-Gates 24 und kommt neben dem Floating-Gate 24 zu liegen, während der andere der Source- und Drain-Bereiche 22 auf der anderen Seite des Floating-Gates 24 und in einem größeren Abstand zu diesem liegt.

Bei einer derartigen konventionellen nichtflüchtigen Speichereinrichtung treten jedoch einige Probleme auf. Einerseits wird zwar eine minimale ef fektive Zellenabmessung erreicht, andererseits weist die Zelle jedoch die herkömmliche Stapelstruktur auf, so daß benachbarte Zellen in Wortlei tungsrichtung nach wie vor unter denselben Vorspannungsbedingungen stehen. Dies kann Programmierfehler zur Folge haben, derart, daß eine nicht ausgewählte Zelle beim Programmieren programmiert oder gelöscht wird. Wird andererseits zur Vermeidung von Programmierfehlern bei einer nichtflüchtigen Halbleiterspeichereinrichtung ohne Metalldurchkontak tierungen dafür gesorgt, daß Source und Drain einer jeden Zelle getrennt sind, oder werden zu diesem Zweck kanalunterteilte Zellen mit asymmetri scher Struktur verwendet, so nimmt die Abmessung einer Einheitszelle wieder zu, und zwar infolge der Unterteilung der Bitleitungen oder Aus wahlgates.

Aus der EP 0 773 583 A1 ist ferner ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung bekannt, mit folgenden Schritten:

- Bildung von in einer Richtung verlaufenden Leitungen eines zweiten Leitungstyps, die voneinander unter einem vorbestimmten Abstand lie gen, unterhalb einer Oberfläche eines Substrats eines ersten Leitungs typs;
- Bildung einer ersten leitenden Schicht auf der gesamten Oberfläche und selektives Entfernen der zweiten leitenden Schicht zwecks Bildung zweiter leitender Stege für Floating-Gates und zwischen den Bitleitungen;
- Bildung eines dielektrischen Films auf den zweiten leitenden Stegen;
- Bildung einer zweiten leitenden Schicht und dar aufliegend einer Iso lationsschicht auf der gesamten Oberfläche einschließlich der dielektri schen Schicht, selektives Entferner der Isolationsschicht, der zweiten lei tenden Schicht, der dielektrischen Schicht und der ersten leitenden Stege zwecks Bildung von Wortleitungen und Floating-Gates zwischen den er sten leitenden Stegen sowie unter rechtem Winkel zu den Bitleitungen;
- Bildung von Isolationsseitenwandstücken an beiden Seiten der strukturierten isolierenden Schicht, der Wortleitungen, der dielektri schen Schicht und dem Floating-Gate;
- selektives Strukturieren der Programmier-Tunnelungsisolations schicht unter Verwendung der Isolationsseitenwandstücke als Maske, um Kontaktöffnungen zu erhalten; und
- Bildung von Löschgateleitungen auf der Isolationsschicht sowie zwi schen den Bitleitungen, wobei die Löschgateleitungen elektrisch mit den Löschgates über die Kontaktöffnungen verbunden sind.

Zudem ist aus der JP 9-36257 A (US 5,838,039 A) ein Verfahren zur Her stellung einer nichtflüchtigen Speichereinrichtung mit einer zusätzlichen Gate-Elektrode (Löschelektrode) bekannt, wobei eine Tunnelungs isolationsschicht zwischen der Floatinggate-Elektrode und der Löschelek trode gebildet wird.

Aufgabe der Erfindung ist die Schaffung eines Verfahrens zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung, die eine kleine effek tive Zellenabmessung aufweist und bei der nicht die Gefahr besteht, daß Programmierstörungen auftreten.

Die Lösung der gestellten Aufgabe ist dem Anspruch 1 zu entnehmen. Vor teilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen ge kennzeichnet.

Ein Verfahren nach der Erfindung zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung umfaßt folgende Schritte: Bildung von in einer Richtung verlaufenden Bitleitungen, gebildet durch Dotiermaterial eines zweiten Leitungstyps, die in vorbestimmtem Abstand parallel zueinander liegen, unterhalb einer Oberfläche eines Substrats eines er sten Leitungstyps; aufeinanderfolgendes Bilden einer Isolationsschicht und einer ersten leitenden Schicht sowie anschließendes selektives Ent fernen der Isolationsschicht und der ersten leitenden Schicht zwecks Bildung von ersten leitenden Stegen, die unter vorbestimmtem Abstand zueinander sowie unter rechtem Winkel zu den Bitleitungen liegen; Bildung einer Gate-Isolationsschicht auf dem Substrat und gleichzeitige Bildung einer Tunnelungsisolationsschicht auf Oberflächen der ersten leitenden Stege auf der Isolationsschicht; Bildung einer zweiten leitenden Schicht auf der gesamten Oberfläche und selektives Entfernen der zweiten leitenden Schicht, der Tunnelungsisolationsschicht und der ersten leitenden Stege zwecks Bildung von zweiten leitenden Stegen für Floating-Gates und Programmier-Gates zwischen den Bitleitungen; Bildung einer dielektrischen Schicht auf den zweiten leiten den Stegen; aufeinanderfolgendes Bilden einer dritten leitenden Schicht und darauf einer Isolationsschicht auf der gesamten Oberfläche ein schließlich der dielektrischen Schicht, selektives Entfernen der Isola tionsschicht, der dritten leitenden Schicht, der dielektrischen Schicht und der zweiten leitenden Stege zwecks Bildung von Wortleitungen und Floating-Gates zwischen den ersten leitenden Stegen sowie unter rech tem Winkel zu den Bitleitungen; Bildung von Isolationsseitenwand stücken an beiden Seiten der strukturierten isolierenden Schicht, der Wortleitungen, der dielektrischen Schicht und des Floating-Gates; selek tives Strukturieren der Tunnelungsisolationsschicht durch Verwendung der Isolationsseitenwandstücke als Maske, um auf diese Weise Kontakt öffnungen zu erhalten; und Bildung von Programmierleitungen auf der Isolationsschicht sowie zwischen den Bitleitungen, wobei die Program mierleitungen elektrisch mit den Programmier-Gates durch die Kontakt öffnungen hindurch verbunden sind.

Die Erfindung wird in beispielsweiser Ausführungsform nachfolgend un ter Bezugnahme auf die Zeichnung im einzelnen beschrieben. Es zeigen:

Fig. 1 einen Querschnitt durch eine herkömmliche nichtflüchtige Spei cherzelle mit einfacher Stapelstruktur;

Fig. 2 ein Array-Schaltungsdiagramm der herkömmlichen nichtflüchti gen Speichereinrichtung mit einfacher Stapelstruktur;

Fig. 3 ein Array-Schaltungsdiagramm einer konventionellen nichtflüch tigen Halbleiterspeichereinrichtung ohne Metalldurchkontaktierungen;

Fig. 4 eine Querschnittsdarstellung der nichtflüchtigen Halbleiterspei chereinrichtung nach Fig. 3 entlang der Linie I-I;

Fig. 5 ein Array-Schaltungsdiagramm einer nichtflüchtigen Speicher einrichtung ohne Metalldurchkontaktierungen, bei der Source und Drain einer jeden Zelle getrennt sind;

Fig. 6 eine Querschnittsdarstellung einer nichtflüchtigen Halbleiter speichereinrichtung mit kanalgetrennten Zellen;

Fig. 7 den symbolischen Aufbau einer nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung;

Fig. 8 ein Schaltungsdiagramm eines ersten Arrays von nichtflüchtigen Speicherzellen in Übereinstimmung mit der Erfindung;

Fig. 9 ein Schaltungsdiagramm eines zweiten Arrays von nichtflüchtigen Speicherzellen nach der Erfindung;

Fig. 10 ein Layout einer nichtflüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung;

Fig. 11 eine Querschnittsdarstellung der nichtflüchtigen Speicherein richtung entlang der Linie I-I von Fig. 10;

Fig. 12 eine Querschnittsdarstellung der nichtflüchtigen Speicherein richtung nach der Erfindung entlang der Linie II-II von Fig. 10;

Fig. 13 eine Querschnittsdarstellung der nichtflüchtigen Speicherein richtung entlang der Linie III-III von Fig. 10;

Fig. 14 eine Querschnittsdarstellung der nichtflüchtigen Speicherein richtung entlang der Linie IV-IV von Fig. 10;

Fig. 15A bis 15D Querschnittsdarstellungen zur Erläuterung der Herstellungsschritte der erfindungsgemäßen nichtflüchtigen Halbleiter speichereinrichtung entlang der Linie I-I von Fig. 10, wobei ein bevor zugtes Ausführungsbeispiel betroffen ist; und

Fig. 16A bis 16D Querschnittsdarstellungen zur Erläuterung der Herstellungsschritte einer erfindungsgemäßen nichtflüchtigen Halblei terspeichereinrichtung entlang der Linie II-II von Fig. 10.

Im nachfolgenden werden bevorzugte Ausführungsbeispiele der vorliegen den Erfindung im einzelnen erläutert.

Die Fig. 7 zeigt ein Symbol einer nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung, während die Fig. 8 ein Schaltungsdiagramm ei nes ersten Arrays von nichtflüchtigen Speicherzellen nach der Erfindung darstellt. Die Fig. 9 ist ein Schaltungsdiagramm eines zweiten Arrays von nichtflüchtigen Speicherzellen nach der Erfindung und die Fig. 10 zeigt ein Layout einer nichtflüchtigen Halbleiterspeichereinrichtung in Über einstimmung mit der Erfindung.

Entsprechend der Fig. 7 enthält eine nichtflüchtige Speicherzelle ein Steuergate 60, ein Floating-Gate 53, n⁺-Bitleitungen 42 und ein Program miergate 49. Dabei dienen die n⁺-Bitleitungen 42 als Source und Drain. Überwachungsströme fließen zwischen Source und Drain, während Pro grammierströme zwischen Floating-Gate 53 und Programmiergate 49 flie ßen. Tunnelungsdioden werden bei der Programmierung zwischen dem Programmiergate 49 und dem Floating-Gate 53 infolge des Tunnelns er zeugt, so daß auf diese Weise eine Programmierung durch Lieferung von Ladungen zum Floating-Gate 53 erfolgt.

Gemäß dem Schaltungsdiagramm einer erfindungsgemäßen nichtflüchti gen Speichereinrichtung nach Fig. 8 liegen mehrere Wortleitungen 51 auf einem nicht dargestellten Halbleitersubstrat parallel in einem vorbe stimmten Abstand zueinander. Mehrere n⁺-Bitleitungen 42, die parallel und in einem vorbestimmten Abstand zueinander liegen, verlaufen unter rechtem Winkel zu den genannten Wortleitungen 51, um perfekte Recht ecke bzw. Quadrate zu bilden. Mehrere Programmierleitungen 55 befinden sich auf dem Halbleitersubstrat und verlaufen in derselben Richtung wie die n⁺-Bitleitungen 42. Dabei liegen die Programmierleitungen 55 und die n⁺-Bitleitungen 42 parallel und in vorbestimmtem Abstand zueinander.

Entsprechend der Fig. 9 kann eine Programmierleitung 55 auch zwi schen jeweils einem Paar von benachbarten n⁺-Bitleitungen 42 zu liegen kommen, um Kopplungen beim Programmieren zu reduzieren. Um Spei cherzellen aus einer Mehrzahl von nichtflüchtigen Speicherzellen 56 aus zuwählen, werden positive 8 Volt und negative 8 Volt an das Steuergate 60 der Wortleitung 51 bzw. an das Programmiergate 49 der Programmierlei tung 55 jeweils angelegt, um einen Tunnelungsprozeß zu ermöglichen. Al ternativ können jeweils aber auch 0 Volt und eine positive Spannung an das Programmiergate 49 und das Steuergate 60 angelegt werden, um Zel len auszuwählen. Zusätzlich werden eine positive Spannung und eine ne gative Spannung jeweils an das Steuergate 60 und das Programmiergate 49 angelegt, und es werden gleichzeitig Source und Drain vorgespannt, um den Kanal in einem frühen Programmierzustand einzuschalten, so daß ein Drainstrom fließt. Mit einem dann verwendeten Leseverstärker läßt sich der Drainstrom überwachen, so daß zur selben Zeit die Programmierung durch Tunnelung über das Programmiergate 49 und die Überwachung der Änderung der Ladung des Floating-Gates 48 durchgeführt werden kön nen.

Gemäß Fig. 10 sind mehrere n⁺-Bitleitungen 42 in einer Richtung und parallel zueinanderliegend auf einem nicht dargestellten Halbleitersub strat vom p-Typ angeordnet. Dabei befinden sich die n⁺-Bitleitungen 42 in einem vorbestimmten Abstand zueinander. Die n⁺-Bitleitungen 42 sind sowohl Verunreinigungsbereiche als auch Source und Drain in einer Spei cherzelle. Mehrere Wortleitungen 51 verlaufen unter rechtem Winkel zu den n⁺-Bitleitungen 42 und liegen parallel sowie in einem vorbestimmten Abstand zueinander. Feldoxidschichten 44 verlaufen unter rechtem Win kel zu den n⁺-Bitleitungen 42 und liegen ebenfalls in vorbestimmtem Ab stand parallel zueinander. Programmierleitungen 55 verlaufen in dersel ben Richtung wie die n⁺-Bitleitungen 42, wobei auch die Programmierlei tungen 55 unter einem vorbestimmten Abstand parallel zueinander liegen.

Floating-Gates 53 in Inselform liegen matrixförmig zwischen den n⁺-Bit leitungen 42 und zwischen den Feldoxidschichten 44 auf dem p-Halblei tersubstrat. Dabei bedeckt jede Wortleitung 51 eine Mehrzahl von Floa ting-Gates 53, die unter derselben Richtung wie die Wortleitung 51 verlau fen. Jede Wortleitung 51 ist ein Steuergate 60 in einer Speicherzelle. Pro grammiergates 49 befinden sich auf den Feldoxidschichten 44 und sind in derselben Richtung angeordnet wie die zugehörige Programmierleitung 55. Dabei sind jede n⁺-Bitleitung 42, jedes Floating-Gate 53, jede Wortlei tung 51 und jede Programmierleitung 55 gegeneinander isoliert. Die Pro grammiergates 49 befinden sich auf den Feldoxidschichten 44 zwischen den Zellen, so daß sie nicht die Größe einer Zelle beeinflussen. Program mier-Tunnelungsoxidschichten 47 befinden sich zwischen den Floating- Gates 53, so daß eine Programmierung durch Tunnelung ermöglicht wird.

Die Fig. 11 zeigt eine Querschnittsansicht durch eine nichtflüchtige Speichereinrichtung entlang der Linie I-I von Fig. 10, während die Fig. 12 eine Querschnittsansicht der nichtflüchtigen Speichereinrichtung ent lang der Linie II-II von Fig. 10 ist. Fig. 13 zeigt eine Querschnittsan sicht der nichtflüchtigen Speichereinrichtung entlang der Linie III-III von Fig. 10, während die Fig. 14 eine Querschnittsansicht der nichtflüchti gen Speichereinrichtung entlang der Linie IV-IV von Fig. 10 zeigt.

Gemäß Fig. 11 enthält die nichtflüchtige Speichereinrichtung n⁺-Bitlei tungen 42 unterhalb der Oberfläche eines p-Halbleitersubstrats 41, die in vorbestimmtem Abstand voneinander angeordnet sind. Eine Gate-Oxid schicht 46 befindet sich auf dem Halbleitersubstrat 41 einschließlich der n⁺-Bitleitungen 42. Mehrere Floating-Gates 53 liegen auf der Gate-Oxid schicht 46 an beiden Seiten der n⁺-Bitleitungen 42, während eine dielek trische Schicht 50 auf der Oberfläche eines jeden Floating-Gates 53 liegt. Eine Wortleitung 51 befindet sich auf der gesamten Oberfläche der so er haltenen Struktur einschließlich der dielektrischen Schicht 50, während eine zweite Oxidschicht 51 auf der Wortleitung 51 liegt. Mehrere Program mierleitungen 55 liegen auf der zweiten Oxidschicht 52 und jeweils ober halb der Floating-Gates 53.

Gemäß Fig. 12 enthält die nichtflüchtige Speichereinrichtung eine Mehr zahl von Feldoxidschichten 44 auf dem p-Halbleitersubstrat 41, die unter einem vorbestimmten Abstand zueinander liegen. Gate-Oxidschichten 46 befinden sich auf dem Halbleitersubstrat an jeweils beiden Seiten der Feldoxidschichten 44. Programmiergates 49 liegen auf den Feldoxid schichten 44, während sich Programmier-Tunnelungsoxidschichten 47 auf den Feldoxidschichten 44 und auf den Programmiergates 49 befinden, um Programmierleitungs-Kontaktlöcher zu erhalten. Floating-Gates 53 liegen auf den Gate-Oxidschichten 46 sowie auf Teilen der Programmier- Tunnelungsoxidschichten 47. Dielektrische Schichten 50 befinden sich auf den Floating-Gates 53, während zweite Oxidschichten 52 auf den Pro grammier-Tunnelungsoxidschichten 47 und den Wortleitungen 51 liegen, um Programmierleitungs-Kontaktlöcher zu bilden. Nicht zuletzt liegt eine Programmierleitung 55 auf den zweiten Oxidschichten 52, wobei die Programmierleitung 55 elektrisch mit den Programmiergates 49 verbunden ist, und zwar durch die Programmierleitungs-Kontaktlöcher hindurch.

Entsprechend der Fig. 13 weist die nichtflüchtige Speichereinrichtung auf dem p-Typ Halbleitersubstrat 41 n⁺-Bitleitungen 42 auf, also Bitlei tungen mit periodischen Oberflächenausnehmungen, wobei in diesen Ausnehmungen die Gate-Oxidschichten 46 enthalten sind. Feldoxid schichten 44 befinden sich auf dem Halbleitersubstrat 41 einschließlich der n⁺-Bitleitungen 42. Wortleitungen 51 liegen auf den Gate-Oxidschich ten 46 sowie auf Teilen der Feldoxidschichten 44.

Entsprechend der Fig. 14 enthält die nichtflüchtige Speichereinrichtung im p-Halbleitersubstrat 41 die bereits erwähnten n⁺-Bitleitungen 42 so wie die Gate-Oxidschichten 46 auf den Bitleitungen 42. Eine Feldoxid schicht 44 befindet sich auf dem Halbleitersubstrat 41 einschließlich der n⁺-Bitleitungen 42. Dabei liegt die Feldoxidschicht 44 direkt auf der Gate- Oxidschicht 46 auf. Programmiergates 49 befinden sich auf der Feldoxid schicht 44 jeweils zu beiden Seiten der n⁺-Bitleitungen 42. Darüber hin aus liegt jeweils eine Programmierleitung 55 im Zentralbereich eines jeden Programmiergates 49.

Nachfolgend soll der Löschbetrieb einer nichtflüchtigen Speichereinrich tung nach der vorliegenden Erfindung kurz beschrieben werden. Der Löschbetrieb erfolgt über die Gate-Oxidschicht 46 einer Zelle entweder zum Halbleitersubstrat 41 oder zum Programmiergate 49. Erfolgt das Lö schen über das Halbleitersubstrat 41, so sollte die Gate-Oxidschicht 46 et wa 9 bis 11 nm dick sein, um ein Durchtunneln zu ermöglichen. Sofern die Vorspannungen betroffen sind, werden eine negative Spannung oder eine auf Erdpotential liegende Spannung an das Steuergate 60 angelegt, wäh rend eine positive Spannung an den Drainbereich angelegt wird.

Die Fig. 15A bis 15D und 16A bis 16D zeigen Querschnittsstrukturen zur Erläuterung der Herstellung der nichtflüchtigen Speichereinrichtung nach der Erfindung, jeweils entlang der Linie I-I bzw. der Linie II-II in Fig. 10 gesehen. Bei diesen Verfahren werden die Programmiergates vor Ausbildung der Floating-Gates hergestellt. Ein Prozeß zur Herstellung be grabener Programmiergates zeichnet sich also dadurch aus, daß die Pro grammiergates unterhalb der Floating-Gates zu liegen kommen.

Gemäß den Fig. 15A und 16A wird zunächst ein erster Photoresistfilm auf ein p-Halbleitersubstrat 41 aufgebracht und anschließend selektiv be lichtet und entwickelt, um ihn im Bereich der Verunreinigungsgebiete zu entfernen. Danach dient der erste Photoresistfilm als Maske, wenn das Halbleitersubstrat 41 in großem Umfang mit Verunreinigungsionen vom n-Typ dotiert wird, die anschließend durch Diffusion weiter in das Halblei tersubstrat 41 gelangen, um die n⁺-Bitleitungen 42 unter der Oberfläche des Halbleitersubstrats 41 zu bilden. Anschließend wird der verbleibende erste Photoresistfilm entfernt. Um ein Ansteigen der Zellengröße infolge der lateralen Diffusion der n⁺-Bitleitungen 42 zu verhindern, werden die Positionen der n⁺-Bitleitungen 42 vor Ausbildung der n⁺-Bitleitungen 42 zunächst definiert. Danach werden sogenannte dielektrische Hochtempe ratur-Niedrigdruck-Seitenwandstücke (HLD-Seitenwandstücke) an bei den Seiten der n⁺-Bitleitungen 42 gebildet, und erst danach werden Ionen implantiert.

Anschließend werden eine erste Oxidschicht, eine mit Ionen dotierte erste Polysiliciumschicht und ein zweiter Photoresistfilm mittels eines CVD- Prozesses der Reihe nach übereinanderliegend ausgebildet. Sodann wird der zweite Photoresistfilm selektiv belichtet und entwickelt, um nur an Po sitionen der Feldoxidschichten zu verbleiben. Unter Verwendung des zwei ten Photoresistmusters als Maske werden die erste Oxidschicht und die er ste Polysiliciumschicht selektiv geätzt, um Feldoxidschichten 44 und er ste Polysiliciumstege 45 zu erhalten. Anschließend wird der verbleibende zweite Photoresistfilm entfernt. Zu diesem Zeitpunkt liegen die Feldoxid schichten 44 in Linienform vor, während die Bereiche zwischen den Feldo xidschichten 44 und den n⁺-Bitleitungen 42 Kanalbereiche sind.

Entsprechend den Fig. 15B und 16B erfolgt ein thermischer Oxidationsprozeß im Bereich der gesamten Oberfläche einschließlich der ersten Polysiliciumstege 45, um dadurch eine Gate-Oxidschicht 46 aufwachsen zu lassen und um Programmier-Tunnelungsoxidschichten 47 durch ther mische Oxidation der Oberfläche der ersten Polysiliciumstege 45 zu erhal ten. Im vorliegenden Fall wird die Gate-Oxidschicht 46 mit einer Dicke von 9 bis 10 nm ausgebildet. Die Programmier-Tunnelungsoxidschicht 47 wird dicker als die Gate-Oxidschicht 46 ausgebildet, und zwar infolge einer ho hen Konzentration von Verunreinigungsionen in den ersten Polysilicium stegen 45 sowie infolge der Eigenschaften der ersten Polysiliciumstege 45 selbst. Da die Konzentration der Verunreinigungsionen in den n⁺-Bitlei tungen 42 hoch ist, wird auch die Gate-Oxidschicht 46 auf den n⁺-Bitlei tungen 42 dick, zum Beispiel 7 bis 30 nm. Es wird somit eine genügend starke Ätzbarriere bei der Ätzung der Polysiliciumschicht in den nachfol genden Prozeßschritten erhalten.

Im weiteren Verlauf des Verfahrens werden eine zweite Polysilicium schicht und ein dritter Photoresistfilm der Reihe nach aufeinanderliegend auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, ein schließlich der Gate-Oxidschichten 46 und der Programmier-Tunnelungs oxidschichten 47. Sodann wird der dritte Photoresistfilm selektiv belichtet und entwickelt, um ihn oberhalb der n⁺-Bitleitungen 42 zu entfernen. Un ter Verwendung des dritten Photoresistmusters als Maske wird die zweite Polysiliciumschicht selektiv geätzt, um zweite Polysiliciumstege 48 zu er halten. Danach werden die Programmier-Tunnelungsoxidschicht 47 und die ersten Polysiliciumstege 45 selektiv geätzt, um eine Mehrzahl von Pro grammiergates 49 in rechteckiger bzw. quadratischer Matrixanordnung zu erhalten. Schließlich wird der verbleibende dritte Photoresistfilm ent fernt. Im vorliegenden Fall werden bei der Bildung der Programmiergates 49 die Feldoxidschichten 44 ebenfalls selektiv geätzt, damit sie in Matrix form und nicht in Linienform vorliegen. Darüber hinaus sei noch erwähnt, daß die zweiten Polysiliciumstege 48 oberhalb der Kanalbereiche zu liegen kommen.

Entsprechend den Fig. 15C und 16C wird eine dielektrische Schicht 50 auf den zweiten Polysiliciumstegen 48 ausgebildet. Sodann werden eine dritte Polysiliciumschicht, eine zweite Oxidschicht 52 und ein vierter Pho toresistfilm der Reihe nach übereinanderliegend auf die gesamte Oberflä che der so erhaltenen Struktur aufgebracht, einschließlich der dielektri schen Schicht 50. Im vorliegenden Fall besteht die dielektrische Schicht 50 aus einem Oxid oder aus einer Oxid-Nitrit-Oxid(ONO)-Struktur, um auf diese Weise einen beim Betrieb erzeugten Leckstrom zu beseitigen.

Der vierte Photoresistfilm wird anschließend belichtet und entwickelt, um ihn oberhalb der Feldoxidschichten 44 zu entfernen. Unter Verwendung des vierten Photoresistmusters als Maske werden die zweite Oxidschicht 52, die dritte Polysiliciumschicht 51, die dielektrische Schicht 50 und die zweiten Polysiliciumstege 48 selektiv geätzt. Danach wird der verbleiben de vierte Photoresistfilm entfernt. Dabei wird die dritte Polysilicium schicht selektiv weggeätzt, um unter rechtem Winkel zu den n⁺-Bitleitun gen 42 verlaufende Wortleitungen 51 zwischen den Feldoxidschichten 44 zu bilden. Die zweiten Polysiliciumstege 48 werden dabei ebenfalls selektiv geätzt, um eine Mehrzahl von Floating-Gates 53 auf den Gate-Oxidschich ten 46 zwischen den n⁺-Bitleitungen 42 und den Feldoxidschichten 44 zu erhalten. Nach dem Aufwachsen der Programmier-Tunnelungsoxid schichten 47 durch Oxidation der ersten Polysiliciumschichten, also durch Oxidation der Programmiergates 49, werden die Floating-Gates 53 gebildet. Die Floating-Gates 53 kontaktieren somit die Programmiergates 49 und überlappen daher die Kantenbereiche der benachbarten Program miergates 49, was zu einer Vergrößerung des Kopplungsverhältnisses und damit zu einer Vergrößerung des Tunnelungswirkungsgrades führt. Da andererseits die Oberfläche der Programmiergates 49 zerklüftet ist, ergibt sich eine weitere Vergrößerung des Tunnelungswirkungsgrades. Die Zer klüftung der Oberfläche der Programmiergates 49 ergibt sich dadurch, daß das Polysilicium eine Kornstruktur aufweist. Wird das Polysilicium oxidiert, so ist die Grenzfläche zwischen dem Polysilicium und der Oxid schicht ebenfalls zerklüftet, während jedoch die Rauhigkeit der Oberflä che der Oxidschicht etwas geringer wird. Die Oberfläche der Oxidschicht wird dadurch etwas glatter. In rauhen Bereichen wird jedoch die elektrische Feldstärke verstärkt. Werden Elektroden auf einem derartigen Poly silicium gebildet, so läßt sich dadurch die Charakteristik des Tunnelungs stroms verbessern.

Schließlich wird gemäß den Fig. 15D und 16D eine dritte Oxidschicht auf der gesamten Oberfläche der so erhaltenen Struktur gebildet, ein schließlich der zweiten Oxidschicht 52. Diese dritte Oxidschicht wird dann selektiv strukturiert, und zwar mittels ein Rückätzprozesses, um dritte Oxid-Seitenwandstücke 54 an beiden Seiten der zweiten Oxid schicht 52, der Wortleitung 51, der dielektrischen Schicht 50 und dem Flo ating-Gate 53 zu erhalten. Unter Verwendung der zweiten Oxidschicht 52 und der dritten Oxid-Seitenwandstücke 54 als Masken und unter Verwen dung der Programmiergates 49 als Ätzstopper werden sodann die Program mier-Tunnelungsoxidschichten 47 selektiv geätzt, um einen entsprechen den Teil der Programmiergates 49 freizulegen. Schließlich werden Pro grammierleitungen 55 auf der gesamten Oberfläche der so erhaltenen Struktur einschließlich der zweiten Oxidschichten 52 und der dritten Oxid-Seitenwandstücke 54 gebildet. Dabei kommt jeweils eine Program mierleitung 55 zwischen einem Paar von benachbarten n⁺-Bitleitungen 42 zu liegen. Jede Programmierleitung 55 steht dabei mit den jeweiligen Pro grammiergates 49 in Kontakt.

Das erfindungsgemäße Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung weist einige Vorteile auf. So kann eine nichtflüchtige Speicherzelle mit einfacher Stapelstruktur durch Anlegen vorbestimmter Spannungen an ein Programmiergate und an ein Steuerga te ausgewählt werden, um programmiert oder gelöscht zu werden. Zu die sem Zweck sind also keine metallischen Durchkontaktierungen erforder lich. Es ergibt sich somit eine minimale effektive Zellengröße, wobei Stö rungen im Programmierbetrieb praktisch nicht mehr auftreten können. Da andererseits das Programmiergate unterhalb des Floating-Gates zu lie gen kommt, erfolgt das Programmiertunneln zum Floating-Gate über das Programmiergate, was zu einer Verringerung der Betriebsspannung führt.

Claims

1. Verfahren zur Herstellung einer nichtflüchtigen Speichereinrich tung, mit folgenden Schritten:

a) Bildung von in einer Richtung verlaufenden Bitleitungen (42), gebil det durch Dotiermaterial eines zweiten Leitungstyps, die voneinander un ter einem vorbestimmten Abstand liegen, unterhalb einer Oberfläche eines Substrats (41) eines ersten Leitungstyps;
b) Bildung einer Isolationsschicht (44) und einer darauf liegenden er sten leitenden Schicht auf der gesamten Oberfläche der so erhaltenen Struktur und selektives Entfernen der Isolationsschicht (44) sowie der er sten leitenden Schicht, um erste leitfähige Stege (45) zu erhalten, die von einander beabstandet sind und unter rechtem Winkel zu den Bitleitungen (42) verlaufen;
c) Bildung einer Gate-Isolationsschicht (46) auf dem Substrat (41) bei gleichzeitiger Bildung einer Tunnelungsisolationsschicht (47) auf den Oberflächen der ersten leitfähigen Stege (45) auf der Isolationsschicht (44);
d) Bildung einer zweiten leitenden Schicht auf der gesamten Oberfläche und selektives Entfernen der zweiten leitenden Schicht, der Tunnelungsi solationsschicht (47) und der ersten leitenden Stege (45) zwecks Bildung zweiter leitender Stege (48) für Floating-Gates und von Programmiergates (49) zwischen den Bitleitungen (42);
e) Bildung einer dielektrischen Schicht (50) auf den zweiten leitenden Stegen (48);
f) Bildung einer dritten leitenden Schicht und daraufliegend einer Iso lationsschicht (52) auf der gesamten Oberfläche einschließlich der dielek trischen Schicht (50), selektives Entfernen der Isolationsschicht (52), der dritten leitenden Schicht, der dielektrischen Schicht (50) und der zweiten leitenden Stege (48) zwecks Bildung von Wortleitungen (51) und Floating- Gates (53) zwischen den ersten leitenden Stegen (45) sowie unter rechtem Winkel zu den Bitleitungen (42);
g) Bildung von Isolationsseitenwandstücken (54) an beiden Seiten der strukturierten isolierenden Schicht (52), der Wortleitungen (51), der die lektrischen Schicht (52) und des Floating-Gates (53);
h) selektives Strukturieren der Tunnelungsisolationsschicht (47) unter Verwendung der Isolationsseitenwandstücke (54) als Maske, um Kontakt öffnungen zu erhalten; und
i) Bildung von Programmierleitungen (55) auf der Isolationsschicht (52) sowie zwischen den Bitleitungen (42), wobei die Programmierleitun gen (55) elektrisch mit den Programmiergates (49) über die Kontaktöffnun gen verbunden sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jede der Programmierleitungen (55) zwischen einem Paar von benachbarten Bitlei tungen (42) liegt.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Bit leitungen (42) durch Implantation von Verunreinigungsionen vom n-Typ in das Substrat (41) vom ersten Leitungstyp gebildet werden.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ga te-Isolationsschicht (46) und die Tunnelungsisolationsschicht (47) da durch gebildet werden, daß das freigelegte Substrat (41) und die ersten lei tenden Stege (45) jeweils einem thermischen Oxidationsprozeß unterzo gen werden.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ga te-Isolationsschichten (46) bis zu einer Dicke von 9 bis 11 nm aufwachsen.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Bil dung jeder der Bitleitungen (42) zunächst Plätze der Bitleitungen (42) defi niert werden, daß dann Seitenwandstücke Seiten der Bitleitungen (42) festlegen, und daß danach Verunreinigungsionen implantiert werden.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Iso lationsschicht (44) durch chemische Dampfabscheidung im Vakuum (CVD-Verfahren) erzeugt wird.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Flo ating-Gate (53) so hergestellt wird, daß es einen Kantenteil des benachbar ten Programmiergates (49) überlappt.

9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Pro grammiergates (49) so ausgebildet werden, daß sie eine rechteckige bzw. quadratische Form aufweisen.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die die lektrische Schicht (50) aus einer Oxid-Nitrit-Oxid-Struktur (ONO-Struk tur) besteht.

11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt d) beim selektiven Entfernen auch die Isolationsschicht (44) selek tiv entfernt wird, damit sie in Matrixform vorliegt.