JP3134847B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、微細な強誘電体容
量を有する半導体記憶装置の製造方法に関する。
量を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】強誘電体を容量素子に用いた半導体不揮
発性メモリデバイスは最近の記憶の大容量、高密度化を
背景に、その不揮発かつ高速性により注目を浴びている
分野である。
発性メモリデバイスは最近の記憶の大容量、高密度化を
背景に、その不揮発かつ高速性により注目を浴びている
分野である。
【０００３】これらのメモリデバイスは強誘電体膜とし
てＰＺＴ（Ｐｂ（ＴｉxＺｒy）Ｏ3）（ここでＸ、Ｙ
は、ＴｉとＺｒの組成比を表し、Ｘ＋Ｙ＝１である）ま
たはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の酸化物強誘電体
が、通常用いられている。この強誘電体膜は通常の半導
体製造プロセスに用いられている微細加工技術で精度良
く加工することは非常に困難なため、このような問題点
を解決する方法として、特開平５−１６７０１０には、
下部電極のみ加工し、強誘電体（ＰＺＴ）は微細に加工
せず複数のメモリセルに共通する連続膜とする方法が提
案されている。また、特開平９−１３５００７では、下
部電極の形成後、全面に絶縁膜を形成し、さらに下部電
極に至る開孔部を形成し、強誘電体膜を成膜後に、化学
機械的研磨法を用いて前記開孔部のみ残存させ、その後
上部電極を形成する方法が提案されている。
てＰＺＴ（Ｐｂ（ＴｉxＺｒy）Ｏ3）（ここでＸ、Ｙ
は、ＴｉとＺｒの組成比を表し、Ｘ＋Ｙ＝１である）ま
たはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の酸化物強誘電体
が、通常用いられている。この強誘電体膜は通常の半導
体製造プロセスに用いられている微細加工技術で精度良
く加工することは非常に困難なため、このような問題点
を解決する方法として、特開平５−１６７０１０には、
下部電極のみ加工し、強誘電体（ＰＺＴ）は微細に加工
せず複数のメモリセルに共通する連続膜とする方法が提
案されている。また、特開平９−１３５００７では、下
部電極の形成後、全面に絶縁膜を形成し、さらに下部電
極に至る開孔部を形成し、強誘電体膜を成膜後に、化学
機械的研磨法を用いて前記開孔部のみ残存させ、その後
上部電極を形成する方法が提案されている。
【０００４】一方で、この強誘電体に接する電極の電極
材料としてＰｔ、Ｉｒ、Ｒｕ等の貴金属材料が用いられ
ている。これらの電極材料が用いられる理由は、従来用
いられていたＳｉ系の電極材料では、酸化物強誘電体の
成膜時および成膜後の処理により電極が酸化されてしま
うからである。
材料としてＰｔ、Ｉｒ、Ｒｕ等の貴金属材料が用いられ
ている。これらの電極材料が用いられる理由は、従来用
いられていたＳｉ系の電極材料では、酸化物強誘電体の
成膜時および成膜後の処理により電極が酸化されてしま
うからである。
【０００５】これらの貴金属電極の場合、通常用いられ
る半導体製造プロセスである、ドライエッチングやウエ
ットエッチングで加工することが非常に困難である。例
えば、ドライエッチングの場合、電極材料であるＰｔ、
Ｉｒ等は、適当な他の元素と結合して揮発性の高い化合
物を生成しないため困難であり、またウエットエッチン
グの場合、Ｐｔ、Ｉｒは王水以外の溶液とはほとんど反
応しないため困難である。また、イオンミリング法とよ
ばれるＡｒイオン等により物理的な加工方法があるが、
微細なパターンを精度よく加工することは困難である。
る半導体製造プロセスである、ドライエッチングやウエ
ットエッチングで加工することが非常に困難である。例
えば、ドライエッチングの場合、電極材料であるＰｔ、
Ｉｒ等は、適当な他の元素と結合して揮発性の高い化合
物を生成しないため困難であり、またウエットエッチン
グの場合、Ｐｔ、Ｉｒは王水以外の溶液とはほとんど反
応しないため困難である。また、イオンミリング法とよ
ばれるＡｒイオン等により物理的な加工方法があるが、
微細なパターンを精度よく加工することは困難である。
【０００６】特開平５−１６７０１０、特開平９−１３
５００７のいずれの方法においても、強誘電体そのもの
の加工については示されているものの、下部電極の微細
加工の方法については示されておらず、強誘電体を用い
た高密度の半導体記憶装置を製造することが困難であっ
た。
５００７のいずれの方法においても、強誘電体そのもの
の加工については示されているものの、下部電極の微細
加工の方法については示されておらず、強誘電体を用い
た高密度の半導体記憶装置を製造することが困難であっ
た。
【０００７】
【発明が解決しようとする課題】本発明はこのような問
題点に鑑みなされたものであり、従来の製造方法ではな
しえなかった強誘電体膜及び下部電極両方の微細加工を
可能とし、大容量、高密度半導体記憶装置の製造方法を
提供することを目的とする。
題点に鑑みなされたものであり、従来の製造方法ではな
しえなかった強誘電体膜及び下部電極両方の微細加工を
可能とし、大容量、高密度半導体記憶装置の製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の方法によれば、
半導体基板と、この半導体基板上に形成されたトランジ
スタと、このトランジスタと電気的に接続された強誘電
体容量とを有する半導体記憶装置であって、前記トラン
ジスタ上部に形成された層間絶縁膜中に、強誘電体膜の
一部または全部が埋め込まれた構造を有し、この強誘電
体膜の埋め込まれた部分の底面及び側面が、下部電極に
より被覆されており、前記強誘電体膜の上面に上部電極
が形成されていることを特徴とする半導体記憶装置を、
好適に製造することができる。また、半導体基板と、こ
の半導体基板上に形成されたトランジスタと、このトラ
ンジスタと電気的に接続された強誘電体容量とを有する
半導体記憶装置であって、前記トランジスタ上部に形成
された層間絶縁膜中に、強誘電体膜の一部または全部が
埋め込まれた構造を有し、この強誘電体膜の埋め込まれ
た部分の底面、及び側面の一部が、下部電極により被覆
されており、前記強誘電体膜の上面に上部電極が形成さ
れていることを特徴とする半導体記憶装置を、好適に製
造することができる。
半導体基板と、この半導体基板上に形成されたトランジ
スタと、このトランジスタと電気的に接続された強誘電
体容量とを有する半導体記憶装置であって、前記トラン
ジスタ上部に形成された層間絶縁膜中に、強誘電体膜の
一部または全部が埋め込まれた構造を有し、この強誘電
体膜の埋め込まれた部分の底面及び側面が、下部電極に
より被覆されており、前記強誘電体膜の上面に上部電極
が形成されていることを特徴とする半導体記憶装置を、
好適に製造することができる。また、半導体基板と、こ
の半導体基板上に形成されたトランジスタと、このトラ
ンジスタと電気的に接続された強誘電体容量とを有する
半導体記憶装置であって、前記トランジスタ上部に形成
された層間絶縁膜中に、強誘電体膜の一部または全部が
埋め込まれた構造を有し、この強誘電体膜の埋め込まれ
た部分の底面、及び側面の一部が、下部電極により被覆
されており、前記強誘電体膜の上面に上部電極が形成さ
れていることを特徴とする半導体記憶装置を、好適に製
造することができる。
【０００９】即ち、本発明は、半導体基板と、この半導
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置の製造方法であって、前記トランジスタ上部に
形成された層間絶縁膜に開孔を形成する第１の工程と、
少なくとも前記開孔の内部に、開孔構造を残しながら下
部電極層を形成する第２の工程と、この下部電極層の上
に強誘電体膜層を形成し、前記開孔構造を埋める第３の
工程と、前記下部電極層及び前記強誘電体膜層を、強誘
電体膜層側から除去し、前記開孔構造中に強誘電体膜の
埋め込まれた部分の底面と側面の少なくとも一部が下部
電極により被覆された形で残存させる第４の工程とを含
む半導体記憶装置の製造方法に関する。
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置の製造方法であって、前記トランジスタ上部に
形成された層間絶縁膜に開孔を形成する第１の工程と、
少なくとも前記開孔の内部に、開孔構造を残しながら下
部電極層を形成する第２の工程と、この下部電極層の上
に強誘電体膜層を形成し、前記開孔構造を埋める第３の
工程と、前記下部電極層及び前記強誘電体膜層を、強誘
電体膜層側から除去し、前記開孔構造中に強誘電体膜の
埋め込まれた部分の底面と側面の少なくとも一部が下部
電極により被覆された形で残存させる第４の工程とを含
む半導体記憶装置の製造方法に関する。
【００１０】さらに本発明は、半導体基板と、この半導
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置の製造方法であって、前記トランジスタ上部に
形成された層間絶縁膜にソースドレイン領域にいたるコ
ンタクト孔を形成する第１の工程と、前記コンタクト孔
に導電性材料を埋め込み、プラグ構造を形成する第２の
工程と、このプラグ構造を含む層間絶縁膜の上にさらに
層間絶縁膜を形成する第３の工程と、この層間絶縁膜に
前記コンタクト孔に到る開孔を形成する第４の工程と、
少なくとも前記開孔の内部に、開孔構造を残しながら下
部電極層を形成する第５の工程と、この下部電極層の上
に強誘電体膜層を形成し、前記開孔構造を埋める第６の
工程と、前記下部電極層及び前記強誘電体膜層を、強誘
電体膜側から除去し、前記開孔構造中に強誘電体膜の埋
め込まれた部分の底面と側面の少なくとも一部が下部電
極により被覆された形で残存させる第７の工程とを含む
半導体記憶装置の製造方法に関する。
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置の製造方法であって、前記トランジスタ上部に
形成された層間絶縁膜にソースドレイン領域にいたるコ
ンタクト孔を形成する第１の工程と、前記コンタクト孔
に導電性材料を埋め込み、プラグ構造を形成する第２の
工程と、このプラグ構造を含む層間絶縁膜の上にさらに
層間絶縁膜を形成する第３の工程と、この層間絶縁膜に
前記コンタクト孔に到る開孔を形成する第４の工程と、
少なくとも前記開孔の内部に、開孔構造を残しながら下
部電極層を形成する第５の工程と、この下部電極層の上
に強誘電体膜層を形成し、前記開孔構造を埋める第６の
工程と、前記下部電極層及び前記強誘電体膜層を、強誘
電体膜側から除去し、前記開孔構造中に強誘電体膜の埋
め込まれた部分の底面と側面の少なくとも一部が下部電
極により被覆された形で残存させる第７の工程とを含む
半導体記憶装置の製造方法に関する。
【００１１】本発明の方法により製造される半導体記憶
装置は、半導体基板と前記半導体基板上に形成されたト
ランジスタと前記トランジスタと電気的に接続された強
誘電体容量とを有した半導体記憶装置であって、前記強
誘電体容量は、少なくとも強誘電体膜側壁が電極によっ
て覆われ、かつ層間絶縁膜絶縁膜中に埋め込まれた構造
を有し、そのことにより、前記目的が達成される。
装置は、半導体基板と前記半導体基板上に形成されたト
ランジスタと前記トランジスタと電気的に接続された強
誘電体容量とを有した半導体記憶装置であって、前記強
誘電体容量は、少なくとも強誘電体膜側壁が電極によっ
て覆われ、かつ層間絶縁膜絶縁膜中に埋め込まれた構造
を有し、そのことにより、前記目的が達成される。
【００１２】すなわち、層間絶縁膜中に開孔を形成し、
その中に開孔構造を残しながら、下部電極層、さらに強
誘電体膜層を形成する。次いで、強誘電体膜層側から、
例えば、全面エッチバック、化学機械的な研磨法等によ
り、強誘電体膜層及び下部電極層を除去していくことに
より、開孔構造中に下部電極に被覆された強誘電体膜が
残存する上記構造を形成することができる。ここで、層
間絶縁膜の開孔構造については、公知のＲＩＥ技術を用
いて微細加工することができるため、下部電極、強誘電
体膜も開孔構造と同等の精度の加工が可能となるのであ
る。
その中に開孔構造を残しながら、下部電極層、さらに強
誘電体膜層を形成する。次いで、強誘電体膜層側から、
例えば、全面エッチバック、化学機械的な研磨法等によ
り、強誘電体膜層及び下部電極層を除去していくことに
より、開孔構造中に下部電極に被覆された強誘電体膜が
残存する上記構造を形成することができる。ここで、層
間絶縁膜の開孔構造については、公知のＲＩＥ技術を用
いて微細加工することができるため、下部電極、強誘電
体膜も開孔構造と同等の精度の加工が可能となるのであ
る。
【００１３】
【発明の実施の形態】（実施形態１）図１は本発明の一
実施形態である強誘電体容量素子を用いた半導体記憶装
置の断面構造図である。
実施形態である強誘電体容量素子を用いた半導体記憶装
置の断面構造図である。
【００１４】ＭＯＳトランジスタは半導体基板１上に形
成されている。素子分離膜２により分離された領域の第
１の層間絶縁膜４の層中にゲート絶縁膜（不図示）と、
ゲート絶縁膜上に形成されたゲート電極３と半導体基板
中に形成されたソース（不図示）およびドレイン領域
（不図示）を有している。このＭＯＳトランジスタは公
知の形成プロセスにより形成された一般的なＭＯＳトラ
ンジスタである。第１の層間絶縁膜の層中に、前述のソ
ースおよびドレイン領域に電気的に接続するコンタクト
プラグ５が形成され、ビット線６または強誘電体容量の
下部電極８に接続されている。
成されている。素子分離膜２により分離された領域の第
１の層間絶縁膜４の層中にゲート絶縁膜（不図示）と、
ゲート絶縁膜上に形成されたゲート電極３と半導体基板
中に形成されたソース（不図示）およびドレイン領域
（不図示）を有している。このＭＯＳトランジスタは公
知の形成プロセスにより形成された一般的なＭＯＳトラ
ンジスタである。第１の層間絶縁膜の層中に、前述のソ
ースおよびドレイン領域に電気的に接続するコンタクト
プラグ５が形成され、ビット線６または強誘電体容量の
下部電極８に接続されている。
【００１５】強誘電体容量は、ソース領域と電気的に接
続するコンタクトプラグを介して下部電極８と第２の層
間絶縁膜７の中に埋め込まれた第１の強誘電体膜９、こ
の第１の強誘電体膜９と第２の層間絶縁膜７の上に形成
された第２の強誘電体膜１０および上部電極１１とから
構成されている。図１では、上述の１つのＭＯＳトラン
ジスタと１つの強誘電体容量から１つのメモリセルが構
成されている。
続するコンタクトプラグを介して下部電極８と第２の層
間絶縁膜７の中に埋め込まれた第１の強誘電体膜９、こ
の第１の強誘電体膜９と第２の層間絶縁膜７の上に形成
された第２の強誘電体膜１０および上部電極１１とから
構成されている。図１では、上述の１つのＭＯＳトラン
ジスタと１つの強誘電体容量から１つのメモリセルが構
成されている。
【００１６】このとき第２の強誘電体膜及び上部電極の
両方もしくは、上部電極のみが、複数のメモリセルに共
通のものとして、複数のメモリセルにわたって形成され
ていてもよい。
両方もしくは、上部電極のみが、複数のメモリセルに共
通のものとして、複数のメモリセルにわたって形成され
ていてもよい。
【００１７】いずれの場合も、第１の強誘電体膜９（強
誘電体膜の一部）及び下部電極８は層間絶縁膜７に形成
された開孔に埋め込まれる形で形成されているととも
に、下部電極８は、埋め込まれた強誘電体膜の底面及び
側面をすべて被覆した構造となっている。
誘電体膜の一部）及び下部電極８は層間絶縁膜７に形成
された開孔に埋め込まれる形で形成されているととも
に、下部電極８は、埋め込まれた強誘電体膜の底面及び
側面をすべて被覆した構造となっている。
【００１８】（実施例１）本発明の第１の実施形態にお
ける実施例について図２及び図７を用いて説明する。図
２は、工程順の断面図である。また、図７は、図２のメ
モリセルを含む複数のメモリセルの平面図である。
ける実施例について図２及び図７を用いて説明する。図
２は、工程順の断面図である。また、図７は、図２のメ
モリセルを含む複数のメモリセルの平面図である。
【００１９】図２（ａ）に示すように、半導体基板とし
てシリコン基板２１に酸化シリコンからなる素子分離酸
化膜２２を一般的なＬＯＣＯＳ法で形成し、さらにソー
ス・ドレイン領域（図示せず）、ゲート電極２３からな
るＭＯＳトランジスタを形成する。その後、表面全体に
第１の層間絶縁膜２４を形成し、ソース・ドレイン領域
に至るコンタクト孔を形成後、前記コンタクト孔内に導
電性材料を埋め込みコンタクトプラグ２５を形成する。
コンタクトプラグの材料としてはＷ、ポリシリコン、Ｔ
ｉＮ等、通常コンタクト孔に用いられる導電性材料を用
いることができる。さらにその後、ビット線２６を形成
する。次に、図２（ｂ）に示すように第２の層間絶縁膜
２７堆積後、その一部をエッチングすることによりコン
タクトプラグに至る開孔部を形成する。層間絶縁膜とし
てはシリコン酸化膜等を用い、膜厚は３００〜７００ｎ
ｍとする。開孔部は酸化膜ＲＩＥ装置を用いて形成し
た。しかる後、図２（ｃ）に示すように下部電極層２
８、第１の強誘電体膜層２９をこの順に成膜する。下部
電極はスパッタ法を用いて成膜した。また用いた材料
は、Ｔｉ層の上にＰｔ層を積層させたＰｔ/Ｔｉの積層
膜とし、膜厚はＰｔ１５０ｎｍ、Ｔｉ５０ｎｍとした。
同図に示すように、下部電極層２８は、凹凸を完全に埋
めることなく開孔構造を残した形で、少なくとも開孔内
部を被覆し、さらに、第１の強誘電体膜層２９を同図に
示すように成膜面に凹凸が存在しても成膜後の表面形状
が平坦となるような成膜法を用いて成膜する。本実施例
では強誘電体材料としてＰＺＴを用い、ゾル−ゲル成膜
法により、図２（ｃ）に示すような形状で、層間絶縁膜
上の平坦部で２００ｎｍの膜厚で成膜する。強誘電体材
料については、容量を形成するために通常用いている材
料、例えば、ＳＢＴやＰＺＴ等の材料を用いることが可
能であり、また成膜法もゾル−ゲル成膜法の他、ＣＶＤ
等の気相成長法を用いることも可能である。
てシリコン基板２１に酸化シリコンからなる素子分離酸
化膜２２を一般的なＬＯＣＯＳ法で形成し、さらにソー
ス・ドレイン領域（図示せず）、ゲート電極２３からな
るＭＯＳトランジスタを形成する。その後、表面全体に
第１の層間絶縁膜２４を形成し、ソース・ドレイン領域
に至るコンタクト孔を形成後、前記コンタクト孔内に導
電性材料を埋め込みコンタクトプラグ２５を形成する。
コンタクトプラグの材料としてはＷ、ポリシリコン、Ｔ
ｉＮ等、通常コンタクト孔に用いられる導電性材料を用
いることができる。さらにその後、ビット線２６を形成
する。次に、図２（ｂ）に示すように第２の層間絶縁膜
２７堆積後、その一部をエッチングすることによりコン
タクトプラグに至る開孔部を形成する。層間絶縁膜とし
てはシリコン酸化膜等を用い、膜厚は３００〜７００ｎ
ｍとする。開孔部は酸化膜ＲＩＥ装置を用いて形成し
た。しかる後、図２（ｃ）に示すように下部電極層２
８、第１の強誘電体膜層２９をこの順に成膜する。下部
電極はスパッタ法を用いて成膜した。また用いた材料
は、Ｔｉ層の上にＰｔ層を積層させたＰｔ/Ｔｉの積層
膜とし、膜厚はＰｔ１５０ｎｍ、Ｔｉ５０ｎｍとした。
同図に示すように、下部電極層２８は、凹凸を完全に埋
めることなく開孔構造を残した形で、少なくとも開孔内
部を被覆し、さらに、第１の強誘電体膜層２９を同図に
示すように成膜面に凹凸が存在しても成膜後の表面形状
が平坦となるような成膜法を用いて成膜する。本実施例
では強誘電体材料としてＰＺＴを用い、ゾル−ゲル成膜
法により、図２（ｃ）に示すような形状で、層間絶縁膜
上の平坦部で２００ｎｍの膜厚で成膜する。強誘電体材
料については、容量を形成するために通常用いている材
料、例えば、ＳＢＴやＰＺＴ等の材料を用いることが可
能であり、また成膜法もゾル−ゲル成膜法の他、ＣＶＤ
等の気相成長法を用いることも可能である。
【００２０】その後、第１の強誘電体膜層２９および下
部電極層２８の全面エッチバックを行い、第２の層間絶
縁膜２７の開孔部のみに第１の強誘電体膜および下部電
極を残存させる。なお、全面エッチバックのかわりに、
化学機械的研磨法を用いても良い。これらの方法の場
合、第１の強誘電体膜の底面及び側面の全部が、下部電
極により被覆された構造となる。前記開孔部は一般的な
シリコン酸化膜のＲＩＥ技術を用いて微細な加工が可能
である。したがって、本形成法により、第２の層間絶縁
膜内に埋め込まれた微細な下部電極および強誘電体から
なる構造を形成できる。
部電極層２８の全面エッチバックを行い、第２の層間絶
縁膜２７の開孔部のみに第１の強誘電体膜および下部電
極を残存させる。なお、全面エッチバックのかわりに、
化学機械的研磨法を用いても良い。これらの方法の場
合、第１の強誘電体膜の底面及び側面の全部が、下部電
極により被覆された構造となる。前記開孔部は一般的な
シリコン酸化膜のＲＩＥ技術を用いて微細な加工が可能
である。したがって、本形成法により、第２の層間絶縁
膜内に埋め込まれた微細な下部電極および強誘電体から
なる構造を形成できる。
【００２１】次いで、第２の強誘電体膜２１０を膜厚７
０ｎｍ、上部電極２１１を膜厚２００ｎｍ成膜後、レジ
ストマスクを用いた加工法により上部電極２１１および
第２の強誘電体膜１０の加工を行い図２（ｄ）を得る。
０ｎｍ、上部電極２１１を膜厚２００ｎｍ成膜後、レジ
ストマスクを用いた加工法により上部電極２１１および
第２の強誘電体膜１０の加工を行い図２（ｄ）を得る。
【００２２】図７（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図７（ｂ）は、図７（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、本実施例の強誘電体記憶装置の動作方式とし
て上部電極を駆動しない動作方式の場合、上部電極およ
び第２の強誘電体膜は複数のメモリセルをに共通した１
つのブロックとして形成することが可能であり、微細加
工する必要がないため、レジストマスクを用いた従来の
加工法により形成可能である。
電極を除いた透視図であり、図７（ｂ）は、図７（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、本実施例の強誘電体記憶装置の動作方式とし
て上部電極を駆動しない動作方式の場合、上部電極およ
び第２の強誘電体膜は複数のメモリセルをに共通した１
つのブロックとして形成することが可能であり、微細加
工する必要がないため、レジストマスクを用いた従来の
加工法により形成可能である。
【００２３】（実施例２）本発明の第１の実施形態にお
ける実施例について図３及び図８を用いて説明する。図
３は、工程順の断面図である。また、図８は、図３のメ
モリセルを含む複数のメモリセルの平面図である。
ける実施例について図３及び図８を用いて説明する。図
３は、工程順の断面図である。また、図８は、図３のメ
モリセルを含む複数のメモリセルの平面図である。
【００２４】図３（ａ）から（ｃ）までの製造工程は図
２（ａ）から（ｃ）の工程と同様である。その後、本実
施例では図３（ｄ）に示すように、第２の強誘電体膜３
１０および上部電極３１１を堆積し、レジストマスクを
用いた加工法により上部電極３１１および強誘電体膜３
１０の加工を行い図３（ｄ）を得る。上部電極３１１お
よび強誘電体膜３１０は図の奥から手前の方向に線状に
複数のメモリセルにわたって形成されている。
２（ａ）から（ｃ）の工程と同様である。その後、本実
施例では図３（ｄ）に示すように、第２の強誘電体膜３
１０および上部電極３１１を堆積し、レジストマスクを
用いた加工法により上部電極３１１および強誘電体膜３
１０の加工を行い図３（ｄ）を得る。上部電極３１１お
よび強誘電体膜３１０は図の奥から手前の方向に線状に
複数のメモリセルにわたって形成されている。
【００２５】図８（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図８（ｂ）は、図８（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、上部電極を加工することにより、上部電極を
駆動させる強誘電体記憶装置の動作方式にも対応可能で
ある。この上部電極および第２の強誘電体膜は複数のメ
モリセルに共通した１つのブロックとして形成されてお
り、微細加工する必要がないため、レジストマスクを用
いた従来の加工法により形成可能である。
電極を除いた透視図であり、図８（ｂ）は、図８（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、上部電極を加工することにより、上部電極を
駆動させる強誘電体記憶装置の動作方式にも対応可能で
ある。この上部電極および第２の強誘電体膜は複数のメ
モリセルに共通した１つのブロックとして形成されてお
り、微細加工する必要がないため、レジストマスクを用
いた従来の加工法により形成可能である。
【００２６】（実施形態２）図４は、本発明の一実施形
態である強誘電体容量素子を用いた半導体記憶装置の断
面構造図である。
態である強誘電体容量素子を用いた半導体記憶装置の断
面構造図である。
【００２７】ＭＯＳトランジスタは半導体基板４１上に
形成されている。素子分離膜４２により分離された領域
の第１の層間絶縁膜４４の層中にゲート絶縁膜（不図
示）と、ゲート絶縁膜上に形成されたゲート電極３と半
導体基板中に形成されたソース（不図示）およびドレイ
ン領域（不図示）を有している。このＭＯＳトランジス
タは公知の形成プロセスにより形成された一般的なＭＯ
Ｓトランジスタである。第１の層間絶縁膜の層中に、前
述のソースおよびドレイン領域に電気的に接続するコン
タクトプラグ４５が形成され、ビット線４６または強誘
電体容量の下部電極４８に接続されている。
形成されている。素子分離膜４２により分離された領域
の第１の層間絶縁膜４４の層中にゲート絶縁膜（不図
示）と、ゲート絶縁膜上に形成されたゲート電極３と半
導体基板中に形成されたソース（不図示）およびドレイ
ン領域（不図示）を有している。このＭＯＳトランジス
タは公知の形成プロセスにより形成された一般的なＭＯ
Ｓトランジスタである。第１の層間絶縁膜の層中に、前
述のソースおよびドレイン領域に電気的に接続するコン
タクトプラグ４５が形成され、ビット線４６または強誘
電体容量の下部電極４８に接続されている。
【００２８】強誘電体容量は、ソース領域と電気的に接
続するコンタクトプラグを介して下部電極４８と第２の
層間絶縁膜４７の中に埋め込まれた第１の強誘電体膜４
９、この強誘電体膜４９の上に形成された第２の強誘電
体膜４１０および上部電極４１１とから構成されてい
る。図４では、上述の１つのＭＯＳトランジスタと１つ
の強誘電体容量から１つのメモリセルが構成されてい
る。
続するコンタクトプラグを介して下部電極４８と第２の
層間絶縁膜４７の中に埋め込まれた第１の強誘電体膜４
９、この強誘電体膜４９の上に形成された第２の強誘電
体膜４１０および上部電極４１１とから構成されてい
る。図４では、上述の１つのＭＯＳトランジスタと１つ
の強誘電体容量から１つのメモリセルが構成されてい
る。
【００２９】このとき、上部電極が、複数のメモリセル
に共通のものとして、複数のメモリセルにわたって形成
されていてもよい。
に共通のものとして、複数のメモリセルにわたって形成
されていてもよい。
【００３０】いずれの場合も、第１の強誘電体膜４９及
び第２の強誘電体膜４１１（強誘電体膜全部）及び下部
電極４８は層間絶縁膜４７に形成された開孔に埋め込ま
れる形で形成されているとともに、下部電極４８は、埋
め込まれた強誘電体膜の底面及び側面の一部を被覆した
構造となっている。
び第２の強誘電体膜４１１（強誘電体膜全部）及び下部
電極４８は層間絶縁膜４７に形成された開孔に埋め込ま
れる形で形成されているとともに、下部電極４８は、埋
め込まれた強誘電体膜の底面及び側面の一部を被覆した
構造となっている。
【００３１】（実施例３）本発明の第２の実施形態にお
ける実施例について図５及び図９を用いて説明する。図
５は、工程順の断面図である。また、図９は、図５のメ
モリセルを含む複数のメモリセルの平面図である。
ける実施例について図５及び図９を用いて説明する。図
５は、工程順の断面図である。また、図９は、図５のメ
モリセルを含む複数のメモリセルの平面図である。
【００３２】第１の実施形態の実施例と同様に、図５
（ａ）に示すように、シリコン基板５１に酸化シリコン
からなる素子分離酸化膜５２を一般的なＬＯＣＯＳ法で
形成し、さらにソース・ドレイン領域（図示せず）、ゲ
ート電極５３からなるＭＯＳトランジスタを形成する。
さらに、第１の実施形態の実施例と同様に第１の層間絶
縁膜 ５４、コンタクトプラグ５５、ビット線５６を形
成する。その後、図５（ｃ）まで第１の実施形態の実施
例と同様の工程を用い形成する。
（ａ）に示すように、シリコン基板５１に酸化シリコン
からなる素子分離酸化膜５２を一般的なＬＯＣＯＳ法で
形成し、さらにソース・ドレイン領域（図示せず）、ゲ
ート電極５３からなるＭＯＳトランジスタを形成する。
さらに、第１の実施形態の実施例と同様に第１の層間絶
縁膜 ５４、コンタクトプラグ５５、ビット線５６を形
成する。その後、図５（ｃ）まで第１の実施形態の実施
例と同様の工程を用い形成する。
【００３３】次に、表面に露出している第１の強誘電体
膜５９の全面エッチバックをＣＦ4＋Ａｒガスを用いて
行う。このエッチバックは表面に下部電極５８が露出し
た時点で一度中断し、その後、エッチングガスをＣｌ2
＋Ａｒに切り替えて全面エッチバックを再度行う。この
エッチング条件では、第１の強誘電体膜５９および第２
の層間絶縁膜５７に対するエッチング速度より下部電極
５８に対するエッチング速度が速いため、下部電極５８
の第２の層間絶縁膜５７内に埋め込まれた部分が下方に
後退した形状を得ることができる。このような表面形状
を得た後、全面に第２の強誘電体膜５１０をゾル−ゲル
法等により膜厚７０ｎｍ形成し、図５（ｄ）を得る。さ
らに、第２の強誘電体膜５１０を、全面エッチバック等
の手法により凹部のみに残存させ、その後上部電極５１
１を膜厚２００ｎｍ成膜する。レジストを所望の形状に
パターニングし、上部電極を加工し、図５（ｅ）を得
る。下部電極は、埋め込まれた強誘電体膜の底面及び側
面の一部を被覆した構造となっている。
膜５９の全面エッチバックをＣＦ4＋Ａｒガスを用いて
行う。このエッチバックは表面に下部電極５８が露出し
た時点で一度中断し、その後、エッチングガスをＣｌ2
＋Ａｒに切り替えて全面エッチバックを再度行う。この
エッチング条件では、第１の強誘電体膜５９および第２
の層間絶縁膜５７に対するエッチング速度より下部電極
５８に対するエッチング速度が速いため、下部電極５８
の第２の層間絶縁膜５７内に埋め込まれた部分が下方に
後退した形状を得ることができる。このような表面形状
を得た後、全面に第２の強誘電体膜５１０をゾル−ゲル
法等により膜厚７０ｎｍ形成し、図５（ｄ）を得る。さ
らに、第２の強誘電体膜５１０を、全面エッチバック等
の手法により凹部のみに残存させ、その後上部電極５１
１を膜厚２００ｎｍ成膜する。レジストを所望の形状に
パターニングし、上部電極を加工し、図５（ｅ）を得
る。下部電極は、埋め込まれた強誘電体膜の底面及び側
面の一部を被覆した構造となっている。
【００３４】図９（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図９（ｂ）は、図９（ａ）
の真上に重なる上部電極を示す。このように、本実施例
の強誘電体記憶装置の動作方式として上部電極を駆動し
ない動作方式の場合、上部電極および第２の強誘電体膜
は複数のメモリセルに共通した１つのブロックとして形
成することが可能であり、微細加工する必要がないた
め、レジストマスクを用いた従来の加工法により形成可
能である。本実施例では第２の強誘電体膜をレジストマ
スクで加工する必要がなくさらに加工が容易といえる。
電極を除いた透視図であり、図９（ｂ）は、図９（ａ）
の真上に重なる上部電極を示す。このように、本実施例
の強誘電体記憶装置の動作方式として上部電極を駆動し
ない動作方式の場合、上部電極および第２の強誘電体膜
は複数のメモリセルに共通した１つのブロックとして形
成することが可能であり、微細加工する必要がないた
め、レジストマスクを用いた従来の加工法により形成可
能である。本実施例では第２の強誘電体膜をレジストマ
スクで加工する必要がなくさらに加工が容易といえる。
【００３５】（実施例４）本発明の第２の実施形態にお
ける実施例について図６及び図１０を用いて説明する。
図６は、工程順の断面図である。また、図１０は、図６
のメモリセルを含む複数のメモリセルの平面図である。
ける実施例について図６及び図１０を用いて説明する。
図６は、工程順の断面図である。また、図１０は、図６
のメモリセルを含む複数のメモリセルの平面図である。
【００３６】図６（ａ）から（ｄ）までの製造工程は図
５（ａ）から（ｄ）の工程と同様である。その後、本実
施例では図６（ｅ）に示すように、上部電極６１１を堆
積し、レジストマスクを用いた加工法により上部電極６
１１の加工を行い図６（ｅ）を得る。上部電極６１１は
図の奥から手前の方向に線状に複数のメモリセルにわた
って形成されている。
５（ａ）から（ｄ）の工程と同様である。その後、本実
施例では図６（ｅ）に示すように、上部電極６１１を堆
積し、レジストマスクを用いた加工法により上部電極６
１１の加工を行い図６（ｅ）を得る。上部電極６１１は
図の奥から手前の方向に線状に複数のメモリセルにわた
って形成されている。
【００３７】図１０（ａ）は、第２の強誘電体膜及び上
部電極を除いた透視図であり、図１０（ｂ）は、図１０
（ａ）の真上に重なる上部電極と第２の強誘電体膜を示
す。このように、上部電極を加工することにより、上部
電極を駆動させる強誘電体記憶装置の動作方式にも対応
可能である。この上部電極は複数のメモリセルに共通し
た１つのブロックとして形成されており、微細加工の必
要がないため。レジストマスクを用いた従来の加工方法
により形成可能である。
部電極を除いた透視図であり、図１０（ｂ）は、図１０
（ａ）の真上に重なる上部電極と第２の強誘電体膜を示
す。このように、上部電極を加工することにより、上部
電極を駆動させる強誘電体記憶装置の動作方式にも対応
可能である。この上部電極は複数のメモリセルに共通し
た１つのブロックとして形成されており、微細加工の必
要がないため。レジストマスクを用いた従来の加工方法
により形成可能である。
【００３８】
【発明の効果】本発明によれば、強誘電体容量を有する
半導体記憶装置において、下部電極及び強誘電体膜を層
間絶縁膜中の微細な開孔中に埋め込んだ構造にすること
により、従来形成不可能であった微細な強誘電体容量を
有する半導体記憶装置の実現が可能となる。
半導体記憶装置において、下部電極及び強誘電体膜を層
間絶縁膜中の微細な開孔中に埋め込んだ構造にすること
により、従来形成不可能であった微細な強誘電体容量を
有する半導体記憶装置の実現が可能となる。
【図１】本発明の第１の実施形態を示す半導体記憶装置
の断面構造図である。
の断面構造図である。
【図２】本発明の第１の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。
程順に示す半導体記憶装置の断面図である。
【図３】本発明の第１の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。
程順に示す半導体記憶装置の断面図である。
【図４】本発明の第２の実施形態を示す半導体記憶装置
の断面構造図である。
の断面構造図である。
【図５】本発明の第２の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。
程順に示す半導体記憶装置の断面図である。
【図６】本発明の第２の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。
程順に示す半導体記憶装置の断面図である。
【図７】図２に対応する半導体装置の平面図である。
【図８】図３に対応する半導体装置の平面図である。
【図９】図５に対応する半導体装置の平面図である。
【図１０】図６に対応する半導体装置の平面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート電極 ４ 第１の層間絶縁膜 ５ コンタクトプラグ ６ ビット線 ７ 第２の層間絶縁膜 ８ 下部電極 ９ 第１の強誘電体膜 １０ 第２の強誘電体膜 １１ 上部電極 ２１ シリコン基板 ２２ 素子分離酸化膜 ２３ ゲート電極 ２４ 第１の層間絶縁膜 ２５ コンタクトプラグ ２６ ビット線 ２７ 第２の層間絶縁膜 ２８ 下部電極層（下部電極） ２９ 第１の強誘電体膜層（第１の強誘電体膜） ２１０ 第２の強誘電体膜層（第２の強誘電体膜） ２１１ 上部電極 ３１ シリコン基板 ３２ 素子分離酸化膜 ３３ ゲート電極 ３４ 第１の層間絶縁膜 ３５ コンタクトプラグ ３６ ビット線 ３７ 第２の層間絶縁膜 ３８ 下部電極層（下部電極） ３９ 第１の強誘電体膜層（第１の強誘電体膜） ３１０ 第２の強誘電体膜層（第２の強誘電体膜） ３１１ 上部電極 ４１ シリコン基板 ４２ 素子分離酸化膜 ４３ ゲート電極 ４４ 第１の層間絶縁膜 ４５ コンタクトプラグ ４６ ビット線 ４７ 第２の層間絶縁膜 ４８ 下部電極 ４９ 第１の強誘電体膜 ４１０ 第２の強誘電体膜 ４１１ 上部電極 ５１ シリコン基板 ５２ 素子分離酸化膜 ５３ ゲート電極 ５４ 第１の層間絶縁膜 ５５ コンタクトプラグ ５６ ビット線 ５７ 第２の層間絶縁膜 ５８ 下部電極層（下部電極） ５９ 第１の強誘電体膜層（第１の強誘電体膜） ５１０ 第２の強誘電体膜層（第２の強誘電体膜） ５１１ 上部電極 ６１ シリコン基板 ６２ 素子分離酸化膜 ６３ ゲート電極 ６４ 第１の層間絶縁膜 ６５ コンタクトプラグ ６６ ビット線 ６７ 第２の層間絶縁膜 ６８ 下部電極層（下部電極） ６９ 第１の強誘電体膜層（第１の強誘電体膜） ６１０ 第２の強誘電体膜層（第２の強誘電体膜） ６１１ 上部電極
Claims (2)
- 【請求項１】 半導体基板と、この半導体基板上に形成
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置の製造
方法であって、前記トランジスタ上部に形成された層間
絶縁膜に開孔を形成する第１の工程と、少なくとも前記
開孔の内部に、開孔構造を残しながら下部電極層を形成
する第２の工程と、この下部電極層の上に強誘電体膜層
を形成し、前記開孔構造を埋める第３の工程と、前記下
部電極層及び前記強誘電体膜層を、強誘電体膜層側から
除去し、前記開孔構造中に強誘電体膜の埋め込まれた部
分の底面と側面の少なくとも一部が下部電極により被覆
された形で残存させる第４の工程とを含む半導体記憶装
置の製造方法。 - 【請求項２】 半導体基板と、この半導体基板上に形成
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置の製造
方法であって、前記トランジスタ上部に形成された層間
絶縁膜にソースドレイン領域にいたるコンタクト孔を形
成する第１の工程と、前記コンタクト孔に導電性材料を
埋め込み、プラグ構造を形成する第２の工程と、このプ
ラグ構造を含む層間絶縁膜の上にさらに層間絶縁膜を形
成する第３の工程と、この層間絶縁膜に前記コンタクト
孔に到る開孔を形成する第４の工程と、少なくとも前記
開孔の内部に、開孔構造を残しながら下部電極層を形成
する第５の工程と、この下部電極層の上に強誘電体膜層
を形成し、前記開孔構造を埋める第６の工程と、前記下
部電極層及び前記強誘電体膜層を、強誘電体膜側から除
去し、前記開孔構造中に強誘電体膜の埋め込まれた部分
の底面と側面の少なくとも一部が下部電極により被覆さ
れた形で残存させる第７の工程とを含む半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195840A JP3134847B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195840A JP3134847B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031396A JP2000031396A (ja) | 2000-01-28 |
| JP3134847B2 true JP3134847B2 (ja) | 2001-02-13 |
Family
ID=16347890
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| Application Number | Title | Priority Date | Filing Date |
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| JP10195840A Expired - Fee Related JP3134847B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置の製造方法 |
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| JP (1) | JP3134847B2 (ja) |
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|---|---|---|---|---|
| JP3762148B2 (ja) | 1999-06-30 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20020058573A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 반도체소자 및 그 제조 방법 |
| WO2006092976A1 (ja) | 2005-03-02 | 2006-09-08 | Nec Corporation | 下りパケット通信の送信制御方法及び無線基地局 |
-
1998
- 1998-07-10 JP JP10195840A patent/JP3134847B2/ja not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
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