KR20230046263A - 트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법 - Google Patents

트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법 Download PDF

Info

Publication number
KR20230046263A
KR20230046263A KR1020220123948A KR20220123948A KR20230046263A KR 20230046263 A KR20230046263 A KR 20230046263A KR 1020220123948 A KR1020220123948 A KR 1020220123948A KR 20220123948 A KR20220123948 A KR 20220123948A KR 20230046263 A KR20230046263 A KR 20230046263A
Authority
KR
South Korea
Prior art keywords
region
conductivity type
transistor device
edge termination
active
Prior art date
Application number
KR1020220123948A
Other languages
English (en)
Inventor
티모시 헨슨
리나 구오
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20230046263A publication Critical patent/KR20230046263A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일 실시예에 따르면, 트랜지스터 디바이스는 반도체 바디를 포함하고, 반도체 바디는, 제1 표면, 제1 표면에 대향하는 제2 표면 및 측면, 활성 영역 및 활성 영역을 측방향으로 둘러싸는 에지 종단 영역, 제2 표면에 있는 제1 도전형의 드레인 영역, 드레인 영역 상의 제1 도전형의 드리프트 영역, 및 드리프트 영역 상의 제1 도전형과 반대되는 제2 도전형의 바디 영역을 포함한다. 활성 영역 내에서 제1 도전형의 소스 영역은 바디 영역 상에 배열된다. 바디 영역은 에지 종단 영역보다 활성 영역 내에서 더 높은 도핑 농도를 갖는다.

Description

트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법{TRANSISTOR DEVICE AND METHOD FOR PRODUCING A TRANSISTOR DEVICE}
전력 전자 애플리케이션에 사용되는 트랜지스터 디바이스는 종종 실리콘(Si) 반도체 재료로 제조된다. 전력 애플리케이션을 위한 일반적인 트랜지스터 디바이스에는 Si CoolMOS®, Si Power MOSFET 및 Si IGBT(절연 게이트 양극성 트랜지스터)가 있다.
트랜지스터 디바이스는 일반적으로 각각이 트랜지스터 구조를 갖는 복수의 트랜지스터 셀을 포함하는 활성 셀 필드를 포함한다. 일반적으로 트랜지스터 디바이스의 활성 셀 필드는, 에지 효과(edge effect)로 인한 반도체 디바이스의 항복을 방지하고 디바이스의 성능을 향상시키는 역할을 하는 에지 종단 구조에 의해 측방향으로 둘러싸인다.
전력 애플리케이션을 위한 트랜지스터 디바이스는 전하 보상 원리에 기초할 수 있으며, 특히 전하 보상을 위한 초접합 구조를 가질 수 있다. 종종 보상 디바이스라고도 하는 초접합 디바이스는 제1 도핑형(도전형)의 복수의 영역 및 제1 도핑형과 상보적이거나 반대인 제2 도핑형(도전형)의 복수의 영역을 갖는 드리프트 영역을 포함한다. 일반적으로, 서로 반대로 도핑된 제1 및 제2 영역은 각각 디바이스의 주요 표면들에 수직으로 연장되는 수직 기둥의 형태를 갖는다. 차단 전압이 초접합 디바이스에 인가되면 횡전계가 상승하여 제1 및 제2 영역 사이의 수직 pn 접합을 따라 이동 전하 캐리어를 제거한다. 공간 전하 영역은 온 상태(on-state)에서 부하 전류 흐름 방향에 수직으로 확장되기 시작한다. 이동 전하 캐리어는 비교적 낮은 차단 전압에서 초접합 구조에서 완전히 강제로 빠져나온다. 차단 전압을 더 높이면 공핍된 초접합 구조가 준진성층으로 작용하여 수직 전계가 상승한다.
초접합 구조에서 항복 전압은 초접합 구조의 도펀트 농도가 비교적 높을 수 있도록 도펀트 농도에서 분리된다. 따라서 초접합 디바이스는 일반적으로 매우 낮은 온 상태 저항과 높은 차단 기능을 결합한다. 차단 기능 및 반도체 부피 측면에서 초접합 구조의 효율성은, 초접합 구조의 서로 반대로 도핑된 영역의 도펀트 원자가 더 잘 균형을 이루고 서로를 더 잘 보상할수록 더 좋아진다.
US 2020/0365719 A1은 활성 영역 및 활성 영역의 주변을 둘러싸는 내전압 구조를 갖는 에지 종단 구조 영역을 갖는 초접합 트랜지스터 디바이스의 예를 개시한다.
이러한 트랜지스터 디바이스의 견고성을 향상시키기 위해 종단 차단 전압을 더욱 개선하는 것이 바람직하다.
본 발명에 따르면, 제1 표면, 제1 표면에 대향하는 제2 표면 및 측면을 포함하는 반도체 바디를 포함하는 트랜지스터 디바이스가 제공된다. 반도체 바디는, 활성 영역 및 활성 영역을 측방향으로 둘러싸는 에지 종단 영역(edge termination region); 제2 표면에 있는 제1 도전형의 드레인 영역, 드레인 영역 상에 위치하는 제1 도전형의 드리프트 영역 및 제1 도전형에 반대되는 제2 도전형의 바디 영역을 포함하고, 바디 영역은 드리프트 영역 상에 위치한다. 활성 영역 내에서, 제1 도전형의 소스 영역이 바디 영역 상에 배열된다. 바디 영역은 에지 종단 영역보다 활성 영역 내에서 더 높은 도핑 농도를 갖는다.
본 명세서에서 사용되는 바와 같이, 에지 종단 영역보다 활성 영역 내에서 더 높은 도핑 농도는, 그 차이가 최소 10%이고 일부 실시예에서 최소 20%이거나 심지어 50% 또는 100% 초과임을 의미한다. 따라서, 활성 영역과 에지 종단 영역 내의 바디 영역의 이러한 도핑 농도의 차이는 일반적으로 1% 내지 3%의 범위에 있는 처리 효과로부터 발생하는 도핑 농도의 변동보다 크다. 활성 영역 내에서 바디 영역의 도핑 농도(Dactive)는 에지 종단 영역 내에서 바디 영역의 도핑 농도(Dedge)보다 최소 10% 더 크고, 일부 실시예에서는 최소 20% 더 크거나 심지어 최소 50% 또는 100% 더 크다(즉, Dactive ≥ 1.1Dedge, 또는 Dactive ≥ 1.2Dedge, 또는 Dactive ≥ 1.5Dedge, 또는 Dactive ≥ 2Dedge).
에지 종단 영역 내에 소스 영역이 없다는 점, 즉, 소스 영역이 활성 영역 내에만 위치한다는 점에서 활성 영역은 에지 종단 영역과 구별된다. 일부 실시예에서, 활성 영역 내에서 제1 도전형의 소스 영역은 바디 영역 상에 배열되고 제1 표면으로 연장되며, 에지 종단 영역 내에서 바디 영역은 제1 표면으로 연장된다.
일부 실시예에서, 바디 영역은 반도체 바디의 측면으로 연장된다. 이들 실시예에서, 바디 영역은 하나의 측면으로부터 그 대향 측면까지 연장된다.
일부 실시예에서, 드리프트 영역과 바디 영역 사이에 형성된 pn 접합은 에지 종단 영역보다 활성 영역 내에서 제1 표면으로부터의 더 깊은 깊이에서 반도체 바디에 위치한다.
본 명세서에서 사용된 바와 같이, 더 큰 깊이는 최소 10%의 차이를 의미한다. 활성 영역 내에서 드리프트 영역과 바디 영역 사이에 형성된 pn 접합이 제1 표면으로부터의 깊이(X1)에서 반도체 바디에 위치하고, 에지 종단 영역 내에서 드리프트 영역과 바디 영역 사이에 형성된 pn 접합이 제1 표면으로부터의 깊이(X2)에서 반도체 바디에 위치하는 경우, X1 ≥ 1.1X2이다.
일부 실시예에서, 에지 종단 영역 내에서 바디 영역과 드리프트 영역 사이에 형성된 pn 접합의 깊이는 활성 영역으로부터 반도체 바디의 측면까지 측방향으로 실질적으로 균일하다.
일부 실시예에서, 에지 종단 영역 내에서 바디 영역과 드리프트 영역 사이에 형성된 pn 접합의 깊이는 에지 종단 영역 전체에 걸쳐 실질적으로 균일하다.
일부 실시예에서, 복수의 게이트 전극이 활성 영역 내에 제공된다. 각각의 게이트 전극은 반도체 바디 내로 연장되는 게이트 트렌치에 위치한다. 각각의 트랜지스터 셀은 게이트 전극을 포함한다.
일부 실시예에서, 게이트 트렌치는 제1 표면으로부터 반도체 바디 내로 연장된다. 게이트 전극은, 게이트 트렌치의 측벽 및 베이스 상에 배치되고 이를 라이닝하는 게이트 유전체에 의해 반도체 바디로부터 전기적으로 절연될 수 있다.
일부 실시예에서, 트랜지스터 디바이스는, 제1 표면에 실질적으로 수직으로 연장되고 활성 영역 및 에지 종단 영역 내의 드리프트 영역 내에 위치하는 복수의 제2 도전형의 기둥을 포함하는 초접합 구조를 더 포함한다.
일부 실시예에서, 제2 도전형의 기둥들 각각 중 하나, 일부 또는 전부에 대한 접촉부가 제공된다. 일부 실시예에서, 각각의 접촉부는 바디 영역을 통해 제2 도전형의 기둥으로 연장된다. 각각의 제2 도전형의 기둥에 대한 접촉부는 서로 측방향으로 이격된다. 접촉부는 반도체 바디 재료와 상이한 재료를 포함한다. 접촉부는 전기 도전 재료 및/또는 유전체 재료를 포함하는 반도체 바디의 트렌치를 포함할 수 있다.
일부 실시예에서, 활성 영역 내에 위치한 각각의 제2 도전형의 기둥에 대한 접촉부는 전기 전도성이다. 각각의 접촉부는 전기 도전 재료를 포함하는 반도체 바디의 트렌치에 의해 제공될 수 있다. 각각의 제2 도전형의 기둥에 대한 접촉부는 서로 측방향으로 이격된다. 접촉부들은 제1 표면 상에 배열된 전기 도전층에 의해 서로 전기적으로 연결될 수 있다.
일부 실시예에서, 에지 종단 영역 내에 위치한 각각의 제2 도전형의 기둥 중 하나 이상에 대한 접촉부는 전기 전도성이다. 에지 종단 영역 내의 제2 도전형의 기둥들에 대한 2개 이상의 전기 전도성 접촉부가 존재하는 경우, 이러한 전기 전도성 접촉부들은 서로 측방향으로 이격된다. 각각의 접촉부는 전기 도전 재료를 포함하는 반도체 바디의 트렌치에 의해 제공될 수 있다. 에지 종단 영역 내에 있는 이들 접촉부는 제1 표면 상에 배열된 전기 도전층에 의해 서로 전기적으로 연결될 수 있다. 에지 종단 영역 내의 이러한 접촉부는 또한 제1 표면 상에 배열된 공통 전기 도전층에 의해 활성 영역 내에 배열된 제2 도전형의 기둥에 대한 접촉부에 전기적으로 연결될 수 있다.
일부 실시예에서, 에지 종단 영역 내에 위치한 각각의 제2 도전형의 기둥 중 하나 이상에 대한 접촉부는 전기적으로 절연된다. 에지 종단 영역 내의 제2 도전형의 기둥들에 대한 2개 이상의 전기 절연성 접촉부가 존재하는 경우, 이러한 전기 절연성 접촉부들은 서로 측방향으로 이격된다. 에지 종단 영역 내에 있는 이러한 전기 절연성 접촉부들은 유전체 재료를 포함하는 반도체 바디의 트렌치에 의해 제공될 수 있다.
일부 실시예에서, 전기 전도성 및 전기 절연성 접촉부들의 조합이 에지 종단 영역 내에 제공된다. 일부 실시예에서, 에지 종단 영역 내에 위치한 각각의 제2 도전형의 기둥 중 하나 이상에 대한 접촉부는 전기 전도성이고, 에지 종단 영역 내에 위치한 각각의 제2 도전형의 기둥 중 추가의 하나 이상에 대한 접촉부는 전기 절연성이며, 여기서 전기 절연성 접촉부는 전기 전도성 접촉부의 바깥쪽(즉, 주변)에 위치한다.
일부 실시예에서, 에지 종단 영역은 전이 영역, 내부 에지 종단 영역 및 외부 에지 종단 영역을 포함하며, 제2 도전형의 기둥은 전이 영역 및 내부 에지 종단 영역 내에 배열된다. 일부 실시예에서, 외부 에지 종단 영역 내에는 제2 도전형의 기둥이 없다.
일부 실시예에서, 활성 영역 내에서 제2 도전형의 기둥은 소스 전위에 전기적으로 연결되고, 전이 영역 내에서 제2 도전형의 기둥 중 하나 이상은 소스 전위에 전기적으로 연결되며, 내부 에지 종단 영역 내에서 제2 도전형의 기둥 중 하나 이상은 전기적으로 플로팅(floating)된다.
일부 실시예에서, 활성 영역 및 전이 영역 내에서, 각각의 제2 도전형의 기둥에 대한 바디 영역을 통한 제1 접촉부가 제공된다. 제1 접촉부는 전기 도전 재료를 포함한다. 내부 에지 종단 영역 내에서, 각각의 제2 도전형의 기둥에 대한 바디 영역을 통한 제2 접촉부가 제공된다. 제2 접촉부는 절연 재료를 포함한다.
일부 실시예에서, 활성 영역 내에서 제1 접촉부는 또한 소스 영역 및 바디 영역을 통해 제2 도전형의 기둥으로 연장된다. 제1 접촉부는 전기 도전 재료를 포함한다.
일부 실시예에서, 에지 종단 영역은 하나 이상의 트렌치를 더 포함하고, 하나의 트렌치는 각각의 제2 도전형의 기둥들 사이에 측방향으로 배열된다. 트렌치는, 제2 도전형의 기둥이 전이 영역 및 내부 에지 종단 영역 내에 배열됨에 따라 전이 영역 및 내부 에지 종단 영역 내에 배열된다.
일부 실시예에서, 트렌치 각각은 반도체 바디로부터 전기적으로 절연된 도전 재료를 포함한다. 도전 재료는 트렌치를 라이닝하는 절연 재료에 의해 반도체 바디로부터 전기적으로 절연될 수 있다.
일부 실시예에서, 트랜지스터 디바이스는 외부 에지 종단 영역 내에 배열된 적어도 하나의 에지 트렌치를 더 포함한다. 적어도 하나의 에지 트렌치는 활성 영역을 측방향으로 둘러싼다. 적어도 하나의 에지 트렌치는 활성 영역을 측방향으로 그리고 연속적으로 둘러쌀 수 있다. 적어도 하나의 에지 트렌치는 제2 도전형의 기둥의 외측에 측방향으로 위치한다.
일 실시예에서, 트랜지스터 디바이스를 제조하는 방법이 제공되며, 방법은, 제1 표면, 제1 표면에 대향하는 제2 표면 및 측면, 제2 표면에 있는 제1 도전형의 드레인 영역 및 드레인 영역 상의 제1 도전형의 드리프트 영역을 포함하는 제1 도전형의 반도체 바디를 제공하는 단계, 제1 도전형과 반대되는 제2 도전형의 도펀트를 제1 표면 내로 주입하고, 반도체 바디의 측면들 사이에 연장되는 바디 영역을 드리프트 영역 상에 형성하는 단계, 제1 도전형의 도펀트를 제1 표면의 사전 정의된 영역 내로 국부적으로 주입하여 바디 영역 상에 소스 영역을 형성하는 단계, 및 제2 도전형의 도펀트를 제1 표면 내로 사전 정의된 영역 내로 국부적으로 주입하여, 바디 영역이 사전 정의된 영역 외부의 측방향에서보다 사전 정의된 영역 내에서 더 높은 농도의 제2 도전형의 도펀트를 포함하도록 하는 단계를 포함한다.
일부 실시예에서, 제1 도전형의 도펀트를 사전 정의된 영역 내로 국부적으로 주입하는 단계는, 마스크를 제1 표면에 적용하고 트랜지스터 디바이스의 에지 종단 영역을 형성하는 단계를 포함하여, 여기서 마스크는 트랜지스터 디바이스의 활성 영역을 정의하는 개구를 가지고, 제1 표면의 주변 영역은 마스크에 의해 덮인다. 반도체 바디에 제1 도전형을 형성하기 위한 도펀트가 마스크의 개구를 통해 제1 표면 내로 주입되어 바디 영역 상에 소스 영역이 형성된다.
일부 실시예에서, 제2 도전형의 도펀트를 제1 표면 내로 사전 정의된 영역 내로 국부적으로 주입하는 단계는, 반도체 바디에 제2 도전형을 형성하기 위한 도펀트를 마스크의 개구를 통해 제1 표면 내로 주입하는 단계를 포함한다.
일부 실시예에서, 반도체 바디는, 드리프트 영역 내에 위치하고 제1 표면에 실질적으로 수직으로 연장되는 제2 도전형의 복수의 기둥을 포함하는 초접합 구조, 및 복수의 게이트 트렌치를 더 포함하고, 게이트 트렌치 중 하나는 각각의 제2 도전형의 기둥들 사이에 측방향으로 배열된다.
일부 실시예에서, 각각의 게이트 트렌치는 게이트 트렌치의 측벽을 라이닝하는 게이트 유전체에 의해 반도체 바디로부터 전기적으로 절연되는 게이트 전극을 포함한다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 이점을 인식할 것이다.
도면의 구성요소는 반드시 서로에 대해 축척일 필요는 없다. 유사한 참조 부호는 대응하는 유사한 부분을 나타낸다. 예시된 다양한 실시예의 특징은 서로 배타적이지 않는 한 결합될 수 있다. 예시적인 실시예는 도면에 도시되어 있고 이하의 설명에서 상세히 설명된다.
도 1a는 일 실시예에 따른 트랜지스터 디바이스의 평면도를 도시한다.
도 1b는 도 1a의 트랜지스터 디바이스의 일부의 단면도를 도시한다.
도 1c는 도 1b의 트랜지스터 디바이스의 일부의 확대도를 도시한다.
도 2는 일 실시예에 따른 접촉 구조를 포함하는 트랜지스터 디바이스의 단면도를 도시한다.
도 3은 추가 실시예에 따른 접촉 구조를 포함하는 트랜지스터 디바이스의 단면도를 도시한다.
도 4a 내지 도 4d를 포함하는 도 4는 트랜지스터 디바이스를 제조하는 방법을 도시한다.
후술되는 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이와 관련하여, "위(top)", "아래(bottom)", "앞(front)", "뒤(back)", "앞에 있는(leading)", "뒤에 있는(trailing)" 등과 같은 방향성 용어는 기술되고 있는 도면의 방향과 관련하여 사용된다. 실시예의 구성요소는 다수의 상이한 방향으로 위치할 수 있기 때문에, 방향성 용어는 설명의 목적으로 사용되며 어떠한 방식으로든 제한적이지 않다. 본 발명의 범위를 벗어나지 않는 선에서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음에 유의해야 한다. 본 발명의 후술되는 상세한 설명은 제한적인 의미로 받아들여져서는 안 되며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
다수의 예시적인 실시예가 아래에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호로 식별된다. 본 설명의 맥락에서, "측방(lateral)" 또는 "측방향(lateral direction)"은 반도체 재료 또는 반도체 캐리어의 측방 범위에 대해 대체적으로 평행하게 연장되는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서 측방향은 이러한 표면 또는 측면에 대해 대체적으로 평행하게 연장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이러한 표면 또는 측면에 대해 대체적으로 수직으로 연장되는 방향, 따라서 측방향에 대해 대체적으로 수직으로 연장되는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 연장된다.
본 명세서에서 사용되는 바와 같이, 층, 영역 또는 기판과 같은 구성요소가 다른 구성요소 "상(on)"에 있거나 다른 구성요소 "상으로(onto)" 연장되는 것으로 언급될 때, 그러한 구성요소는 다른 구성요소 상에 직접 있거나 다른 구성요소 상으로 직접 연장될 수 있거나 또는 개재 구성요소가 또한 존재할 수 있다. 대조적으로, 구성요소가 다른 구성요소 "상에 직접(directly on)" 있거나 다른 구성요소 "상으로 직접(directly onto)" 연장되는 것으로 언급되는 경우, 개재 구성요소가 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, 구성요소가 다른 구성요소에 "연결" 또는 "결합"되는 것으로 지칭되는 경우, 그러한 구성요소는 다른 구성요소에 직접 연결 또는 결합될 수도 있고, 개재 구성요소가 존재할 수도 있다. 이에 반해, 구성요소가 다른 구성요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"되는 것으로 지칭되는 경우에는 개재 구성요소가 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, 다양한 디바이스 유형 및/또는 도핑된 반도체 영역은 n형 또는 p형인 것으로 식별될 수 있지만 이는 단지 설명의 편의를 위한 것이지 제한하려는 것이 아니며, 이러한 식별은 보다 일반적인 묘사인 "제1 도전형" 또는 "제2의, 반대 도전형"인 것으로 대체될 수 있으며, 이 때, 제1 유형은 n형 또는 p 형 중 어느 하나일 수 있고 그에 따라 제2 유형은 p형 또는 n 형일 수 있다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시함으로써 상대 도핑 농도를 도시한다. 예를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, "n+"-도핑 영역은 "n"-도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역이 반드시 동일한 절대 도핑 농도를 가지는 것은 아니다. 예를 들어, 2개의 상이한 "n"-도핑 영역은 동일하거나 상이한 절대 도핑 농도를 가질 수 있다.
트랜지스터 디바이스는 스위칭 애플리케이션에 최적화되어 있으며 일반적으로 트랜지스터 디바이스가 안전하게 작동할 수 있는 전압을 나타내는 정격 전압을 갖는다. 트랜지스터 디바이스가 오프(off)될 때, 트랜지스터 디바이스는 차단 전압 또는 특정 드레인 소스 전류(IDS)에 대한 BVDSS로 알려진 100V, 120V 또는 150V와 같은 특정 전압을 차단할 수 있다. 트랜지스터 디바이스가 온(on)될 때, 트랜지스터 디바이스는 트랜지스터 디바이스가 사용되는 애플리케이션에 대해 충분히 낮은 온 저항(RON)을 갖는데, 즉, 상당한 전류가 트랜지스터 디바이스를 통과할 때 디바이스는 전도 손실이 충분히 낮다.
초접합 트랜지스터 디바이스를 포함하는 일부 유형의 트랜지스터 디바이스는 각각이 트랜지스터 구조를 갖는 복수의 실질적으로 동일한 트랜지스터 셀을 포함하는 셀 필드를 포함한다. 셀들은 전기적으로 연결되어 스위칭을 위한 단일 트랜지스터 디바이스를 형성한다. 셀 필드는 트랜지스터 디바이스가 형성되는 반도체 다이 내에서 트랜지스터 디바이스의 활성 영역을 제공한다. 트랜지스터 디바이스는 셀 필드를 측방향으로 둘러싸는 에지 종단 영역을 포함하며, 에지 종단 영역은, 에지 효과(edge effect)로 인한 반도체 디바이스의 항복을 방지하고 디바이스의 성능을 향상시키 위해 셀 필드와 트랜지스터 디바이스의 측면(즉, 반도체 다이의 측면) 사이의 피크 횡전계를 감소시키는 역할을 하는 에지 종단 구조를 갖는다.
본 개시는, 드리프트 영역의 도전형에 반대되는 도전형의 주입된 기둥을 갖는 초접합 또는 전하 균형 트랜지스터 디바이스에 적합한 에지 종단 구조를 제공한다. 일부 실시예에서, 복수의 트렌치가 반도체 기판에 형성되고 도펀트가 트렌치의 베이스에 주입되어 반도체 기판의 도전형에 반대되는 도전형의 기둥(예를 들어, n형 반도체 기판에서 p형 기둥)을 형성한다. 초접합 구조를 구현하기 위해 다수의 트렌치를 활용하면 종단이 차지하는 전체 면적을 효과적으로 줄이는 데 도움이 될 수 있으므로 전체 다이 크기 면적을 더욱 줄일 수 있다. 이 디바이스는 낮은 온 저항뿐만 아니라 높은 견고성을 갖는다. AC 성능도 향상될 수 있다.
본 발명의 일부 실시예에 따르면, 종단 차단 전압을 개선함과 동시에 원하는 값의 활성 셀 Vth(임계 전압)를 제공하기 위해 별도의 종단 바디 영역 및 별도의 채널 또는 활성 영역 바디 영역이 제공된다. 활성 영역의 바디 영역은 원하는 임계 전압을 달성하기 위해 더 높은 도핑 농도를 갖는다. 이는 차단 전압을 낮추지 않고 달성되는데, 그 이유는 종단 영역의 바디 영역에 대해 다른(더 낮은) 도핑 농도를 사용함으로써 종단 영역의 차단 전압이 개별적으로 최적화되기 때문이다. 이것은 또한 디바이스의 차단 전압을 개선하기 위해 종단 구조의 설계를 독립적으로 최적화할 수 있도록 한다.
도 1은 일 실시예에 따른 트랜지스터 디바이스(10)를 도시하며, 그에 따라 도 1a는 트랜지스터 디바이스(10)의 평면도를 도시하고, 도 1b는 트랜지스터 디바이스(10)의 일부의 단면도를 도시하고, 도 1c는 도 1b에 도시된 트랜지스터 디바이스(10) 일부의 확대도를 도시한다.
트랜지스터 디바이스(10)는 제1 표면(12), 제1 표면에 대향하는 제2 표면(13) 및 측면(14)을 갖는 반도체 기판 또는 반도체 바디(11)를 포함한다. 측면(14)은 제1 표면(12)과 제2 표면(13) 사이에서 연장된다. 반도체 바디는 일반적으로, 제1 및 제2 표면(12, 13)이 각각 실질적으로 평면이고 서로에 대해 실질적으로 평행하게 연장되며 4개의 측면이 제1 표면(12) 및 제2 표면(13)에 대해 실질적으로 수직으로 연장되는 직육면체 형상을 갖는다. 데카르트 좌표계를 사용하여, 제1 표면(12)은 xy 평면에 놓일 수 있고 측면은 z 방향으로 연장될 수 있다.
반도체 바디(11)는 실리콘을 포함할 수 있고, 단결정 실리콘 기판과 같은 기판 상에 증착된 단결정 실리콘 에피택셜 층을 포함할 수 있다. 제1 표면(12)은 상면으로 제2면(13)은 배면으로 지칭될 수 있다. 트랜지스터 디바이스(10)는 초접합 보상 구조를 갖는 MOSFET 디바이스와 같은 전계 효과 트랜지스터 디바이스일 수 있다.
반도체 디바이스는 활성 영역(15) 및 활성 영역(15)을 측방향으로 둘러싸는 에지 종단 영역(16)을 포함한다. 활성 영역(15)은 복수의 트랜지스터 셀을 포함하고, 각각의 트랜지스터 셀은 트랜지스터 구조를 갖는다. 에지 종단 영역(16)은 활성 영역(15)을 측방향으로 둘러싼다. 에지 종단 영역(16)은 반도체 바디(11)의 주변부에 위치하며 활성 영역(15)을 사방으로 둘러싼다. 활성 영역(15)은 스위칭에 사용되고, 에지 종단 영역(16)은 제1 표면(12) 또는 그 근처에서 트랜지스터 디바이스(10)의 항복을 방지하고 트랜지스터 디바이스(10)의 항복 전압을 증가시키기 위한 에지 종단 구조를 포함한다. 예를 들어, 에지 종단 구조는 에지 종단 영역(16) 전체에 전기력선을 펼침으로써 전계 강도 접합을 낮출 수 있다.
반도체 바디(11)는 제2 표면(13)에 있는 제1 도전형의 드레인 영역(17), 드레인 영역(17) 상에 배열된 제1 도전형의 드리프트 영역(18), 및 드리프트 영역(18) 상에 배열된 제2 도전형의 바디 영역(19)을 포함한다. 제2 도전형은 제1 도전형과 반대이다. 예를 들어, 제1 도전형은 n형이고 제2 도전형은 p형일 수 있다. 대안적으로, 제1 도전형은 p형일 수 있고, 이 경우 제2 도전형은 n형이다. 드레인 영역(17), 드리프트 영역(18) 및 바디 영역(19)은 반도체 바디(11)의 전체 영역에 걸쳐 연장된다. 드레인 영역(17)은 일반적으로 드리프트 영역(18)보다 고농도로 도핑된다.
반도체 바디(11)의 활성 영역(15) 내에서, 제1 도전형의 소스 영역(20)이 바디 영역(19) 상에 배열된다. 소스 영역(20)은 일반적으로 드리프트 영역(18)보다 고농도로 도핑된다. 그러나, 에지 종단 영역(16)은 소스 영역(20)을 포함하지 않는다. 활성 영역(15) 내에만 위치하는 소스 영역(20)과 대조적으로, 바디 영역(19)은 활성 영역(15)과 에지 종단 영역(16) 모두에 위치한다. 일부 실시예에서, 바디 영역(19)은 활성 영역(15) 및 에지 종단 영역(16) 모두에 걸쳐 연장되고 반도체 바디(11)의 모든 측면(14)으로 연장된다.
바디 영역(19)은 에지 종단 영역(16)보다 활성 영역(15) 내에서 더 높은 도핑 농도를 갖는다. 본 명세서에서 사용되는 바와 같이, 에지 종단 영역(16)보다 활성 영역(15) 내에서 더 높은 도핑 농도는, 그 차이가 최소 10%이고 일부 실시예에서 최소 20%이거나 심지어 50% 또는 100% 초과임을 의미하는데, 즉, 소스 영역(20) 아래에 있는 활성 영역(15)의 바디 영역(19)의 도핑 농도(Dactive)는 에지 종단 영역(16)의 바디 영역(19)의 도핑 농도(Dedge)보다 최소 10% 또는 20% 더 크거나 50% 더 크거나 100% 더 크다. 따라서, 활성 영역(15)과 에지 종단 영역(16)의 바디 영역(19)의 이러한 도핑 농도의 차이는 일반적으로 1% 내지 3%의 범위에 있는 처리 효과로부터 발생하는 도핑 농도의 변동보다 크다.
따라서, 바디 영역(19)은 활성 영역(15) 내에서 선택적으로 국부적으로 증가된 도핑 농도를 갖는다. 증가된 도핑 농도를 갖는 바디 영역(19)의 이러한 이산 영역은 활성 영역(15)의 측면 범위와 소스 영역(20)의 측면 범위에 대응하는 측면 범위를 가질 수 있다. 결과적으로, 소스 영역(20)을 포함하는 반도체 바디(11)의 부분 밖에서 바디 영역(19)은, 소스 영역(20) 아래에 위치하고 소스 영역(20)과 pn 접합을 형성하는 바디 영역(19)의 부분에 비해 더 낮은 도핑 농도를 갖는다.
에지 종단 영역(16)에 위치한 바디 영역(19)의 도핑 농도와 비교하여 활성 영역(15) 내에서의 바디 영역(19)의 더 높은 도핑 농도는 임계 전압을 증가시키거나 원하는 임계 전압을 제공하는 것을 돕기 위해 사용될 수 있다. 그러나, 에지 종단 영역(16)의 바디 영역(19)의 도핑 농도의 상응하는 증가는 에지 종단 영역 내의 차단 전압의 감소를 유도하고 트랜지스터 디바이스의 차단 전압의 감소를 유도할 것이다. 트랜지스터 디바이스(10)에서 이러한 효과가 방지되는데, 이는 에지 종단 영역(16)에서 바디 영역(19)의 도핑 농도가 활성 영역(15) 내에서 사용된 도핑 농도에 비해 더 낮기 때문이다.
바디 영역(19)과 그 하부의 드리프트 영역(18) 사이에 pn 접합(21)이 형성된다. 일부 실시예에서, 활성 영역(15) 내의 위치에서 바디 영역(19)과 드리프트 영역(18) 사이에 형성된 pn 접합(21)은, 에지 종단 영역(16) 내의 위치에서 바디 영역(19)과 드리프트 영역(19) 사이에 형성된 pn 접합보다 제1 표면(12)으로부터의 더 깊은 깊이에서 반도체 바디에 위치한다.
도 1c는 트랜지스터 디바이스(10)의 일부의 단면도, 특히 활성 트랜지스터 셀(21)의 확대도를 도시하고, 활성 영역(15)의 일부 및 에지 종단 영역(16)의 인접 부분을 도시한다. 활성 영역(15)은 바디 영역(19) 상에 배열된 소스 영역(20)을 포함하며, 바디 영역(19)은 드리프트 영역(18) 상에 배열된다. 에지 종단 영역(16)에서 바디 영역(19)은 드리프트 영역(18) 상에 위치하며, 바디 영역(19) 상에서 제1 표면(12)에 소스 영역(20)이 배치되지 않는다는 점에서 활성 영역(15)과 상이하다. 도 1C에서 볼 수 있는 바와 같이, 활성 영역(15) 내에서 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합(21)은 제1 표면(12)으로부터의 깊이(X1)에 위치한다. 에지 종단 영역(16) 내에 위치한 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합(21)의 위치는 제1 표면(12)으로부터의 거리(X2)에 위치하며, 여기서 X2는 X1보다 작다. X1과 X2의 차이는 제조 과정에서의 변화로 인한 변화로 얻어진 차이보다 더 크며 최소 10% 이다.
도 1b 및 도 1c를 참조하면, 활성 영역(15)은 복수의 게이트 전극(22)을 더 포함하며, 각각의 게이트 전극(22)은 게이트 트렌치(23)에 위치한다. 게이트 트렌치(23)는 제1 표면으로부터 반도체 바디(11) 내로 연장되고, 제1 표면(12)과 베이스(26)에 실질적으로 수직인 측벽(25)을 갖는다. 게이트 트렌치(23)는, 게이트 트렌치(23)의 측벽(25)과 베이스(26)를 라이닝하는 게이트 유전체(24)에 의해 반도체 바디(11)로부터 전기적으로 절연되는 게이트 전극(22)을 포함한다. 게이트 트렌치(23)는 평면에서 볼 때 기다란 줄무늬와 같은 형태를 가질 수 있다. 각각의 트랜지스터 셀은 소스 영역(20)과 바디 영역(19)을 관통하는 게이트 트렌치(23)를 포함한다. 게이트 트렌치(23)의 베이스(26)는 드리프트 영역(18)과 바디 영역(19) 사이의 pn 접합(21)의 깊이(X1)보다 제1 표면(12)으로부터 더 깊은 깊이에 위치한다.
도 1b를 참조하면, 트랜지스터 디바이스(10)는 제1 표면(12)에 실질적으로 수직으로 연장되는 제2 도전형의 복수의 기둥(29)을 포함하는 초접합 구조(28)를 더 포함한다. 기둥(29)은 드리프트 영역(18) 내에 위치하고 활성 영역(15) 및 에지 종단 영역(16) 모두에 위치한다. 제2 도전형의 기둥(29)은 드레인 영역(17)까지 연장되지 않고 드리프트 영역(18)의 일부에 의해 드레인 영역(17)으로부터 수직으로 이격된다. 제2 도전형의 기둥(29)의 상단부는 활성 영역(15) 및 에지 종단 영역(16) 둘 모두에서 바디 영역(19) 아래에 배열되고 바디 영역(19)으로부터 이격될 수 있다. 기둥(29)은 드리프트 영역(18)과 pn 접합을 형성하고, 이 pn 접합은 제1 표면(12)에 실질적으로 수직으로 연장된다. 제2 도전형의 기둥(29)은, 활성 영역(15) 및 에지 종단 영역(16)에서 동일할 수 있거나 활성 영역 내에 비해 에지 종단 영역(16)에서 다를 수 있는 측방향 피치를 갖는다. 활성 영역(15) 내에서, 게이트 트렌치(23) 중 하나는 이웃하는 기둥들(29) 사이에 위치하고 이들로부터 측방향으로 이격된다.
다른 실시예에서, 기둥(29)의 상단부는 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합 근처 또는 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합 위에 배열될 수 있다. 바디 영역(19)이 에지 종단 영역(16)에서보다 활성 영역(15) 내에서 반도체 바디(11) 내로 더 깊게 연장될 수 있기 때문에, 활성 영역(15) 내에 위치한 제2 도전형의 기둥(29)의 상단부는 바디 영역(19) 내에 그리고 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합 위에 위치할 수 있고, 에지 종단 영역(16)에 위치한 제2 도전형의 기둥(29)의 상단부는 에지 종단 영역(16)의 바디 영역(19) 아래에 그리고 그로부터 이격되어 위치할 수 있다.
이제 도 1b를 참조하여 에지 종단 영역(16)을 더 상세히 설명한다. 에지 종단 영역(16)은 3개의 동심 하위 영역, 즉, 전이 영역(30), 내부 에지 종단 영역(31) 및 외부 에지 종단 영역(32)을 포함한다. 전이 영역(30)은 활성 영역(15)을 측방향으로 둘러싸고, 내부 에지 종단 영역(31)은 전이 영역(30)을 측방향으로 둘러싸고, 외부 에지 종단 영역(32)은 내부 에지 종단 영역(31)을 측방향으로 둘러싸고 반도체 바디의 측면(14)으로 연장된다. 에지 종단 영역(16)은 이들 하위 영역 각각에서 상이한 구조를 갖는다. 그러나, 바디 영역(19)은 이러한 하위 영역을 관통하고, 전이 영역(30), 내부 에지 종단 영역(31) 및 외부 에지 종단 영역(32) 전체에 걸쳐 실질적으로 동일한 제1 표면(12)으로부터의 깊이를 가질 수 있다.
전이 영역(30)은 초접합 구조(28)를 포함하고, 제1 표면(12)에 실질적으로 수직으로 연장되고 드리프트 영역(18) 내에 위치하는 적어도 하나의 제2 도전형의 기둥(29)을 포함한다. 전이 영역(30)은 또한 복수의 트렌치(33)를 포함하며, 하나의 트렌치(33)는 각각의 제2 도전형의 기둥들(29) 사이에 측방향으로 위치한다. 트렌치(33)는 활성 영역(15) 내에 위치하는 게이트 트렌치(23)와 동일한 구조를 가질 수 있고, 트렌치의 측벽(36) 및 베이스(37)를 라이닝하는 유전체층(35)에 의해 반도체 바디(11)로부터 전기적으로 절연되는 도전성 부분(34)을 포함할 수 있다. 그러나, 전이 영역(30)에는 소스 영역이 배치되지 않기 때문에 트렌치(33)는 트랜지스터 디바이스(10)의 스위칭에 기여하지 않는다.
도 1b에 도시된 실시예에서 전이 영역(30)의 트렌치(33)는 활성 영역(15)의 게이트 트렌치(23)와 동일한 구조를 갖지만, 다른 실시예에서 트렌치(33)의 구조 및/또는 폭 또는 깊이는 게이트 트렌치와 상이할 수 있다. 그러나, 제조 관점에서 전이 영역(30)의 트렌치(33)가 활성 영역(15)의 게이트 트렌치와 동일한 구조를 갖는 것이 더 편리하다. 이러한 실시예에서, 트렌치(33)는 게이트 전극(22)을 갖는 게이트 트렌치(23)와 동시에 형성될 수 있다.
내부 에지 종단 영역(31)은 또한 제1 표면(12)에 실질적으로 수직으로 연장되고 드리프트 영역(18) 내에 위치하는 적어도 하나의 제2 도전형의 기둥(29)을 포함하는 초접합 구조(28)를 포함한다. 도 1b에 도시된 실시예에서, 내부 에지 종단 영역(31)은 제2 도전형의 기둥들(29) 사이에 어떠한 트렌치도 포함하지 않는다는 점에서 전이 영역(30)과 구별될 수 있다.
외부 에지 종단 영역(32)은 초접합 구조를 포함하지 않아서 제2 도전형의 기둥이 없다는 점에서 내부 에지 종단 영역(31)과 구별될 수 있다. 일부 실시예에서, 외부 에지 종단 영역(32)은 하나 이상의 에지 트렌치(38)를 포함한다. 에지 트렌치(38)는 제1 표면(12)으로부터 반도체 바디(11) 내로 연장된다. 평면에서 볼 때, 하나 이상의 에지 트렌치(38)는 활성 영역(15)을 측방향으로 둘러싸고 또한 활성 영역(15)을 연속적으로 그리고 중단없이 둘러쌀 수 있다. 외부 에지 종단 영역(32)이 내부 에지 종단 영역(31)의 외측에 측방향으로 위치하고, 내부 에지 종단 영역(31)이 전이 영역(30)의 외측에 측방향으로 위치하기 때문에, 에지 트렌치(38)는 또한 내부 에지 종단 영역(31) 및 전이 영역(30)을 측방향으로 둘러싸고 연속적으로 그리고 중단 없이 둘러싼다. 에지 트렌치(38)는 트렌치(42)의 측벽(41)과 베이스를 라이닝하는 절연층(40)에 의해 반도체 바디(11)로부터 전기적으로 절연되는 도전 재료를 포함할 수 있다. 에지 트렌치(38)는 게이트 트렌치 및 전이 영역(30)의 트렌치(33)와 동시에 제조될 수 있다. 다른 실시예에서, 에지 트렌치(38)는 전이 영역(30)의 트렌치(33) 및 게이트 트렌치와 다른 구조를 가질 수 있다. 일부 실시예에서, 에지 트렌치(38)는 절연 재료로 완전히 채워질 수 있다.
도 1b 및 도 1c에 도시된 트랜지스터 설계에서, 제1 접촉부(43)는 활성 영역(15) 및 전이 영역(30)에 위치하는 제2 도전형의 기둥(29) 각각에 대해 제공된다. 따라서, 제1 접촉부(43)는 활성 영역(15)의 게이트 트렌치들(23) 사이에 측방향으로 그리고 게이트 트렌치(23)로부터 이격되어 위치한다. 각각의 제1 접촉부(43)는, 반도체 바디(11)에 형성되고 제1 표면(12)으로부터 반도체 바디(11) 내로 연장되는 개구(48)에 위치한다. 활성 영역 내에서, 제1 접촉부(43)는 소스 영역(20) 및 바디 영역(19)을 관통하고, 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합(21)의 깊이보다 더 깊은 제1 표면(12)으로부터의 깊이에서 제2 도전형의 기둥(29)에 위치한 베이스를 갖는다.
에지 종단 영역(16)에서, 제1 접촉부(43)는 바디 영역(19)을 관통하고, 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합(21)의 깊이보다 더 깊은 제1 표면(12)으로부터의 깊이에서 제2 도전형의 기둥(29)에 위치한 베이스를 갖는다.
제1 접촉부(43)는 전기 도전 재료를 포함한다. 활성 영역(15) 내에서, 각각의 제1 접촉부(43)는 소스 영역(20), 바디 영역(19) 및 제2 도전형의 기둥(29)에 대한 전기 전도성 연결을 제공한다. 에지 종단 영역(16)에서, 각각의 제1 접촉부(43)는 바디 영역(19) 및 제2 도전형의 기둥(29)에 대한 전기 전도성 연결을 제공한다. 활성 영역(15) 및 에지 종단 영역(16)의 제1 접촉부들(43)은 제1 표면(12) 상에 배열된 전기 도전층(52)(일반적으로 금속으로 이루어짐)에 의해 서로 전기적으로 연결된다. 도전층(52) 및 제1 접촉부(43)는, 제1 표면(12), 게이트 전극(22) 및 상부 도전층(52) 사이에 배열된 유전체층(44)에 의해 게이트 전극(22)으로부터 절연된다. 따라서, 제1 접촉부(43)는 또한 유전체층(44)을 관통한다.
일부 실시예에서, 도핑된 접촉 영역(46)은 각각의 제1 접촉부(43)에 대한 개구(48)의 베이스(47)에서 반도체 바디(11)에 제공된다. 접촉 영역(46)은 활성 영역(15) 및 에지 종단 영역(16) 내의 바디 영역(19)의 도핑 수준보다 고농도로 도핑된다.
내부 에지 종단 영역(31)은 또한 적어도 하나의 제2 도전형의 기둥(29)을 포함한다. 제2 접촉부(49)는 제2 도전형의 기둥(29) 각각에 대해 내부 에지 종단 영역(31)에 제공된다. 제2 접촉부(49)는, 바디 영역(19)을 관통하고 제2 도전형의 기둥(29)에 위치한 베이스(51)를 갖는 개구(50)에 형성된다. 제2 접촉부(49)의 베이스(51)는, 활성 영역(15) 및 전이 영역(30)의 제1 접촉부(43)에 대한 개구(48)의 베이스(47)의 깊이와 같거나 더 작은 제1 표면(12)으로부터의 깊이를 가질 수 있다. 제1 접촉부(43)와 대조적으로, 제2 접촉부(49)는 전기 절연 재료를 포함하고, 내부 에지 종단 영역(31) 내에 위치한 제2 도전형의 기둥(29)에 대한 전기 접촉을 제공하지 않는다. 제2 접촉부(49)는 더미 접촉부(dummy contact)로 지칭될 수 있다. 따라서, 내부 에지 종단 영역(31)에 위치한 제2 도전형의 기둥(29)은 전기적으로 플로팅(floating)된다. 일부 실시예에서, 제2 접촉부(49)를 형성하기 위한 개구(50)는, 제1 표면(12) 상으로 추가로 연장되고 제1 표면(12) 상에 위치하며 게이트 전극(22)을 덮는 절연층(44)으로 채워질 수 있다. 일부 실시예에서, 절연층(44)은 또한 외부 에지 종단 영역(32)의 에지 트렌치(38)를 덮는다.
내부 에지 종단 영역(31)은 전이 영역(30)과 구별되는데, 전이 영역(30)에 위치한 제2 도전형의 기둥(29)이 소스에 연결되는 반면 내부 에지 종단 영역(31)에 위치한 제2 도전형의 기둥(29)은 제2 접촉부(49)가 전기적으로 절연되기 때문에 소스에 연결되지 않는다는 점에서 서로 구별된다.
전이 영역(30) 및 내부 에지 종단 영역(31)에 위치하는 기둥(29)의 수는 도 1b에 도시된 것과 다를 수 있지만, 적어도 하나의 기둥(29)이 전이 영역(30) 및 내부 에지 종단 영역(31) 각각에 위치한다.
도 2는 제1 접촉부(43)의 도전 재료가 도시된, 트랜지스터 디바이스(10)의 일부의 단면도를 도시한다. 이 실시예에서, 트랜지스터 디바이스는 전이 영역(30)에서 활성 영역(15)과 공유되는 제2 도전형을 포함하는 단일 기둥(29)을 포함한다. 내부 에지 종단 영역(31)에 위치한 제2 도전형의 기둥(29)에 대한 제2 접촉부(49) 각각을 위한 개구(50)는 절연 재료(51)로 채워진다. 반도체 바디(11)의 제1 표면(12) 상에 위치하는 절연층(44)은 또한 개구(50)에 있는 이 절연 재료(51) 상에 위치하므로 제2 접촉부(49) 상에 위치한다. 제2 접촉부(49)를 위한 개구(50)의 폭 및 형상은 유전체층(44), 소스 영역(20) 및 바디 영역(19)을 통해 제1 접촉부(43)에 대한 제2 도전형의 기둥(29)으로 나 있는 개구와 상이하다.
도 3은 다른 실시예에 따른 트랜지스터 디바이스(10)의 일부의 단면도를 도시한다. 이 실시예에서, 제2 접촉부(49)는 개구(50)의 측벽(54)과 베이스(51)를 라이닝하는 절연 재료(53)를 포함하고 개구(50)의 측벽(54)과 베이스(51)를 라이닝하는 절연 재료(53)의 층 사이의 갭의 개구에 위치한 도전 재료(55)를 더 포함한다. 도전 재료(55)는 도전 재료가 제1 접촉부(43)용 개구에 삽입됨과 동시에 형성될 수 있고, 따라서 트랜지스터 디바이스(10)의 소스 접촉부에 전기적으로 연결될 수 있다. 제2 접촉부(49)용 개구(50)를 라이닝하는 절연 재료(53)로 인해, 이 도전 재료(55)와 제2 접촉부(49)는 내부 에지 종단 영역(31)의 제2 도전형의 기둥(29)으로부터 전기적으로 절연된다. 따라서, 내부 에지 종단 영역(31)에 위치한 제2 도전형의 기둥(29)은 전기적으로 플로팅(floating)된다.
이제 도 4a 내지 도 4d를 포함하는 도 4를 참조하여 트랜지스터 디바이스의 제조 방법을 설명한다. 도 4a는 제1 표면(12) 및 제1 표면(12)에 대향하는 제2 표면(13) 및 제1 표면(12)과 제2 표면(13) 사이에서 연장되는 측면(14)을 갖는 제1 도전형의 반도체 바디(11)를 도시한다. 반도체 바디(11)는 단결정 실리콘과 같은 실리콘 또는 단결정 실리콘 기판 상의 에피택셜 실리콘 층으로 형성될 수 있다. 제1 도전형의 드레인 영역(17)은 제2 표면(13) 또는 그 근처에 위치한다. 반도체 바디(11)는 드레인 영역(17) 상에 위치한 제1 도전형의 드리프트 영역(18)을 더 포함한다. 드레인 영역(17)은 드리프트 영역(18)보다 고농도로 도핑된다. 일부 실시예에서, 드레인 영역(17)은 고농도로 도핑된 실리콘 기판에 의해 제공된다. 일부 실시예에서, 제1 표면(12)의 처리 완료 후, 제2 표면(13)은 기판의 두께를 감소시키고 반도체 바디(11)의 두께를 원하는 최종 두께로 감소시키기 위해 연마 광택 처리된다.
단일 트랜지스터 디바이스(10)의 반도체 바디(11)는 일반적으로 반도체 웨이퍼의 복수의 디바이스 위치(60) 중 하나로 처리된다. 디바이스 위치는 일반적으로 열과 행으로 배열되고 톱날라인(saw streets)에 의해 서로 분리된다. 웨이퍼의 모든 디바이스 위치(60)는 실질적으로 동시에 처리된다. 트랜지스터 디바이스(10)가 디바이스 위치 각각에 형성된 후, 웨이퍼는 각각 트랜지스터 디바이스(10)를 포함하는 다이 또는 칩이라고도 불리우는 복수의 개별 반도체 바디를 생성하도록 싱귤레이트된다(singulated).
도 4는 단일 디바이스 위치(60)의 부분 단면도를 도시하고, 스위칭에 사용되는 트랜지스터 디바이스(10)의 활성 영역(15)을 형성할 부분(61), 및 활성 영역(15)을 측방향으로 둘러싸고 각각의 디바이스 위치(60)의 주변부에 위치하는 에지 종단 영역(16)을 형성할 부분(62)을 도시한다. 제1 표면(12)에 실질적으로 수직으로 연장되는 제1 도전형에 반대되는 제2 도전형의 복수의 기둥(29)을 포함하는 초접합 구조(28)가 제조되었다. 제2 도전형의 기둥(29)은 드리프트 영역(18) 내에 위치하며 드레인 영역(17)까지 연장되지 않는다. 이는 제2 도전형의 기둥(29)과 드리프트 영역(18) 사이에 복수의 pn 접합을 생성하며, 이 복수의 pn 접합은 제1 표면(12)에 실질적으로 수직으로 연장된다. 활성 영역(15)을 형성하기 위한 디바이스 위치의 부분(61)(일반적으로 디바이스 위치(60)의 중앙 영역)에서, 게이트 트렌치(23)는 이웃하는 제2 도전형의 기둥들(29) 사이에 형성된다. 게이트 트렌치(23)는 게이트 유전체를 형성하는 유전체 재료(24)로 라이닝되고, 도전성 게이트 전극(22)은 트렌치(23)에서 유전체 재료(24) 상에 형성되어 트렌치 게이트 전극(22)을 생성한다. 이 실시예에서, 에지 종단 영역(16)을 형성할 디바이스 위치(60)의 부분(62)은 제2 도전형의 기둥들(29) 사이에 위치한 어떠한 트렌치도 포함하지 않는다.
에지 트렌치(38)는 반도체 바디(11)의 주변부에 제공된다. 이 실시예에서, 에지 트렌치(38)는 또한 트렌치의 측벽(65)과 베이스(66)를 라이닝하는 절연층(64)에 의해 반도체 바디(11)로부터 전기적으로 절연되는 도전 재료(63)를 포함한다. 에지 트렌치(38)는 에지 종단 영역(16) 및 활성 영역(15)의 제2 도전형의 기둥(29)을 측방향으로 연속적으로 둘러싼다. 제2 도전형의 도펀트가 반도체 바디(11) 내로 제1 표면(12) 내로 주입되어 반도체 바디(11)에 제2 도전형의 바디 영역(19)이 형성되었다. 이 바디 영역(19)은 디바이스 위치(60) 전체에 걸쳐, 따라서 활성 영역(15) 및 에지 종단 영역(16) 전체에 걸쳐 반도체 바디의 측면(14)으로 측방향으로 연장된다. 제1 표면(12)으로부터의 깊이(X2)를 갖는, 바디 영역(19)과 드리프트 영역(18) 사이의 pn 접합(21)이 형성된다.
도 4b를 참조하면, 활성 영역(15)을 형성할 디바이스 위치(60)의 부분 위에 위치한 개구(101)를 갖는 마스크(100)가 제1 표면(12)에 적용된다. 제1 도전형의 도펀트가 제1 표면(12)을 통해 개구(101)에 의해 노출된 영역 내에서 반도체 바디(11) 내로 주입된다. 제1 도전형의 도펀트의 주입은 화살표(102)로 표시된다. 제1 도전형의 도펀트는, 활성 영역(15)을 형성하고 제1 표면(12)에서 바디 영역(19) 상에 위치하는 소스 영역(20)을 형성할 제1 표면(12)의 사전 정의된 영역 내로 국부적으로 주입된다. 제1 표면(12)으로부터 소스 영역(20)의 깊이는 바디 영역(19)의 깊이보다 얕다. 마스크(100)의 개구(101)는 최종 트랜지스터 디바이스(10)의 활성 영역(15)을 형성할 디바이스 위치(60)의 사전 결정된 영역(61)을 정의한다.
도 4c를 참조하면, 화살표(102)로 개략적으로 표시된 바와 같이, 마스크(100)의 개구(101)에 의해 노출된 디바이스 위치(60)의 사전 결정된 영역(61)에서 제2 도전형의 도펀트가 제1 표면(12) 내로 주입된다. 제2 도전형의 도펀트는 마스크(100)의 개구(101)에 의해 노출된 사전 정의된 영역 내로 국부적으로 주입되어, 트랜지스터 디바이스의 활성 영역(15)을 형성할 반도체 바디(11)의 이 사전 정의된 영역(61)의 바디 영역(19)의 제2 도전형의 도펀트의 농도는 마스크(100)에 의해 덮이고 트랜지스터 디바이스의 에지 종단 영역(16)을 형성할 바디 영역(19)의 부분(62)에서보다 더 크다. 일부 실시예에서, 바디 영역(19)과 그 하부의 드리프트 영역(18) 사이에 형성된 pn 접합(21)은, 트랜지스터 디바이스의 에지 종단 영역(16)을 형성할 마스크(100)에 의해 덮이는 부분 아래에 위치한 영역에서의 바디 영역(19)과 드리프트 영역(18) 사이에 형성된 pn 접합(21)의 깊이와 비교하여, 제2 도전형의 도펀트로 제2 주입 과정을 거친 반도체 바디(11)의 사전 정의된 영역(61)에서 제1 표면(12)으로부터 더 깊은 깊이(X1)에 위치한다.
마스크(100)의 적용 이전의 바디 영역(19)의 도핑 농도는 에지 종단 영역(16)에 대해 최적화되도록 선택될 수 있다. 그 다음, 에지 종단 영역(16)은 마스크(100)에 의해 덮인다. 동일한 마스크(100)가 소스 영역(20)을 주입하고 활성 영역(15) 내에서 제2 도전형의 도펀트의 제2 주입을 수행하는 데 사용된다. 이는 제2 도펀트의 제2 주입의 영역 범위를 제어하고 이러한 도펀트를 활성 영역(15)으로 제한하는 간단한 방법이다. 따라서, 활성 영역(15)의 바디 영역(19)의 제2 도전형의 도펀트의 농도는 에지 종단 영역(16)의 바디 영역(19)의 도펀트의 농도로부터 독립적으로 제어될 수 있다. 활성 영역(15) 내로 제2 도전형의 도펀트의 제2 주입을 위해 사용되는 주입 조건은, 2개의 주입에 의해 제공되는 총 도핑 농도가 활성 영역(15) 내에서 원하는 총 도핑 농도 및 임계 전압을 제공하도록 선택될 수 있다. 예를 들어, 활성 영역(15) 및 에지 종단 영역(16) 모두에서 바디 영역(19)의 제1주입에 사용되는 주입 조건은 40kEV에서 3e12일 수 있고, 활성 영역(15) 내에서의 제2 주입에 대해서는 40keV에서 5e12일 수 있다.
도 4d를 참조하면, 방법은, 활성 영역(15) 내에 위치한 제2 도전형의 기둥들(29) 중 일부 각각 및, 에지 종단 영역(16), 특히 활성 영역(15) 내에 연속적으로 그리고 측방향으로 인접하여 위치하는 에지 종단 영역(16)의 전이 영역(30)에 위치할 인접한 제2 도전형의 기둥들(29) 중 일부에 대한 제1 전기 전도성 접촉부(43)를 형성함으로써 계속된다. 마스크(100)가 제거되고 절연 또는 유전체 층(104)이 제1 표면(12)에 적용된다. 절연층(104)은, 활성 영역(15) 내에 위치한 제2 도전형의 기둥(29) 각각 및 에지 종단 영역(16)의 전이 영역(30)에 위치할 인접한 제2 도전형의 기둥들(29) 중 하나 이상 위에서 제1 표면(12) 상에 하나 이상의 개구(105)를 제공하도록 구성될 수 있다. 반도체 바디(11)는 개구(105)를 통해 에칭되어 각각의 경우 소스 영역(20) 및 바디 영역(19)을 통해 제2 도전형의 기둥(29)으로 연장되는 반도체 바디(11)의 트렌치(106)를 생성한다. 그 다음, 도전 재료(107)가 트렌치(106) 내로 삽입되어 소스 영역(20), 바디 영역(19) 및 제2 도전형의 기둥(29)에 대한 접촉부(43)를 생성한다.
서로 다른 도핑 농도를 갖는 별도의 종단 바디 영역 및 별도의 채널 또는 활성 영역 바디 영역을 포함하는 초접합 구조를 갖는 트랜지스터 디바이스(10)가 제공된다. 트랜지스터 디바이스(10)는 개선된 종단 차단 전압 및 원하는 값의 활성 셀 Vth(임계 전압)를 갖는다. 활성 영역(15)의 바디 영역(19)은 원하는 임계 전압을 달성하기 위해 에지 종단 영역(16)에서보다 더 높은 도핑 농도를 갖는다. 이는 트랜지스터 디바이스의 차단 전압을 낮추지 않고 달성되는데, 그 이유는 종단 영역의 차단 전압이 종단 영역의 바디 영역에 대해 다른(더 낮은) 도핑 농도를 사용함으로써 개별적으로 최적화되기 때문이다. 이것은 또한 디바이스의 차단 전압을 개선하기 위해 종단 구조의 설계를 독립적으로 최적화할 수 있도록 한다.
"아래(under)", "밑(below)", "하부(lower)", "위(over)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 제1 구성요소의 제2 구성요소에 대한 위치를 설명하기 위해 설명의 편이를 위해 사용된다. 이들 용어는 도면에 도시된 것과 다른 배향 이외에 디바이스의 다른 배향을 포함하도록 의도된다. 또한, "제1(first)”, “제2(second)” 등과 같은 용어는 다양한 구성요소, 영역, 부분 등을 설명하는데 사용되며, 또한 제한적 의도로 사용되지 않는다. 명세서 전체에서 유사한 용어는 유사한 구성요소를 나타낸다.
본 명세서에서 사용되는 바와 같이, "갖는(having)", "함유하는(containing)", "포함하는(including, comprising)" 등의 용어는 언급된 구성요소나 특징의 존재를 나타내지만 추가 구성요소나 특징을 배제하지 않는 개방형 용어이다. "하나의(a, an)", "그(the)" 및 "상기(the)"의 용어는 문맥이 명백하게 달리 나타내지 않는 한 단수뿐만 아니라 복수도 포함하도록 의도된다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예의 특징은 서로 결합될 수 있다.
특정 실시예가 본 명세서에서 예시되고 설명되었지만, 본 발명의 범위를 벗어나지 않는 선에서, 도시되고 설명된 특정 실시예는 다양한 대안적 및/또는 등가 구현에 의해 대체될 수 있다는 것이 당업자에 의해 인식될 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되는 것으로 의도된다.

Claims (15)

  1. 트랜지스터 디바이스로서,
    반도체 바디를 포함하고, 상기 반도체 바디는,
    제1 표면, 상기 제1 표면에 대향하는 제2 표면 및 측면과,
    활성 영역 및 상기 활성 영역을 측방향으로 둘러싸는 에지 종단 영역(edge termination region)과,
    상기 제2 표면에 있는 제1 도전형의 드레인 영역, 상기 드레인 영역 상의 상기 제1 도전형의 드리프트 영역, 상기 드리프트 영역 상의 상기 제1 도전형과 반대되는 제2 도전형의 바디 영역을 포함하되,
    상기 활성 영역 내에서 상기 제1 도전형의 소스 영역은 상기 바디 영역 상에 배열되고,
    상기 바디 영역은 상기 에지 종단 영역보다 상기 활성 영역 내에서 더 높은 도핑 농도를 갖는,
    트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 바디 영역은 상기 반도체 바디의 상기 측면으로 연장되는,
    트랜지스터 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 드리프트 영역과 상기 바디 영역 사이에 형성된 pn 접합은 상기 에지 종단 영역보다 상기 활성 영역 내에서 상기 제1 표면으로부터의 더 깊은 깊이로 상기 반도체 바디 내에 위치하는,
    트랜지스터 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 활성 영역 내에 복수의 게이트 전극이 제공되고, 각각의 게이트 전극은 상기 반도체 바디 내로 연장되는 게이트 트렌치에 위치하는,
    트랜지스터 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 표면에 실질적으로 수직으로 연장되고 상기 활성 영역 및 상기 에지 종단 영역 내의 상기 드리프트 영역 내에 위치하는 상기 제2 도전형의 복수의 기둥을 포함하는 초접합 구조를 더 포함하는,
    트랜지스터 디바이스.
  6. 제5항에 있어서,
    상기 에지 종단 영역은 전이 영역, 내부 에지 종단 영역 및 외부 에지 종단 영역을 포함하되, 상기 제2 도전형의 상기 기둥은 상기 전이 영역 및 상기 내부 에지 종단 영역 내에 배열되고, 상기 외부 에지 종단 영역에는 상기 제2 도전형의 기둥이 없는,
    트랜지스터 디바이스.
  7. 제6항에 있어서,
    상기 활성 영역 내에서 상기 제2 도전형의 상기 기둥은 소스 전위에 전기적으로 연결되고, 상기 전이 영역 내에서 상기 제2 도전형의 상기 기둥 중 하나 이상은 소스 전위에 전기적으로 연결되며, 상기 내부 에지 종단 영역 내에서 상기 제2 도전형의 상기 기둥 중 하나 이상은 전기적으로 플로팅(floating)되는,
    트랜지스터 디바이스.
  8. 제6항 또는 제7항에 있어서,
    상기 활성 영역 및 상기 전이 영역 내에서, 상기 제2 도전형의 상기 기둥 각각에 대한 상기 바디 영역을 통한 제1 접촉부가 제공되고, 상기 제1 접촉부는 전기 도전 재료를 포함하고, 상기 내부 에지 종단 영역 내에서 상기 제2 도전형의 상기 기둥 각각에 대한 상기 바디 영역을 통한 제2 접촉부가 제공되며, 상기 제2 접촉부는 절연 재료를 포함하는,
    트랜지스터 디바이스.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 에지 종단 영역은 복수의 트렌치를 더 포함하고, 하나의 트렌치는 상기 제2 도전형의 개개의 기둥들 사이에 측방향으로 배열되는,
    트랜지스터 디바이스.
  10. 제9항에 있어서,
    상기 트렌치 각각은 상기 반도체 바디로부터 전기적으로 절연된 도전 재료를 포함하는,
    트랜지스터 디바이스.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 외부 에지 종단 영역 내에 배열된 적어도 하나의 에지 트렌치(edge trench)를 더 포함하되, 상기 적어도 하나의 에지 트렌치는 상기 활성 영역을 측방향으로 둘러싸는,
    트랜지스터 디바이스.
  12. 트랜지스터 디바이스를 제조하는 방법으로서,
    제1 표면, 상기 제1 표면에 대향하는 제2 표면 및 측면, 상기 제2 표면에 있는 제1 도전형의 드레인 영역 및 상기 드레인 영역 상의 상기 제1 도전형의 드리프트 영역을 포함하는 상기 제1 도전형의 반도체 바디를 제공하는 단계와,
    상기 제1 도전형과 반대되는 제2 도전형의 도펀트를 상기 제1 표면 내로 주입하고, 상기 반도체 바디의 측면들 사이에 연장되는 바디 영역을 상기 드리프트 영역 상에 형성하는 단계와,
    상기 제1 도전형의 도펀트를 상기 제1 표면의 사전 정의된 영역 내로 국부적으로 주입하여 상기 바디 영역 상에 소스 영역을 형성하는 단계와,
    상기 제2 도전형의 도펀트를 상기 제1 표면 내로 상기 사전 정의된 영역 내로 국부적으로 주입하여, 상기 바디 영역이 상기 사전 정의된 영역 외부의 측방향에서보다 상기 사전 정의된 영역 내에서 더 높은 농도의 상기 제2 도전형의 도펀트를 포함하도록 하는 단계를 포함하는,
    트랜지스터 디바이스를 제조하는 방법.
  13. 제12항에 있어서,
    상기 제1 도전형의 도펀트를 사전 정의된 영역 내로 국부적으로 주입하는 단계는,
    마스크를 상기 제1 표면에 적용하고 상기 트랜지스터 디바이스의 에지 종단 영역을 형성하는 단계 ― 상기 마스크는 상기 트랜지스터 디바이스의 활성 영역을 정의하는 개구를 가지고, 상기 제1 표면의 주변 영역은 상기 마스크에 의해 덮임 ―,
    상기 제1 도전형의 상기 도펀트를 상기 개구를 통해 상기 제1 표면 내로 주입하여 상기 바디 영역 상에 상기 소스 영역을 형성하는 단계를 포함하는,
    트랜지스터 디바이스를 제조하는 방법.
  14. 제13항에 있어서,
    상기 제2 도전형의 도펀트를 상기 제1 표면 내로 상기 사전 정의된 영역 내로 국부적으로 주입하는 단계는,
    상기 제2 도전형의 도펀트를 상기 마스크의 상기 개구를 통해 상기 제1 표면 내로 주입하는 단계를 포함하는,
    트랜지스터 디바이스를 제조하는 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 반도체 바디는,
    상기 드리프트 영역 내에 위치하고 상기 제1 표면에 실질적으로 수직으로 연장되는 상기 제2 도전형의 복수의 기둥을 포함하는 초접합 구조, 및
    복수의 게이트 트렌치 ― 상기 게이트 트렌치 중 하나는 상기 제2 도전형의 개개의 기둥들 사이에 측방향으로 배열됨 ―를 더 포함하는,
    트랜지스터 디바이스를 제조하는 방법.
KR1020220123948A 2021-09-29 2022-09-29 트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법 KR20230046263A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP21200017.8 2021-09-29
EP21200017.8A EP4160693A1 (en) 2021-09-29 2021-09-29 Transistor device a method for producing a transistor device

Publications (1)

Publication Number Publication Date
KR20230046263A true KR20230046263A (ko) 2023-04-05

Family

ID=78085455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220123948A KR20230046263A (ko) 2021-09-29 2022-09-29 트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법

Country Status (4)

Country Link
US (1) US20230098462A1 (ko)
EP (1) EP4160693A1 (ko)
KR (1) KR20230046263A (ko)
CN (1) CN115881820A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
US10020380B2 (en) * 2015-01-23 2018-07-10 Alpha And Omega Semiconductor Incorporated Power device with high aspect ratio trench contacts and submicron pitches between trenches
US10263070B2 (en) * 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs
JP7505217B2 (ja) 2019-05-15 2024-06-25 富士電機株式会社 超接合半導体装置および超接合半導体装置の製造方法

Also Published As

Publication number Publication date
CN115881820A (zh) 2023-03-31
EP4160693A1 (en) 2023-04-05
US20230098462A1 (en) 2023-03-30

Similar Documents

Publication Publication Date Title
US7015104B1 (en) Technique for forming the deep doped columns in superjunction
US8575685B2 (en) Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US7893488B2 (en) Charged balanced devices with shielded gate trench
US7361953B2 (en) Semiconductor apparatus having a column region with differing impurity concentrations
US8053298B2 (en) Planar split-gate high-performance MOSFET structure and manufacturing method
JP4132102B2 (ja) 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ
EP1745517B1 (en) Insulated gate semiconductor device
TWI399815B (zh) 具有優化的可製造性的垂直功率裝置的高壓結構及方法
KR101375887B1 (ko) 소스-드레인간 직통 전류 경로를 갖는 횡형 트랜치 게이트 전계효과 트랜지스터
US9252251B2 (en) Semiconductor component with a space saving edge structure
US20090057713A1 (en) Semiconductor device with a semiconductor body
US8860130B2 (en) Charged balanced devices with shielded gate trench
US9356134B2 (en) Charged balanced devices with shielded gate trench
US20150118810A1 (en) Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US20220052170A1 (en) Mosfet with distributed doped p-shield zones under trenches
US20050073003A1 (en) LDMOS transistor
KR20060036393A (ko) 반도체 소자 및 그 형성 방법
US20220173227A1 (en) Finfet power semiconductor devices
KR20230046263A (ko) 트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법
US20230101553A1 (en) Transistor device and method for producing a transistor device
US20090020832A1 (en) Semiconductor Devices and the Manufacture Thereof
CN112864244A (zh) 超结器件
KR20190076622A (ko) 이너 웰을 가진 슈퍼 정션 트랜지스터