WO2009139417A1 - 半導体装置およびその製造方法 - Google Patents

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groove
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semiconductor device
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和男 下山
安彦 塚本
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富士電機デバイステクノロジー株式会社
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Definitions

  • the present invention relates to a semiconductor device such as a reverse blocking IGBT (insulated gate bipolar transistor) used in a power converter and the like and a method for manufacturing the same.
  • a semiconductor device such as a reverse blocking IGBT (insulated gate bipolar transistor) used in a power converter and the like and a method for manufacturing the same.
  • a conventional method of manufacturing a reverse blocking IGBT will be described.
  • the p collector is formed by forming a deep p isolation layer, thinning the wafer to the extent that the p isolation layer is exposed after forming the gate / emitter structure, and performing ion implantation and annealing on the back surface of the thinned wafer to connect the p isolation layer.
  • a method of forming a layer see, for example, Patent Document 1 below).
  • a MOS structure is formed by an IGBT surface process, the back surface of the wafer is back-wrapped, and the MOS structure side is attached to a glass support substrate.
  • a mask pattern is formed on the back surface located on the upper side, and wet anisotropic etching using, for example, an alkaline solution is performed to form a V-shaped groove.
  • a p diffusion layer is formed on the front surface side of the wafer in the vicinity of the dicing region, and a gate / emitter structure (MOS structure) is formed.
  • FIG. 28 is a cross-sectional view of the main part of the outer periphery of the reverse blocking IGBT formed by the second prior art.
  • the p diffusion layer on the front surface side of the wafer and the p collector layer on the back surface side of the wafer are connected by a p isolation layer formed on the side wall of the V-shaped groove.
  • laser irradiation processing for silicon wafers is being widely adopted.
  • One of them is the above-described laser annealing treatment for activating the dopant introduced by ion implantation.
  • As a method for activating the dopant introduced by ion implantation there is a furnace annealing treatment, but it is limited by the heat resistance temperature of the metal electrode film or protective film already formed on the front surface side of the wafer. Therefore, it cannot be processed at a high temperature, and the dopant activation rate is low.
  • the dopant on the back side can be activated at a high activation rate regardless of the heat resistant temperature of the structure on the front side of the wafer.
  • the diffusion of the dopant requires a long processing time at a high temperature, resulting in an extremely low throughput. Further, since the dopant progresses almost isotropically from the mask opening to the silicon bulk, it is inevitably lateral. In this case, the dopant is diffused, which causes an adverse effect on the reduction of the device pitch and the chip size.
  • the wafer is thinned and the glass support substrate is faced to the front surface of the device.
  • a V-shaped groove having a taper is penetrated from the back surface of the wafer to the surface of the wafer by wet etching, and a p-separation layer is formed on the side wall surface of the groove by ion implantation and laser annealing.
  • the groove having a taper is a groove having a sidewall having an inclination angle such that the groove width increases from the bottom toward the opening.
  • the collector electrode is formed by sputtering, but it is necessary to use a heat-resistant and expensive adhesive so that no problem arises even if the adhesive is heated by this sputtering process. Increase. Alternatively, it is necessary to use an expensive sputtering apparatus equipped with a special cooling mechanism so that the heating temperature does not rise.
  • FIG. 30 is an explanatory diagram showing a carrier profile according to the inclination angle of the side wall of the groove.
  • the vertical axis represents carrier concentration and the horizontal axis represents depth.
  • the inclination angle of the side wall of the V-shaped groove is defined as an angle between a line extending from a plane on the wafer back surface where the opening is formed and the side wall of the groove on the opening of the groove.
  • FIG. 30 shows a carrier profile in which the inclination angle of the side wall of the V-shaped groove is 0 ° and from 55 ° to 85 ° every 5 °, and is cited from Non-Patent Document 1 described above.
  • the V-shaped groove is formed on the back surface of the wafer by wet anisotropic etching using an alkaline solution
  • the V-shaped groove is formed on the ⁇ 111 ⁇ surface because the back surface of the wafer is the ⁇ 100 ⁇ plane. Therefore, since the inclination angle of the side wall of the V-shaped groove is relatively small at 54.7 °, the taper is increased.
  • the difference between the width of the bottom of the groove and the width of the opening widens, and the side wall of the groove can absorb more laser light emitted from a direction perpendicular to the wafer back surface side. Therefore, as shown in FIG.
  • RIE Reactive Ion Etching
  • HBr HBr
  • NF3 He / O 2
  • etching gas dry etching
  • the inclination angle of the side wall of the groove is 90 ° or close to it.
  • the inclination of the side wall can be increased by relatively increasing the flow rate of He / O 2.
  • a groove having an angle smaller than 90 °, that is, a taper can be formed.
  • black silicon tends to be generated.
  • the RIE etching there is a problem that the inclination angle of the side wall of the groove can be reduced only to about 75 °.
  • a method of performing half-cut dicing using a dicing blade whose blade edge has a taper is known.
  • a groove having a taper can be formed regardless of the plane orientation or crystal direction of the wafer, so that the outer peripheral portion of the reverse blocking IGBT chip having a trench gate structure can be formed. It is suitable to form a separation layer using a groove having a taper.
  • FIG. 31 and FIG. 32 are explanatory diagrams showing problems when laser annealing is performed on a groove having a taper.
  • 31 and 32 show a case where laser annealing is performed by allowing a laser to enter a tapered groove from a direction perpendicular to the plane in which the opening of the groove is formed.
  • the inclination angle of the side wall of the groove is 75 °.
  • the irradiation energy density is 1.4 J, for example. / Cm 2 of laser light 64 is irradiated.
  • the irradiation energy density of the laser beam 65 in order to activate the dopant introduced into the side wall of the groove having a taper, the irradiation energy density of the laser beam 65 must be increased fourfold.
  • the irradiation energy density of the laser beam 65 applied to the laser beam is also increased by a factor of 4, and there is a problem that ablation and crystal defects occur on the plane or become amorphous.
  • the irradiation energy of the laser beam 65 is set so that the effective energy density applied to the side wall is 1.4 J / cm 2.
  • the laser beam having an excessive irradiation energy density is irradiated on the plane, and therefore, ablation and crystal defects are generated on the plane, or the plane becomes amorphous.
  • the present invention provides a semiconductor device, such as a reverse blocking IGBT, which can form a p-separation layer at a low cost, and eliminates the problems caused by the prior art described above, and a method for manufacturing the same. With the goal. Further, a wafer having a groove having a taper with a side wall inclination angle of 60 ° or more is formed by a simple method without damaging the flat surface on which the groove opening is formed by laser light. It is an object of the present invention to provide a method of manufacturing a semiconductor device such as a reverse blocking IGBT that can sufficiently activate a dopant introduced into a side wall.
  • a semiconductor device is formed on a first conductive type semiconductor substrate and an outer peripheral portion of a surface of a first main surface of the semiconductor substrate.
  • a first region of a second conductivity type, a second conductivity type well region surrounded by the first region and spaced apart from the first region and formed in a surface layer of the first main surface of the semiconductor substrate, and the well A first conductivity type emitter region formed on a surface layer of the region, a gate electrode formed on the well region sandwiched between the emitter region and the semiconductor substrate via a gate insulating film, and on the gate electrode
  • a semiconductor device is the semiconductor device according to the first aspect, wherein the surface of the first side wall is a cut surface obtained by dicing or laser cutting, and the surface of the second side wall is a dicing blade. It is the processed surface processed by (1).
  • the surface of the second side wall is cut by a dicing blade that forms a V-shaped groove, an inverted trapezoidal groove, or a U-shaped groove.
  • the processing strain formed by the cutting process is removed by etching.
  • the semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the first aspect, wherein the collector electrode extends to the first side wall and the second side wall.
  • a distance between connection lines of the first side wall contacting the first main surface and the second side wall is 10 ⁇ m or more and 150 ⁇ m or less. It is characterized by being.
  • a method for manufacturing a semiconductor device comprising: a surface layer of a first main surface of a wafer, wherein a second region of the second conductivity type is provided on an outer peripheral portion of the semiconductor device formed on the wafer. Forming, a step of forming a groove reaching the first region from the second main surface of the wafer into the first main surface with a dicing blade, and removing processing strain formed in the groove by etching. Forming a second conductive type separation layer on the surface layer of the groove, a second conductive type collector layer on the surface layer of the second main surface, and connecting the separation layer and the collector layer to each other. Forming a collector electrode on the collector layer; and dicing or lasering the first region sandwiched between the first main surface and the bottom of the groove substantially perpendicularly to the first main surface. Cutting the wafer into chips.
  • the semiconductor device manufacturing method according to the invention of claim 7 is characterized in that, in the invention of claim 6, the depth of the first region is 30 ⁇ m or more and 170 ⁇ m or less.
  • a method for manufacturing a semiconductor device according to the sixth or seventh aspect wherein the distance between the bottom of the groove and the first main surface is not less than 10 ⁇ m and not more than 150 ⁇ m. It is characterized by that.
  • the shape of the dicing blade forming the groove is V-shaped, inverted trapezoidal or U-shaped. It is characterized by.
  • the semiconductor device manufacturing method according to the invention of claim 10 is characterized in that, in the invention of claim 6 or 8, the collector electrode is extended toward the inner wall of the groove.
  • the semiconductor device manufacturing method according to the invention of claim 11 is characterized in that, in the invention of claim 6 or 8, the depth of the processing strain of the groove is not less than 1 ⁇ m and not more than 20 ⁇ m. .
  • a method for manufacturing a semiconductor device according to the sixth or eleventh aspect wherein a depth at which the processing strain of the groove is removed by etching is 3 ⁇ m or more and 50 ⁇ m or less. It is characterized by.
  • the semiconductor device manufacturing method according to the invention of claim 13 is characterized in that, in the invention of claim 6 or 12, the etching is performed by acid etching or dry etching.
  • a fourteenth aspect of the present invention there is provided a method for manufacturing a semiconductor device according to the sixth aspect of the present invention, wherein the depth of the groove is the chip at the outer periphery of the wafer that is out of the chip region. It is characterized by being shallower than the depth of the groove.
  • a method for manufacturing a semiconductor device according to the sixth aspect of the present invention wherein at least a part of the groove is at the outer periphery of the wafer outside the region to be the chip. It does not reach the end.
  • a sixteenth aspect of the present invention there is provided a method for manufacturing a semiconductor device according to the sixth aspect of the present invention, wherein the separation layer is formed by ion-implanting and heat-treating the groove side surface and the second main surface formed by the dicing blade. And the collector layer are formed simultaneously.
  • a method for manufacturing a semiconductor device comprising: a surface layer of a first main surface of a wafer, wherein a second region of the second conductivity type is provided on an outer peripheral portion of the semiconductor device formed on the wafer.
  • Forming a composite mask by forming an aluminum film and a negative resist film in this order on the second main surface of the wafer, and patterning; and dry etching using the composite mask as an etching mask. Forming a groove reaching the first region so that the groove width increases from the bottom to the opening, selectively removing the negative resist film, and the first under the aluminum film.
  • the step of implanting impurity ions of the second conductivity type into the two main surfaces and the side surfaces of the grooves, and the aluminum film remaining on the second main surface of the wafer and implanted into the side surfaces of the grooves A first laser beam having a relatively high energy condition suitable for activation of pure ions is irradiated to the entire surface on the second main surface side of the wafer, and a second conductivity type separation layer is formed on the surface layer on the side surface of the groove.
  • Two laser beams are irradiated on the entire surface on the second main surface side of the wafer, and a second conductivity type collector layer is formed on the surface layer of the second main surface so that the separation layer and the collector layer are connected to each other.
  • a process of cutting the wafer into chips by using light Characterized in that it comprises a.
  • the semiconductor device manufacturing method according to the invention of claim 18 is characterized in that, in the invention of claim 17, the thickness of the aluminum film is formed to be greater than 0.05 ⁇ m and less than 1 ⁇ m.
  • a method for manufacturing a semiconductor device comprising: a surface layer of a first main surface of a wafer, wherein the second conductivity type first region is provided on an outer peripheral portion of the semiconductor device formed on the wafer.
  • the second main surface of the wafer is irradiated with a first laser beam having a relatively high energy condition suitable for activation of the impurity ions implanted into the side surface of the groove. Irradiate the entire surface of the groove A step of forming a second conductivity type separation layer on the surface layer of the side surface; a step of removing the aluminum film to expose the second main surface; and a step of removing the impurity ions implanted into the second main surface.
  • a second laser beam having a relatively low energy condition suitable for activation is irradiated to the entire surface on the second main surface side of the wafer, and a second conductivity type collector layer is formed on the surface layer of the second main surface.
  • the aluminum film is formed after the groove is formed by the dicing blade and before the impurity ions are implanted.
  • the method further includes a step of removing processing distortion of the dicing blade generated in the groove by etching.
  • the semiconductor device manufacturing method according to the invention of claim 21 is characterized in that, in the invention of claim 19, the cross-sectional shape of the dicing blade forming the groove is V-shaped or inverted trapezoidal. To do.
  • a method for manufacturing a semiconductor device according to a twenty-second aspect of the present invention is the method according to any one of the seventeenth to twenty-first aspects, wherein the opening is formed on the opening of the groove.
  • the angle between the line extending from the second main surface and the side surface of the groove is 40 degrees or more and less than 85 degrees.
  • a p diffusion layer is formed on the surface of the wafer near the dicing region of the wafer, and a groove is formed from the back surface of the wafer toward the surface of the wafer.
  • the mechanical strength at the outer periphery of the wafer is increased and the weight of the wafer can be supported by the wafer itself. Can be. This facilitates handling of the wafer.
  • the glass support substrate can be made unnecessary by setting the thickness of the residual film to 10 ⁇ m or more and increasing the mechanical strength of the outer peripheral portion of the wafer.
  • the depth of the p diffusion layer is set to 170 ⁇ m or less, the processing time of the thermal diffusion process for a long time at a high temperature can be greatly reduced, and the manufacturing cost and lead time can be reduced.
  • a groove having an opening wider than the bottom when a groove having an opening wider than the bottom is formed, laser annealing is performed using a laser beam having a relatively high energy condition suitable for activating the dopant introduced into the sidewall of the groove.
  • a groove opening is formed, and an aluminum film is formed on a plane (back surface of the wafer) on which the laser beam is irradiated vertically. For this reason, it can prevent that the laser beam of a comparatively high energy condition is irradiated to the back surface of a wafer.
  • the laser beam with excessive energy is not irradiated on the back surface of the wafer, it is possible to prevent ablation and crystal defects from occurring and to prevent amorphization.
  • FIG. 2 is a cross-sectional view of a main part manufacturing process of the semiconductor device of FIG. 1.
  • FIG. 5 is a main-portion manufacturing process cross-sectional view of the semiconductor device of FIG. 1, following FIG. 4; 6 is a fragmentary manufacturing step cross-sectional view of the semiconductor device of FIG. 1 following FIG.
  • FIG. 5 is a fragmentary manufacturing process cross-sectional view of the semiconductor device of FIG. 1 following FIG. 6; 8 is a fragmentary manufacturing step cross-sectional view of the semiconductor device of FIG. 1 following FIG. 7;
  • FIG. FIG. 9 is a main-portion manufacturing process cross-sectional view of the semiconductor device of FIG. 1 continued from FIG. 8;
  • FIG. 10 is a main-portion manufacturing step cross-sectional view of the semiconductor device of FIG. 1, following FIG. 9;
  • 11 is a fragmentary manufacturing step cross-sectional view of the semiconductor device of FIG. 1 following FIG. 10;
  • FIG. 6 is a manufacturing process diagram illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention, where (a) is a plan view of the wafer, (b) is a cross-sectional view of the principal part taken along line X1-X1 of (a), (C) is a cross-sectional view of the main part taken along line X2-X2 of (a), and (d) is a cross-sectional view of the main part taken along line YY of (a).
  • FIG. 11 is a manufacturing process diagram illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention, where (a) is a plan view of the main part process of the wafer, and (b) is a main part cut along the YY line of (a). It is process sectional drawing.
  • FIG. 10 is a cross-sectional view of essential parts of the semiconductor device according to Example 4;
  • FIG. 15 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 4, following FIG. 14;
  • FIG. 16 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 4, following FIG. 15;
  • FIG. 17 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 4, following FIG. 16;
  • FIG. 10 is a cross-sectional view of essential parts of the semiconductor device according to Example 4;
  • FIG. 15 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 4, following FIG. 14
  • FIG. 18 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 4, following FIG. 17;
  • FIG. 19 is a principal part manufacturing process sectional view of the semiconductor device according to Example 4, which is subsequent to FIG. 18;
  • FIG. 20 is a main-portion manufacturing-process cross-sectional view of the semiconductor device according to Example 4, continued from FIG. 19;
  • FIG. 10 is a main-portion manufacturing process cross-sectional view of a semiconductor device according to Example 5;
  • FIG. 22 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Example 5 that follows FIG. 21;
  • FIG. 23 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 5, following FIG. 22;
  • FIG. 24 is a main-portion manufacturing process cross-sectional view of the semiconductor device according to Working Example 5, following FIG. 23; It is explanatory drawing shown about the structure of a back surface marking apparatus. It is process drawing and element sectional drawing of separation layer formation of reverse blocking IGBT manufactured with the 1st conventional technology. It is process drawing of reverse blocking IGBT manufactured with the 2nd prior art.
  • FIG. 28 is a cross-sectional view of a reverse blocking IGBT manufactured in the step of FIG. 27.
  • FIG. 28 is a process cross-sectional view in which ion implantation and laser annealing are performed in the process of FIG. 27. It is explanatory drawing shown about the carrier profile by the inclination-angle of the side wall of a groove
  • FIG. 1A and 1B are cross-sectional views of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1A is a cross-sectional view of an essential part in the vicinity of a p isolation layer, and FIG. is there.
  • This semiconductor device is exemplified by reverse blocking IGBT.
  • the reverse blocking IGBT is separated from the p diffusion layer 4 by being surrounded by the n semiconductor substrate 1, the p diffusion layer 4 formed on the outer peripheral portion of the surface of the first main surface 2 of the n semiconductor substrate 1, and the p diffusion layer 4.
  • the device surface structure 6 formed in the surface layer of the active region 5 (region in which the main current flows) of the first main surface 2 (surface) of the n semiconductor substrate 1 and p formed in the surface layer of the second main surface 3
  • Collector layer 8 collector electrode 18 formed on p collector layer 8
  • p isolation layer 9 formed on the surface layer of second sidewall 7 of semiconductor substrate 1 in contact with p diffusion layer 4 and p collector layer 8. Consists of.
  • the side wall of the semiconductor substrate 1 is composed of a first side wall 10 diced and cut perpendicular to the first main surface 2 and a second side wall 7 in contact with the first side wall 10 and in contact with the second main surface 3.
  • the second side wall 7 includes a first location a connected to the first side wall 10 and a second location b connected to the first location a and the second main surface 3 to form the p isolation layer 9.
  • the angle between the first main surface 2 and the first side wall 10 is 90 °
  • the angle ⁇ 1 between the first side wall 10 and the first location a of the second side wall 7 is 90 °.
  • the angle ⁇ 2 between the first location a and the second location b of the second location 7 is more than 90 °
  • the angle ⁇ 3 between the second location b and the second main surface 3 is the first main surface 2 and the first location a. Is equal to ⁇ 2.
  • the 1st side wall 10 is a dicing surface and there exists an unevenness
  • ⁇ 1 and ⁇ 3 are angles on the side where the semiconductor substrate 1 is present, and ⁇ 2 is an angle on the side where the semiconductor substrate 1 is not present.
  • ⁇ 1 is an angle with respect to the first side wall 10
  • ⁇ 2 is an angle with respect to the first location a
  • ⁇ 3 is an angle with respect to the second main surface 3.
  • the depth of the p diffusion layer 4 is 30 ⁇ m to 170 ⁇ m (preferably about 70 ⁇ m) in the case of a reverse blocking IGBT having a breakdown voltage class of 1200 V, and the thickness of the first side wall 10 exposes the p diffusion layer 4. Therefore, the depth becomes smaller than the depth of the p diffusion layer 4. That is, the thickness of the first side wall 10 is 10 ⁇ m to 150 ⁇ m (preferably about 50 ⁇ m).
  • the 1st side wall 10 is a side wall of the below-mentioned remaining film 43 cut
  • the surface is a dicing surface or a laser surface.
  • the laser surface means a dicing surface by laser dicing.
  • the second side wall 7 is an inner wall of a groove 41 described later and is an etching surface.
  • the device surface structure 6 formed in the active region 5 includes a p-well region 11 formed in the surface layer of the n semiconductor substrate 1 and an n-emitter formed in the surface layer of the p-well region 11.
  • a region 12, a gate electrode 14 formed on a p-well region 11 sandwiched between an n emitter region 12 and an n semiconductor substrate 1 via a gate insulating film 13 are provided.
  • the gate insulating film 13 and the gate electrode 14 are formed on a part of the n emitter region 12, the p well region 11, and the n semiconductor substrate 1.
  • An aggregate of the gate structure including the gate insulating film 13 and the gate electrode 14 is hereinafter referred to as a MOS gate structure 19 for convenience.
  • the gate insulating film 13 is formed flat as shown in FIG. 1B.
  • a groove is formed on the surface of the n semiconductor substrate 1, and the gate insulating film 13 is formed on the surface of the groove.
  • a so-called trench gate structure may be used.
  • FIG. 2 is a cross-sectional view of a main part of a dicing blade having a different shape and a semiconductor substrate processed by the dicing blade.
  • FIGS. 2A to 2C are cross-sectional views of the dicing blade, and FIG. In the case of the V shape, FIG. 5B shows the case of an inverted trapezoidal shape, FIG. 10C shows the case of a U shape, and FIGS. In the same figure, (d) is a V-shaped case, (e) is an inverted trapezoidal shape, and (f) is a U-shaped case.
  • the cross-sectional shapes of the dicing blades 31, 32, and 33 are V-shaped, inverted trapezoidal shape, and U-shape, respectively.
  • 2D to 2F, the first and second main surfaces 2 and 3 are shown with the first and second main surfaces 2 and 3 turned upside down for the convenience of illustration.
  • the second side wall 7 is a straight line, and the angle ⁇ 11 at the connecting portion between the first side wall 10 and the second side wall 7 is more than 90 ° (preferably about 140 ° to 160 °). .
  • the angle ⁇ 31 at the connection portion between the second main surface 2 and the second side wall 7 is more than 90 ° (preferably about 110 ° to 130 °).
  • the second side wall 7 is a polygonal line, and the angle ⁇ 12 at the connecting portion with the first side wall 10 is 90 °. Further, the angle ⁇ 32 at the connection portion with the second main surface 3 is more than 90 ° (preferably about 110 ° to 130 °).
  • the second side wall 7 is a curve, and the angle ⁇ 13 at the contact portion between the first side wall 10 and the second side wall 7 is approximately 90 °. Further, the angle ⁇ 33 of the contact portion between the second main surface 3 and the second side wall 7 is approximately 90 °.
  • angles ⁇ 31 to ⁇ 33 at the connection portion between the second main surface 3 and the second side wall 7 are close to 90 °, the boron implanted into the second side wall 7 in the ion implantation for forming the p isolation layer 9 is performed. It becomes difficult to obtain a high-concentration p isolation layer 9 by reducing the dose. Therefore, the angles ⁇ 31 to ⁇ 33 at the connection portion between the second main surface 3 and the second side wall 7 are preferably about 110 ° to 130 °.
  • the shape of the dicing blade used in the first embodiment is an inverted trapezoid (FIG. 2B).
  • FIG. 3A and 3B show the groove shape of the back surface in which a reverse trapezoidal groove not penetrating from the back surface of the wafer is formed.
  • FIG. 3A is a plan view
  • FIG. 3B is a line X1-X1 in FIG.
  • FIG. 4C is a sectional view of the principal part taken along the line X2-X2 in FIG.
  • reference numerals 2 and 3 used in FIG. 1 are also used as the first main surface (front surface) and the second main surface (back surface) of the wafer 40.
  • the thickness of the remaining film 43 shown in FIG. 3 is, for example, 50 ⁇ m
  • the width of the opening of the inverted trapezoidal groove 41 is, for example, 200 ⁇ m.
  • the depth of the groove 41 formed in the wafer 40 is set such that the chip formation region 42 (region where a large number of chips are formed) and the outer periphery of the wafer 40 as shown in FIGS.
  • the portion 44 (the region where no chip is formed) has the same depth, and all the grooves 41 reach the outer peripheral edge 45 of the wafer 40.
  • the wafer 40 refers to a semiconductor substrate in a state before being cut along a dicing region (which overlaps with the groove 41). Therefore, in this embodiment, the semiconductor substrate denoted by reference numeral 1 is a substrate when the wafer 40 is cut at the dicing area to form semiconductor chips.
  • the p diffusion layer 4 shown in FIG. 1 having a depth in the range of 30 ⁇ m to 170 ⁇ m from the surface of the dicing region (the first main surface 2 on the side opposite to the side where the grooves 41 are formed) is previously formed by thermal diffusion.
  • half-cut with a dicing blade (blade) from the back surface (second main surface 3) half-cut with a dicer or half-cut with a cutting blade: What is half-cut?
  • the depth of the thermal diffusion layer is preferably about 20 ⁇ m deeper than the thickness of the remaining film 43. This is because the variation of the blade cutting depth of half-cut dicing is taken into account, and the mechanical damage due to dicing is removed by etching or the like.
  • the thickness of the remaining film 43 is 10 ⁇ m to 150 ⁇ m according to the depth of the p diffusion layer 4, and the groove 41 is formed so that the tip of the groove 41 reaches the p diffusion layer 4.
  • the depth of the groove 41 of the outer peripheral portion 44 of the wafer 40 is made the same.
  • the damage layer 47 (see FIG. 7) formed along the half cut on the side wall (second side wall 7) of the formed groove 41 is 1 ⁇ m to 20 ⁇ m (preferably 1 ⁇ m to 15 ⁇ m).
  • the damaged layer 47 is removed by acid etching or dry etching.
  • the amount to be removed is 2 ⁇ m to 50 ⁇ m (preferably 3 ⁇ m to 30 ⁇ m).
  • a p isolation layer 9 and a p collector layer 8 are formed on the second side wall 7 of the groove 41 from which the damaged layer 47 has been removed and the back surface (second main surface 3) of the wafer 40 by ion implantation and laser annealing, respectively.
  • a collector electrode 18 is formed on the layer 8, and the collector electrode 18 extends on the p isolation layer 9. The remaining film 43 left by the formation of the groove 41 is cut vertically by a dicing blade after the collector electrode 18 is formed, and a reverse blocking IGBT chip is completed.
  • the dicing blade has a V-shape (reference numeral 31 in FIG. 2) for the purpose of suppressing the amount of impurities by ion implantation, the amount of dopant by annealing, and the cracking and chipping of the wafer in the dicing and post-dicing process steps.
  • V-shape reference numeral 31 in FIG. 2
  • Reverse trapezoidal shape reference numeral 32 in FIG. 2
  • U shape reference numeral 33 in FIG. 2
  • FIG. 4 to 11 are cross-sectional views of the main part manufacturing process shown in the order of the steps in the method for manufacturing the semiconductor device of FIG.
  • a flowchart of the formation process in the vicinity of the p isolation layer is shown.
  • boron is thermally diffused from a dicing region 46 located on the first main surface 2 (front surface) of the wafer 40 in advance to form a high-concentration p diffusion layer 4 with a diffusion depth of 30 ⁇ m to 170 ⁇ m. To do. This is because the depth (thickness) of the p diffusion layer 4 is related to the thickness of the remaining film 43 described later.
  • the thickness of the remaining half-cut film 43 from the opposite surface of the wafer 40 is also less than 30 ⁇ m. This is because, at this thickness, in order to prevent cracking and chipping of the wafer 40, a glass support substrate for fixing the wafer 40 is required. If the thickness is less than 10 ⁇ m, the laser light passes through the remaining film 43, and the laser light that has passed through the remaining film 43 reaches the wafer stage of the laser annealing apparatus, possibly causing laser irradiation damage to the stage. On the other hand, if the depth of the p diffusion layer 4 exceeds 170 ⁇ m, it takes too much time to form the p diffusion layer 4 and the manufacturing cost increases. Further, as described above, the chip size is increased by the lateral diffusion, and the manufacturing cost is increased by decreasing the number of chips taken per wafer or increasing the thickness of the diffusion mask.
  • a device surface structure 6 (only the MOS gate structure 19 is shown here for convenience) is formed on the first main surface 2, and a protective film (passivation film 17) is formed on the surface side.
  • the device surface structure 6 in FIG. 1 is represented by the MOS gate structure 19 for convenience.
  • the wafer 40 is thinned to a predetermined thickness on the second main surface 3 (back surface).
  • the first main surface 2 and the second main surface 3 are reversed and fixed, and the inverted trapezoidal dicing blade from the second main surface 3 (back surface) of the wafer 40 toward the first main surface 2.
  • the groove 41 is formed.
  • the groove 41 is formed so as to reach the p diffusion layer 4 formed on the first main surface 2.
  • the remaining film 43 of about 50 ⁇ m is left without cutting the wafer 40 so that the wafer 40 is not divided.
  • the thickness of the remaining film 43 is made smaller than the depth of the p diffusion layer 4.
  • the bottom of the groove 41 needs to be in contact with the p diffusion layer 4 in order to connect the p isolation layer 9 formed on the side wall (second side wall 7) of the groove 41 formed by the dicing blade to the p diffusion layer 4. Because there is.
  • the thickness of the remaining film 43 is set to 30 ⁇ m or less.
  • the thickness of the remaining film 43 of 30 ⁇ m is a thickness that does not require a glass support substrate.
  • the thickness of the remaining film 43 is set to 170 ⁇ m or less.
  • a damaged layer 47 of about 1 ⁇ m to 20 ⁇ m is formed on the side wall (second side wall 7) of the formed groove 41, the surface layer of about 2 ⁇ m to 50 ⁇ m is removed by acid etching or dry etching.
  • the damaged layer 47 is shallow, it does not necessarily have to be removed by etching.
  • a dicing blade having a depth of the damage layer 47 of less than 1 ⁇ m it takes too much time for cutting. In addition, the dicing blade is easily damaged. On the other hand, when a dicing blade having a damage layer 47 with a depth of more than 20 ⁇ m is used, cracks and chips are likely to occur during cutting. From the above, it is preferable to use a dicing blade in which the depth of the damaged layer 47 is 1 ⁇ m to 15 ⁇ m.
  • the damaged layer 47 in order to remove the damaged layer 47 of 1 ⁇ m by etching, it is sufficient to remove about 2 ⁇ m with a margin.
  • the damaged layer 47 in the damaged layer 47 having a thickness of 20 ⁇ m, the damaged layer 47 may be removed by etching if 50 ⁇ m is removed. That is, when a dicing blade having a damage layer 47 with a depth of 1 ⁇ m to 15 ⁇ m is used, the depth removed by etching is preferably 3 ⁇ m to 30 ⁇ m.
  • a dopant such as boron 48 is introduced at a high dose by ion implantation into the side wall (second side wall 7) of the groove 41 formed from the second main surface 3.
  • furnace annealing up to 550 ° C. annealing with a heated furnace capable of batch processing
  • laser annealing using laser light 49 so as not to thermally damage the device surface structure 6.
  • the dopant (boron 48) is activated to form the p isolation layer 9 and the p collector layer 8 simultaneously.
  • the p isolation layer 4 is formed, and a metal film is deposited to form the collector electrode 18 on the entire second main surface 3 of the wafer 40 including the p isolation layer 4. Note that the metal film is not necessarily deposited on the side surface (second side wall 7) of the groove 41.
  • the passivation film 17 on the dicing region 46 is removed, the second main surface 3 is attached to the dicing tape 50, and, for example, 50 ⁇ m from the first main surface 2 (front surface side).
  • the remaining film 43 having a thickness and the collector electrode 18 are diced and cut vertically along the dicing region 46 to form the wafer 40 into chips, and the manufacturing process of the reverse blocking IGBT chip is completed.
  • the groove 41 from the back surface (second main surface 3) of the wafer 40 is formed, and the wafer 40 is not divided without penetrating to the front surface (first main surface 2) of the wafer 40. Since the remaining film 43 is left, each chip in the chip forming region 42 is divided and kept in the form of the wafer 40 without falling. Therefore, the conventionally required glass supporting substrate and pressure-sensitive adhesive are not required. Further, the problem of exposure of the adhesive during laser annealing as described in the prior art does not occur, and the sputtering temperature and the sintering temperature after sputtering are not limited by the heat-resistant temperature of the adhesive.
  • the activation treatment of boron 48 introduced into the p separation layer 9 and the p collector layer 8 by the laser annealing can be performed simultaneously.
  • the dopant (boron 48) activation of the p separation layer 9 and the p collector layer 8 is simultaneously performed by annealing in a furnace at a temperature high enough to prevent damage to the collector electrode 18 which is an Al electrode (up to 550 ° C.). be able to.
  • the chip is divided by dicing after the collector electrode 18 is formed. At this time, it is necessary to enlarge the chip in advance by the dicing blade and its margin.
  • the area occupied by the p isolation layer 9 shown in this embodiment in the chip is significantly smaller than the case where the p isolation layer is formed by deep thermal diffusion as in the first conventional example, the size of the chip is reduced. The size can be greatly reduced.
  • FIG. 12 is a manufacturing process diagram showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 (a) is a plan view of the wafer
  • FIG. 12 (b) is an X1- Sectional view taken along line X1, principal part sectional view taken along line X2-X2 of FIG. 10A, and FIG. 10D taken along line YY of FIG. It is principal part sectional drawing cut
  • the dotted line in FIG. 4D indicates the thickness of the wafer 40 where the groove 41 is not formed.
  • FIG. 12 shows a case where the depth of the groove 41 is reduced at the outer peripheral portion 44 of the wafer 40 in the step of forming the groove 41. However, the groove 41 is formed up to the outer peripheral edge 45 of the wafer 40.
  • the film thickness of the remaining film 43 increases toward the outer peripheral end 45.
  • the mechanical strength at the outer peripheral portion 44 of the wafer 40 is increased, and the wafer 40 can be prevented from cracking along the groove 41. Further, since the mechanical strength is increased, the wafer 40 can be easily handled.
  • FIGS. 13A and 13B are manufacturing process diagrams showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 13A is a plan view of the principal part of the wafer
  • FIG. FIG. 10 is a cross-sectional view of a principal part taken along the line YY.
  • the dotted line in FIG. 4B shows the thickness of the wafer 40 where the groove 41 is not formed.
  • FIG. 13 shows a process of forming the groove 41 in a case where the depth of the groove 41 is made shallow at a position deviating from the chip formation region 42 so that a part of the groove 41 does not reach the outer peripheral edge 45 of the wafer 40. It is shown.
  • the thickness of the remaining film 43 at the outer peripheral portion 44 becomes thicker than in the case of FIG. 12, so that the wafer 40 can be made more difficult to break than in the case of FIG.
  • the mechanical strength is further increased, the handling of the wafer 40 is further facilitated.
  • FIGS. 14 to 20 show a manufacturing method of a semiconductor device according to the fourth embodiment, and are cross-sectional views of main part manufacturing steps shown in the order of steps.
  • the p isolation layer 9 and the p collector layer 8 are formed by laser annealing using laser beams having different irradiation energy densities.
  • a reverse blocking IGBT having a breakdown voltage of 1200 V and a chip thickness of 200 ⁇ m is manufactured using an FZ wafer having a thickness of 500 ⁇ m, for example.
  • the temperature is 1300 ° C. and thermal diffusion is performed for about 75 hours to form the p diffusion layer 4 having a junction depth of, for example, about 100 ⁇ m.
  • an IGBT structure MOS gate structure 19
  • a surface protective film passivation film 17
  • the gate structure may be a planar gate structure or a trench gate structure.
  • the wafer 40 is thinned to a predetermined thickness (for example, 200 ⁇ m) on the second main surface 3 (back surface), the first main surface 2 and the second main surface 3 are reversed. Fix it.
  • an aluminum (Al) film 61 and a negative resist film 62 are formed in this order on the surface of the second main surface 3.
  • an Al film 61 is formed between the second main surface 3 of the wafer and the negative resist film 62. Since the Al film 61 has high adhesion to the silicon that is the second main surface 3 and the negative resist film 62, the negative resist film 62 is hardly peeled off.
  • the Al film 61 may be an Al—Si film in which aluminum is doped with silicon. However, the Al film 61 is removed at a high temperature so that a spike is generated between the final removal and the removal of the film after the film is formed. Therefore, a pure Al film may be used. Here, when a pure Al film is formed as the Al film 61, it may be formed by a sputtering method or a vapor deposition method.
  • the thickness of the Al film 61 is preferably greater than 0.05 ⁇ m and less than 1 ⁇ m. The reason is that when the film thickness of the Al film 61 is 0.05 ⁇ m or less, the function as a reflection film with respect to laser light is extremely lowered in the subsequent laser annealing step. Further, when the film thickness of the Al film 61 is 0.05 ⁇ m or less, the sputtering time becomes extremely short, and it becomes difficult to control the film thickness. Specifically, since the plasma discharge is not stable immediately after the start of sputtering, the uniformity of the film thickness decreases if the sputtering time is short.
  • the film thickness of the Al film 61 is 1 ⁇ m or more, it is difficult to implant boron through the Al film 61 into the portion of the wafer covered with the Al film 61 in the subsequent ion implantation process. . Furthermore, when the film thickness of the Al film 61 is 1 ⁇ m or more, the Al film 61 becomes clouded (hazed), and the reflectance of the Al film 61 with respect to the laser light decreases.
  • An opening is formed in the resist film 62, and an etching mask is formed.
  • a mixed liquid of phosphoric acid, nitric acid, and acetic acid is used rather than dry etching. It is easier to form by wet etching.
  • the dicing region of the second main surface 3 A groove 41 is formed in the substrate.
  • the negative resist film 62 functions as a mask when the groove 41 is etched.
  • the flow rate of He / O 2 used for the RIE etching may be relatively increased to taper the side wall (second side wall 7) of the groove 41.
  • the inclination angle of the second side wall 7 with respect to the second main surface 3 is set to 75 °, for example.
  • the inclination angle of the second side wall 7 with respect to the second main surface 3 is preferably 40 ° or more and less than 85 °.
  • the reason is that, for example, when the inclination angle is less than 40 °, the groove 41 is too wide to form the groove 41 having a desired depth, and thus the collector electrode area is reduced.
  • the tilt angle is larger than 85 °, the dopant is activated because the second side wall 7 of the groove 41 hardly absorbs the laser light even when the irradiation energy density of the laser light is increased during laser annealing described later. This is because it is difficult to make it (see FIG. 30).
  • the depth of the groove 41 is formed so as to reach the p diffusion layer 4. Specifically, when the thickness of the wafer 40 is about 200 ⁇ m and the diffusion depth of the p diffusion layer 4 is about 100 ⁇ m, the thickness is about 110 ⁇ m to 120 ⁇ m. That is, the groove 41 is preferably formed so that the p diffusion layer 4 is etched by about 10 ⁇ m to 20 ⁇ m.
  • the thickness of the remaining film 43 with the smallest distance from the bottom surface of the groove 41 to the first main surface 2 becomes about 80 ⁇ m to 90 ⁇ m, and the strength is not reinforced by attaching a support substrate or the like.
  • the mechanical strength can be sufficiently maintained.
  • the step of forming the trench 41 is almost the final stage of the process of generating the reverse blocking IGBT after the formation of the MOS gate structure 19 and the like, the trench 41 may not be filled.
  • the negative resist film 62 is stripped by immersing the wafer 40 in a resist stripper such as a resist stripper OMR-502A (manufactured by Tokyo Ohka Kogyo Co., Ltd.).
  • a resist stripper such as a resist stripper OMR-502A (manufactured by Tokyo Ohka Kogyo Co., Ltd.).
  • a dopant such as boron 48 is introduced at a high dose by ion implantation into the second main surface 3 and the second side wall 7 of the groove 41.
  • ion implantation is performed on the second main surface 3 covered with the Al film 61 with such an implantation energy that boron can be introduced through the Al film 61.
  • boron 48 is introduced through the Al film 61 into the second main surface 3 covered with the Al film 61 by a normal ion implantation apparatus. Can do.
  • the implantation angle at the time of ion implantation may be perpendicular to the second main surface 3 or may be divided into, for example, four times with a tilt angle that increases the dose introduced into the second side wall 7. May be injected.
  • a mechanism for implanting with a tilt angle is normally provided in a normal ion implantation apparatus.
  • the dopant introduced into the second side wall 7 is activated by irradiating the second main surface 3 with the first laser light 63 having a high irradiation energy density, A p isolation layer 9 is formed.
  • the high irradiation energy density is an irradiation energy density that can activate the dopant introduced into the second side wall 7.
  • the first laser light 63 having an irradiation energy density of, for example, 5.4 J / cm 2 is irradiated.
  • the surface of the second main surface 3 is covered with the Al film 61, and the laser light 63 is reflected by the Al film 61, so that the dopant introduced into the second main surface 3 is not activated.
  • the Al film 61 is removed by wet etching using a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • the second main surface 3 is irradiated by irradiating the second main surface 3 exposed by removing the Al film 61 with the second laser light 64 having a low irradiation energy density.
  • the dopant introduced in is activated to form the p collector layer 8.
  • the low irradiation energy density is an irradiation energy density that can activate the dopant introduced into the second main surface 3.
  • the second laser beam 64 having an irradiation energy density of 1.4 J / cm 2 is irradiated.
  • the effective irradiation energy density applied to the second side wall 7 is about 0.36 J / cm 2 , so that no adverse effect is caused.
  • the p isolation layer 9 and the p collector layer 8 are formed by laser annealing treatment with laser beams having different irradiation energy densities.
  • Other processes are the same as those in the first to third embodiments, and thus the description thereof is omitted.
  • the same effects as in the first to third embodiments can be obtained. Further, even when a groove having a side wall inclination angle of, for example, 60 ° or more is formed, it does not adversely affect the plane on which the groove opening is formed, and activates the dopant introduced into the groove side wall. be able to.
  • 21 to 24 are cross-sectional views of the main part manufacturing process shown in the order of steps in the method for manufacturing the semiconductor device according to the fifth example.
  • the groove 41 is formed by half-cut dicing using a dicing blade 72, and the p separation layer 9 and the p collector layer 8 are formed by laser annealing with different irradiation energy densities.
  • a reverse blocking IGBT having a breakdown voltage of 1200 V and a chip thickness of 200 ⁇ m is manufactured using an FZ wafer having a thickness of 500 ⁇ m, for example.
  • the p diffusion layer 4, the MOS gate structure 19, and the passivation film 17 are formed on the first main surface 2 side, and the second main surface 3 (back surface) has a predetermined thickness (for example, After the wafer 40 is thinned to 200 ⁇ m), the first main surface 2 and the second main surface 3 are reversed and fixed.
  • FIG. 21 only an aluminum (Al) film 61 is formed on the surface of the second main surface 3.
  • Al aluminum
  • FIG. 22 alignment marks 71 are formed in the dicing region of the Al film 61 formed on the surface of the second main surface 3 so as to correspond to the pattern formed on the first main surface 2.
  • a marking process is performed using a back surface marking device.
  • FIG. 25 is an explanatory diagram showing the structure of the back surface marking device.
  • the back surface marking apparatus 200 includes a stage 201, a CCD camera 205, and a laser marking unit 206.
  • An opening 210 is formed in the stage 201.
  • ground glass is placed on the opening 210 of the stage 201, and the ground glass is irradiated with laser light whose power is weakened by the laser marking unit 206.
  • the bright spot of the laser light irradiated on the ground glass is the processing center of the laser marking unit 206.
  • adjustment is made so that the bright spot of the laser light irradiated on the ground glass becomes the center of the output monitor of the CCD camera 205, that is, the observation center of the CCD camera 205. In this way, the observation center of the CCD camera 205 and the processing center of the laser marking unit 206 are matched.
  • the wafer 40 is placed on the opening 210 of the stage 201 with the first main surface 2 facing down, that is, the CCD camera 205 side. Then, the pattern formed on the first main surface 2 is observed by the CCD camera 205, and laser light is irradiated to the second main surface 3 side by the laser marking unit 206 so as to correspond to this pattern, and the second main surface 3 is irradiated.
  • An alignment mark 71 is formed in the approximate center of the dicing area of the surface 3.
  • the alignment mark 71 may be formed by ink marks by inkjet.
  • FIG. 23 alignment is performed with the alignment mark 71 formed in FIG. 22, and half cutting is performed using a dicing blade 72 having a tapered cutting edge so that the wafer 40 is not divided.
  • the dicing blade 72 having an inverted trapezoidal cross section is shown.
  • the second side wall 7 of the groove 41 to be formed has a taper, for example, a dicing blade having a V-shaped cross section (FIG. 2). (See (a)).
  • the shape of the cutting edge of the dicing blade 72 may be adjusted according to the desired shape of the groove 41 and the inclination angle of the side wall of the groove 41.
  • Example 5 In cutting using the dicing blade 72, cutting powder is generated during dicing.
  • the Al film 61 functions as a protective film, and the second main surface 3 receives an impact caused by the collision of cutting powder.
  • dirt due to adhesion of cutting powder does not occur.
  • a damage layer 47 is generated on the cut surface due to mechanical damage.
  • the damaged layer is removed by etching using an etching gas (or etching solution) 73.
  • the etching may be dry etching that can take a mask selectivity relative to a metal such as Al, or may be wet etching using an etching solution that does not dissolve Al.
  • hydrofluoric acid can be used as an aqueous solution.
  • Other processes are the same as those in the fourth embodiment, and thus the description thereof is omitted.
  • the same effects as in the first to fourth embodiments can be obtained. Further, even when a reverse blocking IGBT having a different breakdown voltage such as 1200 V or 1700 V is manufactured, when forming a separation diffusion layer having a depth of, for example, about 200 ⁇ m or 300 ⁇ m, a groove is formed by cutting with a dicing blade. Since the required time hardly changes, a high breakdown voltage reverse blocking IGBT can be manufactured in a short time. Further, since the separation layers formed by thermal diffusion may have the same depth regardless of the depth of the separation diffusion layer, even in reverse blocking IGBTs having different breakdown voltages, the same diffusion treatment, that is, in the same batch under the same conditions. Can be done.
  • the semiconductor device and the manufacturing method thereof according to the present invention are useful for a power semiconductor device used for a power conversion device and the like, and are particularly suitable for a reverse blocking device.

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Abstract

　ｎ半導体基板（１）に逆台形状のダイシング刃で切削加工して第２側壁（７）となる溝を形成する。この溝の底部をｎ半導体基板（１）の第１主面（２）（おもて面）に形成されるｐ拡散層（４）と接するようにして、ｐ拡散層（４）が切断されないようにする。そして第２側壁（７）にｐコレクタ層（８）とｐ拡散層（４）に接続するｐ分離層（９）を形成する。ｐ拡散層（４）を切断しないことで、ウェハを支えるガラス支持基板と高価な粘着剤が不要になり、低コストでｐ分離層（４）を形成できる。

Description

半導体装置およびその製造方法
　この発明は、電力変換装置などに用いられる逆阻止ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置およびその製造方法に関する。
　従来の逆阻止ＩＧＢＴの製造方法について説明する。第１の従来技術として、図２６に示すように逆阻止ＩＧＢＴを構成するゲート・エミッタ構造を形成する前に、ウェハ（シリコン）上のダイシング領域表面より、予めドーパントソース塗布および熱拡散による方法で、深いｐ分離層を形成し、ゲート・エミッタ構造作成後にｐ分離層が露出する程度にウェハを薄化し、薄化したウェハの裏面にイオン注入とアニールを行ってｐ分離層に接続するｐコレクタ層を形成する方法がある（例えば、下記特許文献１参照）。
　第２の従来技術として、図２７に示すように、ＩＧＢＴ表面工程でＭＯＳ構造を形成し、ウェハの裏面をバックラップし、ＭＯＳ構造側をガラス支持基板に貼り付ける。つぎに、上下を反転させ、上側に位置する裏面にマスクパターンを形成し、例えばアルカリ溶液を用いた湿式異方性エッチングを行いＶ字溝を形成する。ダイシング領域近傍のウェハのおもて面側にｐ拡散層を形成し、ゲート・エミッタ構造（ＭＯＳ構造）を形成する。つぎに、マスクを除去しＶ字溝の側壁とウェハ裏面にボロンのイオン注入とレーザーアニールを同時に行いｐ分離層とｐコレクタ層を形成し、その上にコレクタ電極となる金属電極膜（例えばＡｕ層）を形成し、ピッキングアップして逆阻止ＩＧＢＴを形成する方法がある（例えば、下記特許文献２、下記特許文献３、下記非特許文献１参照）。なお、図２８は、第２の従来技術で形成された逆阻止ＩＧＢＴの外周部の要部断面図である。ウェハのおもて面側のｐ拡散層とウェハの裏面側のｐコレクタ層とをＶ字溝の側壁に形成されたｐ分離層で接続する。
　ここで、レーザー発振器の小型化、低価格化、長寿命化および高性能化に伴い、シリコンウェハに対するレーザー照射処理が広く採用されつつある。その一つとして、上述した、イオン注入によって導入されたドーパントを活性化するためのレーザーアニール処理などがある。イオン注入によって導入されたドーパントを活性化するための方法としては、炉アニール処理もあるが、ウェハのおもて面側にすでに形成された金属電極膜や保護膜などの耐熱温度の制限を受けるため、高い温度で処理することができず、ドーパント活性化率が低い。一方、パルスレーザーを用いたレーザーアニール処理では、ウェハ裏面の表層領域のみを瞬間的かつ局所的に加熱させることができるため、ウェハのおもて面側にすでに形成された金属電極膜や保護膜などに熱的なダメージを与えない。したがって、ウェハのおもて面側の構造の耐熱温度に関わらず、裏面側のドーパントの活性化を高い活性化率で行うことができる。
特開２００４－３６３３２８号公報 特開２００６－３０３４１０号公報 特開２００６－２７８３８２号公報
下山和男、外２名、「高耐圧－逆阻止ＩＧＢＴ向けの新分離層形成プロセス」、「［電子デバイス／半導体電力変換合同］パワーデバイスおよび半導体電力変換一般」、電気学会研究会、ＥＤＤ－０６－５２、ＳＰＣ－０６－１２４
　第１の従来技術において、半導体基板のおもて面から裏面のコレクタ層面までのｐ分離層を熱拡散のみによって形成する場合、ｐ分離層を形成するボロンが活性部をマスクした酸化膜を突き抜けないようにするためには、非常に厚い熱酸化膜を形成する必要がある。この厚い熱酸化膜を形成するためには、高温で長時間の熱酸化処理をする必要があり製造コストが増大する。
　また、ドーパントの拡散は、高温で長時間の処理時間を必要とするためスループットが極端に低下し、さらにマスク開口部からシリコンバルクへとほぼ等方的に進行するため、必然的に横方向にもドーパントが拡散されてしまい、デバイスピッチやチップサイズの縮小に対しての弊害を生じさせる。
　このため、従来技術２として、前記したようにゲート・エミッタ構造などおもて面のデバイス構造を形成した後、ウェハの薄化処理を行い、ガラス支持基板にデバイスおもて面と向き合わせてウェハを貼り付けた後、ウェハの裏面から湿式エッチングによりテーパーを有するＶ字溝をウェハの表面まで貫通させて、この溝の側壁面にイオン注入およびレーザーアニールによってｐ分離層を形成する方法がある。ここで、テーパーを有する溝とは、底部から開口部に向けて溝幅が広がるような傾斜角度の側壁を有した溝であることとする。
　この方法により熱処理時間およびデバイスピッチが大幅に削減されるが、ウェハの表面まですべて貫通させてしまうと、個々のチップが分断されて落下してしまうので、ガラス支持基板などでウェハを貼り合わせる必要があり煩雑であり、製造コストが増大する。さらに、貫通したＶ字溝（貫通溝）を形成した後、イオン注入およびレーザーアニールを行うが、図２９に示すように、貫通溝の露出部（Ｖ字溝の底部）であるＡ部で、ウェハとガラス支持基板を接着した粘着剤がレーザー光に照射されてしまうため、レーザー光に照射されても問題のないような特別で高価な粘着剤を使用する必要があり製造コストが増大する。
　さらに、レーザーアニール後、コレクタ電極をスパッタによって形成するが、このスパッタ処理で粘着剤が加熱されても問題が生じないように、耐熱性のある高価な粘着剤を使用する必要があり製造コストが増大する。または加熱温度が上昇しないよう特別冷却機構を取り付けた高価なスパッタリング装置を使用する必要がある。
　また、スパッタリング後のシンタリング処理温度も、粘着剤の耐熱温度により制限されてしまう問題がある。また、粘着剤からの揮発成分がスパッタ装置の真空度を低下させないように、特別な粘着剤を選定する必要があり、高価な粘着剤を使用する必要がある。つまり、従来の方法では製造コストが増大する。
　さらに、Ｖ字溝の側壁の傾斜角度によるキャリアプロファイルを検証する。図３０は、溝の側壁の傾斜角度によるキャリアプロファイルについて示す説明図である。図３０において、縦軸はキャリア濃度であり、横軸は深さである。ここで、Ｖ字溝の側壁の傾斜角度とは、溝の開口部上において、この開口部が形成されたウェハ裏面側の平面から延ばした線と、溝の側壁との角度とする。図３０においては、波長が５２７ｎｍのパルスレーザーを、１．４Ｊ／ｃｍ2の照射エネルギー密度で、Ｖ字溝の開口部が形成された平面に垂直な方向から照射してレーザーアニールを行った場合の、側壁において活性化したキャリアプロファイルを示している。ここで、溝の側壁には、予めボロンをイオン注入することによりドーパントが導入されていることとする。なお、図３０においては、Ｖ字溝の側壁の傾斜角度が０°と、５５°から５°毎に８５°までと、のキャリアプロファイルを示しており、上述した非特許文献１から引用した。
　ここで、アルカリ溶液を用いた湿式異方性エッチングによってウェハ裏面にＶ字溝を形成する場合、ウェハ裏面が｛１００｝面であるため、Ｖ字溝が｛１１１｝面に形成される。したがって、Ｖ字溝の側壁の傾斜角度が５４．７°と比較的小さくなるため、テーパーが大きくなる。これにより、溝の底部の幅と開口部の幅との差が広がり、溝の側壁が、ウェハ裏面側に対して垂直な方向から照射されたレーザー光をより吸収することができる。したがって、図３０に示すように、ウェハ裏面側の傾斜角度が０°の平面に高濃度のｐコレクタ層を形成するときの条件でレーザーアニールを行えば、同時にＶ字溝の側壁に導入されたドーパントを活性化することができる。
　しかしながら、図３０に示すように、Ｖ字溝の側壁の傾斜角度が６０°より大きい場合、傾斜角度が大きくなるにつれてドーパントの活性化率が低下する。その理由は、Ｖ字溝の傾斜角度をθとした場合、Ｖ字溝側壁での実効的な照射エネルギー密度がｃｏｓθ倍に低下するからである。
　ここで、Ｖ字溝を形成する方法としては、アルカリ溶液を用いた湿式異方性エッチングの他に、ＨＢｒ、ＮＦ３またはＨｅ／Ｏ2をエッチングガスとして用いるＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）と呼ばれる異方性ドライエッチングが知られている。ＲＩＥエッチングによって溝を形成する場合、溝の側壁の傾斜角度が９０°かそれに近い角度となることが知られているが、例えばＨｅ／Ｏ2の流量を相対的に増加させることで側壁の傾斜角度が９０°よりも小さい、すなわちテーパーを有する溝を形成することができる。但し、Ｈｅ／Ｏ2の流量が増加するにつれて、ブラックシリコンが生じやすくなる。また、ＲＩＥエッチングでは、溝の側壁の傾斜角度は、７５°程度までしか小さくすることができないという問題がある。
　なお、テーパーを有する溝を形成する他の方法としては、例えば刃先がテーパーを有するダイシング刃を用いてハーフカットダイシングを行う方法が知られている。
　このように、ＲＩＥエッチングや、ハーフカットダイシングを行う場合、ウェハの面方位や結晶方向によらず、テーパーを有する溝を形成することができるため、トレンチゲート構造を有する逆阻止ＩＧＢＴチップの外周部にテーパーを有する溝を用いて分離層を形成することに適している。
　図３１および図３２は、テーパーを有する溝にレーザーアニールを行う場合の問題点について示す説明図である。図３１および図３２においては、テーパーを有する溝に、溝の開口部が形成された平面に対して垂直な方向からレーザーを入射させてレーザーアニールを行う場合について示している。図３１および図３２において、溝の側壁の傾斜角度は、７５°とする。
　図３１に示すように、平面に照射されるレーザー光６４の照射エネルギー密度を１００％とすると、テーパーを有する溝の側壁に照射されるレーザー光６４の実効的な照射エネルギー密度は、１００×ｃｏｓ７５°＝２５．９％となるため、平面と比べて４分の１程度に低下してしまう。このため、平面に対して適切な条件の照射エネルギー密度では、テーパーを有する溝の側壁に導入されたドーパントを活性化することができないという問題がある。
　具体的には、イオン注入によって導入されたボロンを活性化させることで、ウェハ裏面側の傾斜角度が０°の平面にｐコレクタ層を形成するためには、照射エネルギー密度が、例えば１．４Ｊ／ｃｍ2のレーザー光６４を照射する。このとき、テーパーを有する溝の側壁の傾斜角度が７５°の場合、この側壁に照射されるレーザー光６４の実効的な照射エネルギー密度は、ｃｏｓ７５°×１．４Ｊ／ｃｍ2＝０．３６Ｊ／ｃｍ2と、平面に比べて大幅に低下し、側壁に導入されたドーパントが十分に活性化されない。
　一方、図３２に示すように、テーパーを有する溝の側壁に導入されたドーパントを活性化するためには、レーザー光６５の照射エネルギー密度を４倍に増加させなければならないが、この場合、平面に照射されるレーザー光６５の照射エネルギー密度も４倍になり、平面においてアブレーションや結晶欠陥が生じたり、アモルファス化するという問題がある。
　具体的には、テーパーを有する溝の側壁の傾斜角度が７５°の場合、この側壁に照射される実効的なエネルギー密度を１．４Ｊ／ｃｍ2とするためには、レーザー光６５の照射エネルギー密度を１／ｃｏｓ７５°×１．４Ｊ／ｃｍ2＝５．４Ｊ／ｃｍ2としなければならない。このようにすると、平面に対しては、過剰な照射エネルギー密度のレーザー光が照射されることになるため、平面においてアブレーションや結晶欠陥が生じたり、アモルファス化してしまう。
　この発明は、上述した従来技術による問題点を解消するため、ガラス支持基板や粘着剤を不要とし、低コストでｐ分離層を形成できる逆阻止ＩＧＢＴなどの半導体装置およびその製造方法を提供することを目的とする。また、側壁の傾斜角度が６０°以上のテーパーを有する溝が形成されたウェハに対して、簡単な方法で、溝の開口部が形成された平面にレーザー光によるダメージを与えずに、溝の側壁に導入されたドーパントを十分に活性化させることのできる逆阻止ＩＧＢＴなどの半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板と、該半導体基板の第１主面の表面の外周部に形成される第２導電型の第１領域と、該第１領域に囲まれ該第１領域と離して前記半導体基板の第１主面の表面層に形成される第２導電型のウエル領域と、該ウエル領域の表面層に形成される第１導電型のエミッタ領域と、該エミッタ領域と前記半導体基板に挟まれる前記ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極上を含む表面が被覆される層間絶縁膜と、前記エミッタ領域と前記ウエル領域に接して前記層間絶縁膜上に形成されるエミッタ電極と、該エミッタ電極上と前記第１領域上および前記半導体基板上に形成されるパッシベーション膜と、前記半導体基板の第２主面の表面層に形成されるコレクタ層と、前記第１主面と前記第２主面に接する前記半導体基板の側壁の表面層に前記第１領域と前記コレクタ層に接するように形成される第２導電型の分離層と、前記コレクタ層上にコレクタ電極を有する半導体装置において、前記半導体基板の前記側壁が、前記第１主面と垂直に接し前記第１領域と接する第１側壁と、該第１側壁および前記第２主面とに接続し前記第１側壁となす角度が９０度以上ある第２側壁とからなることを特徴とする。
　また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１側壁の表面がダイシングもしくはレーザーで切断された切断面であり、前記第２側壁の表面がダイシング刃で加工された加工面であることを特徴とする。
　また、請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記第２側壁の表面が、Ｖ字溝または逆台形溝もしくはＵ字溝を形成するダイシング刃で切削加工され該切削加工で形成された加工歪がエッチングで除去されることを特徴とする。
　また、請求項４の発明にかかる半導体装置は、請求項１に記載の発明において、前記コレクタ電極が前記第１側壁および前記第２側壁に延在することを特徴とする。
　また、請求項５の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１主面と前記第２側壁とに接する第１側壁の接続線間の距離が１０μｍ以上で１５０μｍ以下であることを特徴とする。
　また、請求項６の発明にかかる半導体装置の製造方法は、ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、前記ウェハの第２主面から前記第１主面内に向かって前記第１領域に達する溝をダイシング刃で形成する工程と、前記溝に形成された加工歪をエッチングで除去する工程と、前記溝の表面層に第２導電型の分離層と前記第２主面の表面層に第２導電型のコレクタ層と、前記分離層と前記コレクタ層が接続するように形成する工程と、前記コレクタ層上にコレクタ電極を形成する工程と、前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザーで切断して前記ウェハをチップとする工程とを含むことを特徴とする。
　また、請求項７の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記第１領域の深さを、３０μｍ以上で、１７０μｍ以下に形成することを特徴とする。
　また、請求項８の発明にかかる半導体装置の製造方法は、請求項６または７に記載の発明において、前記溝の底部と前記第１主面との距離が、１０μｍ以上で、１５０μｍ以下であることを特徴とする。
　また、請求項９の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記溝を形成する前記ダイシング刃の形状がＶ字状または逆台形状もしくはＵ字状であることを特徴とする。
　また、請求項１０の発明にかかる半導体装置の製造方法は、請求項６または８に記載の発明において、前記コレクタ電極を前記溝の内壁に向かって延在させることを特徴とする。
　また、請求項１１の発明にかかる半導体装置の製造方法は、請求項６または８に記載の発明において、前記溝の前記加工歪の深さが、１μｍ以上で２０μｍ以下であることを特徴とする。
　また、請求項１２の発明にかかる半導体装置の製造方法は、請求項６または１１に記載の発明において、前記溝の前記加工歪をエッチング除去する深さが、３μｍ以上で、５０μｍ以下であることを特徴とする。
　また、請求項１３の発明にかかる半導体装置の製造方法は、請求項６または１２に記載の発明において、前記エッチングが、酸エッチングもしくはドライエッチングで行われることを特徴とする。
　また、請求項１４の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記チップとなる領域から外れた前記ウェハの外周部で前記溝の深さが前記チップとなる領域での前記溝の深さより浅いことを特徴とする。
　また、請求項１５の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記チップとなる領域から外れた前記ウェハの外周部で少なくとも前記溝の一部が前記ウェハの外周端まで達しないことを特徴とする。
　また、請求項１６の発明にかかる半導体装置の製造方法は、請求項６に記載の発明において、前記ダイシング刃で形成した溝側面と第２主面にイオン注入し熱処理することで、前記分離層と前記コレクタ層を同時に形成することを特徴とする。
　また、請求項１７の発明にかかる半導体装置の製造方法は、ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、前記ウェハの第２主面に、アルミニウム膜とネガレジスト膜とをこの順に形成し、パターニングすることで複合マスクを形成する工程と、前記複合マスクをエッチングマスクとして、ドライエッチングを行い、前記第１領域に到達する溝を、底部から開口部にかけて溝幅が広くなるように形成する工程と、前記ネガレジスト膜を選択的に除去する工程と、前記アルミニウム膜の下の前記第２主面、および前記溝の側面に第２導電型の不純物イオンを注入する工程と、前記ウェハの第２主面にアルミニウム膜が残った状態で、前記溝の側面に注入された前記不純物イオンの活性化に適した比較的高いエネルギー条件の第１レーザー光を前記ウェハの第２主面側の全面に照射して、前記溝の側面の表面層に第２導電型の分離層を形成する工程と、前記アルミニウム膜を除去して、前記第２主面を露出する工程と、前記第２主面に注入された前記不純物イオンの活性化に適した比較的低いエネルギー条件の第２レーザー光を前記ウェハの第２主面側の全面に照射して、前記第２主面の表面層に第２導電型のコレクタ層を、前記分離層と前記コレクタ層が接続するように形成する工程と、前記コレクタ層上にコレクタ電極を形成する工程と、前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザー光で切断して前記ウェハをチップとする工程と、を含むことを特徴とする。
　また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１７に記載の発明において、前記アルミニウム膜の厚さを、０．０５μｍより厚く１μｍより薄く形成することを特徴とする。
　また、請求項１９の発明にかかる半導体装置の製造方法は、ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、前記ウェハの第２主面に、アルミニウム膜を形成する工程と、前記ウェハの第２主面から前記第１主面内に向かって前記第１領域に達する溝を、底部から開口部にかけて溝幅が広くなるようにダイシング刃で形成する工程と、前記アルミニウム膜の下の前記第２主面、および前記溝の側面に第２導電型の不純物イオンを注入する工程と、前記ウェハの第２主面にアルミニウム膜が残った状態で、前記溝の側面に注入された前記不純物イオンの活性化に適した比較的高いエネルギー条件の第１レーザー光を前記ウェハの第２主面側の全面に照射して、前記溝の側面の表面層に第２導電型の分離層を形成する工程と、前記アルミニウム膜を除去して、前記第２主面を露出する工程と、前記第２主面に注入された前記不純物イオンの活性化に適した比較的低いエネルギー条件の第２レーザー光を前記ウェハの第２主面側の全面に照射して、前記第２主面の表面層に第２導電型のコレクタ層を、前記分離層と前記コレクタ層が接続するように形成する工程と、前記コレクタ層上にコレクタ電極を形成する工程と、前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザー光で切断して前記ウェハをチップとする工程と、を含むことを特徴とする。
　また、請求項２０の発明にかかる半導体装置の製造方法は、請求項１９に記載の発明において、前記溝を前記ダイシング刃により形成した後で、前記不純物イオンを注入する前に、前記アルミニウム膜が残った状態で、前記溝に生じた前記ダイシング刃の加工歪をエッチングで除去する工程をさらに含むことを特徴とする。
　また、請求項２１の発明にかかる半導体装置の製造方法は、請求項１９に記載の発明において、前記溝を形成する前記ダイシング刃の断面形状がＶ字状または逆台形状であることを特徴とする。
　また、請求項２２の発明にかかる半導体装置の製造方法は、請求項１７～２１のいずれか一つに記載の発明において、前記溝は、当該溝の開口部上において、当該開口部が形成された前記第２主面から延ばした線と、溝の側面との角度が、４０度以上８５度未満となるように形成されることを特徴とする。
　この発明によれば、逆阻止ＩＧＢＴなどの半導体装置において、ウェハのダイシング領域付近のウェハの表面にｐ拡散層を形成し、ウェハの裏面からウェハの表面に向かって溝を形成し、この溝を前記ｐ拡散層に到達させ、ウェハの表面には達しないようにして、溝の底部箇所にウェハ厚みの一部を残して残膜とすることで、従来必要とされたガラス支持基板を不要とし、ガラス支持基板にウェハを接着させる高価な粘着剤を不要にすることができる。ガラス支持基板と粘着剤を不要とすることで、溝の形成とｐ分離層を低コストで形成できる。
　また、ウェハの外周部の溝の深さを浅くするかウェハの端部付近に溝を形成しないことで、ウェハの外周部での機械的強度を高めて、ウェハの自重をウェハ自身で支えられるようにすることができる。こうすることでウェハのハンドリングが容易になる。また、前記残膜の厚さを１０μｍ以上とし、ウェハの外周部の機械的強度を高めることで、ガラス支持基板を不要とすることができる。また、前記ｐ拡散層の深さを１７０μｍ以下とすることで、高温で長時間の熱拡散処理工程の処理時間が大幅に削減され、製造コストとリードタイムを低減できる。
　さらに、底部よりも開口部の幅が広い溝を形成した場合、溝の側壁に導入されたドーパントを活性化するのに適した比較的高いエネルギー条件のレーザー光を用いてレーザーアニールを行う際に、溝の開口部が形成され、レーザー光が垂直に照射される平面（ウェハの裏面）にアルミニウム膜が形成されている。このため、ウェハの裏面に比較的高いエネルギー条件のレーザー光が照射されるのを防ぐことができる。このように、ウェハの裏面に過剰なエネルギーのレーザー光が照射されないため、アブレーションや結晶欠陥が生じるのを防ぎ、アモルファス化するのを防ぐことができる。
この発明の第１実施例の半導体装置の断面図であり、（ａ）はｐ分離層近傍の要部断面図、（ｂ）は活性領域の要部断面図である。 形状の異なるダイシング刃とそれで加工された半導体基板の要部断面図であり、（ａ）はダイシング刃がＶ字状の場合の図、（ｂ）はダイシング刃が逆台形状の場合の図、（ｃ）はダイシング刃がＵ字状の場合の図、（ｄ）は半導体基板の溝がＶ字状の場合の図、（ｅ）は半導体基板の溝が逆台形状の場合の図、（ｆ）は半導体基板の溝がＵ字状の場合の図である。 ウェハの裏面から未貫通の逆台形溝を形成した裏面の溝形状であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１－Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２－Ｘ２線で切断した要部断面図である。 図１の半導体装置の要部製造工程断面図である。 図４に続く、図１の半導体装置の要部製造工程断面図である。 図５に続く、図１の半導体装置の要部製造工程断面図である。 図６に続く、図１の半導体装置の要部製造工程断面図である。 図７に続く、図１の半導体装置の要部製造工程断面図である。 図８に続く、図１の半導体装置の要部製造工程断面図である。 図９に続く、図１の半導体装置の要部製造工程断面図である。 図１０に続く、図１の半導体装置の要部製造工程断面図である。 この発明の第２実施例の半導体装置の製造方法を示す製造工程図であり、（ａ）はウェハの平面図、（ｂ）は（ａ）のＸ１－Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２－Ｘ２線で切断した要部断面図、（ｄ）は（ａ）のＹ－Ｙ線で切断した要部断面図である。 この発明の第３実施例の半導体装置の製造方法を示す製造工程図であり、（ａ）はウェハの要部工程平面図、（ｂ）は（ａ）のＹ－Ｙ線で切断した要部工程断面図である。 実施例４にかかる半導体装置の要部製造工程断面図である。 図１４に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 図１５に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 図１６に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 図１７に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 図１８に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 図１９に続く、実施例４にかかる半導体装置の要部製造工程断面図である。 実施例５にかかる半導体装置の要部製造工程断面図である。 図２１に続く、実施例５にかかる半導体装置の要部製造工程断面図である。 図２２に続く、実施例５にかかる半導体装置の要部製造工程断面図である。 図２３に続く、実施例５にかかる半導体装置の要部製造工程断面図である。 裏面マーキング装置の構造について示す説明図である。 第１の従来技術で製造した逆阻止ＩＧＢＴの分離層形成の工程図と素子断面図である。 第２の従来技術で製造した逆阻止ＩＧＢＴの工程図である。 図２７の工程で製造した逆阻止ＩＧＢＴの断面図である。 図２７の工程でイオン注入とレーザーアニールしている工程断面図である。 溝の側壁の傾斜角度によるキャリアプロファイルについて示す説明図である。 テーパーを有する溝にレーザーアニールを行う場合の問題点について示す説明図である。 テーパーを有する溝にレーザーアニールを行う場合の問題点について示す説明図である。
　以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。
　図１は、この発明の第１実施例の半導体装置の断面図であり、同図（ａ）はｐ分離層近傍の要部断面図、同図（ｂ）は活性領域の要部断面図である。この半導体装置は逆阻止ＩＧＢＴを例として挙げた。この逆阻止ＩＧＢＴは、ｎ半導体基板１と、ｎ半導体基板１の第１主面２の表面の外周部に形成されるｐ拡散層４と、ｐ拡散層４に囲まれｐ拡散層４と離してｎ半導体基板１の第１主面２（表面）の活性領域５（主電流が流れる領域）の表面層に形成されるデバイス表面構造６と第２主面３の表面層に形成されるｐコレクタ層８と、ｐコレクタ層８上に形成されるコレクタ電極１８と、ｐ拡散層４とｐコレクタ層８に接して半導体基板１の第２側壁７の表面層に形成されるｐ分離層９で構成される。
　半導体基板１の側壁は第１主面２に垂直にダイシング切断された第１側壁１０とこの第１側壁１０と接し第２主面３と接する第２側壁７で構成される。第２側壁７は第１側壁１０と接続する第１箇所ａとこの第１箇所ａと第２主面３と接続しｐ分離層９が形成される第２箇所ｂで構成される。
　第１主面２と第１側壁１０の角度は９０°であり、第１側壁１０と第２側壁７の第１箇所ａとの角度θ１は９０°である。第２箇所７の第１箇所ａと第２箇所ｂとの角度θ２は９０°超であり、第２箇所ｂと第２主面３との角度θ３は第１主面２と第１箇所ａが平行であるためθ２と等しい。
　なお、第１側壁１０はダイシング面であり凹凸が存在するため角度を表す場合は、凹凸を平均化した平面（図では上下の直線）を第１側壁１０の面とした。図示するように、θ１、θ３は半導体基板１が存在する側、θ２は半導体基板１が存在しない側での角度である。また、θ１は第１側壁１０を基準とした角度であり、θ２は第１箇所ａを基準とした角度であり、θ３は第２主面３を基準とした角度である。
　前記のｐ拡散層４の深さは、耐圧クラスが１２００Ｖの逆阻止ＩＧＢＴの場合、３０μｍ～１７０μｍ（好ましくは７０μｍ程度）であり、第１側壁１０の厚さはこのｐ拡散層４が露出するように形成されるため、ｐ拡散層４の深さより小さくなる。つまり、第１側壁１０の厚みは１０μｍ～１５０μｍ（好ましくは５０μｍ程度）である。また、第１側壁１０は、ダイシング刃もしくはレーザー光で切断された後述の残膜４３の側壁であり、その表面はダイシング面もしくはレーザー面である。レーザー面とは、レーザーダイシングによるダイシング面をいう。一方、第２側壁７は、後述の溝４１の内壁でありエッチング面である。
　活性領域５に形成されるデバイス表面構造６は、図１に示すように、ｎ半導体基板１の表面層に形成されたｐウエル領域１１と、ｐウエル領域１１の表面層に形成されるｎエミッタ領域１２と、ｎエミッタ領域１２とｎ半導体基板１に挟まれるｐウエル領域１１上にゲート絶縁膜１３を介して形成されるゲート電極１４とを備えている。
　なお、ここではゲート絶縁膜１３およびゲート電極１４はｎエミッタ領域１２の一部上、ｐウエル領域１１上およびｎ半導体基板１上に形成されている。また、ゲート絶縁膜１３とゲート電極１４を合わせたゲート構造の集合体を以後便宜的にＭＯＳゲート構造１９と称す。この例では、ゲート絶縁膜１３を図１（ｂ）に示すように、平坦に形成したが、ｎ半導体基板１の表面に溝を形成し、この溝の表面にゲート絶縁膜１３を形成して、所謂、トレンチゲート構造としてもよい。
　また、ゲート電極１４が被覆される層間絶縁膜１５と、ｎエミッタ領域１２とｐウエル領域１１に接して前記層間絶縁膜１５上に形成されるエミッタ電極１６と、エミッタ電極１６上とｐ拡散層４上などの表面全域に形成されるパッシベーション膜１７とを備えている。
　図２は、形状の異なるダイシング刃とそれで加工された半導体基板の要部断面図であり、同図（ａ）～同図（ｃ）はダイシング刃の断面図であり、同図（ａ）はＶ字状の場合、同図（ｂ）は逆台形状の場合、同図（ｃ）はＵ字状の場合であり、同図（ｄ）～同図（ｆ）は半導体基板の断面図であり、同図（ｄ）はＶ字状の場合、同図（ｅ）は逆台形状の場合、同図（ｆ）はＵ字状の場合である。
　ダイシング刃３１、３２、３３の断面形状は、それぞれＶ字状、逆台形状およびＵ字状をしている。また、図２（ｄ）～（ｆ）の半導体基板１の断面図は、図示の都合上第１主面２を下に第２主面３を上に示し上下が逆転している。
　同図（ｄ）において、第２側壁７は直線であり、第１側壁１０と第２側壁７の接続部での角度θ１１は９０°超である（好ましくは１４０°～１６０°程度がよい）。また、第２主面２と第２側壁７の接続部での角度θ３１は９０°超である（好ましくは１１０°～１３０°程度がよい）。
　同図（ｅ）において、前記したように第２側壁７は折れ線であり、第１側壁１０との接続部での角度θ１２は９０°である。また、第２主面３との接続部での角度θ３２は９０°超（好ましくは１１０°～１３０°程度がよい）である。
　同図（ｆ）において、第２側壁７は曲線であり、第１側壁１０と第２側壁７の接触部での角度θ１３はほぼ９０°である。また、第２主面３と第２側壁７の接触部の角度θ３３はほぼ９０°である。
　前記の第２主面３と第２側壁７の接続部での角度θ３１～θ３３が９０°に近くなると、ｐ分離層９を形成するためのイオン注入において、第２側壁７に打ち込まれるボロンのドーズ量が低下して高濃度のｐ分離層９を得ることが困難になる。そのため、第２主面３と第２側壁７の接続部での角度θ３１～θ３３は１１０°～１３０°程度が望ましい。
　また、この角度θ３１～θ３３が１４０°以上に大きくなると溝の開口部の幅が半導体基板１の厚さ程度に広がり、チップサイズが小さい場合は、第２主面３に形成されるｐコレクタ層８の面積が減少するので好ましくない。なお、この第１実施例で使用したダイシング刃の形状は逆台形の場合（図２（ｂ））である。
　さらに、前述の内容を製造方法も交えて詳しく図３を用いて説明する。図３は、ウェハの裏面から未貫通の逆台形溝を形成した裏面の溝形状であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１－Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２－Ｘ２線で切断した要部断面図である。ここでは図１で用いた符号の２および３をウェハ４０の第１主面（おもて面）および第２主面（裏面）としても用いた。また、図３で示す残膜４３の厚さは、例えば５０μｍであり、逆台形の溝４１の開口部の幅は、例えば２００μｍである。
　実施例１において、ウェハ４０に形成された溝４１の深さは、図３（ｂ）、（ｃ）に示すようにチップ形成領域４２（多数のチップが形成される領域）とウェハ４０の外周部４４（チップが形成されない領域）で同じ深さであり、すべての溝４１はウェハ４０の外周端４５まで達している。
　ここでは、ウェハ４０とは、ダイシング領域（溝４１の箇所と重なる）に沿って切断する前の状態の半導体基板をいう。したがって、本実施例では符号１で示す半導体基板はウェハ４０をダイシング領域で切断して半導体チップとなったときの基板をいう。
　予めダイシング領域表面（溝４１が形成される側と反対側の面で第１主面２）から深さ３０μｍ～１７０μｍの範囲の図１で示すｐ拡散層４を熱拡散により形成しておき、表面ＩＧＢＴセル構造作成工程、およびウェハ薄化工程を終了後、裏面（第２主面３）よりダイシング刃（ブレード）によるハーフカット（ダイサーによるハーフカット、あるいは切削ブレードによるハーフカット：ハーフカットとは完全にウェハ４０を切断しないこと）により、図３（ｂ）、（ｃ）に示すように、ウェハ４０を貫通しないように溝４１を形成する。熱拡散層の深さは、残膜４３の厚さよりも２０μｍほど深くしておくと望ましい。これは、ハーフカットダイシングのブレード切り込み深さのバラツキを考慮したり、ダイシングによる機械的ダメージをエッチング等で除去する分を考慮するためである。
　つまり、溝４１でウェハ４０が分断されずに一体として保持できる程度に残膜４３としてウェハ４０の一部を残す。この残膜４３の厚さは、前記したように、ｐ拡散層４の深さに合わせて１０μｍ～１５０μｍとし、ｐ拡散層４に溝４１の先端が達するように溝４１を形成する。
　このとき、図３（ｂ）、（ｃ）で示すように、ウェハ４０の外周部４４の溝４１の深さは同じにする。形成された溝４１の側壁（第２側壁７）にハーフカットに伴って形成されるダメージ層４７（図７参照）は、１μｍ～２０μｍ（好ましくは、１μｍ～１５μｍ）である。このダメージ層４７を、酸エッチングあるいはドライエッチングによって除去する。除去する量は２μｍ～５０μｍ（好ましくは、３μｍ～３０μｍ）である。
　ダメージ層４７が除去された溝４１の第２側壁７とウェハ４０の裏面（第２主面３）に、イオン注入とレーザーアニールによりｐ分離層９とｐコレクタ層８をそれぞれ形成し、ｐコレクタ層８上にコレクタ電極１８を形成し、このコレクタ電極１８をｐ分離層９上に延在させる。溝４１の形成で残した残膜４３は、コレクタ電極１８を形成した後、垂直にダイシング刃によって切断され、逆阻止ＩＧＢＴチップが出来上がる。
　また、イオン注入による不純物量やアニールによるドーパント量や、ダイシングおよびダイシング後のプロセス工程におけるウェハの割れ・欠けを抑制することを目的として、ダイシング刃の形状をＶ字状（図２の符号３１）、逆台形状（図２の符号３２）、Ｕ字状（図２の符号３３）と変える。
　図４～図１１は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。ここではｐ分離層近傍の形成プロセスのフロー図を示す。図４において、予めウェハ４０の第１主面２（おもて面）上に位置するダイシング領域４６からボロンを熱拡散し、３０μｍ～１７０μｍの拡散深さで高濃度のｐ拡散層４を形成する。その理由は、このｐ拡散層４の深さ（厚さ）は、後述する残膜４３の厚さに関係するためである。すなわち、ｐ拡散層４の深さを３０μｍ未満にすると、ウェハ４０の反対面から行うハーフカットの残膜４３の厚さも３０μｍ未満となる。この厚さではウェハ４０の割れ、欠けを防ぐため、ウェハ４０を固着するガラス支持基板が必要になるからである。また、１０μｍ未満となると、レーザー光が残膜４３を透過するようになり、残膜４３を透過したレーザー光がレーザーアニール装置のウエハステージに到達し、ステージにレーザー照射損傷を与える恐れも有る。一方、ｐ拡散層４の深さを１７０μｍ超にすると、ｐ拡散層４の形成に時間が掛かり過ぎて製造コストが増大する。また、前記したように横方向拡散によってチップサイズが増大し、ウェハ１枚当たりのチップの取れ数が減少したり、拡散用のマスクを厚くするなど製造コストが増大するからである。
　つぎに、図５において、第１主面２にデバイス表面構造６（ここでは便宜的にＭＯＳゲート構造１９のみ示した）を形成し、表面側に保護膜（パッシベーション膜１７）を形成する。ここでは、図１のデバイス表面構造６として便宜的にＭＯＳゲート構造１９で代表させた。つぎに、図６において、第２主面３（裏面）を所定の厚さまでウェハ４０を薄化する。
　つぎに、図７において、第１主面２と第２主面３を反転させ固定し、ウェハ４０の第２主面３（裏面）から第１主面２に向かって逆台形状のダイシング刃で溝４１を形成する。この溝４１は第１主面２に形成されているｐ拡散層４に到達するように形成する。このとき、ウェハ４０が分断されないように、ウェハ４０を切断せずに５０μｍ程度の残膜４３を残す。この残膜４３の厚さは、ｐ拡散層４の深さより小さくする。これは、ダイシング刃で形成される溝４１の側壁（第２側壁７）に形成されるｐ分離層９をｐ拡散層４に接続させるには、溝４１の底部がｐ拡散層４に接する必要があるからである。
　そのため、ｐ拡散層４の深さが３０μｍの場合は残膜４３の厚さを３０μｍ以下とする。この３０μｍの残膜４３の厚さはガラス支持基板を不要とする限度の厚さである。またｐ拡散層４の厚さが１７０μｍの場合は残膜４３の厚さは１７０μｍ以下とする。
　なお、形成された溝４１の側壁（第２側壁７）には、１μｍ～２０μｍ程度のダメージ層４７が生じるため、酸エッチング、あるいはドライエッチングによって２μｍ～５０μｍ程度の表層を除去する。ダメージ層４７が浅い場合には必ずしもエッチングで除去しなくても構わない。
　ダメージ層４７の深さが１μｍ未満のダイシング刃を用いると、切断に時間が掛かり過ぎる。また、ダイシング刃が破損しやすい。一方、ダメージ層４７の深さが２０μｍ超のダイシング刃を用いると、切断時に割れや欠けが発生しやすくなる。前記のことから、好ましくは、ダメージ層４７の深さが１μｍ～１５μｍとなるダイシング刃を用いるとよい。
　また、ダメージ層４７のばらつきを考慮して、１μｍのダメージ層４７をエッチングで除去するためには、余裕を持って２μｍ程度除去すればよい。一方、２０μｍのダメージ層４７では、５０μｍ除去すればダメージ層４７はエッチングで除かれるのでよい。つまり、ダメージ層４７の深さが１μｍ～１５μｍであるダイシング刃を用いた場合には、エッチングで除去する深さは、好ましくは、３μｍ～３０μｍがよい。
　つぎに、図８において、第２主面３から形成した溝４１の側壁（第２側壁７）へイオン注入によりボロン４８などのドーパントを高いドーズ量で導入する。
　つぎに、図９において、デバイス表面構造６に熱的なダメージを与えないように、５５０℃までの炉アニール（バッチ処理できる昇温した炉によるアニールのこと）もしくはレーザー光４９を用いたレーザーアニールによってドーパント（ボロン４８）を活性化させｐ分離層９およびｐコレクタ層８を同時に形成する。
　つぎに、図１０において、ｐ分離層４を形成し、ｐ分離層４を含むウェハ４０の第２主面３の全面にコレクタ電極１８を形成するために金属膜を堆積させる。なお、溝４１の側面（第２側壁７）には必ずしも金属膜を堆積させなくても構わない。
　最後に、図１１において、ダイシング領域４６上のパッシベーション膜１７を除去し、第２主面３をダイシングテープ５０に貼り付けて、第１主面２（おもて面側）から、例えば５０μｍの厚さの残膜４３とコレクタ電極１８をダイシング領域４６に沿って垂直にダイシング切断し、ウェハ４０をチップ化して逆阻止ＩＧＢＴチップの製造工程が終了する。なお、ダイシング刃によるダイシング切断する代わりにレーザーで切断してもよい。このようにすることで、ｐ拡散層４の切断面が第１側壁１０となる。
　実施例１では、ウェハ４０の裏面（第２主面３）からの溝４１を形成し、ウェハ４０のおもて面（第１主面２）まで貫通させずにウェハ４０が分断されない程度の残膜４３を残すので、チップ形成領域４２の各チップは分断されて落下することなく、ウェハ４０の形態が保たれる。そのため従来必要とされたガラス支持基板および粘着剤を必要としない。また、従来技術で説明したような、レーザーアニールでの粘着剤の露出の問題が生じず、スパッタ処理温度やスパッタ後のシンタリング温度も、粘着剤の耐熱温度の制限を受けることはない。
　このように、ガラス支持基板およびその粘着剤がないので、上記レーザーアニールによるｐ分離層９とｐコレクタ層８に導入されたボロン４８の活性化処理を同時に行うことができる。また、Ａｌ電極であるコレクタ電極１８にダメージが発生しない程度の高い温度（～５５０℃まで）で、炉によるアニールでｐ分離層９とｐコレクタ層８のドーパント（ボロン４８）活性化を同時に行うことができる。
　また、チップの分断は、コレクタ電極１８の形成後のダイシングで行う。このときダイシング刃とそのマージン分だけ予めチップを大きくする必要がある。しかし、第１の従来例のようにｐ分離層を深い熱拡散で形成する場合に比べて、本実施例で示したｐ分離層９のチップに占める面積は大幅に小さくなるので、チップの大きさは大幅に縮小化できる。
　図１２は、この発明の第２実施例の半導体装置の製造方法を示す製造工程図であり、同図（ａ）はウェハの平面図、同図（ｂ）は同図（ａ）のＸ１－Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２－Ｘ２線で切断した要部断面図、同図（ｄ）は同図（ａ）のＹ－Ｙ線で切断した要部断面図である。同図（ｄ）の点線は溝４１が形成されない部分のウェハ４０の厚さを示したものである。図１２は溝４１を形成する工程で、ウェハ４０の外周部４４で溝４１の深さを浅くした場合を示したものである。但し、溝４１はウェハ４０の外周端４５まで形成されている。
　このように、ウェハ４０の外周部４４で溝４１を浅く形成することで、残膜４３の膜厚が外周端４５に向かって厚くなる。そうすると、ウェハ４０の外周部４４での機械的強度が増加して、溝４１に沿ってウェハ４０が割れることを防止することができる。また、機械的強度が増すことで、ウェハ４０のハンドリングが容易になる。
　図１３は、この発明の第３実施例の半導体装置の製造方法を示す製造工程図であり、同図（ａ）はウェハの要部工程平面図、同図（ｂ）は同図（ａ）のＹ－Ｙ線で切断した要部工程断面図である。同図（ｂ）の点線は溝４１が形成されない部分のウェハ４０の厚さを示したものである。図１３は溝４１を形成する工程で、チップ形成領域４２から外れた箇所で溝４１の深さを浅くして、溝４１の一部がウェハ４０の外周端４５まで到達しないようにした場合を示したものである。
　このようにすることで、外周部４４での残膜４３の厚さが図１２の場合より厚くなるので、図１２の場合よりウェハ４０をさらに割れにくくすることができる。また、機械的強度がさらに増すことで、ウェハ４０のハンドリングが一層容易になる。
　つぎに、実施例４にかかる半導体装置の製造方法について示す。図１４～図２０は、実施例４にかかる半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。実施例４にかかる半導体装置の製造方法は、ｐ分離層９と、ｐコレクタ層８とを、それぞれ異なる照射エネルギー密度のレーザー光を用いたレーザーアニールによって形成する。ここでは、厚さが、例えば５００μｍのＦＺウェハを用いて、例えば、耐圧が１２００Ｖで、チップの厚さが２００μｍの逆阻止ＩＧＢＴを作製する場合について説明する。
　まず、図４に示すように、高温炉において、例えば温度が１３００℃で、時間が７５ｈｒ程度の熱拡散を行い、接合深さが、例えば１００μｍ程度のｐ拡散層４を形成する。そして、図５に示すように、おもて面側のＩＧＢＴ構造（ＭＯＳゲート構造１９）を形成し、表面保護膜（パッシベーション膜１７）を形成する。ここで、ゲート構造は、プレーナゲート構造でもよいし、トレンチゲート構造でもよい。そして、図６に示すように、第２主面３（裏面）を所定の厚さ（例えば、２００μｍ）までウェハ４０を薄化した後に、第１主面２と第２主面３を反転させ固定する。
　つぎに、図１４に示すように、第２主面３の表面にアルミニウム（Ａｌ）膜６１と、ネガレジスト膜６２とを、この順に形成する。このようにすることで、ウェハの第２主面３とネガレジスト膜６２の間には、Ａｌ膜６１が形成される。Ａｌ膜６１は、第２主面３であるシリコンにも、ネガレジスト膜６２にも密着性が高いため、ネガレジスト膜６２が剥離されにくくなる。
　なお、Ａｌ膜６１は、アルミニウムにシリコンがドーピングされたＡｌ－Ｓｉ膜でもよいが、最終的に除去され、かつ成膜されてから除去されるまでの間に、スパイクが生じる程度に高温の熱処理が行われないため、純Ａｌ膜でもよい。ここで、Ａｌ膜６１として純Ａｌ膜を形成する場合は、スパッタ法によって形成してもよいし、蒸着法によって成膜してもよい。
　また、Ａｌ膜６１の膜厚は、０．０５μｍより厚く１μｍより薄いことが好ましい。その理由は、Ａｌ膜６１の膜厚が０．０５μｍ以下の場合、その後のレーザーアニール工程において、レーザー光に対する反射膜としての機能が極端に低下するためである。さらに、Ａｌ膜６１の膜厚が０．０５μｍ以下の場合、スパッタ時間が極端に短くなり、膜厚の制御が困難になるからである。具体的には、スパッタの開始直後はプラズマ放電が安定しないため、スパッタ時間が短いと膜厚の均一性が低下するからである。また、Ａｌ膜６１の膜厚が１μｍ以上の場合、その後のイオン注入工程において、Ａｌ膜６１に覆われた部分のウェハに、Ａｌ膜６１越しにボロンを注入することが困難であるからである。さらに、Ａｌ膜６１の膜厚が１μｍ以上の場合、Ａｌ膜６１が白濁化（ヘーズ化）してしまい、Ａｌ膜６１のレーザー光に対する反射率が低下するためである。
　つぎに、図１５に示すように、例えば両面マスクアライナーを用いて、第１主面２に形成されたパターンに対応するように、第２主面３の表面に形成されたＡｌ膜６１およびネガレジスト膜６２に開口部を形成し、エッチングマスクを形成する。ここで、Ａｌ膜６１およびネガレジスト膜６２に開口部を形成する際には、ネガレジスト膜６２が強い耐薬品性を有しているため、ドライエッチングよりも、燐酸と硝酸と酢酸の混合液によるウェットエッチングによって形成する方が簡便である。
　つぎに、図１６に示すように、図１５において形成されたエッチングマスクをマスクとして、例えばＨＢｒ、ＮＦ３またはＨｅ／Ｏ2をエッチングガスとして用いたＲＩＥドライエッチングによって、第２主面３のダイシング領域に溝４１を形成する。このように、ネガレジスト膜６２が溝４１をエッチングする際のマスクとして機能する。また、このとき、ＲＩＥエッチングに用いるＨｅ／Ｏ2の流量を相対的に増加させて、溝４１の側壁（第２側壁７）にテーパーを持たせてもよい。具体的には、第２主面３に対する第２側壁７の傾斜角度を、例えば７５°とする。
　ここで、第２主面３に対する第２側壁７の傾斜角度は、４０°以上８５°未満が好ましい。その理由は、例えば傾斜角度が４０°未満であると、所望の深さの溝４１を形成するために、溝４１の幅が広くなりすぎて、コレクタ電極面積が小さくなるからである。また、例えば傾斜角度が８５°より大きいと、後述するレーザーアニールの際に、レーザー光の照射エネルギー密度を大きくしても、溝４１の第２側壁７がほとんどレーザー光を吸収できないためドーパントを活性化させるのが困難であるからである（図３０参照）。
　また、溝４１の深さは、ｐ拡散層４に到達するように形成する。具体的には、ウェハ４０の厚さが２００μｍ程度で、ｐ拡散層４の拡散深さが１００μｍ程度の場合、１１０μｍ～１２０μｍ程度とする。すなわち、ｐ拡散層４を１０μｍ～２０μｍ程度エッチングするように溝４１を形成することが好ましい。
　このようにすることで、溝４１の底面から第１主面２までの距離が最も薄い残膜４３の厚さが、８０μｍ～９０μｍ程度となり、支持基板などを貼り付けて強度を補強しなくても、機械的強度を十分に保つことができる。さらに、この溝４１を形成する工程は、ＭＯＳゲート構造１９などを形成した後の、逆阻止ＩＧＢＴを生成するプロセスのほぼ最終段階であるため、溝４１内を充填しなくてもよい。
　つぎに、図１７に示すように、例えばレジスト剥離液ＯＭＲ－５０２Ａ（東京応化工業株式会社製）などのレジスト剥離液にウェハ４０を浸漬して、ネガレジスト膜６２を剥離する。
　つぎに、図１８に示すように、第２主面３および溝４１の第２側壁７へイオン注入によりボロン４８などのドーパントを高いドーズ量で導入する。このとき、Ａｌ膜６１で覆われた第２主面３に、Ａｌ膜６１越しにボロン４８を導入できるような注入エネルギーでイオン注入を行う。なお、上述したようにＡｌ膜６１の膜厚が１μｍより薄い場合は、通常のイオン注入装置によってＡｌ膜６１で覆われた第２主面３に、Ａｌ膜６１越しにボロン４８を導入することができる。
　なお、イオン注入の際の注入角度は、第２主面３に対して垂直方向でもよいし、第２側壁７に導入するドーズ量が増加するようなチルト角度をつけて、例えば４回に分けて注入してもよい。このように、チルト角度をつけて注入する機構は、通常のイオン注入装置に標準的に備わっている。
　つぎに、図１９に示すように、第２主面３に対して、高い照射エネルギー密度の第１レーザー光６３を照射することで、第２側壁７に導入されたドーパントを活性化させて、ｐ分離層９を形成する。ここで、高い照射エネルギー密度とは、第２側壁７に導入されたドーパントを活性化することのできる程度照射エネルギー密度である。具体的には、第２側壁７の傾斜角度が、例えば７５°の場合、照射エネルギー密度が、例えば５．４Ｊ／ｃｍ2の第１レーザー光６３を照射する。このとき、第２主面３の表面は、Ａｌ膜６１で覆われており、このＡｌ膜６１によってレーザー光６３が反射されるため、第２主面３に導入されたドーパントが活性化しない。そして、例えば燐酸、硝酸および酢酸の混合液を用いたウェットエッチングによって、Ａｌ膜６１を除去する。
　つぎに、図２０に示すように、Ａｌ膜６１を除去することにより露出した第２主面３に対して、低い照射エネルギー密度の第２レーザー光６４を照射することで、第２主面３に導入されたドーパントを活性化させて、ｐコレクタ層８を形成する。ここで、低い照射エネルギー密度とは、第２主面３に導入されたドーパントを活性化できる程度の照射エネルギー密度である。具体的には、照射エネルギー密度が１．４Ｊ／ｃｍ2の第２レーザー光６４を照射する。このとき、第２側壁７の傾斜角度が、例えば７５°の場合、第２側壁７に照射される実効的な照射エネルギー密度は、０．３６Ｊ／ｃｍ2程度であるため、悪影響を与えない。
　このように、ｐ分離層９と、ｐコレクタ層８とがそれぞれ異なる照射エネルギー密度のレーザー光によるレーザーアニール処理によって形成される。その他の処理は、実施例１～３と同様のため、説明を省略する。
　上述したように、実施例４によれば、実施例１～３と同様の効果を得ることができる。さらに、側壁の傾斜角度が、例えば６０°以上の溝が形成されている場合でも、溝の開口部が形成された平面に悪影響を与えず、かつ溝の側壁に導入されたドーパントを活性化することができる。
　つぎに、実施例５にかかる半導体装置の製造方法について示す。図２１～図２４は、実施例５にかかる半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。実施例５にかかる半導体装置の製造方法は、溝４１をダイシング刃７２を用いたハーフカットダイシングによって形成し、かつｐ分離層９と、ｐコレクタ層８とを、異なる照射エネルギー密度のレーザーアニールによって形成する。ここでは、厚さが、例えば５００μｍのＦＺウェハを用いて、例えば、耐圧が１２００Ｖで、チップの厚さが２００μｍの逆阻止ＩＧＢＴを作製する場合について説明する。
　まず、実施例４と同様に、第１主面２側に、ｐ拡散層４、ＭＯＳゲート構造１９、パッシベーション膜１７を形成し、第２主面３（裏面）を所定の厚さ（例えば、２００μｍ）までウェハ４０を薄化した後に、第１主面２と第２主面３を反転させ固定する。
　つぎに、図２１に示すように、第２主面３の表面にアルミニウム（Ａｌ）膜６１のみを形成する。そして、図２２に示すように、第１主面２に形成されたパターンに対応するように、第２主面３の表面に形成されたＡｌ膜６１のダイシング領域にアライメントマーク７１を形成する。図２２においては、例えば裏面マーキング装置を用いてマーキング処理を行う。
　図２５は、裏面マーキング装置の構造について示す説明図である。図２５に示すように、裏面マーキング装置２００は、ステージ２０１と、ＣＣＤカメラ２０５と、レーザーマーキングユニット２０６と、を備えている。また、ステージ２０１には、開口部２１０が形成されている。
　つぎに、裏面マーキング装置２００のマーキング処理の方法について説明する。まず、例えばすりガラスをステージ２０１の開口部２１０上に載せて、レーザーマーキングユニット２０６によってパワーを弱めたレーザー光をすりガラスに照射する。このすりガラスに照射されたレーザー光の輝点が、レーザーマーキングユニット２０６の加工中心である。そして、このすりガラスに照射されたレーザー光の輝点が、ＣＣＤカメラ２０５の出力モニタの中心、すなわちＣＣＤカメラ２０５の観察中心になるように調整する。このようにして、ＣＣＤカメラ２０５の観察中心と、レーザーマーキングユニット２０６の加工中心とを、一致させる。
　つぎに、ウェハ４０を第１主面２を下側、すなわちＣＣＤカメラ２０５側にして、ステージ２０１の開口部２１０上に載せる。そして、ＣＣＤカメラ２０５によって第１主面２に形成されたパターンを観察して、このパターンに対応するように、レーザーマーキングユニット２０６によって第２主面３側にレーザー光を照射し、第２主面３のダイシング領域の略中央にアライメントマーク７１を形成する。
　なお、マーキング処理においては、レーザー光の他に、インクジェットよるインク痕によってアライメントマーク７１を形成してもよい。
　つぎに、図２３に示すように、図２２において形成されたアライメントマーク７１で位置合わせを行い、刃先がテーパーを有するダイシング刃７２を用いて、ウェハ４０が分断されないようにハーフカットを行う。図２３においては、断面が逆台形状のダイシング刃７２を示したが、形成される溝４１の第２側壁７がテーパーを有していれば、例えば断面がＶ字状のダイシング刃（図２（ａ）参照）でもよい。このように、所望する溝４１の形状や溝４１の側壁の傾斜角度に応じて、ダイシング刃７２の刃先の形状を調整すればよい。
　ここで、ダイシング刃７２を用いた切削では、ダイシングの際に切削粉が生じる。実施例５においては、第２主面３がＡｌ膜６１により覆われているため、このＡｌ膜６１が保護膜の機能を果たし、第２主面３が切削粉が衝突することによる衝撃を受けず、切削粉の付着による汚れが生じない。なお、ダイシング刃による切削では、切削面に機械的なダメージによってダメージ層４７が生じる。
　つぎに、図２４に示すように、エッチングガス（または、エッチング溶液）７３を用いたエッチングによってダメージ層を除去する。図２４において、エッチングは、比較的Ａｌなどの金属に対してマスク選択比を取ることができるドライエッチングでもよいし、Ａｌが溶解しないようなエッチング液を用いたウェットエッチングでもよい。
　ウェットエッチングを行う場合、具体的には、例えばグェン・ヤン（Ｇｕｉｚｈｅｎ　Ｙａｎ）、外５名、「アン　インプルーブド　ＴＭＡＨ　Ｓｉエッチング　ソリュウション　ウィズアウト　アタッキング　イクスポーズド　アルミニウム（Ａｎ　ｉｍｐｒｏｖｅｄ　ＴＭＡＨ　Ｓｉ－ｅｔｃｈｉｎｇ　ｓｏｌｕｔｉｏｎ　ｗｉｔｈｏｕｔ　ａｔｔａｃｋｉｎｇ　ｅｘｐｏｓｅｄ　ａｌｕｍｉｎｕｍ）」、センサー・アンド・アクチュエーターズＡ（Ｓｅｎｓｏｒｓ　ａｎｄ　Ａｃｔｕａｔｏｒｓ　Ａ）、２００１年、第Ａ８９巻、第１／２号、ｐ１３５－１４１に記載されたように、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液に、シリコンを溶解させ、さらに酸化剤（例えば、ペルオキソ二硫酸アンモニウム）を混合させた溶液を用いることで、Ａｌをほとんど溶解させずに、シリコンをエッチングすることができる。また、Ａｌ膜の膜厚にもよるが、シリコンと比べるとＡｌのエッチングレートが十分に小さいため、水溶液としてフッ硝酸を用いることもできる。その他の処理については、実施例４と同様のため、説明を省略する。
　実施例５によれば、実施例１～４と同様の効果を得ることができる。さらに、例えば１２００Ｖや１７００Ｖなどの異なる耐圧の逆阻止ＩＧＢＴを作製する場合でも、深さが、例えば２００μｍや３００μｍ程度の分離拡散層を形成する際に、ダイシング刃による切削によって溝を形成するために要する時間がほとんど変わらないため、短い時間で高い耐圧の逆阻止ＩＧＢＴを作製することができる。さらに、分離拡散層の深さに関わらず、熱拡散によって形成する分離層は同一の深さでよいため、異なる耐圧の逆阻止ＩＧＢＴでも、同一の拡散処理、すなわち同一の条件で同一のバッチ内において行うことができる。
　以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、逆阻止型デバイスに適している。
　１　ｎ半導体基板
　２　第１主面
　３　第２主面
　４　ｐ拡散層
　５　活性領域
　６　デバイス表面構造
　７　第２側壁
　８　ｐコレクタ層
　９　ｐ分離層
　１０　第１側壁
　１１　ｐウエル領域
　１２　ｎエミッタ領域
　１３　ゲート絶縁膜
　１４　ゲート電極
　１５　層間絶縁膜
　１６　エミッタ電極
　１７　パッシベーション膜
　１８　コレクタ電極
　１９　ＭＯＳゲート構造
　３１　Ｖ字状のダイシング刃
　３２　逆台形状のダイシング刃
　３３　Ｕ字状のダイシング刃
　４０　ウェハ
　４１　溝
　４２　チップ形成領域
　４３　残膜
　４４　外周部
　４５　外周端
　４６　ダイシング領域
　４７　ダメージ層
　４８　ボロン
　４９　レーザー光
　５０　ダイシングテープ
　５１　ダイシング刃
　６１　Ａｌ膜
　６２　ネガレジスト膜
　６３　第１レーザー光
　６４　第２レーザー光
　７１　アライメントマーク
　７２　刃先がテーパーを有するダイシング刃
　７３　エッチングガス（または、エッチング溶液）
　２００　裏面マーキング装置
　２０１　ステージ
　２０５　ＣＣＤカメラ
　２０６　レーザーマーキングユニット
　２１０　開口部

Claims (22)

  1. 　第１導電型の半導体基板と、該半導体基板の第１主面の表面の外周部に形成される第２導電型の第１領域と、該第１領域に囲まれ該第１領域と離して前記半導体基板の第１主面の表面層に形成される第２導電型のウエル領域と、該ウエル領域の表面層に形成される第１導電型のエミッタ領域と、該エミッタ領域と前記半導体基板に挟まれる前記ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極上を含む表面が被覆される層間絶縁膜と、前記エミッタ領域と前記ウエル領域に接して前記層間絶縁膜上に形成されるエミッタ電極と、該エミッタ電極上と前記第１領域上および前記半導体基板上に形成されるパッシベーション膜と、前記半導体基板の第２主面の表面層に形成されるコレクタ層と、前記第１主面と前記第２主面に接する前記半導体基板の側壁の表面層に前記第１領域と前記コレクタ層に接するように形成される第２導電型の分離層と、前記コレクタ層上にコレクタ電極を有する半導体装置において、
    　前記半導体基板の前記側壁が、前記第１主面と垂直に接し前記第１領域と接する第１側壁と、該第１側壁および前記第２主面とに接続し前記第１側壁となす角度が９０度以上ある第２側壁とからなることを特徴とする半導体装置。
  2. 　前記第１側壁の表面がダイシングもしくはレーザーで切断された切断面であり、前記第２側壁の表面がダイシング刃で加工された加工面であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２側壁の表面が、Ｖ字溝または逆台形溝もしくはＵ字溝を形成するダイシング刃で切削加工され該切削加工で形成された加工歪がエッチングで除去されることを特徴とする請求項２に記載の半導体装置。
  4. 　前記コレクタ電極が前記第１側壁および前記第２側壁に延在することを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１主面と前記第２側壁とに接する第１側壁の接続線間の距離が１０μｍ以上で１５０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  6. 　ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、
    　前記ウェハの第２主面から前記第１主面内に向かって前記第１領域に達する溝をダイシング刃で形成する工程と、
    　前記溝に形成された加工歪をエッチングで除去する工程と、
    　前記溝の表面層に第２導電型の分離層と前記第２主面の表面層に第２導電型のコレクタ層と、前記分離層と前記コレクタ層が接続するように形成する工程と、
    　前記コレクタ層上にコレクタ電極を形成する工程と、
    　前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザーで切断して前記ウェハをチップとする工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  7. 　前記第１領域の深さを、３０μｍ以上で、１７０μｍ以下に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記溝の底部と前記第１主面との距離が、１０μｍ以上で、１５０μｍ以下であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 　前記溝を形成する前記ダイシング刃の形状がＶ字状または逆台形状もしくはＵ字状であることを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 　前記コレクタ電極を前記溝の内壁に向かって延在させることを特徴とする請求項６または８に記載の半導体装置の製造方法。
  11. 　前記溝の前記加工歪の深さが、１μｍ以上で２０μｍ以下であることを特徴とする請求項６または８に記載の半導体装置の製造方法。
  12. 　前記溝の前記加工歪をエッチング除去する深さが、３μｍ以上で、５０μｍ以下であることを特徴とする請求項６または１１に記載の半導体装置の製造方法。
  13. 　前記エッチングが、酸エッチングもしくはドライエッチングで行われることを特徴とする請求項６または１２に記載の半導体装置の製造方法。
  14. 　前記チップとなる領域から外れた前記ウェハの外周部で前記溝の深さが前記チップとなる領域での前記溝の深さより浅いことを特徴とする請求項６に記載の半導体装置の製造方法。
  15. 　前記チップとなる領域から外れた前記ウェハの外周部で少なくとも前記溝の一部が前記ウェハの外周端まで達しないことを特徴とする請求項６に記載の半導体装置の製造方法。
  16. 　前記ダイシング刃で形成した溝側面と第２主面にイオン注入し熱処理することで、前記分離層と前記コレクタ層を同時に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  17. 　ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、
    　前記ウェハの第２主面に、アルミニウム膜とネガレジスト膜とをこの順に形成し、パターニングすることで複合マスクを形成する工程と、
    　前記複合マスクをエッチングマスクとして、ドライエッチングを行い、前記第１領域に到達する溝を、底部から開口部にかけて溝幅が広くなるように形成する工程と、
    　前記ネガレジスト膜を選択的に除去する工程と、
    　前記アルミニウム膜の下の前記第２主面、および前記溝の側面に第２導電型の不純物イオンを注入する工程と、
    　前記ウェハの第２主面にアルミニウム膜が残った状態で、前記溝の側面に注入された前記不純物イオンの活性化に適した比較的高いエネルギー条件の第１レーザー光を前記ウェハの第２主面側の全面に照射して、前記溝の側面の表面層に第２導電型の分離層を形成する工程と、
    　前記アルミニウム膜を除去して、前記第２主面を露出する工程と、
    　前記第２主面に注入された前記不純物イオンの活性化に適した比較的低いエネルギー条件の第２レーザー光を前記ウェハの第２主面側の全面に照射して、前記第２主面の表面層に第２導電型のコレクタ層を、前記分離層と前記コレクタ層が接続するように形成する工程と、
    　前記コレクタ層上にコレクタ電極を形成する工程と、
    　前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザー光で切断して前記ウェハをチップとする工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  18. 　前記アルミニウム膜の厚さを、０．０５μｍより厚く１μｍより薄く形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　ウェハの第１主面の表面層であって、該ウェハに形成される半導体装置の外周部に第２導電型の第１領域を形成する工程と、
    　前記ウェハの第２主面に、アルミニウム膜を形成する工程と、
    　前記ウェハの第２主面から前記第１主面内に向かって前記第１領域に達する溝を、底部から開口部にかけて溝幅が広くなるようにダイシング刃で形成する工程と、
    　前記アルミニウム膜の下の前記第２主面、および前記溝の側面に第２導電型の不純物イオンを注入する工程と、
    　前記ウェハの第２主面にアルミニウム膜が残った状態で、前記溝の側面に注入された前記不純物イオンの活性化に適した比較的高いエネルギー条件の第１レーザー光を前記ウェハの第２主面側の全面に照射して、前記溝の側面の表面層に第２導電型の分離層を形成する工程と、
    　前記アルミニウム膜を除去して、前記第２主面を露出する工程と、
    　前記第２主面に注入された前記不純物イオンの活性化に適した比較的低いエネルギー条件の第２レーザー光を前記ウェハの第２主面側の全面に照射して、前記第２主面の表面層に第２導電型のコレクタ層を、前記分離層と前記コレクタ層が接続するように形成する工程と、
    　前記コレクタ層上にコレクタ電極を形成する工程と、
    　前記第１主面と前記溝の底部に挟まれた前記第１領域を前記第１主面に対してほぼ垂直にダイシングもしくはレーザー光で切断して前記ウェハをチップとする工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  20. 　前記溝を前記ダイシング刃により形成した後で、前記不純物イオンを注入する前に、前記アルミニウム膜が残った状態で、前記溝に生じた前記ダイシング刃の加工歪をエッチングで除去する工程をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 　前記溝を形成する前記ダイシング刃の断面形状がＶ字状または逆台形状であることを特徴とする請求項１９に記載の半導体装置の製造方法。
  22. 　前記溝は、当該溝の開口部上において、当該開口部が形成された前記第２主面から延ばした線と、溝の側面との角度が、４０度以上８５度以下となるように形成されることを特徴とする請求項１７～２１のいずれか一つに記載の半導体装置の製造方法。
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