CN109643733A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种反向阻断半导体装置及其制造方法，能够通过简单的结构使制造工序的生产率提高，并通过肖特基结确保反向耐压。提供一种半导体装置，其包含：具有表面及所述表面的相反侧的背面、以及端面的第一导电型的半导体层；在所述半导体层的表面部形成的MIS晶体管构造；在所述半导体层的所述背面与所述半导体层的一部分形成肖特基结的第一电极；以及在形成有所述MIS晶体管构造的有源区域的周围区域以沿所述半导体层从所述表面到达所述背面的方式形成，并由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成的电场缓和区域。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及其制造方法，具体涉及在半导体层的背面形成有肖特基结的反向阻断半导体装置及其制造方法。
背景技术
现有技术中公知有使用MOSFET、IGBT的双向开关。双向开关例如在矩阵变换器电路、中点钳位中使用。
关于用作双向开关的器件，例如在专利文献1公开了一种反向阻断IGBT，该反向阻断IGBT包含：由n型半导体衬底构成的漂移层、在漂移层的一面侧形成的p型基极区域、p型基极区域的表层的n型发射极区域、被n型发射极区域和漂移层的表面夹持的p型基极区域的表面上的栅极氧化膜、栅极氧化膜上的栅电极、包含在漂移层的有源区域的外周形成的FLR的终端区域、在漂移层的另一面侧形成的p型集电极层、以及在FLR的外周从漂移层的一面侧贯穿漂移层而与p型集电极层相接的分离区域。
另外，关于IGBT以外的反向阻断器件，例如专利文献2公开了一种反向阻断MOSFET，该反向阻断MOSFET具备：由SiC构成的n－型漂移层、在n－型漂移层的一方的主面侧形成的p+型基板、贯通p+型基板而到达n－型漂移层的多个背面沟槽、以及在多个背面沟槽的底部与n－型漂移层形成肖特基结的钛电极。
现有技术文献
专利文献
专利文献1:日本特开2016－4930号公报
专利文献2:日本特开2012－174831号公报
发明内容
发明所要解决的课题
如上所述，关于反向阻断器件提出了多种发明方案。基于该背景技术，本发明提供一种反向阻断半导体装置及其制造方法，能够获得简单的结构并且提高制造工序的生产率，并利用肖特基结确保反向耐压。
用于解决课题的方案
本发明的一实施方式的半导体装置包含：第一导电型的半导体层，其具有表面及所述表面的相反侧的背面、以及端面；电路元件，其形成在所述半导体层的表面部；第一电极，其在所述半导体层的所述背面与所述半导体层接合；以及电场缓和区域，其在形成有所述电路元件的有源区域的周围区域形成为沿所述半导体层从所述表面到达所述背面，且由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
根据该结构，当向电路元件(例如、MIS晶体管构造等)施加有反向电压时，能够利用半导体层与第一电极之间的肖特基结的肖特基壁垒来阻止在半导体层的内部流通于厚度方向的电流。此外，在电路元件的周围形成有电场缓和区域。由此，即使在反向电压施加时耗尽层向半导体层的端面(芯片端面)扩展，也能够利用电场缓和区域来阻挡该耗尽层，并防止耗尽层到达端面。其结果是，能够缓和半导体层的端面附近的电场强度。因此，即使因切片而在半导体层的端面存在缺陷区域，也能够防止在该缺陷区域因电子空穴对的生成而流通漏电流。其结果是，本发明的半导体装置能够确保良好的反向耐压，因此能够良好地用作双向开关用的反向阻断MISFET。
本发明的一实施方式的半导体装置利用本发明的一实施方式的半导体装置的制造方法进行制造，该方法例如包含：在衬底上形成第一导电型的半导体层的工序；在所述半导体层的与所述衬底相反侧的表面部形成电路元件的工序；形成电场缓和区域的工序，该电场缓和区域在形成所述电路元件的有源区域的周围区域以从所述半导体层的所述表面到达所述表面的相反侧的背面的方式由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成；通过除去所述衬底而使所述半导体层的所述背面露出的工序；以及在所述半导体层的所述背面形成与所述半导体层接合的第一电极的工序。
根据该方法，半导体层以越至衬底上的稳定的状态形成电场缓和区域。即，在衬底除去后的薄晶圆状态下不必形成电场缓和区域，能够防止晶圆因处理失误而断裂等。进而，作为除去衬底而使晶圆薄化后的工序，也能够仅限于第一电极的形成工序，因此能够减少薄化后的晶圆的处理次数，能够减少处理失误的概率。其结果是，能够降低不良品的发生概率，因此能够提高制造工序的生产率。
另外，当在半导体层的表面部制作电路元件时，能够与此并行地通过从半导体层的表面侧的处理来形成电场缓和区域。因此，与在电路元件的制作后形成电场缓和区域的情况相比，能够使与对电路元件的各要素产生影响的因素(温度、使用化学制剂/装置等)有关的限制缓和。其结果是，能够实现制造工序的高效化。
在本发明的一实施方式的半导体装置中，可以是，所述半导体层为SiC，且所述电场缓和区域是具有1×1014cm－3～1×1022cm－3的晶体缺陷浓度的高电阻区域。
在本发明的一实施方式的半导体装置中，可以是，所述半导体层为SiC，且所述电场缓和区域是具有1×1018cm－3～1×1022cm－3的杂质浓度的第二导电型的杂质区域。
在本发明的一实施方式的半导体装置中，可以是，所述电场缓和区域形成为从所述半导体层的所述端面向内侧隔开间隔且包围所述有源区域。
在本发明的一实施方式的半导体装置中，可以是，所述半导体层在所述电场缓和区域和所述半导体层的所述端面之间包含第一导电型的周围杂质区域，所述第一电极在所述半导体层的所述背面与所述周围杂质区域相接，所述半导体装置包含辅助电极，该辅助电极在所述半导体层的所述表面与所述周围杂质区域想接并与所述第一电极电连接。
根据该结构，周围杂质区域的电位从半导体层的表面到背面固定于同电位。由此，能够使电场难以作用于周围杂质区域，能够进一步缓和半导体层的端面附近的电场强度。
在本发明的一实施方式的半导体装置中，可以是，所述辅助电极形成为跨越所述电场缓和区域与所述周围杂质区域的边界部，并与所述电场缓和区域及所述周围杂质区域双方相接。
在本发明的一实施方式的半导体装置中，所述电场缓和区域形成为到达所述半导体层的所述端面。
在本发明的一实施方式的半导体装置中，所述第一电极在所述半导体层的所述背面与所述电场缓和区域相接，所述半导体装置包含辅助电极，该辅助电极在所述半导体层的所述表面与所述电场缓和区域相接并与所述第一电极电连接。
根据该结构，电场缓和区域的电位从半导体层的表面到背面固定于同电位。由此，能够使电场难以作用于电场缓和区域，因此能够进一步缓和半导体层的端面附近的电场强度。
在本发明的一实施方式的半导体装置中，可以是，所述半导体层的所述周围区域包含所述半导体层的所述表面平坦的平坦部，所述电场缓和区域形成为从所述平坦部的所述半导体层的所述表面到达所述背面。
在本发明的一实施方式的半导体装置中，可以是，在所述半导体层的所述周围区域进一步包含从所述表面形成的凹部，沿着所述凹部的内表面形成有所述电场缓和区域，且所述电场缓和区域的底部在所述半导体层的所述背面露出。
在本发明的一实施方式的半导体装置中，可以是，进一步包含第二电场缓和区域，该第二电场缓和区域形成在所述半导体层的背面部，并由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
根据该结构，能够缓和半导体层与第一电极之间的肖特基界面的电场。由此，即使作为第一电极采用功函数比较小的金属也能够降低反向泄漏电流，因此能够通过使用该金属而确保低导通电阻。
在本发明的一实施方式的半导体装置中，可以是，所述第二电场缓和区域形成为在所述半导体层的所述背面露出，所述第一电极在所述半导体层的所述背面与所述第二电场缓和区域相接。
在本发明的一实施方式的半导体装置中，可以是，当从所述背面侧观察所述半导体层时，以分散的矩阵状排列有多个所述第二电场缓和区域。
在本发明的一实施方式的半导体装置中，可以是，当从所述背面侧观察所述半导体层时，既可以是以条纹状排列有多个所述第二电场缓和区域，也可以是所述第二电场缓和区域形成为格子图案状。
在本发明的一实施方式的半导体装置中，可以是，进一步包含表面终端构造，该表面终端构造在所述半导体层的所述周围区域形成为比所述电场缓和区域靠内侧。
本发明的一实施方式的半导体装置，可以是，包含第二电极，该第二电极形成在所述半导体层上并与所述MIS晶体管构造的源极或发射极电连接。
本发明的一实施方式的半导体封装具有：本发明的一实施方式的半导体装置、安装所述半导体装置的引线框架、将所述半导体装置和所述引线框架的至少一部分密封的密封树脂。
本发明的一实施方式的电源变换装置将所述半导体装置用作双向开关元件，例如是将所述双向开关元件用作从多相输入到多相输出的矩阵变换器电路的开关电路。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述电场缓和区域的工序包含以下工序：在形成所述半导体层后，从所述半导体层的所述表面侧照射包含质子、氦离子及电子束的至少一种的第一物质，从而形成所述高电阻区域。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述电场缓和区域的工序包含以下工序：在形成所述半导体层后，从所述半导体层的所述表面侧注入第二导电型的杂质离子，从而形成所述第二导电型的杂质区域。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述半导体层的工序包含以下工序：通过使第一导电型层多次反复进行外延生长的多阶段外延法来形成所述半导体层，形成所述电场缓和区域的工序包含以下工序：在使各所述第一导电型层生长时向该第一导电型层的预定部分注入第二导电型的杂质离子而形成第二导电型区域，且伴随着所述第一导电型层的生长而使所述第二导电型区域依次层叠，从而形成所述第二导电型的杂质区域。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述半导体层的工序包含以下工序：通过使第一导电型层多次反复进行外延生长的多阶段外延法来形成所述半导体层，形成所述电场缓和区域的工序包含以下工序：在使各所述第一导电型层生长时向该第一导电型层的预定部分照射包含质子、氦离子及电子束的至少一种的第一物质而形成第一物质区域，且伴随着所述第一导电型层的生长而使所述第一物质区域依次重叠，从而形成所述高电阻区域。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述电场缓和区域的工序包含：在形成所述半导体层后形成从所述半导体层的所述表面到达所述衬底的贯通孔的工序；以及通过外延生长用第二导电型的半导体层回填所述贯通孔，从而形成所述第二导电型的杂质区域的工序。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述电场缓和区域的工序包含：在形成所述半导体层后从所述半导体层的所述表面形成凹部的工序；以及向所述凹部的内表面注入第二导电型的杂质离子，从而形成沿着所述凹部的内表面并且底部到达所述衬底的所述第二导电型的杂质区域的工序。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述电场缓和区域的工序包含：在形成所述半导体层后从所述半导体层的所述表面形成凹部的工序；以及向所述凹部的内表面照射包含质子、氦离子及电子束的至少一种的第一物质，从而形成沿着所述凹部的内表面并且底部到达所述衬底的所述高电阻区域的工序。
在本发明的一实施方式的半导体装置的制造方法中，可以是，进一步包含向所述凹部埋入导电材料的工序。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述半导体层的工序包含：在所述衬底上形成第一半导体层的工序；以及在所述第一半导体层上形成第二半导体层的工序，进一步包含以下工序：在形成所述第二半导体层前，在所述第一半导体层形成由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成的第二电场缓和区域。
在本发明的一实施方式的半导体装置的制造方法中，可以是，除去所述衬底的工序包含以下工序：在所述衬底之外还将所述半导体层的一部分除去，直到所述第二电场缓和区域从所述半导体层的所述背面露出为止。
本发明的一实施方式的半导体装置包含：半导体层，其为具有表面及所述表面的相反侧的背面、以及端面的第一导电型的半导体层，且形成为所述端面包含与所述半导体层的厚度方向的所述背面侧对置的部分；电路元件，其形成在所述半导体层的表面部；第一电极，其在所述半导体层的所述背面与所述半导体层接合；以及电场缓和区域，其至少沿着所述端面形成，且由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
该半导体装置例如通过包含如下工序的半导体装置的制造方法来制造：在衬底上形成第一导电型的半导体层的工序；在所述半导体层的与所述衬底相反侧的表面部形成电路元件的工序；通过除去所述衬底而使所述半导体层的背面露出的工序；通过从所述背面侧选择性地蚀刻所述半导体层，从而形成被与所述半导体层的厚度方向的所述背面侧对置的端面包围的槽的工序；向所述槽的所述端面注入第二导电型的杂质离子、或者照射包含质子、氦离子及电子束的至少一种的第一物质，从而沿着所述端面形成电场缓和区域的工序；以覆盖所述半导体层的所述背面及所述电场缓和区域的至少一部分的方式形成第一电极的工序。
根据该方法，通过蚀刻以朝向半导体层的背面侧的方式形成端面。并且，能够通过向这种端面的离子注入等而形成电场缓和区域，因此与通过离子注入等来形成从半导体层的表面到达背面的电场缓和区域的情况相比，能够以低能量简单地形成电场缓和区域。
在本发明的一实施方式的半导体装置中，可以是，所述半导体层在剖面视角中具有：上面端，其为所述端面的所述表面侧的端缘；以及底面端，其为所述端面的所述背面侧的端缘且配置为比所述上面端靠内侧，将所述上面端与所述底面端之间连接的直线状的虚拟线段相对于所述半导体层的所述背面以超过90°的角度倾斜。
在本发明的一实施方式的半导体装置中，可以是，所述电场缓和区域沿着所述端面的至少一部分在剖面视角中形成为大致恒定的宽度。
在本发明的一实施方式的半导体装置的制造方法中，可以是，形成所述槽的工序包含以下工序：通过从所述背面到所述半导体层的厚度方向中途的蚀刻来形成所述槽的工序，并且包含以下工序：在形成所述第一电极后沿着沿所述槽而设定的切割线切断所述半导体层。
附图说明
图1是本发明的一实施方式的半导体装置的示意性的俯视图。
图2是本发明的一实施方式的半导体装置的示意性的仰视图。
图3是在沿着图1的III-III线切断所述半导体装置时呈现的剖视图。
图4是表示图3的电场缓和区域的平面图案的图。
图5A是表示图3的半导体装置的制造工序的一部分的图。
图5B是表示图5A的下一工序的图。
图5C是表示图5B的下一工序的图。
图5D是表示图5C的下一工序的图。
图5E是表示图5D的下一工序的图。
图5F是表示图5E的下一工序的图。
图6A是表示图3的半导体装置的另一制造工序的一部分的图。
图6B是表示图6A的下一工序的图。
图6C是表示图6B的下一工序的图。
图6D是表示图6C的下一工序的图。
图7是本发明的另一实施方式的半导体装置的示意性的剖视图。
图8是本发明的另一实施方式的半导体装置的示意性的剖视图。
图9A是表示图8的半导体装置的另一制造工序的一部分的图。
图9B是表示图9A的下一工序的图。
图10是本发明的另一实施方式的半导体装置的示意性的剖视图。
图11是表示图10的电场缓和区域的平面图案的图。
图12是本发明的另一实施方式的半导体装置的示意性的剖视图。
图13是表示图12的电场缓和区域及第二漏电极的平面图案的图。
图14是本发明的另一实施方式的半导体装置的示意性的剖视图。
图15是本发明的另一实施方式的半导体装置的示意性的剖视图。
图16A是表示图15的半导体装置的制造工序的一部分的图。
图16B是表示图16A的下一工序的图。
图16C是表示图16B的下一工序的图。
图16D是表示图16C的下一工序的图。
图16E是表示图16D的下一工序的图。
图17是本发明的另一实施方式的半导体装置的示意性的剖视图。
图18是本发明的另一实施方式的半导体装置的示意性的剖视图。
图19是本发明的另一实施方式的半导体装置的示意性的剖视图。
图20是表示图19的第二电场缓和区域的底面图案的图。
图21是表示图19的第二电场缓和区域的底面图案的图。
图22是表示图19的第二电场缓和区域的底面图案的图。
图23A是表示图19的半导体装置的制造工序的一部分的图。
图23B是表示图23A的下一工序的图。
图23C是表示图23B的下一工序的图。
图23D是表示图23C的下一工序的图。
图23E是表示图23D的下一工序的图。
图23F是表示图23E的下一工序的图。
图23G是表示图23F的下一工序的图。
图23H是表示图23G的下一工序的图。
图24是本发明的另一实施方式的半导体装置的示意性的剖视图。
图25是用于对图24的半导体装置结构的效果进行说明的图。
图26A是用于对半导体层的端面形状的变形进行说明的图。
图26B是用于对半导体层的端面形状的变形进行说明的图。
图26C是用于对半导体层的端面形状的变形进行说明的图。
图27A是用于对图24的半导体装置中的电场缓和区域和漏电极的位置关系进行说明的图。
图27B是用于对图24的半导体装置中的电场缓和区域和漏电极的位置关系进行说明的图。
图27C是用于对图24的半导体装置中的电场缓和区域和漏电极的位置关系进行说明的图。
图27D是用于对图24的半导体装置中的电场缓和区域和漏电极的位置关系进行说明的图。
图27E是用于对图24的半导体装置中的电场缓和区域和漏电极的位置关系进行说明的图。
图28A是表示图24的半导体装置的制造工序的一部分的图。
图28B是表示图28A的下一工序的图。
图28C是表示图28B的下一工序的图。
图28D是表示图28C的下一工序的图。
图28E是表示图28D的下一工序的图。
图28F是表示图28E的下一工序的图。
图28G是表示图28F的下一工序的图。
图28H是表示图28G的下一工序的图。
图28I是表示图28H的下一工序的图。
图28J是表示图28I的下一工序的图。
图28K是表示图28J的下一工序的图。
图28L是表示图28K的下一工序的图。
图29A是表示图24的半导体装置的另一制造工序的一部分的图。
图29B是表示图29A的下一工序的图。
图29C是表示图29B的下一工序的图。
图29D是表示图29C的下一工序的图。
图29E是表示图29D的下一工序的图。
图30是本发明的一实施方式的半导体封装的示意性的立体图。
图31是用于对电场缓和区域的电场缓和效果进行证明的图。
图32是用于对电场缓和区域的电场缓和效果进行证明的图。
图33是作为双向开关装配有本发明的一实施方式的半导体装置的矩阵变换器电路图。
图34是表示所述半导体装置的另一方式的剖视图。
具体实施方式
以下参照附图对本发明的实施方式详细地进行说明。
图1及图2分别为本发明的一实施方式的半导体装置1的俯视图及仰视图。
半导体装置1在其表面2侧具有作为本发明的第二电极的一例的源电极4及栅极焊盘5，并在背面3侧具有作为本发明的第一电极的一例的漏电极6。
源电极4在表面2的大致整个区域形成为大致呈四边形状，且在半导体装置1的端面7向内侧远离的位置具有周缘9。在周缘9设有护圈等表面终端构造，在后述的记载中也将进行说明。由此，在半导体装置1的表面2，半导体区域8在源电极4的周围露出。在本实施方式中，露出有将源电极4包围的半导体区域8。栅极焊盘5在源电极4的一个角部从源电极4隔开间隔设置，并与后述的各MIS晶体管构造22的栅电极26连接。
漏电极6在背面3的整个区域形成为四边形状，并具有与半导体装置1的端面7一致的(与端面7相连的)周缘10。此外，在半导体装置1如后述那样形成有电场缓和区域14，在图1及图2中省略。
图3是将半导体装置1沿着图1的III-III线切断时呈现的剖视图。图4是表示图3的电场缓和区域14的平面图案的图。
半导体装置1包含由n－型的SiC构成的半导体层11。半导体层11具有SiC的Si面即表面2及其相反侧的SiC的C面即背面3、以及在与表面2交叉的方向上延伸的(在图3中是在垂直方向上延伸的)端面7。表面2也可以是SiC的Si面以外的面，背面3也可以是SiC的C面以外的面。
半导体层11与所需的耐压相应地具有5μm～300μm的厚度。另外，半导体层11整体地具有大致均匀的杂质浓度，例如具有1×1014cm－3～1×1017cm－3的杂质浓度。这里，所谓具有大致均匀的杂质浓度是指：半导体层11在其背面部(例如从背面3起在厚度方向上到恒定的距离为止的区域)不具有比较高的杂质浓度的n型部分(例如n+型部分)。
半导体层11包含：在其周缘部(端面7附近的部分)设定的作为本发明的周围区域的一例的外围区域12；以及被该外围区域12包围的有源区域13。
在有源区域13，在半导体层11的表面部形成有多个MIS晶体管构造22。MIS晶体管构造22包含p型主体区域23、n+型源极区域24、栅极绝缘膜25、栅电极26、p+型主体接触区域27。
更具体而言，在半导体层11的表面部形成多个p型主体区域23。各p型主体区域23在有源区域13形成供电流流通的最小单位(单位单元)。n+型源极区域24在各p型主体区域23的内侧区域形成为在半导体层11的表面2露出。在p型主体区域23，n+型源极区域24的外侧的区域(包围n+型源极区域24的区域)定义了沟道区域28。栅电极26跨越相邻的单位单元，并经由栅极绝缘膜25与沟道区域28对置。p+型主体接触区域27贯通n+型源极区域24而与p型主体区域23电连接。
对MIS晶体管构造22的各部加以说明。p型主体区域23的杂质浓度例如是1×1016cm－3～1×1019cm－3，n+型源极区域24的杂质浓度例如是1×1019cm－3～1×1021cm－3，p+型主体接触区域27的杂质浓度例如是1×1019cm－3～1×1021cm－3。栅极绝缘膜25例如由氧化硅(SiO2)构成，其厚度为20nm～100nm。栅电极26例如是由多晶硅构成。
在半导体层11，相对于MIS晶体管构造22，背面3侧的n－型的区域成为n－型漂移区域29，在半导体层11的背面3露出。
在半导体层11的表面2侧，形成有跨越有源区域13及外围区域12双方的层间绝缘膜30。层间绝缘膜30例如由氧化硅(SiO2)构成，其厚度为0.5μm～3.0μm。在层间绝缘膜30形成有使各单位单元的n+型源极区域24及p+型主体接触区域27露出的接触孔31。
在层间绝缘膜30上形成有源电极4。源电极4进入各接触孔31，与n+型源极区域24及p+型主体接触区域27欧姆接触。源电极4从有源区域13向外围区域12延伸，具有在外围区域12越上层间绝缘膜30的搭接部32。
在外围区域12，在半导体层11的表面部形成有表面终端构造33。表面终端构造33可以由包含至少一个与源电极4的周缘部(与半导体层11的接合部的周缘部)重叠的部分的多个部分构成。在图3中包含最内侧的降低表面电场层34(RESURF：Reduced SurfaceField)、以及包围降低表面电场层34的多个护圈层35。降低表面电场层34跨越层间绝缘膜30的开口36的内外而形成，并在开口36内部与源电极4的周缘部接触。多个护圈层35彼此隔开间隔而形成。降低表面电场层34及护圈层35由p型的杂质区域形成，但是也可以由高电阻区域构成。在高电阻区域的情况下，降低表面电场层34及护圈层35可以具有1×1014cm－3～1×1022cm－3的晶体缺陷浓度。
在外围区域12，在表面终端构造33的外侧形成有电场缓和区域14。电场缓和区域14由具有比半导体层11(n－型漂移区域29)高的电阻的高电阻区域或p型的半导体区域构成。例如在电场缓和区域14为高电阻区域的情况下，该高电阻区域具有1×1014cm－3～1×1022cm－3的晶体缺陷浓度。另一方面，在电场缓和区域14为p型的半导体区域的情况下，该p型半导体区域具有1×1018cm－3～1×1022cm－3的杂质浓度。如果杂质浓度在该范围内，则能够使p型半导体区域的整体易于保持在同电位。
电场缓和区域14是从半导体层11的表面2到达背面3的恒定的区域。电场缓和区域14，在本实施方式中，在如图3所示那样的剖面视角下，形成为靠近有源区域13侧的内侧面15及其相反侧的外侧面16相对于表面2及背面3垂直。由此，电场缓和区域14的宽度W1从半导体层11的表面2到背面3为大致恒定。
另外，在本实施方式中，电场缓和区域14形成为从半导体层11的端面7向内侧空出间隔，由此，在电场缓和区域14的外侧(电场缓和区域14与半导体层11的端面7之间)，形成了由半导体层11的一部分构成的作为本发明的周围杂质区域的一例的n－型周围区域17。在本实施方式中，如图4所示，以包围n－型漂移区域29而形成闭空间的方式形成俯视呈环状的电场缓和区域14，且到其外侧的端面7的环状区域形成为n－型周围区域17。
在半导体层11的背面3形成有漏电极6。漏电极6作为一个整体而形成在半导体层11的背面3整体上。由此，漏电极6在半导体层11的背面3与n－型漂移区域29、电场缓和区域14及n－型周围区域17相接。漏电极6由能够与n－型漂移区域29形成肖特基结的金属(例如Ti/Al的层叠结构等)构成。具体而言，漏电极6的与n－型漂移区域29接触的层(例如Ti层)只要能够与n－型漂移区域29形成肖特基结即可。此外，在本实施方式中，漏电极6也与n－型周围区域17相接，并与n－型周围区域17之间形成肖特基结。
接下来，参照图5A～图5F对半导体装置1的制造方法进行说明。
为了制造半导体装置1，如图5A所示，首先，在由n+型SiC(例如、杂质浓度为1×1018cm－3～1×1020cm－3)构成的基底衬底18(晶圆)上通过外延生长而形成浓度比基底衬底18低的半导体层11。基底衬底18的厚度例如可以是250μm～450μm。
接下来，如图5B及图5C所示那样形成MIS晶体管构造22的杂质区域、表面终端构造33及电场缓和区域14。
具体而言，根据电场缓和区域14是由p型的半导体区域及高电阻区域的哪一方构成而分开进行说明。
在电场缓和区域14为p型的半导体区域的情况下，首先，在应形成MIS晶体管构造22的杂质区域(具体而言，是p型主体区域23、n+型源极区域24、p+型主体接触区域27)及表面终端构造33(具体而言，是降低表面电场层34及护圈层35)的区域从半导体层11的表面2侧选择性地注入杂质离子。
接下来，在应形成电场缓和区域14的区域从半导体层11的表面2侧选择性地注入p型杂质离子(例如是B离子、Al离子等)。此时，需要从半导体层11的表面2贯通到背面3，并达到基底衬底18而形成电场缓和区域14，因此，例如以1MeV～10MeV的注入能量注入p型杂质离子。
注入后进行退火处理(例如、1500℃～1800℃)，从而将用于形成MIS晶体管构造22的杂质区域、表面终端构造33及电场缓和区域14的各杂质离子同时激活并形成这些区域。
另一方面，在电场缓和区域14为高电阻区域的情况下，首先，在应形成MIS晶体管构造22的杂质区域(具体而言，是p型主体区域23、n+型源极区域24、p+型主体接触区域27)及表面终端构造33(具体而言，是降低表面电场层34及护圈层35)的区域，从半导体层11的表面2侧选择性地注入杂质离子。
注入后，进行退火处理(例如、1500℃～1800℃)，从而将用于形成MIS晶体管构造22的杂质区域及表面终端构造33的各杂质离子激活并形成这些区域。
接下来，在半导体层11选择性地形成掩模(未图示)并经由该掩模向半导体层11的表面2照射作为本发明的第一物质的一例的质子、氦离子或电子束等的质量比较轻的物质。照射后进行退火处理(例如、300℃～1200℃)，从而使因照射粒子而产生的晶体缺陷形成为电场缓和区域14(高电阻区域)。另外，也可以省略该300℃～1200℃的退火处理。
在电场缓和区域14为p型的半导体区域及高电阻区域的任一方的情况下，有时在p型杂质离子的注入或者质子等的照射后进行退火处理，但是在进行该退火处理的时点在半导体层11的表面2侧及背面3侧的任一方都没有不耐受高温的要素(例如、源电极4等的金属)，因此能够以比较高的温度进行退火处理。其结果是，能够高效地形成电场缓和区域14。
接下来，如图5D所示那样形成MIS晶体管构造22的剩余的要素即栅极绝缘膜25及栅电极26。此后，形成层间绝缘膜30及源电极4。
接下来，如图5E所示那样除去基底衬底18，从而使半导体层11的背面3整体露出。该工序例如在通过从背面3侧的磨削将基底衬底18大致完全除去后通过研磨(例如CMP)进行精加工。在研磨工序中，使在磨削后露出的半导体层11进一步减薄。具体而言，可以是通过背面磨削将350μm厚度的基底衬底18除去，之后将50μm厚度的半导体层11研磨至变为40μm厚度。通过最终地实施研磨工序，从而能够使露出的半导体层11的背面3的表面状态平滑，因此能够使漏电极6良好地进行肖特基接合。
接下来，如图5F所示那样，例如通过溅射法在半导体层11的背面3整体形成漏电极6(例如、Ti/Al)。之后，沿着在预先规定的位置设定的切割线将半导体层11切断。由此，获得单片化的半导体装置1。
根据以上的方法，如图5C所示那样，以半导体层11越至基底衬底18上的稳定的状态形成电场缓和区域14。即，不必在基底衬底18除去后的薄晶圆状态(例如图5E)下形成电场缓和区域14，能够防止因晶圆的处理失误而引起的破裂等。进而，作为将基底衬底18除去而使晶圆薄化后的工序，仅限于
图5F所示的漏电极6的形成工序，因此能够减少薄化后的晶圆的处理次数，并减少处理失误的概率。其结果是，能够降低不良品的发生概率，能够提高制造工序的生产率。
另外，如图5C所示那样，当在半导体层11的表面部制作MIS晶体管构造22时，与此并行地通过从半导体层11的表面2侧的处理(离子注入、质子照射等)而形成电场缓和区域14。因此，与在MIS晶体管构造22的制作后形成电场缓和区域14的情况相比，能够使与对MIS晶体管构造22的各要素产生影响的因素(温度、使用化学制剂/装置等)有关的限制缓和。其结果是，能够实现制造工序的高效化。
并且，根据得到的半导体装置1，当向MIS晶体管构造22施加反向电压时，能够利用半导体层11与漏电极6之间的肖特基结的肖特基壁垒来阻止在半导体层11的内部流通于厚度方向的电流。进而，在MIS晶体管构造22的周围形成有电场缓和区域14。由此，当进行反向电压施加时，即使耗尽层向半导体层11的端面7(芯片端面)扩展，也能够通过电场缓和区域14来阻挡该耗尽层，并防止耗尽层到达端面7。其结果是，能够使半导体层11的端面7附近的电场强度缓和。因此，即使因切片而在半导体层11的端面7存在缺陷区域，也能够防止在该缺陷区域因电子空穴对的生成而流通泄漏电流。其结果是，半导体装置1能够确保良好的反向耐压，因此能够良好地用作双向开关用的反向阻断MISFET。
图6A～图6D是按照工序顺次表示半导体装置1的另一制造工序的一部分的图。在电场缓和区域14是p型杂质区域的情况下，取代上述的图5A～图5C的工序而执行图6A～图6D的工序，也能够制作电场缓和区域14。
例如，首先如图6A所示那样，在由n+型SiC(例如、杂质浓度为1×1018cm－3～1×1020cm－3)构成的基底衬底18(晶圆)上通过外延生长而形成浓度比基底衬底18低的半导体层11。
接下来，在半导体层11上形成在应形成电场缓和区域14的区域选择性地具有开口的掩模(未图示)，并经由该掩模从表面2侧选择性地蚀刻半导体层11。该蚀刻持续至贯通半导体层11而到达基底衬底18。由此，如图6B所示那样，在半导体层11形成从表面2到达基底衬底18的贯通孔19。
接下来，如图6C所示，例如一边导入p型杂质离子一边在贯通孔19内使p型SiC外延生长。由此，以p型SiC回填贯通孔19，从而形成由该p型SiC构成的电场缓和区域14。
接下来，如图6D所示那样，从半导体层11的表面2侧选择性地注入杂质离子，从而形成MIS晶体管构造22的杂质区域及表面终端构造33。具体而言，是形成p型主体区域23、n+型源极区域24、p+型主体接触区域27、降低表面电场层34及护圈层35。
之后，执行图5D～图5F的工序，从而获得上述的半导体装置1(电场缓和区域14为p型杂质区域)。
接下来，参照附图对本实施方式的半导体装置1的另一实施方式进行说明。
在图3中，电场缓和区域14形成为内侧面15及外侧面16相对于表面2及背面3垂直，其宽度W1从半导体层11的表面2到达背面3为大致恒定。但是，如图7所示那样，也可以是电场缓和区域14形成为内侧面15及外侧面16相对于表面2及背面3倾斜，由此，在剖面视角中，是宽度W1随着从背面3朝向表面2而逐渐缩窄的锥形状。
另外，图3的电场缓和区域14是通过离子注入、质子等的照射或贯通孔19的回填而形成，因此在剖面视角中是内侧面15及外侧面16形成为大致平坦。但是，如图8所示那样，电场缓和区域14的内侧面15及外侧面16也可以是在半导体层11沿着厚度方向规则地起伏的凹凸面。这种结构的形成方法可以而参照图9A及图9B进行说明。
例如，首先如图9A所示那样，在基底衬底18上通过使n－型层20多次反复地外延生长的多阶段外延法来形成半导体层11。在该工序中，当使各n－型层20生长时向该n－型层20的预定部分注入p型杂质离子或质子等。并且，随着n－型层20多阶段地逐渐层叠，由p型杂质区域或质子等构成的高电阻区域也依次重叠。由此，相邻的n－型层20的p型杂质区域或高电阻区域彼此相连，形成具有由凹凸面构成的内侧面15及外侧面16的电场缓和区域14。另外，在利用这种多阶段外延法来形成电场缓和区域14(高电阻区域)的情况下，不必如上述那样通过一次的照射形成从半导体层11的表面2到达背面3的电场缓和区域14，在各个注入工序中，只要向比较薄的各n－型层20的厚度方向整体遍布质子等即可。因此，不限于质子这样的轻的元素，通过硼(B)、氩(Ar)的注入也能够形成电场缓和区域14。另外，在注入硼的情况下，由退火温度来决定电场缓和区域14成为高电阻还是p型。例如在As-impla及1200℃以下的退火处理中，不是成为p型而是作为高电阻区域工作。另一方面，若在1200℃以上进行退火处理，则会使硼原子激活而作为p型区域工作。为了使作为p型的激活率进一步提高，需要进一步高温(1500℃以上)的退火处理。
接下来，如图9B所示那样，从半导体层11的表面2侧选择性地注入杂质离子，从而形成MIS晶体管构造22的杂质区域及表面终端构造33。具体而言，是形成p型主体区域23、n+型源极区域24、p+型主体接触区域27、降低表面电场层34及护圈层35。
之后，执行图5D～图5F的工序，从而获得上述的半导体装置1(电场缓和区域14是p型杂质区域)。
另外，图3的电场缓和区域14是从半导体层11的端面7向内侧空出间隔地形成，但是也可以如图10及图11所示那样，电场缓和区域14形成为到达半导体层11的端面7。由此，电场缓和区域14的外侧面16成为与半导体层11的端面7一致的面。
另外，半导体装置1可以如图12及图13所示那样具备形成于半导体层11的表面2侧且与漏电极6同电位的作为本发明的辅助电极的一例的第二漏电极37。
更具体而言，在图12及图13的半导体装置1中，在层间绝缘膜30形成有使n－型周围区域17及电场缓和区域14在半导体层11的端部露出的接触孔38。接触孔38如图13所示那样具有包围n－型漂移区域29的环状的内周缘39。此外，接触孔38在图12及图13中是以没有在半导体层11的端面7附近残留层间绝缘膜30的方式形成到半导体层11的端面7，但是可以是以在端面7附近残留层间绝缘膜30的一部分的方式在从端面7向内侧远离的位置具有外周缘。
第二漏电极37进入接触孔38，并在接触孔38内跨越n－型周围区域17及电场缓和区域14的边界部，并与这些区域14、17双方相接。另外，第二漏电极37在以图10进行了说明的那样电场缓和区域14形成到半导体层11的端面7的情况下，也可以如图14所示那样在接触孔38内仅与电场缓和区域14相接。
虽然在图12～图14中没有图示，但第二漏电极37与漏电极6进行了电连接(漏电极6与第二漏电极37的连接方式参照图38)。由此，n－型周围区域17(图12)及电场缓和区域14(图14)的电位从供第二漏电极37相接的半导体层11的表面2到供漏电极6相接的背面3固定于同电位。其结果是，能够使电场不易作用于n－型周围区域17(图12)及电场缓和区域14(图14)，能够进一步使半导体层11的端面7附近的电场强度缓和。
另外，在上述的图1～图14中都是电场缓和区域14形成为从半导体层11的表面2的平坦的部分(即，未刻意形成沟槽等的凹部而维持外延生长后的表面2的状态的部分)到达背面3。但是，电场缓和区域14可以形成为图15所示的结构。
具体而言，是在半导体层11的外围区域12，在表面终端构造33的外侧，形成从半导体层11的表面2到半导体层11的背面部具有底部的作为本发明的凹部的一例的沟槽40。虽然沟槽40没有图示，但是与图4的电场缓和区域14同样地形成为包围n－型漂移区域29的环状。
并且，电场缓和区域14沿着沟槽40的内表面形成于沟槽40的侧部及底部的整体，其底部在半导体层11的背面3露出。即，在沟槽40的开口端形成于沟槽40的侧部的电场缓和区域14在表面2露出，从沟槽40的底面向下方部形成的电场缓和区域14在背面3露出。由此，电场缓和区域14作为整体形成为从表面2到背面3贯通半导体层11的状态。
层间绝缘膜30沿着沟槽40的内表面形成并在沟槽40的内部形成有恒定的中空空间41。
这种结构的形成方法可以参照图16A～图16E进行说明。
例如，首先如图16A所示那样在由n+型SiC(例如、杂质浓度为1×1018cm－3～1×1020cm－3)构成的基底衬底18(晶圆)上通过外延生长而形成浓度比基底衬底18低的半导体层11。
接下来，如图16B所示那样从半导体层11的表面2侧选择性地注入杂质离子，从而形成MIS晶体管构造22的杂质区域及表面终端构造33。具体而言，是形成p型主体区域23、n+型源极区域24、p+型主体接触区域27、降低表面电场层34及护圈层35。
接下来，在半导体层11上形成在应形成电场缓和区域14的区域选择性地具有开口的掩模(未图示)，并经由该掩模从表面2侧选择性地蚀刻半导体层11。由此，如图16C所示那样在半导体层11形成沟槽40。
接下来，如图16D所示那样向沟槽40的内表面选择性地注入p型杂质离子并进行退火处理，或者注入质子等的高电阻区域用的物质。由此，形成沿着沟槽40的内表面的电场缓和区域14。此外，在该工序中也与上述的多阶段外延法的情况同样地通过沟槽40的形成而使应形成电场缓和区域14的区域的深度缓和，因此不限于质子这样的轻的元素，通过硼(B)、氩(Ar)的注入也能够形成电场缓和区域14。
接下来，如图16E所示那样形成MIS晶体管构造22的剩余的要素即栅极绝缘膜25及栅电极26。之后，形成层间绝缘膜30及源电极4。
之后，执行图5E及图5F的工序，从而获得上述的半导体装置1(电场缓和区域14为p型杂质区域)。
另外，在图15的半导体装置1中，也可以如图16及图17所示那样，在中空空间41埋入导电材料45。在导电材料45埋入于中空空间41的情况下，除去了沟槽40内的层间绝缘膜30，导电材料45在沟槽40的内表面与电场缓和区域14相接。
导电材料45由金属(例如W)、多晶硅等构成。在导电材料45由金属构成的情况下，如图17所示那样，该导电材料45作为埋入电极，能够与上述的第二漏电极37(参照图12及图14)同样地使用。即，通过使导电材料45与漏电极6电连接，从而将电场缓和区域14的电位从供导电材料45相接的沟槽40的内表面到供漏电极6相接的背面3固定于同电位。其结果是，能够使电场不易作用于电场缓和区域14，因此能够进一步使半导体层11的端面7附近的电场强度缓和。另一方面，在导电材料45由多晶硅构成的情况下，也可以如图18所示那样，以与导电材料45相接的方式形成第二漏电极37。
另外，半导体装置1也可以如图19～图22所示那样在半导体层11的背面部具备第二电场缓和区域42。
第二电场缓和区域42在半导体层11以在漏电极6的肖特基界面(背面3)露出的方式形成，漏电极6与露出的第二电场缓和区域42相接。第二电场缓和区域42与电场缓和区域14同样地由具有比半导体层11(n－型漂移区域29)高的电阻的高电阻区域或p型的半导体区域构成。例如在第二电场缓和区域42为高电阻区域的情况下，该高电阻区域具有1×1014cm－3～1×1022cm－3的晶体缺陷浓度。另一方面，在第二电场缓和区域42为p型的半导体区域的情况下，该p型半导体区域具有1×1016cm－3～1×1019cm－3的杂质浓度。
通过形成第二电场缓和区域42，从而能够使半导体层11与漏电极6之间的肖特基界面的电场缓和。由此，在作为漏电极6而使用功函数比较小的金属的情况下也能够降低反向泄漏电流，因此能够通过使用该金属来确保低导通电阻。
在从背面3观察半导体层11的仰视视角中，第二电场缓和区域42的图案(底面图案)可以如图20所示那样为矩阵状，也可以如图21所示那样为格子状，也可以如图22所示那样为条纹状。此外，图20～图22中示出的图案仅为第二电场缓和区域42的图案的一例，也可以采用例如多个第二电场缓和区域42规则地分散排列的其它图案(交错排列等)、一个第二电场缓和区域42配置于MIS晶体管构造22的下方的图案。另外，虽然第二电场缓和区域42在图20～图22中是跨越电场缓和区域14而在半导体层11的背面3的整体上形成，但是也可以仅形成于被电场缓和区域14包围的区域。
第二电场缓和区域42的形成方法可以参照图23A～图23H进行说明。
例如，首先如图23A所示那样，在由n+型SiC(例如、杂质浓度为1×1018cm－3～1×1020cm－3)构成的基底衬底18(晶圆)上通过外延生长而形成浓度比基底衬底18低的n－型的第一半导体层43。第一半导体层43的厚度例如是0.5μm～5μm。
接下来，如图23B所示那样，在第一半导体层43形成第二电场缓和区域42。第二电场缓和区域42的形成也可以与上述的电场缓和区域14的形成方法相同。
即，在向第一半导体层43的表面选择性地注入p型杂质离子后，对第一半导体层43进行退火处理(例如、1500℃～1800℃)，或者在向第一半导体层43的表面选择性地照射硼等后，对第一半导体层43进行退火处理(例如、300℃～1200℃)。此外不论在哪种情况下都是退火处理也可以在后续工序(例如是与使MIS晶体管构造22的杂质区域激活的工序同时等)进行，在第二电场缓和区域42为高电阻区域的情况下，退火处理只要根据需要来进行即可，也可以省略。由此，可分别形成由p型杂质区域或高电阻区域构成的第二电场缓和区域42。此时，虽然第二电场缓和区域42在图23B中是以不贯通第一半导体层43的方式形成于第一半导体层43的表面部，但是例如也可以是各第二电场缓和区域42贯通第一半导体层43而到达基底衬底18。此外，关于第二电场缓和区域42的形成，虽然有时是在p型杂质离子的注入或硼等的照射后进行退火处理，但是在进行该退火处理的时点基底衬底18及第一半导体层43均没有形成不耐受高温的要素，因此能够以比较高的温度进行退火处理。
接下来，如图23C所示那样，在第一半导体层43上进一步进行外延生长，从而形成n－型的第二半导体层44。第二半导体层44的厚度例如是5μm～300μm。由此，形成由第一半导体层43及第二半导体层44构成的半导体层11。在第一半导体层43的表面部形成的第二电场缓和区域42成为埋入半导体层11的底部的状态。
接下来，如图23D所示那样，从半导体层11的表面2侧选择性地注入杂质离子，从而形成MIS晶体管构造22的杂质区域及表面终端构造33。具体而言，是形成p型主体区域23、n+型源极区域24、p+型主体接触区域27、降低表面电场层34及护圈层35。
接下来，如图23E所示那样在半导体层11形成电场缓和区域14。电场缓和区域14的形成与通过图5C进行了说明的方法相同。
接下来，如图23F所示那样，形成MIS晶体管构造22的剩余的要素即栅极绝缘膜25及栅电极26。之后，形成层间绝缘膜30及源电极4。
接下来，如图23G所示那样，通过将基底衬底18除去而使半导体层11的背面3整体露出。该工序持续至第二电场缓和区域42从背面3露出，但是也可以停止于在除去面(磨削面)显现第二电场缓和区域42之前。通过采用这种方式，能够获得第二电场缓和区域42不从半导体层11的背面3露出而是埋入的结构。
接下来，如图23H所示那样，例如通过溅射法在半导体层11的背面3整体形成漏电极6(例如、Ti/Al)。之后，沿着在预先规定的位置设定的切割线将半导体层11切断。由此，获得单片化的半导体装置1。
图24是本发明的另一实施方式的半导体装置1的示意性的剖视图。
在图24所示的半导体装置1中，半导体层11的端面7包含与半导体层11的厚度方向的背面3侧对置的部分。在图24中，在剖面视角中呈直线状的平坦端面7相对于半导体层11的背面3以超过90°的角度(端面7与背面3的夹角θ＞90°)倾斜，从而使平坦的端面7的整体与半导体层11的厚度方向的背面3侧对置。即，端面7的某个部分(例如、端面7的P点)的法线方向n不是与半导体层11的背面3平行，而是向接近背面3的方向倾斜。
电场缓和区域14至少形成于半导体层11的端面7并在该端面7露出。
漏电极6在半导体层11的背面3的整个区域形成，并且进一步地形成于端面7。漏电极6在半导体层11的端面7与电场缓和区域14相接。其它结构与其它实施方式是相同的结构。
根据该结构，漏电极6能够在背面3的整个区域形成，因此如图25所示那样，在经由接合材料47(例如、焊料等)与框架46(例如、引线框架的岛部等)接合时，能够容易地进行小片接合。另外，半导体层11的端面7被从背面3连续地延伸的漏电极6覆盖，因此即使过剩的接合材料47沿着半导体层11的端面7上升，也只是与漏电极6接触而不会成为问题。
接下来，参照图26A～图26C对本实施方式的半导体层11的端面7的形状进行说明。此外，在图26A～图26C中仅将图24所示结构中的对于端面7的形状说明所需的结构示出并省略了其它结构。
首先，在图26A～图26C中共通的是，半导体层11在剖面视角中具有端面7的表面2侧的端缘即上面端48、端面7的背面3侧的端缘即底面端49。底面端49比上面端48靠内侧配置。
这样，端面7将相对内侧的底面端49和相对外侧的上面端48之间连接，从而该端面7如上述那样包含与半导体层11的厚度方向的背面3侧对置的部分。
即，在本实施方式中，如图26A～图26C所示那样，将上面端48与底面端49之间连接的直线状的虚拟线段50只要相对于半导体层11的背面3以超过90°的角度倾斜即可。在此情况下，可以如图26A所示那样，端面7在剖面视角中是与虚拟线段50一致的平坦面(与图24相同的结构)，也可以如图26B所示那样，是相对于虚拟线段50向外侧鼓出的凸面，也可以图26C所示那样，是相对于虚拟线段50向内侧凹陷的凹面。
另外，如后述(以图29A～图29E进行说明)的那样，与半导体层11的厚度方向的背面3侧对置的部分可以是从底面端49到半导体层11的厚度方向的中途并从此到上面端48不与背面3侧对置的(垂直)形状。
接下来，参照图27A～图27E对本实施方式的电场缓和区域14与漏电极6的位置关系进行说明。此外，图27A～图27E仅将图24所示结构中的对电场缓和区域14与漏电极6的位置关系的说明所需的结构示出并省略了其它结构。
首先，可以如图27A所示那样，电场缓和区域14形成为从半导体层11的背面3达到表面2。更具体而言，电场缓和区域14沿着端面7形成并一体地具有：在从端面7起大致恒定宽度的位置具有内侧面15的主体部51；以及从主体部51的下端(半导体层11的背面3侧的端部)向内侧引出的底面侧引出部52。底面侧引出部52在从背面3起大致恒定宽度的位置具有内侧面15。即，电场缓和区域14以在背面3与端面7之间跨越的方式沿着背面3及端面7以大致恒定宽度形成。此外，该电场缓和区域14的宽度作为其它表现也可以定义为剖面视角中的电场缓和区域14的厚度，也可以定义为从背面3及端面7起的深度。另外，电场缓和区域14在背面3及端面7露出。漏电极6从半导体层11的背面3形成到表面2，并在半导体层11的表面2的位置具有周缘10。根据该结构，在图28A～图28L所示的制造工序中，能够省略漏电极6的图案形成工序，因此能够使制造工序简化。
接下来，可以如图27B所示那样，电场缓和区域14的主体部51从半导体层11的背面3形成到端面7的厚度方向中途部，并在表面2与电场缓和区域14的上侧的端部53之间介入存在由n－型漂移区域29的一部分构成的n－型区域54。在此情况下，漏电极6也与电场缓和区域14同样地，优选从半导体层11的表面2空出间隔而形成，在图27B中，漏电极6的周缘10比电场缓和区域14的端部53靠厚度方向背面3侧配置。由此，能够防止半导体层11的端面7的漏电极6与n－型区域54的接触。
接下来，可以如图27C所示那样，在与图27A同样地主体部51从背面3形成到表面2的结构中，电场缓和区域14还一体地具有从主体部51的上端(半导体层11的表面2侧的端部)向内侧引出的上面侧引出部55。根据该结构，由于是电场缓和区域14的一部分从漏电极6的周缘10延伸的结构，因此能够使耐压进一步提高。
接下来，可以如图27D所示那样，在电场缓和区域14为图27A的结构的情况下，漏电极6的周缘10比电场缓和区域14的端部53(半导体层11的表面2)靠厚度方向背面3侧配置。根据该结构，由于是电场缓和区域14的一部分从漏电极6的周缘10延伸的结构，因此能够使耐压进一步提高。
接下来，可以如图27E所示那样，电场缓和区域14仅在半导体层11的端面7作为主体部51而选择性地形成，而不在背面3形成。更具体而言，电场缓和区域14从半导体层11的表面2形成到端面7的厚度方向中途部，并在背面3与电场缓和区域14的下侧的端部56之间介入存在由n－型漂移区域29的一部分构成的n－型区域57。在此情况下，漏电极6在端面7与电场缓和区域14相接，并且与n－型区域57相接而与n－型区域57之间形成肖特基结。如果端面7的肖特基结的势垒高度比背面3的肖特基结的势垒高度高，则能够使泄漏电流进一步降低。
接下来，参照图28A～图28L对该实施方式的半导体装置1的制造方法进行说明。此外，在图28A～图28L中仅将图24所示结构中的本实施方式的制造工序的特征部分的结构示出并省略其它结构。另外，在图28A～图28L中对于和图5A～图5F相同的结构标记相同的参照符号。
首先，如图28A所示那样，在基底衬底18(晶圆)上通过外延生长而形成半导体层11。之后，在半导体层11的表面部形成MIS晶体管构造22(未图示)并形成表面金属58。表面金属58可以包含与图24的源电极4、栅电极26连接的栅极焊盘等。
接下来，如图28B所示那样，在半导体层11的表面侧经由粘接部件59(粘接剂、胶带等)粘贴支撑衬底60。
接下来，如图28C所示那样，通过从背面侧磨削基底衬底18而使半导体层11的背面3露出。
接下来，如图28D所示，在半导体层11的背面3形成选择性地具有开口的掩模61。作为掩模61例如可以使用金属膜、绝缘膜、光刻抗蚀剂等。
接下来，如图28E所示那样，经由该掩模61从背面3侧选择性地蚀刻半导体层11。更具体而言，是向半导体层11供给蚀刻剂，由此，从背面3侧蚀刻半导体层11。蚀刻例如可以是采用SF6等的氟类气体进行的干蚀刻。另外，该蚀刻可以从半导体层11的背面3进行到表面2，也可以从背面3进行到半导体层11的厚度方向中途。通过该蚀刻而形成被与半导体层11的厚度方向的背面3侧对置的端面7包围的槽62。之后，将蚀刻所使用的掩模61除去。
接下来，如图28F所示那样，在半导体层11的背面3形成选择性地具有开口的掩模63。掩模63例如可以使用金属膜、绝缘膜、光刻抗蚀剂等。并且，经由该掩模63从半导体层11的背面3侧注入例如p型杂质离子、质子、氦离子或电子束等质量比较轻的物质。由此，沿着端面7形成大致恒定宽度的电场缓和区域14。此时，使用具有比彼此相邻的槽62之间的宽度W1狭窄的宽度W2的掩模63，从而能够使半导体层11的背面3的一部分露出，能够向该露出部分进行离子注入等。由此，能够形成电场缓和区域14的底面侧引出部52(参照图27A等)。
接下来，如图28G所示那样，根据需要，为了对半导体层11因蚀刻、离子注入而受到的晶体损伤进行修复而进行激光退火处理。
接下来，如图28H所示那样，例如通过溅射法以将半导体层11的背面3及端面7一体地覆盖的方式形成漏电极6。
接下来，如图28I所示那样，在半导体层11的背面3侧、即漏电极6粘贴切片胶带。
接下来，如图28J所示那样，将半导体层11的表面2侧的支撑衬底60与粘接部件59一并除去。
接下来，如图28K所示那样，例如沿着沿槽62设定的切割线65将半导体层11切断。此外，在图28E的蚀刻工序从半导体层11的背面3进行到表面2的情况下，不需要该切片工序。
之后，如图28L所示那样，将切片胶带64除去，从而获得单片化的半导体装置1。
根据以上的方法，通过蚀刻以朝向半导体层11的背面3侧的方式形成端面7。并且，能够通过向这样的端面7的离子注入而形成电场缓和区域14，因此如上述的实施方式那样，与通过离子注入而形成从半导体层11的表面2到达背面3的电场缓和区域14的情况相比，能够以低能量简单地形成电场缓和区域14。另外，与图6A～图6D所示的通过贯通孔19的回填而进行的电场缓和区域14的形成相比能够简化工序。
此外，虽然在图28A～图28L中示出了从背面3到表面2进行半导体层11的蚀刻的情况，但是也可以将该工序变更为图29A～图29E的工序。
即，可以在通过图29A的背面磨削工序使半导体层11的背面3露出后，如图29B所示那样，使半导体层11的蚀刻从背面3停止于半导体层11的厚度方向中途。之后，经过电场缓和区域14的形成工序(图29C)及漏电极6的形成工序(图29D)，如图29E所示那样进行切片工序。在此情况下，对于在半导体层11没有进行蚀刻处理的部分，如图29E所示那样，作为相对于表面2垂直的端面66而露出。因此，在半导体层11的端面7，表面2侧的上部作为垂直端面66露出。该垂直端面66通过切片工序而呈现，在为了形成电场缓和区域14而进行离子注入时、形成漏电极6时则不形成。因此，不在该垂直端面66形成电场缓和区域14及漏电极6，由n－型漂移区域29的一部分构成的n－型区域67会露出。
图30是本发明的一实施方式的半导体封装71的示意性的立体图。在图30中对于和图1～图23的结构要素相同的要素标记共同的参照符号并省略其说明。另外，在图30中为了清楚而将树脂封装74的内部以透视方式表示。
半导体封装71包含半导体芯片72、基板端子73、树脂封装74。
半导体芯片72可以是与图1～图23中示出的半导体装置1相同的结构。
基板端子73例如是由Cu等金属材料构成的板(金属基板)，包含漏极端子77、源极端子78、栅极端子79。
漏极端子77包含俯视呈四边形状的岛部80、从岛部80的一边延伸的直线状的端子部81。源极端子78及栅极端子79形成为与漏极端子77的端子部81平行的直线状，并以从宽度方向两侧夹持中央的漏极端子77(端子部81)的方式分别配置于纸面右侧及纸面左侧。
岛部80用于支撑半导体芯片72，具有比半导体芯片72大的面积。由此，岛部80具有在半导体芯片72的安装状态下在比半导体芯片72靠外侧的部分包围半导体芯片72的外周部88。
半导体芯片72的漏电极(图3的漏电极6)通过小片接合与岛部80电连接。另一方面，半导体芯片72的源电极4及栅极焊盘5分别经由接合线85、86与源极端子78及栅极端子79电连接。另外，在半导体芯片72具备图12及图14所示的第二漏电极37的情况下，该第二漏电极37经由接合线82及漏极端子77(岛部80)与漏电极6连接。由此，能够使漏电极6及第二漏电极37为同电位。
接下来，参照图31及图32对上述的电场缓和区域14的电场缓和效果进行说明。
图31及图32分别为表示在半导体层11的表面及背面配置表面电极及背面电极并向这些电极施加反向电压时的电场分布的图(仿真)。图31是在外围区域不具备电场缓和区域14的例子，图32是在外围区域具备电场缓和区域14(高电阻区域)的例子。
如图31所示那样，当不具备电场缓和区域14时，直到半导体层11的端面7，分布有高强度的电场(等电位线的间隔窄的区域)。因此，当因切片而在半导体层11的端面7有缺陷区域存在时，则有可能在反向电压施加时在该缺陷区域产生由电子空穴对的生成而引起的泄漏电流。
与此相对，如图32所示那样，当具备电场缓和区域14时，则高强度的电场在电场缓和区域14(高电阻区域)被阻断，防止了在半导体层11的端面7作用高强度的电场。因此，即使因切片而在半导体层11的端面7有缺陷区域存在，也能够防止在该缺陷区域流通因电子空穴对的生成而引起的泄漏电流。
以上对本发明的实施方式进行了说明，但是本发明也可以通过上述方式以外的其它方式来实施。
例如，上述的半导体装置1可以作为双向开关装配于图33所示的矩阵变换器电路100。具体而言，矩阵变换器电路100具备：三相输入部103、三相输出部104、电路主体部105及滤波器电路106。半导体装置1在电路主体部105的各开关部107作为双向开关101导入。双向开关101可以由两个晶体管(半导体装置1)102A、102B和两个二极管108A、108B的组合构成。
另外，例如上述的半导体装置1也可以是如图34所示那样，至少在半导体层11的外围区域12形成并具有从源电极4的周缘部覆盖到半导体层11的端面7的保护膜68。保护膜68的终端可以不是半导体层11的端面7。作为保护膜68例如可以使用聚酰亚胺。此外，关于保护膜68虽然仅图示了用于图3方式的情况，但是保护膜68当然也可以用于图7、图8、图10、图12、图14、图15、图17、图18、图19、图24的方式。
另外，虽然上述的实施方式中仅示出了在半导体层的表面部形成有MIS晶体管构造的情况，但是在如JFET元件、二极管元件那样没有形成MIS晶体管构造的情况下，也可以形成本发明的实施方式的电场缓和区域。此外，虽然仅示出了背面的电极为肖特基结的情况，但是也可以是欧姆结。
另外，虽然在上述的实施方式中仅示出了半导体层11由SiC构成的情况，但是半导体层11的材料也可以是GaN等所谓宽带隙型的其它材料，半导体层11也可以由Si构成。另外，如果将本发明的实施方式的半导体装置用作电源装置的双向开关，则能够容易地获得耐压的可靠性提高且导通损耗小的电源装置。
此外，能够在权利要求书记载的事项范围内实施各种设计变更。
本申请与2016年8月19日向日本国特许厅提出的申请特愿2016－161487号对应并将该申请的全部公开引用于此。
符号说明
1-半导体装置；2-(半导体层的)表面；3-(半导体层的)背面；4-源电极；6-漏电极；7-(半导体层的)端面；11-半导体层；12-外围区域；13-有源区域；14-电场缓和区域；17-n－型周围区域；18-基底衬底；19-贯通孔；20-n－型层；21-p型区域；22-MIS晶体管构造；23-p型主体区域；24-n+型源极区域；25-栅极绝缘膜；26-栅电极；29-n－型漂移区域；33-表面终端构造；37-第二漏电极；40-沟槽；42-第二电场缓和区域；43-第一半导体层；44-第二半导体层；45-导电材料；71-半导体封装；73-半导体芯片；73-基板端子；74-树脂封装。

Claims (36)

1.一种半导体装置，其特征在于，包含：
第一导电型的半导体层，其具有表面及所述表面的相反侧的背面、以及端面；
电路元件，其形成在所述半导体层的表面部；
第一电极，其在所述半导体层的所述背面与所述半导体层接合；以及
电场缓和区域，其在形成有所述电路元件的有源区域的周围区域形成为沿所述半导体层从所述表面到达所述背面，且由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层为SiC，且所述电场缓和区域是具有1×1014cm－3～1×1022cm－3的晶体缺陷浓度的高电阻区域。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层为SiC，且所述电场缓和区域是具有1×1018cm－3～1×1022cm－3的杂质浓度的第二导电型的杂质区域。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述电场缓和区域形成为从所述半导体层的所述端面向内侧隔开间隔且包围所述有源区域。
5.根据权利要求4所述的半导体装置，其特征在于，
所述半导体层在所述电场缓和区域和所述半导体层的所述端面之间包含第一导电型的周围杂质区域，
所述第一电极在所述半导体层的所述背面与所述周围杂质区域相接，
所述半导体装置包含辅助电极，该辅助电极在所述半导体层的所述表面与所述周围杂质区域想接并与所述第一电极电连接。
6.根据权利要求5所述的半导体装置，其特征在于，
所述辅助电极形成为跨越所述电场缓和区域与所述周围杂质区域的边界部，并与所述电场缓和区域及所述周围杂质区域双方相接。
7.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述电场缓和区域形成为到达所述半导体层的所述端面。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第一电极在所述半导体层的所述背面与所述电场缓和区域相接，
所述半导体装置包含辅助电极，该辅助电极在所述半导体层的所述表面与所述电场缓和区域相接并与所述第一电极电连接。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述第一电极与所述电场缓和区域相接并且与所述半导体层的一部分形成肖特基结，
在所述半导体层的表面部形成有作为所述电路元件的MIS晶体管构造。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
所述半导体层的所述周围区域包含所述半导体层的所述表面平坦的平坦部，
所述电场缓和区域形成为从所述平坦部的所述半导体层的所述表面到达所述背面。
11.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
在所述半导体层的所述周围区域进一步包含从所述表面形成的凹部，
沿着所述凹部的内表面形成有所述电场缓和区域，且所述电场缓和区域的底部在所述半导体层的所述背面露出。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，
进一步包含第二电场缓和区域，该第二电场缓和区域形成在所述半导体层的背面部，并由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
13.根据权利要求12所述的半导体装置，其特征在于，
所述第二电场缓和区域形成为在所述半导体层的所述背面露出，
所述第一电极在所述半导体层的所述背面与所述第二电场缓和区域相接。
14.根据权利要求12或13所述的半导体装置，其特征在于，
当从所述背面侧观察所述半导体层时，以分散的矩阵状排列有多个所述第二电场缓和区域。
15.根据权利要求12或13所述的半导体装置，其特征在于，
当从所述背面侧观察所述半导体层时，以条纹状排列有多个所述第二电场缓和区域，或者所述第二电场缓和区域形成为格子图案状。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
进一步包含表面终端构造，该表面终端构造在所述半导体层的所述周围区域形成为比所述电场缓和区域靠内侧。
17.根据权利要求9所述的半导体装置，其特征在于，
包含第二电极，该第二电极形成在所述半导体层上并与所述MIS晶体管构造的源极或发射极电连接。
18.一种半导体封装，其特征在于，具有：
权利要求1～17中任一项所述的半导体装置；
安装所述半导体装置的引线框架；以及
将所述半导体装置和所述引线框架的至少一部分密封的密封树脂。
19.一种电源变换装置，其特征在于，
将权利要求9所述的半导体装置用作双向开关元件。
20.根据权利要求19所述的电源变换装置，其特征在于，
将所述双向开关元件用作从多相输入到多相输出的矩阵变换器电路的开关电路。
21.一种半导体装置的制造方法，其特征在于，包含：
在衬底上形成第一导电型的半导体层的工序；
在所述半导体层的与所述衬底相反侧的表面部形成电路元件的工序；
形成电场缓和区域的工序，该电场缓和区域在形成所述电路元件的有源区域的周围区域以从所述半导体层的所述表面到达所述表面的相反侧的背面的方式由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成；
通过除去所述衬底而使所述半导体层的所述背面露出的工序；以及
在所述半导体层的所述背面形成与所述半导体层接合的第一电极的工序。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序包含以下工序：在形成所述半导体层后，从所述半导体层的所述表面侧照射包含质子、氦离子及电子束的至少一种的第一物质，从而形成所述高电阻区域。
23.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序包含以下工序：在形成所述半导体层后，从所述半导体层的所述表面侧注入第二导电型的杂质离子，从而形成所述第二导电型的杂质区域。
24.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述半导体层的工序包含以下工序：通过使第一导电型层多次反复进行外延生长的多阶段外延法来形成所述半导体层，
形成所述电场缓和区域的工序包含以下工序：在使各所述第一导电型层生长时向该第一导电型层的预定部分注入第二导电型的杂质离子而形成第二导电型区域，且伴随着所述第一导电型层的生长而使所述第二导电型区域依次层叠，从而形成所述第二导电型的杂质区域。
25.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述半导体层的工序包含以下工序：通过使第一导电型层多次反复进行外延生长的多阶段外延法来形成所述半导体层，
形成所述电场缓和区域的工序包含以下工序：在使各所述第一导电型层生长时向该第一导电型层的预定部分照射包含质子、氦离子及电子束的至少一种的第一物质而形成第一物质区域，且伴随着所述第一导电型层的生长而使所述第一物质区域依次重叠，从而形成所述高电阻区域。
26.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序包含：
在形成所述半导体层后形成从所述半导体层的所述表面到达所述衬底的贯通孔的工序；以及
通过外延生长用第二导电型的半导体层回填所述贯通孔，从而形成所述第二导电型的杂质区域的工序。
27.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序包含：
在形成所述半导体层后从所述半导体层的所述表面形成凹部的工序；以及
向所述凹部的内表面注入第二导电型的杂质离子，从而形成沿着所述凹部的内表面并且底部到达所述衬底的所述第二导电型的杂质区域的工序。
28.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序包含：
在形成所述半导体层后从所述半导体层的所述表面形成凹部的工序；以及
向所述凹部的内表面照射包含质子、氦离子及电子束的至少一种的第一物质，从而形成沿着所述凹部的内表面并且底部到达所述衬底的所述高电阻区域的工序。
29.根据权利要求27或28所述的半导体装置的制造方法，其特征在于，
进一步包含向所述凹部埋入导电材料的工序。
30.根据权利要求21～29中任一项所述的半导体装置的制造方法，其特征在于，
形成所述半导体层的工序包含：在所述衬底上形成第一半导体层的工序；以及在所述第一半导体层上形成第二半导体层的工序，
进一步包含以下工序：在形成所述第二半导体层前，在所述第一半导体层形成由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成的第二电场缓和区域。
31.根据权利要求30所述的半导体装置的制造方法，其特征在于，
除去所述衬底的工序包含以下工序：除所述衬底之外还将所述半导体层的一部分除去直到所述第二电场缓和区域从所述半导体层的所述背面露出。
32.一种半导体装置，其特征在于，包含：
半导体层，其为具有表面及所述表面的相反侧的背面、以及端面的第一导电型的半导体层，且形成为所述端面包含与所述半导体层的厚度方向的所述背面侧对置的部分；
电路元件，其形成在所述半导体层的表面部；
第一电极，其在所述半导体层的所述背面与所述半导体层接合；以及
电场缓和区域，其至少沿着所述端面而形成，且由具有比所述半导体层高的电阻的高电阻区域或第二导电型的杂质区域构成。
33.根据权利要求32所述的半导体装置，其特征在于，
所述半导体层在剖面视角中具有：上面端，其为所述端面的所述表面侧的端缘；以及底面端，其为所述端面的所述背面侧的端缘且配置为比所述上面端靠内侧，
将所述上面端与所述底面端之间连接的直线状的虚拟线段相对于所述半导体层的所述背面以超过90°的角度倾斜。
34.根据权利要求32或33所述的半导体装置，其特征在于，
所述电场缓和区域沿着所述端面的至少一部分在剖面视角中形成为大致恒定的宽度。
35.一种半导体装置的制造方法，其特征在于，包含：
在衬底上形成第一导电型的半导体层的工序；
在所述半导体层的与所述衬底相反侧的表面部形成电路元件的工序；
通过除去所述衬底而使所述半导体层的背面露出的工序；
通过从所述背面侧选择性地蚀刻所述半导体层，从而形成被与所述半导体层的厚度方向的所述背面侧对置的端面包围的槽的工序；
向所述槽的所述端面注入第二导电型的杂质离子、或者照射包含质子、氦离子及电子束的至少一种的第一物质，从而沿着所述端面形成电场缓和区域的工序；
以覆盖所述半导体层的所述背面及所述电场缓和区域的至少一部分的方式形成第一电极的工序。
36.根据权利要求35所述的半导体装置的制造方法，其特征在于，
形成所述槽的工序包含以下工序：通过从所述背面到所述半导体层的厚度方向中途的蚀刻来形成所述槽的工序，
并且包含以下工序：在形成所述第一电极后沿着沿所述槽而设定的切割线切断所述半导体层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7282500B2 (ja) 2018-10-19 2023-05-29 キヤノン株式会社 半導体装置、機器、半導体装置の製造方法
EP3690954A1 (en) 2019-02-04 2020-08-05 Infineon Technologies Austria AG Semiconductor device
JP7279846B2 (ja) * 2020-02-18 2023-05-23 富士電機株式会社 半導体装置
DE112020007260T5 (de) * 2020-05-29 2023-03-09 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
CN102074538A (zh) * 2009-11-20 2011-05-25 松下电器产业株式会社 半导体装置及其引线框
US20140361312A1 (en) * 2012-05-15 2014-12-11 Fuji Electric Co., Ltd. Semiconductor device
TWI683350B (zh) * 2018-02-27 2020-01-21 日商Ｓｕｍｃｏ股份有限公司 半導體磊晶晶圓之製造方法以及半導體元件的製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4292964B2 (ja) 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
US7535056B2 (en) * 2004-03-11 2009-05-19 Yokogawa Electric Corporation Semiconductor device having a low concentration layer formed outside a drift layer
US7776672B2 (en) 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP5082211B2 (ja) 2005-03-25 2012-11-28 富士電機株式会社 半導体装置の製造方法
CN101233615B (zh) * 2005-07-25 2012-01-04 松下电器产业株式会社 半导体元件和电气设备
JP5194359B2 (ja) 2005-12-12 2013-05-08 富士電機株式会社 イグナイタ用逆耐圧フィールドストップ型半導体装置
JP5188037B2 (ja) 2006-06-20 2013-04-24 株式会社東芝 半導体装置
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP5196766B2 (ja) * 2006-11-20 2013-05-15 株式会社東芝 半導体装置
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
US8530933B2 (en) * 2008-10-10 2013-09-10 National Institute Of Advanced Industrial Science And Technology Photo transistor
WO2011027523A1 (ja) * 2009-09-03 2011-03-10 パナソニック株式会社 半導体装置およびその製造方法
US10170563B2 (en) * 2009-10-30 2019-01-01 Alpha And Omega Semiconductor Incorporated Gallium nitride semiconductor device with improved termination scheme
JP5740820B2 (ja) * 2010-03-02 2015-07-01 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
JP5449094B2 (ja) * 2010-09-07 2014-03-19 株式会社東芝 半導体装置
JP5757103B2 (ja) 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
US8999768B2 (en) * 2011-03-14 2015-04-07 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
CN103370791B (zh) * 2011-03-14 2016-09-14 富士电机株式会社 半导体器件
JP2014175470A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP6244665B2 (ja) * 2013-05-29 2017-12-13 住友電気工業株式会社 半導体装置
JP6021032B2 (ja) * 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
JP6245087B2 (ja) 2014-06-18 2017-12-13 富士電機株式会社 逆阻止ｉｇｂｔおよびその製造方法
JP6472274B2 (ja) 2015-03-04 2019-02-20 三菱電機株式会社 単相交流入力信号検出装置、３相交流入力信号検出装置および換気送風システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
CN102074538A (zh) * 2009-11-20 2011-05-25 松下电器产业株式会社 半导体装置及其引线框
US20140361312A1 (en) * 2012-05-15 2014-12-11 Fuji Electric Co., Ltd. Semiconductor device
TWI683350B (zh) * 2018-02-27 2020-01-21 日商Ｓｕｍｃｏ股份有限公司 半導體磊晶晶圓之製造方法以及半導體元件的製造方法

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Publication number Publication date
JP7048497B2 (ja) 2022-04-05
DE112017004143T5 (de) 2019-05-02
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