CN102217070B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的半导体装置具有半导体元件区域(17)和保护环区域(18)，其中半导体元件区域(17)配置于碳化硅层(3)的一部分，保护环区域(18)配置于从与碳化硅层(3)的主面相垂直的方向看、在碳化硅层(3)中包围半导体元件区域(17)的区域，该半导体装置包含：在碳化硅层(3)的半导体元件区域(17)及保护环区域(18)的主面上形成的相对介电常数为20以上的层间绝缘膜10；保护环区域(18)中的层间绝缘膜(10)上形成的第1保护绝缘层(14)；第1保护绝缘层(14)上形成的第2保护绝缘层(15)，第1保护绝缘层(14)的线膨胀系数是在构成第2保护绝缘层(15)的材料的线膨胀系数和构成层间绝缘膜(10)的材料的线膨胀系数之间。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及可用于高耐压、强电流的由碳化硅构成的功率半导体器件。
背景技术
功率半导体器件是以高耐压下通过强电流为用途的半导体元件，期望其具有低损耗。一直以来，采用硅(Si)基板的功率半导体器件占主导地位，但近年，采用碳化硅(SiC)基板的功率半导体器件逐渐受到关注，对它的开发也在逐渐深入(例如，参考专利文献1)。
相比于硅(Si)，碳化硅(SiC)材料本身的绝缘击穿电压高出一个数量级，因此具有以下特点：将pn结或肖特基结上的耗尽层做的薄一些，也可以维持其耐压。从而，用SiC就可以把器件做得更薄，而且，可以提高掺杂浓度，所以SiC作为低导通电阻、高耐压、低损耗的功率半导体器件的材料，被寄予厚望。
专利文献1：日本国专利公开公报“特开平10-308510号”
专利文献2：日本国专利公开公报“特开2003-101039号”
专利文献3：日本国专利公开公报“特开平7-131033号”
发明内容
采用SiC的功率半导体器件的元件内部电场强度要比采用Si的功率半导体器件的元件内部电场强度大十倍左右。一般，采用SiC的功率半导体器件设计成能够承受这种电场强度。但是，因为元件的周边区域也会产生较大的电场，如果元件周边区域的设计和采用Si的功率半导体器件相同，则可能会导致此区域发生绝缘击穿。
专利文献2中提出了如下方案：如图10所示，杂质的表面降场(RESURF：reduced surface field)层210的周围设置了由p+型高杂质浓度层构成的第1保护环层211和由p-型低杂质浓度层构成的第2保护环层212，保护环层211上配置有起到场电极(field plate)作用的金属布线层205。由此结构，可缓和在终端部的n-型半导体层201和绝缘层206的界面上的电场强度，来提高元件的耐压性。
密封半导体元件时，有时会采用聚酰亚胺类涂层材料(JCR：JunctionCoating Resin)或环氧树脂类的塑胶材料作为半导体元件的表面覆盖材料。本发明的发明者发现，图10所示的结构中，不能缓和JCR膜(图中未示)或密封树脂(图中未示)上的电场集中，可能会导致这些膜内或界面上产生绝缘击穿。
另外，现有的Si功率半导体器件中，有可能因湿气等水分的进入导致电特性(绝缘击穿耐压)的下降，而成为难题。如上述，因SiC功率半导体器件的元件内部和元件周围的电场强度较高，有可能导致比Si功率半导体器件的抗湿能力还差这样更大的难题。
专利文献3中，为了防止从保护膜进入水分和杂质，绝缘栅极型场效应晶体管的沟道层等上设置了硅氮化膜。因为硅氮化膜的热膨胀系数与Si的热膨胀系数比较接近，所以将硅氮化膜利用到Si功率半导体器件时，不会导致周围产生较大应力或变形，可较好的防止水分和杂质进入半导体元件。但是，本发明的发明者在研究中发现，如果用硅氮化膜作为SiC功率半导体器件的保护绝缘膜的材料，可能因材料间的热膨胀系数的差异而引起应力及变形。这种应力和变形可能会导致保护绝缘膜等的龟裂。
本发明鉴于上述问题，其主要目的是提供一种在不降低电特性(绝缘击穿耐压等)的基础上，有效地防止水分进入到元件，且有效地抑制用于元件的材料间的应力和变形的半导体装置及其制造方法。
本发明的半导体装置是具有半导体元件区域和保护环区域的半导体装置，其中所述半导体元件区域配置于碳化硅层的一部分，所述保护环区域配置于从与所述碳化硅层的主面相垂直的方向看、在所述碳化硅层中包围所述半导体元件区域的区域，所述半导体装置的特征在于：包含：在所述碳化硅层的半导体元件区域及所述保护环区域的所述主面上形成的相对介电常数为20以上的层间绝缘膜；在所述保护环区域的所述层间绝缘膜上形成的第1保护绝缘层；和所述第1保护绝缘层上形成的第2保护绝缘层，所述第1保护绝缘层的线膨胀系数是在构成所述第2保护绝缘层的材料的线膨胀系数和构成所述层间绝缘膜的材料的线膨胀系数之间。
在某种实施方式下，构成所述第1保护绝缘层的材料和碳化硅之间的线膨胀系数之差小于构成所述第2保护绝缘层的材料和碳化硅之间的线膨胀系数之差。
在某种实施方式下，在所述保护环区域上形成所述第1保护绝缘层及所述第2保护绝缘层，而在所述半导体元件区域的至少一部分上没有形成所述第1保护绝缘层及所述第2保护绝缘层。
在某种实施方式下，所述层间绝缘膜由锆氧化物、铪氧化物及钛氧化物构成的集合中选取的材料所形成。
在某种实施方式下，所述第1保护绝缘层由铝氧化物及铝氮化物构成的集合中选取的材料所形成。
在某种实施方式下，所述层间绝缘膜的厚度和所述第1保护绝缘层的厚度之和为1.5μm以上，且所述层间绝缘膜的厚度比所述第1保护绝缘层的厚度大。
在某种实施方式下，所述第2保护绝缘层由含有硅氮化物的绝缘材料所构成。
在某种实施方式下，构成所述第2保护绝缘层的硅氮化物，其线膨胀系数值在2.5×10-6以上3.0×10-6/℃以下的范围内。
在某种实施方式下，所述第2保护绝缘层的厚度为1.5μm以上。
在某种实施方式下，所述半导体元件区域内设置有二极管。
在某种实施方式下，所述半导体元件区域内设置有场效应晶体管。
本发明的半导体装置的制造方法是具有半导体元件区域和保护环区域的半导体装置的制造方法，其中所述半导体元件区域配置于碳化硅层的一部分，所述保护环区域配置于从与所述碳化硅层的主面相垂直的方向看、在所述碳化硅层中包围所述半导体元件区域的区域，所述半导体装置的制造方法的特征在于，包括：在所述半导体元件区域及所述保护环区域的所述碳化硅层上形成相对介电常数为20以上的层间绝缘膜的工序；在所述保护环区域的所述层间绝缘膜上形成第1保护绝缘层的工序；和在所述第1保护绝缘层上形成第2保护绝缘层的工序，其中，所述第1保护绝缘层的线膨胀系数是在构成所述第2保护绝缘层的材料的线膨胀系数和构成所述层间绝缘膜的材料的线膨胀系数之间。
(发明效果)
在本发明中，由于设置了层间绝缘膜、第1保护绝缘层及第2保护绝缘层，可以缓和在保护环区域中的半导体芯片表面上发生电场集中。且可以有效防止水分和杂质进入半导体元件，还可以抑制因层间保护膜和碳化硅层之间的热膨胀系数的不同而产生的应力及变形。
附图说明
图1是表示本发明的实施方式1中的半导体装置的模式截面图。
图2是表示高温高湿偏压试验(THB：Thermal and Humidity Bias test)实验结果的曲线图。
图3(a)和(b)是表示用于二维CAD仿真模拟的4H-SiC半导体模型的模式截面图。
图4(a)是表示图3(a)中所示的结构模型(不具有第1保护绝缘层14的模型)中某截面的电场强度分布的图，图4(b)是表示图4(a)中的横轴上从140μm到220μm的区域(即FLR区域)内的电场强度的曲线图。
图5(a)是表示图3(b)中所示的结构模型(具有第1保护绝缘层14的模型)中某截面的电场强度分布的图，图5(b)是表示图5(a)中的横轴上从140μm到220μm的区域(即图1中终端保护环区域18)内的电场强度的曲线图。
图6(a)和(b)是表示通过仿真模拟在半导体芯片表面上分别测定电场强度比和绝缘击穿耐压差所得到的结果的曲线图。
图7是表示4H-SiC半导体芯片的线膨胀系数的实测结果的曲线图。
图8(a)～(c)是表示对各种绝缘膜材料、半导体材料和各种绝缘膜材料间的应力指数进行简单计算后得出的结果的曲线图。
图9(a)～(f)是表示实施方式1中的半导体装置的制造工序的图。
图10是表示现有的半导体装置的截面图。
具体实施方式
以下，根据附图来说明本发明的半导体装置的实施方式。以下的图中，为了说明的简洁，在实质上对具有相同功能的构成要素赋予其相同的标号。且，本发明不局限于以下实施方式。
(实施方式1)
图1是表示本发明的实施方式1中的半导体装置的模式截面图。
本实施方式中的半导体装置具有：碳化硅基板1、碳化硅基板1上形成的碳化硅缓冲层2、碳化硅缓冲层2上形成的碳化硅漂移外延层(driftepitaxially layer)3。碳化硅基板1、碳化硅缓冲层2及碳化硅漂移外延层3具有：双重注入型金属-绝缘体-半导体场效应晶体管(Double ImplantedMetal-Insulator-Semiconductor Field Effect Transistor：DMISFET)区域17和从碳化硅缓冲层2的主面相垂直的方向上看，围绕DMISFET区域17的区域上配置的终端保护环区域18。
碳化硅漂移外延层3中的DMISFET区域17和终端保护环区域18的主面上形成有层间绝缘膜10。终端保护环区域18内的层间绝缘膜10上形成有第1保护绝缘层14，在第1保护绝缘层14上形成有第2保护绝缘层15。
本实施方式中，由于设有层间绝缘膜10、第1保护绝缘层14以及第2保护绝缘层15，可以起到以下作用：可缓和在终端保护环区域18内的半导体芯片的表面上产生电场集中；可有效防止水分和杂质进入半导体元件；可抑制因层间绝缘膜10和碳化硅缓冲层2之间热膨胀系数的不同而产生的应力和变形。
以下，具体说明本实施方式。本实施方式中的半导体装置包含：第1导电型碳化硅基板1、第1导电型碳化硅缓冲层2、以及第1导电型碳化硅漂移外延层3，其中碳化硅缓冲层2在碳化硅基板1的主面上形成，且掺杂浓度比碳化硅基板1低，碳化硅漂移外延层3在碳化硅缓冲层2的主面上形成，且掺杂浓度比碳化硅缓冲层2还低。半导体装置中规定了纵型功率MISFET结构的DMISFET区域17和FLR(Field Limiting Ring：场限制环)结构的终端保护环区域18。
DMISFET区域17内碳化硅漂移外延层3的表层部上形成有第2导电型的阱区4。阱区4的内部形成有第1导电型源区5和第2导电型体接触区(body contact region)6。从与碳化硅漂移外延层3的主面相垂直的方向看，体接触区6由源区5所包围。
体接触区6和位于其周围的源区5上，设有源极欧姆电极11。源极欧姆电极11，例如可采用镍、硅、碳的合金层或者是钛、硅、碳的合金层来构成。
DMISFET区域17内，源区5的一部分、阱区4内围绕源区5的部分以及位于阱区4外侧的碳化硅漂移外延层3的一部分上，形成有由碳化硅构成的沟道外延层(channel epitaxially layer)7。沟道外延层7中位于阱区4上的部分作为金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field Effect Transistor：MISFET)的沟道而发挥作用。
沟道外延层7上，形成有例如由硅氧化物构成的栅极绝缘膜8。栅极绝缘膜8上，形成有例如由多晶硅膜构成的栅极9。
栅极9上的一部分上设有栅极欧姆电极11a。栅极欧姆电极11a例如可采用镍硅合金层或钛硅合金层来构成。
另一方面，终端保护环区域18内的碳化硅漂移外延层3的表层部上，设有多个第2导电型的半导体环形区20。从与碳化硅漂移外延层3的主面相垂直的方向看，半导体环形区20设成围绕DMISFET区域17的环形。半导体环形区20可以与阱区4在同工序中形成，在这种情况下，半导体环形区20与阱区4拥有相同的杂质浓度和深度。
终端保护环区域18内的碳化硅漂移外延层3及半导体环形区20上设有绝缘膜8a，该绝缘膜8a例如由硅氧化物构成。绝缘膜8a可以与栅极绝缘膜8在同工序中形成，在这种情况下，绝缘膜8a与栅极绝缘膜8的材料与厚度都相同。
DMISFET区域17内的栅极绝缘膜8和栅极9上，终端保护环区域18内的绝缘膜8a上，形成有层间绝缘膜10。层间绝缘膜10的相对介电常数优选比通常作为Si半导体装置的层间绝缘膜的硅氧化物要高。而且，层间绝缘膜10的相对介电常数优选为20以上。由此，可以防止在半导体芯片的表面上发生JCR的绝缘击穿。对其理由，将会在后面根据图6(a)进行说明。作为层间绝缘膜10，优选采用例如锆氧化物、铪氧化物或钛氧化物。
层间绝缘膜10中设有开口10a、10b，该开口10a、10b使源极欧姆电极11和栅极欧姆电极11a露出。开口10a、10b上以及位于其周围的层间绝缘膜10上，设置有垫式电极13。垫式电极13在开口10a、10b处与源极欧姆电极11和栅极欧姆电极11a接触。垫式电极13由例如铝或铝合金层构成。垫式电极13起到使源极欧姆电极11和栅极欧姆电极11a与外部进行电连接的作用。
终端保护环区域18内，层间保护膜10上形成有第1保护绝缘层(应力缓和膜)14和第2保护绝缘层(钝化膜)15。
作为第2保护绝缘层15优选采用硅氮化物，且第2保护绝缘层15的厚度优选为1.5μm以上。由此，可提高其耐湿可靠性。如果第2保护绝缘层15的厚度取1.5μm以上，则层间绝缘膜10和第1、第2保护绝缘层14、15的厚度之和必然为1.5μm以上。对膜厚和耐湿可靠性间的关系，将会在后面根据图2进行说明。
第2保护绝缘层15采用的硅氮化物的热膨胀系数(线膨胀系数)优选为2.5×10-6/℃以上且3.0×10-6/℃以下。通过调整用于形成硅氮化物的CVD法的条件，可以形成线膨胀系数在2.5×10-6/℃到3.0×10-6/℃之间的硅氮化物。
所述第1保护绝缘层14的线膨胀系数优选在第2保护绝缘层15所用材料的线膨胀系数和层间绝缘膜10所用材料的线膨胀系数之间。由此，相对第2保护绝缘层15和绝缘膜10直接接触，此方式可缓和应力。
如上所述，第2保护绝缘层15例如可采用硅氮化物，硅氮化物的线膨胀系数接近于硅的线膨胀系数(2.5×10-6/℃)。而且，层间绝缘膜10例如可采用锆氧化物、铪氧化物或钛氧化物。锆氧化物、钛氧化物的线膨胀系数分别为1×10-5/℃、6×10-6/℃。
另外，作为第1保护绝缘层14，优选采用线膨胀系数为(4.5±1)×10-6/℃的绝缘膜材料。例如，第1保护绝缘层14优选采用铝氧化物(线膨胀系数：5.5×10-6/℃)或铝氮化物(线膨胀系数：4.5×10-6/℃)。锆氧化物、钛氧化物与硅氮化物间的应力指数比铝氧化物、铝氮化物与硅氮化物间的应力指数小。这一点在图8(b)中表示，后面将会对此进行说明。
另外，优选的是：第1保护绝缘层14所用材料的线膨胀系数与碳化硅的线膨胀系数之差比第2保护绝缘层15所用材料的线膨胀系数与碳化硅线的膨胀系数之差小。如上所述，作为第2保护绝缘层15，例如可采用硅氮化物，作为第1保护绝缘层14，例如可采用铝氧化物或铝氮化物。图8(a)中表示了，铝氧化物与SiC之间的应力指数比硅氮化物与SiC之间的应力指数小，这一点将在后面进行说明。
第1保护绝缘层14和第2保护绝缘层15在终端保护环区域18内形成，而在DMISFET区域17的一部分没有形成。尤其是DMISFET区域17内的源极垫和栅极垫上，因为要与外部电连接，因此没有形成此类膜。另外，第1保护绝缘层14的厚度优选小于层间绝缘膜10的厚度。第1保护绝缘层14的厚度小于层间绝缘膜10的厚度，由此可抑制FLR绝缘击穿耐压的降低，可缓和半导体芯片表面的电场强度的集中。关于此现象的仿真模拟结果，后面根据图6(a)，(b)进行说明。
碳化硅基板1的背面介于漏极欧姆电极12形成有背面电极16。漏极欧姆电极12可采用与源极欧姆电极11相同的材料，例如采用镍、硅、碳的合金层或者是钛、硅、碳的合金层。背面电极16具有从碳化硅基板1侧起依次为钛、镍、银的叠层结构。
作为本实施方式的一例，第1导电型是n型，图1中碳化硅基板1是n型SiC半导体基板(n+型SiC基板)，碳化硅缓冲层2是n-层，碳化硅漂移外延层3是n-层。阱区4是p-层，源区5是n+层，体接触区6是p+层。“+”、“-”是表示n型或p型的相对掺杂浓度的符号。
另外，本实施方式中的沟道外延层7是绝缘层(或者是实质上的绝缘层)，也称为“i层”或者“沟道外延i层(channel epitaxially i layer)”。在此，沟道外延层30可以为低浓度的第1导电型(n-)层，而且沟道外延层30在厚度方向可以具有浓度的变化。
n+SiC基板1由六方晶系碳化硅所构成。n+SiC基板1的厚度例如为250～350μm，n+SiC基板1的浓度例如为8E18cm-3。在此，8E18cm-3表示8×1018c m-3，在本说明书中对浓度会采用同样的表示方法。n+SiC基板1也可由立方晶系碳化硅所构成。
SiC缓冲层2及SiC漂移外延层3是在SiC基板1的主面上外延生长的SiC层。SiC缓冲层2的浓度例如可为6E16cm-3，SiC漂移外延层3的厚度例如可为4～15μm，其浓度例如可为5E15cm-3。
阱区4的厚度(即，SiC漂移外延层3的上表面起的深度)例如可为0.5～1.0μm，阱区4的浓度例如可为1.5E18cm-3。另外，源区5的厚度(即，SiC漂移外延层3的表面起的深度)例如可为0.25μm，源区5的浓度例如可为5E19cm-3。此外，体接触层(p+层)6的厚度例如可为0.3μm，其浓度例如可为2E20cm-3。而且，DMISFET区域17内的阱区4之间的SiC漂移外延层3上规定了结型场效应晶体管(Junction Field EffectTransistor：JFET)区域，且此JFET区域的长度(宽度)例如可为3μm。
沟道外延层7例如可以是SiC漂移外延层3上外延形成的厚度为30nm～150nm的SiC层。沟道区的长度(宽度)例如可为0.5μm。另外，栅极绝缘膜8例如可由厚度为70nm的SiO2膜(硅氧化物)构成。栅极9例如可由厚度为500nm的多晶硅(poly-Si)构成。
而且，源极欧姆电极11和漏极欧姆电极12例如可由厚度为50nm～100nm的镍、硅、碳的合金层或者是钛、硅、碳构成的合金层构成。另外，对于背面电极16，如果采用镍和银或镍和金的叠层，可以使在实施SiC芯片树脂封装时易于焊接。
下面，说明对适合第2保护绝缘层15的材质进行研究的结果。图2是表示高温高湿偏压试验(THB：Thermal and Humidity Bias test)的实验结果的曲线图。采用了厚度和材料都不同的4种覆盖FLR的保护膜样品进行了此实验。具体为采用了：具有DMISFET的芯片的FLR上覆盖了厚度为1μm的硅氮化物的样品(a)，具有DMISFET的芯片的FLR上覆盖了厚度为1.5μm的硅氮化物的样品(b)，具有pn结二极管的芯片的FLR上覆盖了厚度为1.5μm的硅氮化物的样品(c)，具有pn结二极管的芯片的FLR上覆盖了厚度为2μm的聚酰亚胺的样品(d)。用聚酰亚胺系列的JCR或环氧树脂系列的树脂材料对这些芯片进行绝缘型的TO-200封装后，进行了实验。
图2的横轴表示实验进行的时间(h)，纵轴表示各样品的累计不良率。实验条件均为：偏压V＝1050V，周围温度Ta＝85℃，相对湿度为85％RH。
如图2所示，实验开始340小时内所有样品累计不良率接近0，实验超过340小时之后样品(a)的累计不良率开始增加。另一方面，直到1000小时样品(b)、(c)的累计不良率还是接近0。由此得出，作为第2保护绝缘层15采用硅氮化物的情况下，优选厚度超过1.5μm。另外，聚酰亚胺样品(d)在实验开始750小时之后累计不良率开始增加。由此得出，作为第2保护绝缘层15采用厚度为2μm的聚酰亚胺的情况下，耐湿可靠性为不充分。
下面，说明通过TCAD(Technology Computer Aided Design)仿真模拟对半导体装置各层上的电场分布及耐压进行研究后的结果。
图3(a)和(b)是表示用于二维TCAD仿真模拟的4H-SiC半导体模型的模式截面图。图3(a)是表示包含层间绝缘膜110和第2保护绝缘层(钝化膜)115，而不包含图1中所示的第1保护绝缘层(应力缓和膜)14的结构模型。图3(a)中，碳化硅漂移外延层103内的元件形成区域117内设有第2导电型的阱区104，终端保护环区域118内设有第2导电型的半导体环形区120。碳化硅漂移外延层103上设有层间保护膜110，元件形成区域117内的层间绝缘膜110上设有垫式电极113。虽然未作图示，层间绝缘膜110中设置有开口，垫式电极113与源极欧姆电极以及栅极欧姆电极在该开口内分别相互连接。层间绝缘膜110上设置有保护绝缘层115，在保护绝缘层115上形成有JCR119。碳化硅漂移外延层103的背面形成有背面电极116。作为层间绝缘膜110，采用了厚度为1.5μm的硅氧化物(相对介电常数3.9)，作为第2保护绝缘层115，采用了厚度为1.5μm的硅氮化物(相对介电常数7)。MISFET元件的漏-源极间的电压Vds为600V。
图3(b)是表示包含有相对介电常数比硅氧化物更高的层间绝缘膜10、第1保护绝缘层14以及第2保护绝缘层15的结构模型。作为层间绝缘膜10，采用了厚度为0.5μm的钛氧化物(相对介电常数100)，作为第1保护绝缘层14，采用了厚度为1μm的铝氧化物或铝氮化物。第1保护绝缘层14的相对介电常数(εr)为9(固定)。图3(b)中，对与图1相同的构成要素采用了相同符号，所以此处省略对相同的构成要素的说明。
图4(a)是表示图3(a)中所示的结构模型(不包含第1保护绝缘层14的模型)中某截面的电场强度分布的图。图4(a)中，横轴和纵轴表示芯片上的相对位置。图4(a)中根据亮度的高低来表示电场强度的大小。另外，图5(a)是表示图3(b)中所示的结构模型(包含第2保护绝缘层14的模型)中某截面的电场强度分布的图。图4(a)和图5(a)相比，图5(a)中碳化硅漂移外延层3的高电场区30比图4(a)中碳化硅漂移外延层103的高电场区130更大地伸向终端保护环区域18侧。这是因为图3(b)中的层间绝缘膜10的相对介电常数比图3(a)中的层间绝缘膜110的相对介电常数大，因此在图3(b)所示的结构中能够分散碳化硅漂移外延层3表面上的电场。能够分散碳化硅漂移外延层3上的电场，就能够分散FLR区域的各层(层间绝缘膜10、第1保护绝缘层14、第2保护绝缘层15)的界面上的电场。
图4(b)是表示图4(a)中的横轴上从140μm到220μm的区域(即FLR区域)内的电场强度分布的曲线图。图4(b)中的A、B、C各表示第2保护绝缘层115和层间绝缘膜110之间界面上的电场强度，第2保护绝缘层115和JCR119之间界面上的电场强度，JCR119和其上面形成的密封树脂(图中未示)之间界面上的电场强度。另外，图5(b)是表示图5(a)中的横轴上从140μm到220μm的区域内(即图1中终端保护环区域18)的电场强度分布的曲线图。图5(b)中的D、E、F、G各表示层间绝缘膜10和第1保护绝缘层14之间界面上的电场强度，第1保护绝缘层14和第2保护绝缘层15之间界面上的电场强度，第2保护绝缘层15和JCR19之间界面上的电场强度，JCR19和其上面形成的密封树脂(图中未示)之间界面上的电场强度。
图4(b)和图5(b)相比较，图4(b)中的曲线A、B的峰值在0.17到0.19(MV/cm)左右，但图5(b)中的曲线D、E、F的峰值只有0.15(MV/cm)左右。例如，钝化膜和JCR之间界面上的最大电场强度在曲线B上是0.17(MV/cm)左右，曲线F上是0.135(MV/cm)左右。由此可确定本实施方式中此界面上的最大电场强度可减小20％以上。
另外，曲线D、E、F的电场强度变化比曲线A、B平缓。由此可知相对于图3(a)所示的结构，图3(b)所示的结构可以大幅减小FLR区域的各层界面上的电场强度。
下面说明对层间绝缘膜10和第1保护绝缘层(应力缓和膜)14的厚度分别进行研究的结果。图6(a)和(b)是表示通过仿真模拟在半导体芯片表面上测得的电场强度比和绝缘击穿耐压差的曲线图。图6(a)和(b)表示对4种不同厚度的第1保护绝缘层14和层间绝缘膜10进行仿真模拟的结果。
图6(a)的横轴表示层间绝缘膜10的相对介电常数(εr)，纵轴表示将图3(a)所示的结构中的值设为1时芯片表面(第2保护绝缘层15和JCR19的界面)上的最大电场强度。
第1保护绝缘层14的厚度小于层间绝缘膜10的厚度的样品(●、▲)与第1保护绝缘层14的厚度大于层间绝缘膜10的厚度的样品(■)相比，最大电场强度比的下降幅度大。将各样品设定成层间绝缘膜10的厚度与第1保护绝缘层14的厚度之和为1.5μm。
由此结果可知：层间绝缘膜10的厚度与第1保护绝缘层14的厚度之和固定时，如果第1保护绝缘层14的厚度小于层间绝缘膜10的厚度，则半导体芯片表面的电场强度进一步减小。
如图6(a)所示，层间绝缘膜10的相对介电常数越大，最大电场强度比越小。为了防止芯片表面上发生JCR绝缘击穿，芯片表面的最大电场强度比优选保持在图6(a)上的0.9(相当于电场强度(绝对值)，0.15MV/cm)以下。从此观点出发，优选的是：层间绝缘膜10的相对介电常数(εr)取最大电场强度比为0.9以下时的值，即20以上的值。且如上所述，优选第1保护绝缘层14的厚度小于层间绝缘膜10的厚度，因此在满足上述条件的样品(●、▲)中采用最大电场强度比为0.9以下时的相对介电常数(20以上)。
图6(b)的横轴表示层间绝缘膜10的相对介电常数(εr)，纵轴表示终端结构(FLR)处的绝缘击穿耐压差。“耐压差”是将图3(a)所示结构的值作为基准(0)时的耐压值。图6(b)中的各样品的层间绝缘膜10与第1保护绝缘层14的厚度之和设定为1.5μm。如图6(b)所示，层间绝缘膜10的相对介电常数取任意值时，没有设置第1保护绝缘层14的样品(○)的耐压差的值最大。且相比于第1保护绝缘层14的厚度，层间绝缘膜10的厚度越大，耐压差的值越小。
如图6(b)所示，层间绝缘膜10的厚度与第1保护绝缘层14的厚度之和固定时，相比于第1保护绝缘层14的厚度，层间绝缘膜10的厚度越小，越有FLR绝缘击穿耐压减小的趋势(相对于基准10V以上)。由此结果可知，使第1保护绝缘层14厚度比层间绝缘膜10厚度小，可以抑制耐压降低。
如以上根据图2的说明，为了提高耐湿可靠性，优选使用厚度为1.5μm以上的硅氮化物。但是，因为硅氮化物的热膨胀系数和碳化硅的热膨胀系数有差异，如果碳化硅层和由硅氮化物构成的膜直接接触，会产生应力和变形。所以，碳化硅层和由硅氮化物构成的膜之间配置既定的绝缘层，可缓和应力和变形。
所以，用简单的应力指数(材料间的线膨胀系数差和弹性模量的乘积)研究了与SiC、硅氮化物等之间产生的应力和变形较小的绝缘膜材料。图7中表示的是使用一种利用称作DIC(Digital Image Correlation)的高精度CCD摄像头的3D立体测量方法来对于对角线长度12mm的基板片的4H-SiC的线膨胀系数进行测量的结果。图7所示的测量是在室温(25℃)到250℃之间温度进行的。其结果，4H-SiC的线膨胀系数为4.7×10-6/℃，以此数据来计算出的应力指数如图8(a)到(c)所示。
图8(a)表示SiC或Si与各种绝缘膜材料之间的应力指数的计算结果。图8(a)中，“正”的应力指数值表示从绝缘膜材料对SiC(或Si)的应力，“负”的应力指数值表示从SiC(或Si)对绝缘膜材料的应力。因为半导体材料的线膨胀系数的不同(SiC：4.7×10-6/℃，Si：2.5×10-6/℃)，对于SiC和Si，应力指数减小的绝缘膜材料也不同。例如，如上所述的耐湿可靠性较高的硅氮化物(SiN)，与Si的应力指数低，但与SiC的应力指数高，如果重叠由硅氮化物构成的膜和SiC膜，则材料间发生变形的可能性高。但铝氧化物(Al2O3)的情况正好与SiN相反，与Si的应力指数高，与SiC的应力指数低。而且，铝氧化物与SiC间的应力指数比硅氮化物与SiC间的应力指数低。由此可知，重叠铝氧化物和SiC膜比起重叠硅氮化物和SiC更有效地缓和应力和变形。
图8(b)表示SiN或聚酰亚胺与各种绝缘膜材料之间应力指数的计算结果。可知，与具有高相对介电常数(εr＝25左右)的ZrO2和SiN间的应力指数相比，Al2O3或铝氮化物(AlN)和SiN间的应力指数低很多。另外，与TiO2和SiN间的应力指数相比，Al2O3或铝氮化物(AlN)和SiN间的应力指数也低很多。由此可知，如果重叠SiC和锆氧化物(ZrO2)或TiO2，则有可能在绝缘膜材料间发生大的应力和变形。
图8(c)中表示ZrO2或钛氧化物(TiO2)与各种绝缘膜材料间应力指数的计算结果。与图8(b)相同，ZrO2及TiO2中的任一种情况，使用Al2O3或AlN的情况下可缓和应力和变形。
本发明的发明者由这些研究结果得出了作为层间绝缘膜10、第1保护绝缘层14及第2保护绝缘层15的材质的最佳组合。
本实施方式中，作为第2保护绝缘层15，通过使用厚度为1.5μm以上的硅氮化物可提高耐湿可靠性。作为第1保护绝缘层14，通过使用具有构成层间绝缘膜10的材料和构成第1保护绝缘层14的材料之间的线膨胀系数的材料来减小半导体芯片上生成的应力。作为具有构成层间绝缘膜10的材料和构成第2保护绝缘层15的材料之间的线膨胀系数的材料，可以使用铝氧化物或铝氮化物。如图8(b)所示的结果也可知，重叠这些膜和硅氮化物构成的膜时产生的应力较小。作为层间绝缘膜10，通过采用相对介电常数比硅氧化物高的膜使半导体表面产生的电场分散。由此，可避免引起绝缘击穿。尤其是，优选相对介电常数为20以上的材料。作为这种材料，可采用锆氧化物、铪氧化物或钛氧化物。如图8(c)所示的结果可知，这些材料与构成第1保护绝缘层14的铝氧化物或铝氮化物间产生的应力较小。因此采用这些材料也可以抑制半导体芯片内的应力的增加。
(实施方式2)
下面，根据图9(a)到(f)，说明实施方式1中的半导体装置的制造方法。图9(a)到(f)是表示实施方式1中的半导体装置的制造工序的截面图。
首先，说明实现图9(a)所示结构的制造方法。作为n+SiC基板1，准备n型4H-SiC(0001)基板。此基板，例如为在<11-20>方向上切割8°或4°的n型掺杂浓度为1×1018cm-3～5×1019cm-3的基板。
之后，通过进行外延生长，在n+SiC基板1的主面上依次形成n-缓冲层2和n--漂移外延层3。对于外延生长，例如以硅烷(SiH4)和丙烷(C3H8)作为原料气体、以氢(H2)作为载流子气体、以氮(N2)作为掺杂气体进行热CVD。由此形成杂质浓度为6E16cm-3、厚度为4μm以上的n-缓冲层2和杂质浓度为1×1015cm-3～1×1016cm-3、厚度为4μm以上的n-漂移外延层3。
之后，在n-漂移外延层3上设置用于规定阱区4的既定的掩膜(例如，由氧化物构成的掩膜)，通过注入例如Al+离子，在n-漂移外延层3的表层形成既定深度的阱区(p-)4及半导体环形区20。离子注入分多次进行，例如基板温度保持在500℃，能量在30keV到350keV之间。阱区4的深度例如为0.5～1.0μm。位于n-漂移外延层3中阱区4之间的部分为JFET区，其宽度为3μm。
之后，设置用于规定源区5的既定的掩膜，通过注入N+(氮离子)或P+(磷离子)离子，在阱区(p-)4表面形成深度为0.25μm的源区(n++)5。离子注入分多次进行，例如基板温度保持在500℃，能量在30keV到90keV之间。
之后，设置用于规定体接触区6的既定的掩膜，通过注入Al+(铝离子)或B+(硼离子)离子，在阱区(p-)4表层部形成体接触区(p+层)6。离子注入分多次进行，例如基板温度保持在500℃，能量在30keV到150keV之间。体接触区(p+层)6的深度比源区(n++)5深，例如可为0.3μm。
之后，通过在1000℃以上温度、例如在1700℃左右的温度，对碳化硅基板1(更准确地说是形成有n-缓冲层2、n-漂移外延层3、阱区(p-)4、源区5以及体接触区(p+层)6的碳化硅基板1)进行活性化退火，使注入物活性化。
之后，通过外延生长形成沟道外延层7。本实施方式中的沟道外延层7是由SiC构成的外延i层，其生长方式为：例如，以硅烷(SiH4)和丙烷(C3H8)作为原料气体、以氢(H2)作为载流子气体、以氮(N2)作为掺杂气体进行热CVD。由此形成杂质浓度为1×1015cm-3～5×1015cm-3、厚度为30～150nm的沟道外延层7。
然而，在外延生长过程中，导入氮(N2)而使沟道外延层7的部分杂质浓度变大也无妨。另外，外延生长的沟道外延层7的表面可以通过CMP(化学机械研磨)去除。
之后，通过既定的掩膜对沟道外延层7进行干蚀刻使其图案化。然后在图案化的沟道外延层7上形成厚度为70nm的栅极绝缘膜(SiO2)8。
之后，用减压CVD，在栅极氧化膜8上形成栅极(poly-Si)9。然后，使用既定的掩膜进行蚀刻，使栅极9图案化。通过以上工序得到图9(a)所示的结构。
之后，进行图9(b)～(f)所示的保护绝缘层和布线的形成工序。
首先，如图9(b)所示，栅极9及栅极绝缘膜8上、及漂移外延层3中的源区5和体接触区(p+)6上，形成层间绝缘膜10。作为层间绝缘膜10，使用相对介电常数比硅氧化物高的绝缘膜材料，例如锆氧化物(ZrO2)、铪氧化物(HfO2)、钛氧化物(TiO2)或它们的叠层膜。层间绝缘膜10例如由MOCVD或溅射的方法来生成，其厚度约为500～1500nm。层间绝缘膜10的厚度优选为600nm以上且1200nm以下。
之后，通过光刻在层间绝缘膜10上制作具有开口的掩膜，再通过RIE等干蚀刻法在层间绝缘膜10上形成开口10a、10b。开口10a形成在能使体接触区6和体接触区6周围的源区5露出的位置。开口10b形成在能使栅极9的一部分露出的位置。层间绝缘膜10的作用为：使垫式电极13(图1等所示)和栅极9进行电绝缘、防止水分和杂质进入半导体元件。在本实施方式中，不仅在DMISFET区17，在终端保护环区域18上也形成层间绝缘膜10。
之后，如图9(c)所示，层间绝缘膜10的表面上和开口10a、10b内堆积金属层，再通过进行图案化及加热处理形成源极欧姆电极11和栅极欧姆电极11a。作为源极欧姆电极11和栅极欧姆电极11a的材料，例如可采用Ni或Ti，金属层可采用EB蒸镀或溅射等方法来形成。金属层的厚度可约为100nm。
金属层的图案化，可通过用于规定垫式电极13的掩膜进行光刻，再用RIE等干蚀刻法或用磷酸溶液进行湿法腐蚀来实现。金属层图案化之后通过热处理形成由栅极9的多晶硅和金属层的合金构成的栅极欧姆电极11a，由源极5及接触区6的碳化硅和金属层的合金构成的源极欧姆电极11。形成栅极欧姆电极11a和源极欧姆电极11的热处理在Ar或N2气氛中进行，温度控制在850℃～1000℃。
之后，在碳化硅基板1的背面堆积金属层后，再通过图案化及热处理形成漏极欧姆电极12。漏极欧姆电极12的金属材料例如可采用Ni或Ti，金属层例如可采用EB蒸镀或溅射等方法来形成。金属层的厚度可约为100nm。金属层生成之后通过热处理形成由碳化硅基板1的碳化硅和金属层的合金构成的漏极欧姆电极12。形成漏极欧姆电极12的热处理在Ar或N2气氛中进行，温度控制在850℃～1000℃。通过此堆积，在碳化硅基板1的背面形成漏极欧姆电极12。本实施方式中，虽然分别进行用于形成漏极欧姆电极12的热处理和用于形成源极欧姆电极11及栅极欧姆电极11a的热处理，但是也可以同时进行。
接着，在层间绝缘膜10、源极欧姆电极11及栅极欧姆电极11a上堆积铝层或铝合金层进行图案化，以此形成垫式电极13。构成垫式电极13的铝层或铝合金层的堆积，采用EB蒸镀或溅射等方法。垫式电极13的厚度可约为4μm。堆积的铝层或铝合金层的图案化，可通过用于规定垫式电极13的掩膜进行光刻，再用RIE等干蚀刻法或用磷酸溶液进行湿法腐蚀来实现。
之后，如图9(d)所示，在垫式电极13及露出在开口13a的层间绝缘膜10上，形成第1保护绝缘层(应力缓和膜)14及第2保护绝缘层(钝化膜)15。作为第1保护绝缘层14，采用具有构成层间绝缘膜10的材料和构成第2保护绝缘层15的材料之间的线膨胀系数的绝缘膜材料，具体来说采用线膨胀系数为(4.5+1)×10-6/℃的膜。例如，作为第1保护绝缘层14，可将铝氧化物(Al2O3)或铝氮化物(AlN)或该些叠层膜通过喷雾法来形成为厚度约500nm以上1000nm以下的膜。第1保护绝缘层14的厚度更优选为500nm以上800nm以下。形成第1保护绝缘层14后，作为第2保护绝缘层，将厚度1.5μm的硅氮化物(SiN)通过离子CVD法来堆积。
之后，如图9(e)所示，通过光刻在第2保护绝缘层15上形成具有开口的掩膜(图中未示)。再用掩膜通过RIE等干蚀刻法将钝化膜(SiN)15中露出在开口的部分除去。由此，位于第2保护绝缘层15中垫式电极13上的部分的至少一部分被去除。
接着，如图9(f)所示，通过将第2保护绝缘层15的开口作为掩膜进行RIE等干蚀刻，去除第1保护绝缘层14中露出在开口的部分。由此，可使垫式电极13的表面露出，可使垫式电极13与外部进行电连接。
之后，可在漏极欧姆电极12的下面形成背面电极16。背面电极16例如可由Ti层/Ni层/Ag层等的叠层结构形成。
以上，通过适合于具有FLR构造的终端保护环的纵型功率MISFET的实施方式，对本发明进行了说明，但本发明不仅限于这一实施方式，而对表面降场结构等其它的终端结构和二极管、双极型晶体管等其它的功率器件也可适用。例如可适用于：横型MISFET或pn结二极管、肖特基结二极管、结型场效应晶体管(Junction Field Effect Transistor：JFET)、绝缘栅极双极型晶体管(Insulated Gate Bipolar Transistor：IGBT)等。而且，本实施方式是以碳化硅构成的功率半导体器件为例进行了说明，但也可适用于氮化镓(GaN)、金刚石等其它宽禁带半导体材料。
(产业上的可利用性)
本发明适用于要求高耐压特性和可靠性的各种半导体装置，尤其适用于采用SiC基板的纵型二极管和晶体管。
符号说明
1         碳化硅基板
2         碳化硅缓冲层
3、103    碳化硅漂移外延层
4、104    阱区
5         源区
6         体接触区
7         沟道外延层
8         栅极绝缘膜
8a        绝缘膜
9         栅极
10、110   层间绝缘膜
10a、10b  开口
11        源极欧姆电极
11a      栅极欧姆电极
12       漏极欧姆电极
13、113  垫式电极
14       第1保护绝缘层(应力缓和膜)
15、115  第2保护绝缘层(钝化膜)
16、116  背面电极
17、117  半导体元件(DMISFET)区域
18、118  终端保护环区域
19、119  芯片涂层材料(JCR：Junction Coating Resin)
20、120  半导体环形区
30、130  高电场区

Claims (10)

1.一种半导体装置，其具有半导体元件区域和保护环区域，其中所述半导体元件区域配置于碳化硅层的一部分，所述保护环区域配置于从与所述碳化硅层的主面相垂直的方向看、在所述碳化硅层中包围所述半导体元件区域的区域，所述半导体装置的特征在于，
包括：在所述碳化硅层的半导体元件区域及所述保护环区域的所述主面上形成的相对介电常数为20以上的层间绝缘膜；在所述保护环区域的所述层间绝缘膜上形成的第1保护绝缘层；和在所述第1保护绝缘层上形成的第2保护绝缘层，
其中，所述第1保护绝缘层的线膨胀系数是在构成所述第2保护绝缘层的材料的线膨胀系数和构成所述层间绝缘膜的材料的线膨胀系数之间，
所述第1保护绝缘层由铝氧化物及铝氮化物构成的集合中选取的材料所形成，
所述半导体元件区域内设置有场效应晶体管，
所述场效应晶体管具备：
配置在所述碳化硅层的所述主面上的栅极绝缘膜；
在所述栅极绝缘膜上被配置成与所述栅极绝缘膜接触的栅极；和
隔着所述层间绝缘膜而配置在所述栅极的上部的垫式电极，
在所述栅极与所述垫式电极之间没有配置所述第1保护绝缘层，
所述层间绝缘膜在所述栅极上被配置成与所述栅极接触。
2.根据权利要求1所述的半导体装置，其特征在于：
构成所述第1保护绝缘层的材料和碳化硅之间的线膨胀系数之差小于构成所述第2保护绝缘层的材料和碳化硅之间的线膨胀系数之差。
3.根据权利要求1所述的半导体装置，其特征在于：
在所述保护环区域上形成所述第1保护绝缘层及所述第2保护绝缘层，而在所述半导体元件区域的至少一部分上没有形成所述第1保护绝缘层及所述第2保护绝缘层。
4.根据权利要求1所述的半导体装置，其特征在于：
所述层间绝缘膜由锆氧化物、铪氧化物及钛氧化物构成的集合中选取的材料所形成。
5.根据权利要求1所述的半导体装置，其特征在于：
所述层间绝缘膜的厚度和所述第1保护绝缘层的厚度之和为1.5μm以上，且所述层间绝缘膜的厚度大于所述第1保护绝缘层的厚度。
6.根据权利要求1所述的半导体装置，其特征在于：
所述第2保护绝缘层由含有硅氮化物的绝缘材料所构成。
7.根据权利要求6所述的半导体装置，其特征在于：
构成所述第2保护绝缘层的硅氮化物的线膨胀系数值在2.5×10-6/℃以上且3.0×10-6/℃以下的范围内。
8.根据权利要求6或7所述的半导体装置，其特征在于：
所述第2保护绝缘层的厚度为1.5μm以上。
9.根据权利要求1所述的半导体装置，其特征在于：
所述半导体元件区域内设置有二极管。
10.一种半导体装置的制造方法，其中，所述半导体装置具有半导体元件区域和保护环区域，所述半导体元件区域配置于碳化硅层的一部分，所述保护环区域配置于从与所述碳化硅层的主面相垂直的方向看、在所述碳化硅层中包围所述半导体元件区域的区域，所述半导体装置的制造方法的特征在于，
包括：
在所述半导体元件区域及所述保护环区域的所述碳化硅层上形成相对介电常数为20以上的层间绝缘膜的工序；
在所述保护环区域的所述层间绝缘膜上形成第1保护绝缘层的工序；和
在所述第1保护绝缘层上形成第2保护绝缘层的工序，
其中，所述第1保护绝缘层的线膨胀系数是在构成所述第2保护绝缘层的材料的线膨胀系数和构成所述层间绝缘膜的材料的线膨胀系数之间，
所述第1保护绝缘层由铝氧化物及铝氮化物构成的集合中选取的材料所形成，
所述半导体元件区域内设置有场效应晶体管，
所述场效应晶体管具备：
配置在所述碳化硅层的所述主面上的栅极绝缘膜；
在所述栅极绝缘膜上被配置成与所述栅极绝缘膜接触的栅极；和
隔着所述层间绝缘膜而配置在所述栅极的上部的垫式电极，
在形成所述层间绝缘膜的工序中，所述层间绝缘膜在所述栅极上被配置成与所述栅极接触，
在形成所述第1保护绝缘层的工序中，在所述栅极与所述垫式电极之间不配置所述第1保护绝缘层。
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