WO2012056705A1 - 半導体素子およびその製造方法 - Google Patents

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内田　正雄
康太郎 田中
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パナソニック株式会社
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof.
  • the present invention relates to a silicon carbide semiconductor element (power semiconductor device) used for high breakdown voltage and large current.
  • Silicon carbide (silicon carbide: SiC) is a high-hardness semiconductor material with a larger band gap than silicon (Si), and is applied to various semiconductor devices such as power elements, environmental elements, high-temperature operating elements, and high-frequency elements. Has been. In particular, application to power devices having switching and rectifying functions has attracted attention.
  • a power element using SiC has advantages such as a significant reduction in power loss compared to a Si power element.
  • the SiC power element can realize a smaller semiconductor device as compared with the Si power element by utilizing such characteristics.
  • a typical semiconductor element among power elements using SiC is a metal-insulator-semiconductor field-effect transistor (MISFET).
  • MISFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • FIG. 12A is a plan view showing an outline of the semiconductor element 1000.
  • Semiconductor element 1000 is mainly composed of a silicon carbide (SiC) semiconductor.
  • the semiconductor element 1000 has a unit cell region 1000ul having an element function (switching in the case of a transistor, rectification in the case of a diode, etc.) and a termination region 1000f that complements the breakdown voltage of the element function.
  • a plurality of unit cells are arranged in the unit cell area 1000ul.
  • the termination region 1000f is disposed around the unit cell region 1000ul.
  • a source electrode and a gate electrode of a unit cell which will be described later, are connected in parallel to the unit cell region 1000ul, a gate pad for supplying an electric signal to the semiconductor element 1000, and a source for supplying a current A pad is arranged but not shown here.
  • FIG. 12 (b) is a cross-sectional view showing a single unit cell arranged in the unit cell region 1000ul.
  • Unit cell 1000u is disposed on low resistance n-type semiconductor substrate (for example, SiC substrate) 1010, silicon carbide semiconductor layer 1020 disposed on the main surface of semiconductor substrate 1010, and silicon carbide semiconductor layer 1020.
  • n-type semiconductor substrate for example, SiC substrate
  • SiC substrate silicon carbide semiconductor layer 1020 disposed on the main surface of semiconductor substrate 1010
  • silicon carbide semiconductor layer 1020 silicon carbide semiconductor layer 1020.
  • the electrode 1100 is provided.
  • Silicon carbide semiconductor layer 1020 has a body region 1030 having a conductivity type (here, p-type) different from that of SiC substrate 1010 and a drift located in a portion of silicon carbide semiconductor layer 1020 where body region 1030 is not disposed.
  • Drift region 1020d is, for example, an n ⁇ -type silicon carbide semiconductor layer containing n-type impurities at a lower concentration than SiC substrate 1010.
  • An n-type source region 1040 containing n-type impurities at a high concentration and a p + -type contact region 1050 containing p-type impurities at a higher concentration than the body region 1030 are arranged inside the body region 1030.
  • the source region 1040 and the drift region 1020d are connected via the channel layer 1060.
  • a channel is formed in a portion of the channel layer 1060 in contact with the upper surface of the body region 1030 by a voltage applied to the gate electrode 1080.
  • the contact region 1050 and the source region 1040 are in ohmic contact with the source electrode 1090, respectively. Therefore, body region 1030 is electrically connected to source electrode 1090 through contact region 1050.
  • the unit cell 1000u has a pn junction between the body region 1030 and the drift region 1020d. Therefore, when a positive voltage is applied to the drain electrode 1100 with respect to the source electrode 1090, the unit cell 1000u has several hundred volts to several thousand volts (for example, 600V). Withstand voltage of about 10 kV). However, electric field concentration occurs around the unit cell region 1000ul, and the design withstand voltage may not be obtained. For this reason, in a general power element, a structure for compensating the breakdown voltage is provided in the termination region 1000f. For example, a structure such as FLR (Field Limiting Ring), JTE (Junction Termination Edge or Extension), and RESURF is formed in the termination region 1000f (Patent Documents 1 to 5).
  • FLR Field Limiting Ring
  • JTE Joint Termination Edge or Extension
  • RESURF RESURF
  • FIG. 12C is a cross-sectional view of the termination region 1000f when the FLR structure is adopted as the termination structure, and shows a cross-sectional structure along the line EF in the plan view shown in FIG.
  • each ring region 1030f surrounds the unit cell region 1000ul in a ring shape.
  • the plurality of ring regions 1030f can alleviate electric field concentration in the unit cell region 1000ul and suppress a decrease in breakdown voltage.
  • a diode region 1150d may be provided between the unit cell region 1000ul and the termination region 1000f.
  • p-type region 1030d is provided in silicon carbide semiconductor layer 1020.
  • a p-n junction is formed by p-type region 1030d and n ⁇ -type drift region 1020d.
  • a structure that compensates the breakdown voltage including the ring region 1030f and the diode region 1150d is referred to as a “termination structure”.
  • the ring region 1030f is usually formed by implanting p-type impurity ions into the silicon carbide semiconductor layer 1020.
  • p-type impurity ions In power elements using silicon carbide, for example, Al ions or B ions are used as p-type impurity ions.
  • the implantation conditions at this time are set so that the impurity concentration profile in the depth direction of the ring region 1030f is as constant as possible.
  • Patent Document 4 and Patent Document 5 disclose disposing a guard ring designed to have a certain density difference in the termination region.
  • Japanese Patent No. 4367508 Special table 2009-524217 Japanese Patent No. 4356767 JP 2003-163351 A JP 2009-289904 A
  • the breakdown voltage of the termination structure using a semiconductor pn junction is determined from the impurity concentration of the semiconductor, the breakdown electric field of the semiconductor, and the like.
  • a power element having a desired breakdown voltage cannot be obtained according to the termination structure (for example, Patent Documents 1 to 3) shown in FIG.
  • the present inventors have examined the termination structures proposed in Patent Document 4 and Patent Document 5, the ratio of the area of the termination region to the chip area may increase as will be described in detail later. I understood.
  • the present invention has been made in view of the above circumstances, and a main object of the present invention is to provide a semiconductor device that can suppress a reduction in device breakdown voltage and can be miniaturized.
  • a semiconductor element is a semiconductor element that includes a substrate and a first silicon carbide semiconductor layer that is located on a main surface of the substrate and includes a drift region of a first conductivity type. When viewed from the normal direction of the main surface of the semiconductor device, a unit cell region, and a termination region located between the unit cell region and an end of the semiconductor element, the termination region is the first silicon carbide.
  • the semiconductor layer has a second conductivity type ring region disposed so as to be in contact with the drift region, the ring region including a high concentration ring region in contact with a surface of the first silicon carbide semiconductor layer, and the high concentration A low-concentration ring region containing a second conductivity type impurity at a lower concentration than the ring region and contacting the first silicon carbide semiconductor layer at the bottom surface, and the side surface of the high-concentration ring region includes the drift region and
  • the semiconductor When viewed from the normal direction of the principal surface of the substrate, the said high density ring region and the low concentration ring region has the same contour.
  • a method of manufacturing a semiconductor device is a method of manufacturing the semiconductor device described above, wherein the first carbonization is performed using the same implantation mask for the high-concentration ring region and the low-concentration ring region. It includes a step of forming by implanting impurity ions of the second conductivity type into part of the silicon semiconductor layer.
  • a method for manufacturing a semiconductor device is a method for manufacturing the semiconductor device described above, wherein the high-concentration ring region, the low-concentration ring region, the high-concentration region, and the low-concentration region are Forming a second conductivity type impurity ion into a part of the first silicon carbide semiconductor layer using the same implantation mask.
  • a method for manufacturing a semiconductor device is a method for manufacturing the semiconductor device described above, wherein the high-concentration ring region, the low-concentration ring region, the first body region, and the second body. Forming a region by implanting second conductivity type impurity ions into a part of the first silicon carbide semiconductor layer using the same implantation mask;
  • a method of manufacturing a semiconductor device is a method of manufacturing the semiconductor device, wherein the semiconductor device includes a diode region located between the unit cell region and the termination region.
  • the diode region further includes a second conductivity type region disposed in contact with the drift region in the first silicon carbide semiconductor layer, and the second conductivity type region is the first silicon carbide semiconductor.
  • a method of manufacturing the semiconductor device comprising: a high concentration region in contact with a surface of the layer; and a low concentration region containing a second conductivity type impurity at a lower concentration than the high concentration region and in contact with the drift region at a bottom surface.
  • the high-concentration ring region, the low-concentration ring region, the first body region, the second body region, the high-concentration region, and the low-concentration region are formed in front using the same implantation mask. Comprising the step of forming by implanting impurity ions of the second conductivity type in a portion of the first silicon carbide semiconductor layer.
  • Still another method of manufacturing a semiconductor device is a method of manufacturing the semiconductor device, wherein the second silicon carbide semiconductor layer is formed while changing an impurity concentration of the first body region of the semiconductor device.
  • a semiconductor device is a semiconductor device comprising a substrate and a first silicon carbide semiconductor layer that is located on the main surface of the substrate and includes a drift region of a first conductivity type, The unit cell region and a termination region located between the unit cell region and an end of the semiconductor element when viewed from the normal direction of the main surface of the substrate, the termination region is the first region
  • the silicon carbide semiconductor layer has a second conductivity type ring region disposed so as to be in contact with the drift region, and the ring region includes a high-concentration ring region in contact with a surface of the first silicon carbide semiconductor layer;
  • the high-concentration ring region and the low-concentration ring region have the same contour when
  • Each unit cell includes a second conductivity type body region disposed adjacent to the drift region in the first silicon carbide semiconductor layer, and a first conductivity type impurity region located in the body region.
  • a gate insulating film disposed on the first silicon carbide semiconductor layer; a gate electrode disposed on the gate insulating film; a first ohmic electrode electrically connected to the impurity region;
  • a second ohmic electrode provided on a surface opposite to the main surface of the substrate, and adjusting an impurity concentration and a thickness of the second silicon carbide semiconductor layer while changing an impurity concentration of the first body region Do
  • a current is passed from the first ohmic electrode to the second ohmic electrode. It is designed by controlling the absolute value of the voltage at which current begins to flow.
  • FIG. 1A is a schematic plan view of the semiconductor device 100 according to the first embodiment of the present invention
  • (b) is a cross-sectional view of the semiconductor device 100 taken along the line II ′, showing a termination structure.
  • Is shown. 3 is a diagram illustrating an example of an ion implantation profile in a depth direction of a ring region 103f of a semiconductor element 100.
  • FIG. 2A and 2B are diagrams illustrating an example in which the semiconductor element 100 is a MISFET, where FIG. 1A is a plan view of the semiconductor element 100, FIG. 1B is a cross-sectional view of a unit cell 100u in the semiconductor element 100, and FIG. FIG. FIG.
  • FIG. 2 is a diagram showing the arrangement of unit cells 100u, where (a) is a cross-sectional view showing two adjacent unit cells 100u, and (b1) and (b2) are arrangements of a plurality of rectangular unit cells 100u, respectively.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions.
  • FIG. 4 is a process cross-sectional view for explaining a method for manufacturing the semiconductor element 100, wherein (a1) to (a3) show unit cell regions, and (b1) to (b3) show diode regions and termination regions. It is a cumulative frequency distribution figure which shows the proof pressure by the termination
  • FIG. 6 is a diagram showing a rising voltage Vf0 of a channel diode when the concentration of the body region is changed and the threshold voltage Vth of the semiconductor element 100 is kept constant.
  • (A) is a plan view of a conventional semiconductor element 1000
  • (b) is a sectional view of a unit cell 1000u in the semiconductor element 1000
  • (c) is a sectional view of a termination structure of the semiconductor element 1000.
  • the electric field concentration at the termination of the semiconductor element 1000 can be reduced, but as a result of the electric field concentration occurring locally in the ring region 1030f, the desired breakdown voltage may not be obtained. is there.
  • Patent Document 4 and Patent Document 5 disclose that each ring is composed of two layers having different concentrations. According to the termination structures disclosed in these patent documents, each ring is designed to have a concentration difference in the depth direction and in a direction parallel to the substrate surface. For this reason, in order to ensure a desired withstand voltage, it is necessary to ensure a sufficient interval between the plurality of rings, which may increase the area of the termination region of the power element.
  • the present inventor has intensively studied a termination structure of a semiconductor element capable of suppressing a decrease in element breakdown voltage, and has reached the present invention.
  • FIG. 1A is a plan view showing an outline of the semiconductor element 100 of this embodiment.
  • FIG. 1B is a cross-sectional view showing a termination region 100 f in the semiconductor element 100.
  • the semiconductor element 100 is mainly composed of a silicon carbide (SiC) semiconductor.
  • the semiconductor element 100 includes a semiconductor substrate 101 and a first silicon carbide semiconductor layer 102 deposited on the semiconductor substrate 101.
  • the semiconductor element 100 when viewed from the normal direction of the main surface of the semiconductor substrate 101, the semiconductor element 100 is a unit cell having an element function (switching in the case of a transistor, rectification in the case of a diode, etc.).
  • the region 100ul and a termination region 100f having a structure that complements the breakdown voltage of the element function are included.
  • a source electrode and a gate electrode of a unit cell which will be described later, are connected in parallel to the unit cell region 1000ul, a gate pad for supplying an electric signal to the semiconductor element 1000, and a source for supplying a current A pad is arranged but not shown here.
  • the termination region 100f is arranged so as to surround the unit cell region 100ul, but the termination region 100f is at least one between the unit cell region 100ul and the end portion (chip end) of the semiconductor element 100. If it is disposed in the portion, the withstand voltage in the vicinity of the termination region 100f is supplemented. Further, for example, when the termination region 100f is arranged along the four sides of the rectangular unit cell region 100ul, the termination region 100f is formed even if the termination region 100f of each side is separated at the corner of the unit cell region 100ul. If the depletion layers to be connected are connected at the corners, the breakdown voltage of the entire semiconductor element 100 can be suitably secured.
  • the semiconductor substrate 101 may be, for example, an n + type silicon carbide substrate (impurity concentration: for example, 1 ⁇ 10 19 cm ⁇ 3 ).
  • the first silicon carbide semiconductor layer 102 includes an n ⁇ -type drift region 102d (n-type impurity concentration: for example, about 1 ⁇ 10 16 cm ⁇ 3 , thickness: for example, 10 ⁇ m).
  • the first silicon carbide semiconductor layer 102 includes a drift region 102d and a plurality of p-type ring regions that are spaced from each other in the drift region 102d. 103f.
  • the illustrated example four (FIG. 1B) ring regions 103f are provided in the termination region 100f, but the number of ring regions 103f is not particularly limited.
  • Each ring region 103f has a high-concentration ring region 103af and a low-concentration ring region 103bf in which the concentration of p-type impurities is lower than that of the high-concentration ring region 103af.
  • High concentration ring region 103af is in contact with the surface of first silicon carbide semiconductor layer 102.
  • the side surface of the high-concentration ring region 103af is in contact with the drift region 102d.
  • Low concentration ring region 103bf is provided at a position deeper than high concentration ring region 103af, and is in contact with first silicon carbide semiconductor layer 102 (here, drift region 102d) at the bottom surface. Further, when viewed from the normal direction of the surface of the semiconductor substrate 101, the high-concentration ring region 103af and the low-concentration ring region 103bf have the same contour.
  • each ring region 103f is a continuous region in a ring shape, but may not be in a ring shape.
  • each ring region 103f has a structure in which a plurality of spaced regions are arranged in a ring shape or a linear shape. May be. In that case, it is preferable that the interval between the plurality of regions is set so narrow that the depletion layers extending from the respective regions are connected to each other, since a desired breakdown voltage can be ensured more reliably.
  • FIG. 2 is a diagram illustrating an ion implantation profile in the depth direction of the ring region 103f shown in FIG.
  • the “depth direction” here refers to the direction of the normal line (AB line shown in FIG. 1B) of the main surface of the semiconductor substrate 101.
  • the impurity concentration (dopant concentration) profile and the ion implantation profile are strictly different. In many cases, the impurity concentration is lower than the concentration of the implanted impurity ions. This is due to the activation rate of the implanted impurity ions. If the activation rate is 100%, the ion implantation profile and the impurity concentration profile are almost equal. If the activation rate is ⁇ %, for example, the dose during ion implantation may be increased by 1 / ( ⁇ / 100) so that the designed impurity concentration can be obtained.
  • Al is selected as the implantation type.
  • SiC since the diffusion coefficient of Al in silicon carbide is small, the change in the concentration profile due to diffusion is almost negligible.
  • B boron
  • the ion implantation energy and implantation amount are set so that a desired impurity concentration profile can be obtained after grasping the activation rate and diffusion coefficient in advance. It is preferable to select.
  • the activation rate is 100% and the impurity concentration profile and the ion implantation profile are substantially the same. That is, description will be made assuming that the profile shown in FIG. 2 indicates the impurity concentration profile in the depth direction of the ring region 103f (the high concentration ring region 103af and the low concentration ring region 103bf).
  • the high concentration ring region 103af and the low concentration ring region 103bf are formed by, for example, a plurality of ion implantation steps with different implantation energies.
  • the profile of impurity ions implanted in each ion implantation step has a peak and a tail.
  • the peak is a maximum value of the concentration in the ion implantation range Rp
  • the tail is a portion where the concentration decreases from the maximum value toward a deeper direction.
  • the ion implantation profile shown in FIG. 2 is a combination of profiles formed by, for example, four ion implantation steps.
  • the implantation energy and dose amount in each ion implantation step are, for example, as follows. 30 keV: 3.0 ⁇ 10 13 cm ⁇ 2 70 keV: 6.0 ⁇ 10 13 cm ⁇ 2 150 keV: 1.5 ⁇ 10 14 cm ⁇ 2 350 keV: 4.0 ⁇ 10 13 cm ⁇ 2
  • the portion where the depth from the upper surface of the first silicon carbide semiconductor layer 102 is shallower than the boundary surface is the high-concentration ring region 103af.
  • the portion deeper than the boundary surface is the low-concentration ring region 103bf.
  • the impurity concentration of the high-concentration ring region 103af and the low-concentration ring region 103bf is about 1 ⁇ 10 19 cm ⁇ 3 and about 2 ⁇ 10 10 at the maximum, respectively. 18 cm ⁇ 3 .
  • the activation rate is 100%, these values are the maximum impurity concentrations of the high-concentration ring region 103af and the low-concentration ring region 103bf.
  • the average impurity concentration of the high-concentration ring region 103af and the low-concentration ring region 103bf is, for example, about 9.7 ⁇ 10 18 cm ⁇ 3 and, for example, about 1.5 ⁇ 10 18 cm ⁇ 3 .
  • the thickness (depth) of the high concentration ring region 103af and the low concentration ring region 103bf along the normal line of the main surface of the semiconductor substrate 101 is about 300 nm.
  • the average impurity concentration is defined as the average value of the region where the impurity concentration is 2 ⁇ 10 18 cm ⁇ 3 or more for the high concentration ring region 103af.
  • the low-concentration ring region 103bf is defined as an average value of a region where the impurity concentration is 5 ⁇ 10 17 cm ⁇ 3 or more and less than 2 ⁇ 10 18 cm ⁇ 3 .
  • the definitions of “2 ⁇ 10 18 cm ⁇ 3 or more” and “5 ⁇ 10 17 cm ⁇ 3 or more” are provided. May be changed.
  • the average impurity concentration of the high-concentration ring region 103af is preferably not less than 2 times and not more than 100 times the average impurity concentration of the low-concentration ring region 103bf.
  • the concentration profile has a substantially flat first region and a second region that is deeper than the first region and has a lower concentration than the first region.
  • the high concentration ring region 103af includes a first region
  • the low concentration ring region 103bf includes a second region.
  • the density profile is not limited to the illustrated example.
  • the shape of the concentration profile can change depending on the ion implantation conditions and the number of implantation steps.
  • each ring region 103af, 103bf thickness along the normal line of the main surface of the semiconductor substrate 101 is not particularly limited to the above example.
  • the thickness of the high concentration ring region 103af is, for example, 15 nm or more
  • the thickness of the low concentration ring region 103bf is, for example, 100 nm or more.
  • the electric field concentration occurring at the corner of the bottom of the ring region 103 can be more reliably mitigated.
  • a depletion layer that connects the adjacent ring regions 103af can be more reliably formed.
  • the semiconductor element 100 may further include a diode region 115d between the unit cell region 100ul and the termination region 100f.
  • the diode region 115d is arranged in a ring shape so as to surround the unit cell region 100ul, but the diode region 115d is located between the unit cell region 100ul and the termination region 100f. It may be arranged discretely. Further, it may be provided only at a part of the periphery of the unit cell region 100ul.
  • the first silicon carbide semiconductor layer 102 includes a second conductivity type region (here, a high concentration region 103ad and a low concentration region 103bd).
  • p-type region) 103d is arranged.
  • the second conductivity type region 103d forms a pn junction diode with the drift region 102d.
  • Each of the regions 103ad and 103bd has a concentration profile similar to that of the high concentration ring region 103af and the low concentration ring region 103bf, respectively.
  • the high concentration region 103ad is in contact with the surface of the first silicon carbide semiconductor layer 102, and the low concentration region 103bd is provided at a position deeper than the high concentration region 103ad and has an impurity concentration lower than that of the high concentration region 103ad. ing.
  • the bottom surface of the low concentration region 103bd is in contact with the drift region 102d. Further, it is preferable that at least a portion of the side surfaces of the low concentration region 103bd and the high concentration region 103ad facing the ring region 103f is in contact with the drift region 102d.
  • the second conductivity type region 103d is electrically connected to an electrode layer (for example, a source electrode layer) provided above the first silicon carbide semiconductor layer 102. This is different from the ring region 103f having the same conductivity type.
  • an electrode layer for example, a source electrode layer
  • the second conductivity type region 103d is disposed outside a unit cell (referred to as a “peripheral cell”) that defines the periphery of the unit cell region 100ul when viewed from the normal direction of the main surface of the semiconductor substrate 101, and the peripheral cell. May be separated by a drift region 102d.
  • a part of the body region 103 in the peripheral cell may be used as the second conductivity type region 103d.
  • the impurity region 104 may be formed only in a portion functioning as a unit cell without forming the impurity region (source region) 104 in a portion used as the second conductivity type region 103 d in the body region 103.
  • An ohmic electrode (referred to as a “second ohmic electrode”) 110 is disposed on the back surface of the semiconductor substrate 101 (the surface opposite to the main surface on which the first silicon carbide semiconductor layer 102 is formed).
  • the second ohmic electrode 110 functions as, for example, a drain electrode in the unit cell region 100ul.
  • a potential of zero volts is applied to the second conductivity type region 103ad and a positive voltage is applied to the drain electrode 110, a reverse bias is applied to the pn junction formed between the low concentration region 103bd and the drift region 102d.
  • each ring region 103f was arranged in the termination region 100f with an interval of about 1 to 4 ⁇ m.
  • the withstand voltage was calculated from the electric field strength of this structure.
  • the side surface of each ring region 103 f was substantially perpendicular to the surface of the semiconductor substrate 101.
  • the width of each ring region 103f (the maximum width of the upper surface of the ring region 103f) was 1 ⁇ m, the depth was 0.6 ⁇ m, and the impurity concentration profile of the ring region 103f was the same as the profile shown in FIG.
  • the second conductivity type region 103d disposed in the diode region 115d has the same concentration distribution and the same depth as the ring region 103f.
  • the breakdown voltage was 865V.
  • the breakdown voltage due to the ring region 1030f of the conventional semiconductor element 1000 was calculated (comparative example).
  • the concentration of the ring region 1030f is constant in the depth direction, and the depth is 0.6 ⁇ m.
  • the number, interval, and width of the ring regions 1030f were the same as those of the ring region 103f of the example.
  • the p-type region 1030d has the same concentration distribution and the same depth as the ring region 1030f.
  • the breakdown voltage was 852V.
  • the breakdown voltage when the dopant concentration of the ring region 1030f is high was also calculated. For example, when the dopant concentration is 5 ⁇ 10 18 cm ⁇ 3 , 1 ⁇ 10 19 cm ⁇ 3 , and 2 ⁇ 10 19 cm ⁇ 3 , the breakdown voltages are 804 V, 794 V, and 772 V, respectively. From this calculation result, it was found that in the comparative example, if the dopant concentration and thickness of the drift region 1020d are constant, the breakdown voltage of the diode region 1150d and the termination region 1000f deteriorates as the concentration of the ring region 1030f increases. .
  • the impurity concentration of the ring region 1030f is set low (for example, the same concentration as the low concentration ring region 103bf of the embodiment), it is high (for example, the same concentration as the high concentration ring region 103af). It was found that even with the setting, a high breakdown voltage cannot be obtained as in the example. Therefore, according to the Example, it was confirmed that pressure
  • the concentration of the ring region 1030f of the comparative example is set to 2 ⁇ 10 18 cm ⁇ 3 , for example, electric field concentration occurs at the corner (the arrow 2000 shown in FIG. 12) of the ring region 1030f, thereby determining the breakdown voltage.
  • the electric field applied to the corner of the ring region 103f is relaxed in a direction parallel to the substrate surface. The For this reason, the electric field concentration generated in the corner portion is alleviated, and the breakdown voltage deterioration due to the pn junction in the diode region 115d and the termination region 100f is suppressed.
  • the concentration of the ring region 1030f of the comparative example is set to a higher concentration, for example, 2 ⁇ 10 19 cm ⁇ 3 , the breakdown voltage becomes 772 V, and even if the concentration of the ring region 1030f is simply increased, deterioration of the breakdown voltage cannot be suppressed. I understand that. Rather, simply increasing the concentration of the ring region 1030f promotes deterioration of the breakdown voltage. This is considered because a higher electric field is applied to the corner of the ring region 1030f.
  • the breakdown voltage is higher than both when the entire ring region is set to a low concentration and when it is set to a high concentration. Can be realized.
  • the high-concentration ring region 103af has the effect of suppressing the breakdown voltage degradation as described above if it has a higher dopant concentration than the low-concentration ring region 103bf.
  • the concentration of the high concentration ring region 103af is preferably twice or more that of the low concentration ring region 103bf. Thereby, pressure
  • the high-concentration ring region 103af in the present embodiment is in direct contact with the drift region 102d on its side surface.
  • the entire side surface of high-concentration ring region 103af is in contact with drift region 102d.
  • the interval between adjacent ring regions 103f can be further reduced.
  • the higher the concentration of the side surface of the ring region 103f the greater the thickness of the depletion layer extending from the side surface in the direction parallel to the substrate. For this reason, even if the interval between the adjacent ring regions 103f is narrowed, the depletion layers can be connected to each other, and a desired breakdown voltage can be ensured more reliably.
  • the termination region 100f that complements the breakdown voltage of the element function does not basically contribute to electrical conduction in the ON state of the MISFET. Therefore, if the purpose of securing the breakdown voltage is achieved, the area of the termination region 100f (semiconductor substrate) The area of the termination region 100f as viewed from the normal direction of the main surface 101 is desirably as small as possible. By reducing the area of the termination region 100f, the chip area of the semiconductor element 100 can be reduced, and the cost of the semiconductor element 100 can be further reduced.
  • FIG. 3 is a diagram illustrating an example of the semiconductor element 100 of the present embodiment.
  • the semiconductor element 100 shown in FIG. 3 is a vertical MISFET.
  • FIG. 3A is a view as seen from the upper surface of the semiconductor element 100 and is the same as FIG.
  • FIG. 3B is a schematic cross-sectional view of the unit cell 100u in the semiconductor element 100 of this embodiment.
  • FIG. 3C is a schematic cross-sectional view of the termination region 100 f and the diode region 115 d in the semiconductor element 100.
  • Semiconductor element 100 includes a first conductivity type semiconductor substrate 101 and a first silicon carbide semiconductor layer (drift layer) 102 located on the main surface of substrate 101.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • Semiconductor substrate 101 has n + type conductivity and is made of silicon carbide.
  • First silicon carbide semiconductor layer 102 includes an n ⁇ -type drift region 102d.
  • the “+” or “ ⁇ ” on the right shoulder of the n or p conductivity type represents the relative concentration of impurities.
  • N + means that the n-type impurity concentration is higher than “n”
  • n ⁇ means that the n-type impurity concentration is lower than “n”.
  • body region 103 of the second conductivity type is arranged so as to be adjacent to drift region 102d.
  • a region other than body region 103 in first silicon carbide semiconductor layer 102 is drift region 102d.
  • the body region 103 includes a first body region 103a of the second conductivity type and a second body region 103b of the second conductivity type.
  • First body region 103a is in contact with the surface of first silicon carbide semiconductor layer 102
  • second body region 103b is in contact with first silicon carbide semiconductor layer 102 (here, drift region 102d) at the lower end thereof.
  • the first body region 103a and the second body region 103b have a thickness of at least 15 nm and 100 nm in a direction perpendicular to the main surface of the semiconductor substrate 101, respectively.
  • the first body region 103a is p + type
  • the second body region 103b is p type.
  • the average impurity concentration of the first body region 103a is preferably at least twice the average impurity concentration of the second body region 103b.
  • the body region 103 is formed by introducing a second conductivity type impurity into the first conductivity type first silicon carbide semiconductor layer 102.
  • the body region 103 includes a first conductivity type impurity and a second conductivity type impurity, and the second conductivity type impurity concentration is higher than the first conductivity type impurity concentration. It is prescribed.
  • the first conductivity type impurity concentration of first silicon carbide semiconductor layer 102 in contact with body region 103 is equal to the second conductivity type impurity concentration of second body region 103b.
  • the outer periphery (contour) of the first body region 103a and the outer periphery of the second body region 103b are the same.
  • an impurity region 104 of the first conductivity type is located in the body region 103. More specifically, impurity region 104 is provided in first body region 103 a so as to be in contact with the surface of first silicon carbide semiconductor layer 102. Impurity region 104 is n + type.
  • a second conductivity type contact region 105 is disposed in the first body region 103a.
  • Contact region 105 is preferably p + type.
  • Contact region 105 is in contact with at least first body region 103a.
  • it also contacts second body region 103b.
  • a first ohmic electrode 109 is provided on the impurity region 104.
  • the first ohmic electrode 109 is disposed on the impurity region 104 and the contact region 105, and is in electrical contact with both the impurity region 104 and the contact region 105.
  • the contact region 105 may not be provided.
  • a contact trench exposing the first body region 103a is provided in the impurity region 104, and the first ohmic electrode 109 is disposed in the trench so that the first body region 103a and the first ohmic electrode 109 are in direct contact with each other. May be.
  • a region 102j adjacent to the body region 103 that is, a region 102j sandwiched between the body regions 103 of two adjacent unit cells is referred to as a JFET (Junction Field-Effect Transistor). ) Area.
  • This region is constituted by the drift region 102 d of the first silicon carbide semiconductor layer 102.
  • the impurity concentration of the JFET region 102j may be the same as the impurity concentration of the region other than the JFET region 102j in the drift region 102d. Alternatively, the impurity concentration may be made higher than other regions of the drift region 102d in order to reduce the resistance in the JFET region 102j.
  • Such a JFET region 102j can be formed, for example, by introducing a first conductivity type impurity (here, n-type) into a predetermined region of the drift region 102d by ion implantation or the like.
  • a first conductivity type impurity here, n-type
  • the concentration of the JFET region 102j is, for example, 1 ⁇ 10 17 cm ⁇ 3 .
  • a second conductivity type second silicon carbide semiconductor layer 106 may be provided in contact with at least part of the body region 103 and the impurity region 104, respectively. More preferably, second silicon carbide semiconductor layer 106 is electrically connected to impurity region 104 and drift region 102d (JFET region 102j), and is disposed on first body region 103a.
  • the second silicon carbide semiconductor layer 106 is formed by epitaxial growth.
  • Second silicon carbide semiconductor layer 106 includes a channel region 106c in a region in contact with first body region 103a.
  • the length of the channel region 106c corresponds to the length L indicated by the bidirectional arrow shown in FIG. That is, the “channel length” of the MISFET is defined by the horizontal size of the upper surface (surface in contact with the second silicon carbide semiconductor layer 106) of the first body region 103a in the drawing.
  • a gate insulating film 107 is disposed on the second silicon carbide semiconductor layer 106.
  • a gate electrode 108 is disposed on the gate insulating film 107.
  • the gate electrode 108 is located at least above the channel region 106c. Note that the gate insulating film 107 may be provided in contact with the first silicon carbide semiconductor layer 102 without forming the second silicon carbide semiconductor layer 106. In this case, a channel (inversion channel) is formed on the surface portion of the first body region 103a.
  • An interlayer insulating film 111 is disposed so as to cover the gate electrode 108, and an upper wiring electrode 112 is provided on the interlayer insulating film 111.
  • the upper wiring electrode 112 is connected to the first ohmic electrode 109 through a contact hole 111 c provided in the interlayer insulating film 111.
  • a second ohmic electrode 110 is disposed on the back surface of the semiconductor substrate 101.
  • a back wiring electrode 113 may be further disposed on the second ohmic electrode 110.
  • the unit cell 100u of the semiconductor element 100 has, for example, a square shape.
  • the unit cell 100u may have a rectangular shape, a rectangular shape other than a quadrangular shape, or a polygonal shape.
  • FIG. 4A shows a cross-sectional structure when the unit cells 100u are arranged in parallel.
  • the unit cells 100u are two-dimensionally arranged in the x and y directions, for example, and the arrangement in the y direction may be alternately shifted by 1 ⁇ 2. , They may be aligned as shown in FIG.
  • the unit cells 100u have a shape that is long in one direction, they may be arranged in parallel as shown in FIG.
  • a plurality of unit cells 100u arranged in this manner constitute a unit cell region 100ul of a semiconductor element.
  • a termination region 100f and a diode region 115d are arranged around the unit cell region 100ul.
  • the basic configuration of these areas is the same as that shown in FIG. 1B, but is shown more specifically here. However, details of the same symbols are omitted to avoid duplication.
  • a second conductivity type region 103d including a second conductivity type high concentration region 103ad and a second conductivity type low concentration region 103bd is disposed in the diode region 115d.
  • a second conductivity type contact region 105 is disposed in the second conductivity type region 103d.
  • the contact region 105 is electrically connected to at least the high concentration region 103ad.
  • the second conductivity type high concentration region 103ad and the second conductivity type low concentration region 103bd are substantially the same impurity concentration in the depth direction as the first body region 103a and the second body region 103b, respectively. Has a profile.
  • the first ohmic electrode 109 is in contact with the high concentration region 103ad and the contact region 105 in the second conductivity type region 103d.
  • the contact region 105 is not necessarily required when the dopant concentration of the high concentration region 103ad is sufficiently high.
  • a contact trench may be provided in the high concentration region 103ad, and the first ohmic electrode 109 may be formed in the trench so that the high concentration region 103ad and the first ohmic electrode 109 are in direct contact with each other.
  • the second silicon carbide semiconductor layer 106, the gate insulating film 107, and the gate electrode 108 formed in the unit cell region 100ul may be extended to a part of the diode region 115d.
  • the source region is not disposed in the second conductivity type region 103d.
  • the portion located on the terminal region 100f side in the body region 103 of the peripheral cell may function as the second conductivity type region 103d.
  • the source region 104 is arranged only in a portion located on the unit cell region 100ul side in the body region 103 of the peripheral cell.
  • the second conductivity type region 103 d is in contact with the first ohmic electrode 109 in the opening formed in the interlayer insulating film 111.
  • the first ohmic electrode 109 is connected to the upper wiring electrode 112. Therefore, the second conductivity type region 103d is electrically connected to the unit cell region 100ul in parallel by the upper wiring electrode 112.
  • the diode region 115d is preferably formed using the structure of each unit cell 100u in the unit cell region 100ul.
  • the diode region 115d may have the same configuration as that of the unit cell 100u, for example, except that the second silicon carbide semiconductor layer 106, the impurity region 104, and the like are not included. That is, the region corresponding to the body region 103 of the unit cell 100u is the second conductivity type region 103d.
  • the p-type layer disposed in the unit cell region 100ul may be formed by extending to the diode region 115d.
  • each of the regions 103ad and 103bd of the second conductivity type region 103d is not particularly limited, but the thickness of the high concentration region 103ad is, for example, 15 nm or more, and the thickness of the low concentration region 103bd is, for example, 100 nm or more. preferable. Thereby, the electric field concentration generated at the corner of the bottom of the second conductivity type region 103d can be more reliably mitigated.
  • the ring region 103f (high concentration ring region 103af) is covered with an interlayer insulating film 111.
  • the first conductivity type stopper region 104f, the upper wiring 112f, and the stopper region 104f and the upper wiring 112f that suppress the depletion layer due to the pn junction from reaching the chip end are electrically connected.
  • a contact electrode 109f to be connected may be disposed.
  • the upper wiring 112f and the contact electrode 109f are provided in the opening of the interlayer insulating film 111.
  • the upper wiring electrode 112 and the upper wiring 112f are not in direct contact. Note that the upper wiring electrode 112 and the upper wiring 112f may be formed using the same conductive film.
  • the stopper region 104f may be an n + type region having the same impurity concentration as the source region 104.
  • a passivation film 114 is provided so as to cover the entire upper wiring 112f and a part of the upper wiring electrode 112.
  • the passivation film 114 may cover at least a part of the unit cell 100u on the unit cell region 100ul.
  • the back surface wiring electrode 113 may be disposed on the second ohmic electrode 110.
  • (a1) to (a3) are process cross-sectional views of the unit cell region 100ul
  • (b1) to (b3) are process cross-sectional views of the termination region 100f, respectively. This corresponds to the step shown in (a1).
  • the semiconductor substrate 101 is prepared.
  • the semiconductor substrate 101 is, for example, an n-type 4H—SiC offcut substrate having a low resistance (resistivity 0.02 ⁇ cm).
  • a high-resistance first silicon carbide semiconductor layer 102 is epitaxially grown on a semiconductor substrate 101.
  • a buffer layer made of SiC having a high impurity concentration may be deposited on the semiconductor substrate 101.
  • the buffer layer is not shown for simplicity.
  • the impurity concentration of the buffer layer is, for example, 1 ⁇ 10 18 cm ⁇ 3 and the thickness is 1 ⁇ m.
  • the first silicon carbide semiconductor layer 102 is made of, for example, n-type 4H—SiC, and has an impurity concentration and a film thickness of, for example, 1 ⁇ 10 16 cm ⁇ 3 and 10 ⁇ m, respectively.
  • a mask 201 made of, for example, SiO 2 is formed on the first silicon carbide semiconductor layer 102.
  • Al ions are implanted into portions of the first silicon carbide semiconductor layer 102 where the body region, the diode region, and the ring region are to be formed.
  • first body implantation region 103a ′ formed at a high concentration in a shallow region of first silicon carbide semiconductor layer 102 and first region in a region deeper than first body implantation region 103a ′
  • a second body implantation region 103b ′ formed at a lower concentration than the body implantation region 103a ′ is formed.
  • the termination region 100f includes a high-concentration ring implantation region 103af ′ and a low-concentration ring implantation region 103bf ′ that later become the ring region 103f, and a high-concentration implantation region 103ad ′ and a low concentration that later become the second conductivity type region 103d.
  • the implantation region 103bd ′ is formed at the same time. Therefore, as described above, it is possible to form a ring region capable of suppressing the breakdown voltage degradation in the termination region 100f. Further, the process can be simplified by simultaneously performing the ion implantation for forming such a ring region and the ion implantation for forming the body region.
  • the first body implantation region 103a 'and the second body implantation region 103b' become the first body region 103a and the second body region 103b, respectively, by activating the implanted ions.
  • a region other than the first body region 103 a and the second body region 103 b becomes the drift region 102 d.
  • the implantation profile of the body region 103 at this time may be the same as the profile shown in FIG. 2, for example.
  • the mask 201 is used to form the high-concentration regions 103a ′, 103ad ′, and 103af ′ and the low-concentration regions 103b ′, 103bd ′, and 103bf ′.
  • This also simplifies the process here.
  • the outline of the high concentration region and the outline of the low concentration region are substantially the same because the same mask 201 is used. Therefore, it is possible to keep the interval of the body region 103 between adjacent unit cells small.
  • the interval between the body regions 103 can be set to a desired value (for example, 1 ⁇ m).
  • the termination structure As in the JTE structure, it is extremely difficult to form the unit cell and the termination region simultaneously as shown here, or to form them with high accuracy.
  • the high-concentration region and the low-concentration region are formed by different processes, mask rearrangement, mask shape change, etc. are involved, and the body region interval (the width of the subsequent JFET region) is set to a desired value. Cannot be set to.
  • the first body implantation region 103a 'and the second body implantation region 103b' are formed by different processes using different masks, there is a possibility that an implantation shift occurs in a direction parallel to the substrate surface.
  • the interval between the adjacent ring regions 103f can be reduced.
  • the area required for the region 100f can be reduced, and the chip area can be suppressed.
  • the area required for the diode region 115d can be reduced.
  • a mask 202 is deposited on the entire surface so as to cover the mask 201.
  • a resist is patterned to cover the termination region, the diode region, and a region where a contact region will be formed later, and a resist mask 203 is formed.
  • the mask 201 and the mask 202 are preferably formed using a material that can have a selection ratio in a dry etching process.
  • the material of the mask 201 may be SiO 2 and the material of the mask 202 may be polysilicon.
  • the first silicon carbide semiconductor layer 102 is covered with both the masks 201 and 202 and the sidewall 202 ′.
  • N ions are doped in the non-existing portion to form the source implantation region 104 ′.
  • ion implantation conditions such as implantation energy and dose are selected so that an n-type region having an impurity concentration of about 5 ⁇ 10 19 cm ⁇ 3 is formed with a thickness of about 200 to 300 nm. To do.
  • the source injection region 104 ′ is formed inside the first body injection region 103a ′.
  • the width of the portion corresponding to the channel of the MISFET that is, the distance L ′ that defines the gate length L later in FIG. 6 (a3) can be accurately controlled.
  • the distance L or L ′ is defined by the width of the sidewall 202 ′ and is, for example, about 0.5 ⁇ m.
  • a source is accurately formed in the first silicon carbide semiconductor layer 102 using a self-alignment process as shown in FIG. It is preferable to form implantation region 104 ′ and body implantation region 103 ′. If the source injection region 104 ′ and the body injection region 103 ′ are formed without using the self-alignment process as described above, for example, misalignment may occur in the unit cell, and a predetermined gate length L may not be obtained. . In some cases, the gate length L becomes too small due to misalignment, and the channel of the transistor may be short-circuited.
  • the gate length L may be set sufficiently large in consideration of misalignment of the mask. However, if the gate length L is made sufficiently large, the channel resistance of the transistor increases, and as a result, there is a concern that the on-resistance increases. Therefore, here, it is preferable to apply a self-alignment process to the formation of the masks 201 and 202 for forming the source region.
  • a new mask 204 is formed on the first silicon carbide semiconductor layer 102.
  • the mask 204 has an opening on a region where a stopper region in the termination region is to be formed.
  • N ions are implanted into the first silicon carbide semiconductor layer 102, thereby forming the stopper implantation region 104f '.
  • the implantation conditions at this time may be the same as the conditions for forming the source implantation region 104 ', for example.
  • the mask 204 is removed, and a new mask 205 is formed on the first silicon carbide semiconductor layer 102 as shown in FIGS. 7 (a2) and (b2).
  • the mask 205 has an opening on a region where a contact region is to be formed.
  • Al ions are implanted into the first silicon carbide semiconductor layer 102 to form a contact implantation region 105 ′.
  • contact injection regions 105 ′ are formed in the interior of the rear body region and the rear diode region, respectively.
  • the implantation conditions at this time can be selected, for example, so that the dopant concentration is about 1 ⁇ 10 20 cm ⁇ 3 and the depth is about 400 nm.
  • the contact implantation region 105 ′ is formed in the first body implantation region 103a ′, but preferably reaches the second body implantation region 103b ′ as shown. That is, the contact implantation region 105 ′ is preferably in contact with the first body implantation region 103a ′ at the upper portion of the side surface and the second body implantation region 103b ′ at the lower and bottom surfaces of the side surface. Thereafter, the mask 205 is removed.
  • a mask 206 having an opening on a region to be a JFET region is formed on the first silicon carbide semiconductor layer 102 as necessary, and drift is achieved.
  • N ions are implanted into the region 102d to form a JFET implantation region 102j ′.
  • the dopant concentration of the JFET implantation region 102j ′ is, for example, about 1 ⁇ 10 17 cm ⁇ 3 and the implantation depth is, for example, about 0.6 to 1 ⁇ m.
  • the implantation region forming step by ion implantation described so far is preferably performed by heating the semiconductor substrate 101 to 200 ° C. or higher.
  • the mask 206 is removed. Subsequently, activation annealing is performed at a high temperature of about 1600 to 1900.
  • activation annealing is performed at a high temperature of about 1600 to 1900.
  • the first A first body region 103a, a second body region 103b, a high concentration region 103ad, a low concentration region 103bd, a high concentration ring region 103af, a low concentration ring region 103bf, an impurity region 104, a contact region 105, and a stopper region 104f are formed.
  • first silicon carbide semiconductor layer 102 the surface where the implantation region is formed
  • a carbon film (not shown) on the surface of first silicon carbide semiconductor layer 102 (the surface where the implantation region is formed) and perform activation annealing in that state. Thereby, surface roughness of first silicon carbide semiconductor layer 102 due to activation annealing can be suppressed.
  • first silicon carbide semiconductor layer 102 may be slightly oxidized and cleaned by removing the obtained thermal oxide film (thickness: about 15 nm, for example).
  • a second silicon carbide layer is formed on the entire surface of first silicon carbide semiconductor layer 102 including first body region 103a, impurity region 104, and contact region 105.
  • a second silicon carbide semiconductor layer 106 ′ to be a semiconductor layer (channel layer) is epitaxially grown.
  • the thickness of the second silicon carbide semiconductor layer 106 ′ is set so that the impurity concentration N (cm ⁇ 3 ) and the thickness d (nm) of the second silicon carbide semiconductor layer later satisfy the following conditions, for example. The thickness and impurity concentration are appropriately adjusted.
  • the thickness d ′ of the second silicon carbide semiconductor layer 106 ′ is d + d 0 with respect to the thickness d of the second silicon carbide semiconductor layer later.
  • d0 represents a film reduction amount of the second silicon carbide semiconductor layer by thermal oxidation or the like, which will be described later.
  • the thickness reduction d0 is 50 nm
  • the thickness d ′ of the second silicon carbide semiconductor layer 106 ′ is 80 nm.
  • a predetermined portion of the second silicon carbide semiconductor layer 106 ' is removed by dry etching to obtain the second silicon carbide semiconductor layer 106.
  • portions of the second silicon carbide semiconductor layer 106 ′ located in the termination region and the diode region are removed.
  • gate insulating film 107 is formed on the surface of second silicon carbide semiconductor layer 106 by, for example, thermal oxidation.
  • a gate electrode 108 is formed on a desired region of the gate insulating film 107.
  • the gate insulating film 107 is formed in consideration of the thickness lost by the thermal oxidation.
  • the thickness of the second silicon carbide semiconductor layer 106 ′ (FIG. 8 (b1)) is adjusted so that the thickness of the subsequent second silicon carbide semiconductor layer 106 becomes the thickness d.
  • the thickness of the second silicon carbide semiconductor layer 106 ′ is set to be about 50 nm larger than the thickness d, the cleaning process of the second silicon carbide semiconductor layer 106 performed before the gate insulating film 107 is formed.
  • the thickness of second silicon carbide semiconductor layer 106 obtained after the gate insulating film 107 formation step is approximately the same as predetermined thickness d.
  • gate electrode 108 for example, a polycrystalline silicon film doped with phosphorus of about 7 ⁇ 10 20 cm ⁇ 3 is deposited on the gate insulating film 107, and the polycrystalline silicon film is dry-etched using a mask (not shown). Can be formed.
  • the thickness of the polycrystalline silicon film is, for example, about 500 nm.
  • Gate electrode 108 is disposed so as to cover at least a portion to be a channel in second silicon carbide semiconductor layer 106.
  • the source region 104 and the body region 103 are formed by using the self-alignment process shown in FIG. 6A2, and the second silicon carbide semiconductor layer 106 to be a channel layer is formed thereon, the MISFET The portion to be a channel is formed with good control.
  • the self-alignment process for the body region cannot be applied. There is concern about an increase in on-resistance. Therefore, it is preferable to form second silicon carbide semiconductor layer 106 on source region 104 and body region 103 formed by a self-alignment process.
  • an interlayer insulating film 111 is deposited by, for example, a CVD method so as to cover the surface of the gate electrode 108 and the surface of the first silicon carbide semiconductor layer 102.
  • the interlayer insulating film 111 is formed using, for example, SiO 2 .
  • the thickness of the interlayer insulating film 111 is, for example, 1 ⁇ m.
  • a part of the surface of the impurity region 104 and the surface of the contact region 105 are formed on the interlayer insulating film 111, the gate insulating film 107, and the second silicon carbide semiconductor layer 106 by dry etching using a mask (not shown).
  • a contact hole 111A exposing the surface of the high concentration region 103ad and a contact hole 111B exposing the surface of the contact region 105, and a contact hole 111C exposing a portion of the surface of the stopper region 104f.
  • the first ohmic electrode 109 is formed in the contact holes 111A and 111B, and the contact electrode 109f is formed in the contact hole 111C. Further, the second ohmic electrode 110 is formed on the surface (back surface) opposite to the main surface of the semiconductor substrate 101.
  • a metal film such as a nickel film having a thickness of about 100 nm is formed in the interlayer insulating film 111 and the contact holes 111A, 111B, and 111B.
  • a heat treatment is performed, for example, at a temperature of 950 ° C. for 5 minutes in an inert atmosphere to cause the metal film (here, nickel film) to react with the silicon carbide surface.
  • the nickel film on interlayer insulating film 111 and nickel that has not reacted with silicon carbide in contact holes 111A, 111B, and 111C are removed.
  • a first ohmic electrode 109 made of metal silicide (here, nickel silicide) is formed in the contact holes 111A and 111B.
  • a contact electrode 109f made of nickel silicide is formed in the contact hole 111C.
  • the second ohmic electrode 110 can be similarly formed by depositing, for example, a nickel film on the entire back surface of the semiconductor substrate 101 and reacting with the silicon carbide surface of the semiconductor substrate 101 by heat treatment. Note that before performing the heat treatment for forming the first ohmic electrode, a metal film may be formed on the back surface of the semiconductor substrate 101 and the heat treatment for forming the first ohmic electrode and the second ohmic electrode may be performed simultaneously.
  • a conductive film (eg, an aluminum film) having a thickness of, for example, about 4 ⁇ m is deposited on the interlayer insulating film 111 and in the contact holes 111A, 111B, and 111C, and etched into a desired pattern.
  • the upper wiring electrode 112 is formed on the interlayer insulating film 111 and in the contact holes 111A and 111B, and on the interlayer insulating film 111 and the contact hole 111C.
  • Upper wiring 112f is formed.
  • the passivation film 114 may be formed so as to cover the exposed portion of the interlayer insulating film 111, the upper wiring electrode 112, and the upper wiring 112f.
  • the passivation film 114 is provided on the termination region 100f and the diode region 115d.
  • the passivation film 114 is, for example, a SiN film, and the thickness thereof is, for example, about 1.5 ⁇ m.
  • a gate wiring (or gate pad) electrically connected to the gate electrode 108 is formed in another region at the chip end.
  • a back surface wiring electrode 113 for die bonding may be formed on the back surface of the second ohmic electrode 110.
  • the backside wiring electrode 113 may be a laminated film in which, for example, a Ti film, a Ni film, and an Ag film are laminated in this order from the second ohmic electrode 110 side. In this case, the Ti film is in contact with the second ohmic electrode 110. In this way, the semiconductor element 100 shown in FIG. 3 is obtained.
  • the semiconductor element 100 of this embodiment includes a ring region 103f having a high concentration ring region 103af and a low concentration ring region 103bf in the termination region 100f. Therefore, it is possible to suppress a decrease in breakdown voltage as compared with the conventional semiconductor element 1000 (FIG. 12) provided with the ring region 1030f having a substantially uniform concentration distribution. Further, according to the method described above with reference to FIGS. 5 to 9, when the high concentration ring region 103af and the low concentration ring region 103bf are formed, the first body region 103a and the second body region 103b in the unit cell region The high concentration region 103ad and the low concentration region 103bd in the diode region are formed simultaneously.
  • the high-concentration ring region 103af and the low-concentration ring region 103bf are formed simultaneously with at least one of the first body region 103a and the second body region 103b and the high-concentration region 103ad and the low-concentration region 103bd. This simplifies the effect.
  • the high-concentration region and the low-concentration region are continuously formed using the same mask, so that the high-concentration region and the high-concentration region are viewed from the normal direction of the main surface of the semiconductor substrate 101.
  • a low concentration region can be formed in the same region. Accordingly, it is not necessary to design a large gap between the ring regions 103f in consideration of pattern misalignment when the high concentration ring region 103af and the low concentration ring region 103bf are formed by different processes. Can be reduced. Further, it is possible to avoid the problem that the JFET region (interval between adjacent body regions) becomes narrow due to the pattern misalignment when the first body region 103a and the second body region 103b are formed by different processes. As a result, an increase in on-resistance of the MISFET due to the narrowing of the JFET region can be suppressed.
  • the corner of the bottom of the body region 1030 is similar to the ring region 1030f. Electric field concentration occurs in the portion 3000, and a desired breakdown voltage may not be obtained.
  • the dopant concentration of the body region 1030 is substantially constant in the depth direction, and the depth of the body region 1030 is 0.6 ⁇ m.
  • the concentration of the drift region 1020d is 1 ⁇ 10 16 cm ⁇ 3 .
  • the breakdown voltage in the unit cell region when the average dopant concentration in the body region 1030 is 2 ⁇ 10 18 cm ⁇ 3 is 262 V larger than the breakdown voltage in the case of 2 ⁇ 10 19 cm ⁇ 3 . From this result, it was found that the higher the concentration of the body region 1030, the greater the electric field concentration and the lower the breakdown voltage.
  • the average dopant in the body region 1030 in the conventional semiconductor element 1000 is shown. It was confirmed that the breakdown voltage deterioration can be suppressed by about 16 V compared to the case where the concentration is set to 2 ⁇ 10 18 cm ⁇ 3 .
  • the dopant concentration of the high concentration region 103ad and the high concentration ring region 103af is 2 ⁇ 10 19 cm ⁇ 3
  • the dopant concentration of the low concentration region 103bd and the low concentration ring region 103bf is about 2 ⁇ 10 18 cm ⁇ . 3
  • the breakdown voltage of the termination structure having the second conductivity type region 103d and the ring region 103f was obtained.
  • the breakdown voltage of the termination structure having the p-type region 1030d and the ring region 1030f having a substantially uniform concentration distribution in the depth direction was obtained.
  • the dopant concentration of the p-type region 1030d and the ring region 1030f was about 2 ⁇ 10 18 cm ⁇ 3 .
  • the second conductivity type region 103d of the example and the p type region 1030d of the comparative example have the same appearance such as depth and width.
  • the depth, width, and number of the ring regions 103f and 1030f in the example and the comparative example are the same.
  • FIG. 10 is a graph showing the cumulative frequency distribution of the device breakdown voltage by the termination structures (pn junction diodes) of the example and the comparative example. From this graph, when the dopant concentration of the diode region and the ring region is increased at the upper part (shallow portion) (Example), the device having a higher breakdown voltage than when the diode region and the entire ring region have the same dopant concentration (Comparative Example) It became clear that can be realized. When compared with the median value, the device breakdown voltage obtained by the termination structure of the comparative example is 671 V, whereas the device breakdown voltage of 728 V is obtained by the termination structure of the example.
  • the device breakdown voltage is suppressed by including the body region 103 having the first body region 103a and the second body region 103b having different concentrations. Furthermore, the following effects can be obtained by independently controlling the dopant concentrations of the upper and lower layers of the body region 103.
  • the threshold voltage Vth of the transistor is positive (that is, no threshold).
  • the first ohmic electrode (source electrode) 109 It is possible to operate as a diode for passing current to the second ohmic electrode (drain electrode) 110 through the second silicon carbide semiconductor layer 106 (channel layer).
  • the average dopant concentration of the first body region 103a is 2 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration and film thickness of the second silicon carbide semiconductor layer 106 are 2.3 ⁇ 10 18 cm ⁇ 3 and 30 nm, respectively
  • the gate insulating film 107 The film thickness is set to 70 nm.
  • the voltage between the two ohmic electrodes (drains) 110 can be set to about 0.5 V, for example, which is clearly different from a pn diode (the rising voltage is about 2.5 V) constituted by the body region 103 and the drift region 102d. Has current-voltage characteristics. As described above, when the semiconductor element 100 is operated as a diode, the diode is referred to as a “channel diode” for convenience.
  • the potential of the second ohmic electrode D based on the potential of the first ohmic electrode S is Vds
  • the potential of the gate electrode G based on the potential of the first ohmic electrode S is Vgs
  • the second ohmic electrode The direction of current flowing from D to the first ohmic electrode S is defined as “forward direction”
  • the direction of current flowing from the first ohmic electrode S to the second ohmic electrode D is defined as “reverse direction”.
  • the unit of potential and voltage is volt (V).
  • the second body region 103b that affects the device breakdown voltage and the first body region 103a that affects the threshold voltage Vth of the transistor and the rising voltage Vf0 of the channel diode can be controlled independently. it can. Therefore, the channel diode can be used as a free-wheeling diode that is connected in reverse parallel to the transistor in the inverter circuit, and a semiconductor element having high breakdown voltage and reliability can be realized. While maintaining the element breakdown voltage, the rising voltage
  • the average impurity concentration of the second body region 103b smaller than the average impurity concentration of the first body region 103a. If the rising voltage of the channel diode is designed to be 1V or less, it is possible to replace the Schottky diode made of SiC, which is a candidate for the freewheeling diode, and if the rising voltage of the channel diode is designed to be 0.6V or less, it is fast made of Si. A recovery diode can be substituted. That is, without using these freewheeling diodes, only the semiconductor element 100 can have the function of a freewheeling diode.
  • a large current can be obtained without substantially flowing a current through a body diode having a pn junction constituted by the body region 103 and the drift region 102d.
  • a large current continues to flow through the pn junction, defects in SiC grow to increase the on-resistance of the semiconductor element and the resistance of the body diode.
  • the body diode can have a diode function with almost no current flowing, crystal defects do not increase, and high reliability can be maintained.
  • the threshold voltage Vth of the forward current is preferably 2V or more.
  • a semiconductor element generally used in an inverter circuit which is a power circuit is preferably normally off (Vth> 0 V). This is because even if the gate control circuit fails for some reason and the gate voltage becomes 0V, the drain current can be cut off, which is safe. Further, the threshold voltage of the MISFET decreases as the temperature rises. For example, in the case of a SiC-MISFET, there is a case where the temperature is lowered by about 1 V with a temperature rise of 100 ° C.
  • the noise margin is 1 V so that the gate is not turned on by noise, it is preferable to set Vth at room temperature to 2 V (1 V + 1 V) or more.
  • the threshold voltage is too high, the gate voltage when the transistor is turned on also increases accordingly, and there are more restrictions on the power source that generates the gate voltage. Therefore, the threshold voltage is practically set to 8 V or less. It is preferable.
  • FIG. 11 shows the threshold voltage of the transistor when the dopant concentration (here, the dopant concentration of the first body region 103a) of the body region 103 in contact with the second silicon carbide semiconductor layer 106 (channel layer) is changed. Vth and the rising voltage Vf0 of the channel diode are shown. When the dopant concentration in the first body region 103a is changed, the threshold voltage Vth also changes. Here, the threshold voltage Vth is set to about 3 V by appropriately changing the dopant concentration in the second silicon carbide semiconductor layer 106. Is set.
  • the dopant concentration of the first body region 103a should be as high as possible in order to keep the rising voltage Vf0 of the channel diode small while maintaining the threshold voltage Vth of the transistor.
  • the present embodiment it is possible to independently control the element breakdown voltage, the rising voltage of the built-in diode, and the threshold voltage of the transistor.
  • the threshold voltage Vth of the semiconductor element 100 is kept constant by adjusting the impurity concentration and thickness of the second silicon carbide semiconductor layer 106 while changing the impurity concentration of the first body region 103a.
  • the absolute voltage at which the current starts to flow is maintained. It is preferable to perform a step of controlling the value and select the impurity concentration and thickness of each region.
  • Silicon carbide may be a polytype other than 4H—SiC (6H—SiC, 3C—SiC, 15R—SiC, etc.).
  • the main surface of the semiconductor substrate 101 is a main surface that is off-cut from the (0001) plane, but other surfaces ((11-20) plane, (1-100) plane, (000 ⁇ 1) surface) and these off-cut surfaces may be used.
  • the semiconductor element 100 may have a heterojunction.
  • a Si substrate may be used as the semiconductor substrate 101, and a silicon carbide semiconductor layer (3C—SiC) may be formed on the Si substrate as the first silicon carbide semiconductor layer 102.
  • the present invention it is possible to provide a silicon carbide semiconductor element capable of suppressing a breakdown voltage failure in the termination region. Further, it is possible to provide a method for manufacturing a semiconductor element that can suppress an increase in on-resistance and that can be easily processed. Therefore, the present invention can be applied to various semiconductor devices using silicon carbide, and can be suitably used particularly for power semiconductor devices used as switching elements such as inverter circuits.
  • 100 semiconductor element 100ul unit cell region 100f termination region 101 semiconductor substrate 102 first silicon carbide semiconductor layer 102d drift region 102j JFET region 103 body region 103a first body region 103b second body region 103f ring region 103af high concentration ring region 103bf low concentration Ring region 103d Diode region 103ad High concentration region 103bd Low concentration region 104 Impurity region (source region) 105 Contact region 106 Second silicon carbide semiconductor layer (channel layer) 107 Gate insulating film 108 Gate electrode 109 First ohmic electrode (source electrode) 110 Second ohmic electrode (drain electrode) 111 Interlayer insulating film 112 Upper wiring electrode 113 Back wiring electrode 115d Diode region

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Abstract

　半導体素子１００は、基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌと、ユニットセル領域と半導体素子の端部との間に位置する終端領域１００ｆとを含み、終端領域１００ｆは、第１炭化珪素半導体層１０２にドリフト領域１０２ｄと接するように配置された第２導電型のリング領域１０３ｆを有し、リング領域は、第１炭化珪素半導体層の表面に接する高濃度リング領域１０３ａｆと、高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で第１炭化珪素半導体層に接する低濃度リング領域１０３ｂｆとを含んでおり、高濃度リング領域１０３ａｆの側面は、ドリフト領域１０２ｄと接し、半導体基板の主面の法線方向から見て、高濃度リング領域と低濃度リング領域とは同一の輪郭を有している。

Description

半導体素子およびその製造方法
　本発明は、半導体素子およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。
　炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチングや整流機能を有するパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
　ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
　以下、図面を参照しながら、ＳｉＣを用いたパワー素子の一般的な構造を、ＭＩＳＦＥＴを例に説明する。
　図１２（ａ）は、半導体素子１０００の概略を示す平面図である。半導体素子１０００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体素子１０００は、素子機能（トランジスタの場合はスイッチング、ダイオードの場合は整流性など）を有するユニットセル領域１０００ｕｌと、素子機能の耐圧を補完する終端領域１０００ｆとを有する。ユニットセル領域１０００ｕｌには、複数のユニットセルが配列されている。図示する例では、終端領域１０００ｆは、ユニットセル領域１０００ｕｌの周囲に配置されている。なお、ＭＩＳＦＥＴを構成する場合、ユニットセル領域１０００ｕｌには、後述するユニットセルのソース電極およびゲート電極を並列に接続し、半導体素子１０００へ電気信号を与えるためのゲートパッドおよび電流を流すためのソースパッドを配置するが、ここでは図示しない。
　図１２（ｂ）は、ユニットセル領域１０００ｕｌに配置された単一のユニットセルを示す断面図である。
　ユニットセル１０００ｕは、低抵抗のｎ型の半導体基板（例えばＳｉＣ基板）１０１０と、半導体基板１０１０の主面上に配置された炭化珪素半導体層１０２０と、炭化珪素半導体層１０２０の上に配置されたチャネル層１０６０と、チャネル層１０６０の上方にゲート絶縁膜１０７０を介して設けられたゲート電極１０８０と、炭化珪素半導体層１０２０の表面に接するソース電極１０９０と、半導体基板１０１０の裏面に設けられたドレイン電極１１００とを備えている。
　炭化珪素半導体層１０２０は、ＳｉＣ基板１０１０の導電型と異なる導電型（ここではｐ型）を有するボディ領域１０３０と、炭化珪素半導体層１０２０のうちボディ領域１０３０が配置されていない部分に位置するドリフト領域１０２０ｄとを有している。ドリフト領域１０２０ｄは、例えば、ＳｉＣ基板１０１０よりも低い濃度でｎ型不純物を含むｎ-型の炭化珪素半導体層である。ボディ領域１０３０の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４０、および、ボディ領域１０３０よりも高い濃度でｐ型不純物を含むｐ+型のコンタクト領域１０５０が配置されている。
　ソース領域１０４０とドリフト領域１０２０ｄとは、チャネル層１０６０を介して接続されている。ゲート電極１０８０に印加する電圧により、チャネル層１０６０のうちボディ領域１０３０の上面に接する部分には、チャネルが形成される。
　コンタクト領域１０５０およびソース領域１０４０は、それぞれ、ソース電極１０９０とオーミック接触を形成している。従って、ボディ領域１０３０は、コンタクト領域１０５０を介してソース電極１０９０と電気的に接続される。
　ユニットセル１０００ｕは、ボディ領域１０３０とドリフト領域１０２０ｄとの間にｐｎ接合を有するため、ソース電極１０９０に対してドレイン電極１１００に正の電圧を印加した際、数百Ｖ～数千Ｖ（例えば６００Ｖ～１０ｋＶ程度）の耐圧を有する。しかし、ユニットセル領域１０００ｕｌの周辺に電界集中が生じて、設計耐圧が得られないおそれがある。このため、一般的なパワー素子では、終端領域１０００ｆに耐圧を補償する構造を設ける。例えば、ＦＬＲ（電界緩和リング：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｄｇｅ　または　Ｅｘｔｅｎｓｉｏｎ）、リサーフなどの構造が終端領域１０００ｆに形成される（特許文献１～５）。
　図１２（ｃ）は、終端構造としてＦＬＲ構造を採用した場合の終端領域１０００ｆの断面図であり、図１２（ａ）に示す平面図のＥ－Ｆ線に沿った断面構造を示す。
　終端領域１０００ｆでは、炭化珪素半導体層１０２０の上部に、複数のｐ型の電界緩和リング（ＦＬＲ）領域１０３０ｆが形成されている。図示する例では、各リング領域１０３０ｆは、ユニットセル領域１０００ｕｌをリング状に囲っている。これらの複数のリング領域１０３０ｆによって、ユニットセル領域１０００ｕｌの電界集中を緩和し、耐圧低下を抑制することができる。
　ユニットセル領域１０００ｕｌと終端領域１０００ｆとの間に、ダイオード領域１１５０ｄが設けられている場合がある。ダイオード領域１１５０ｄでは、炭化珪素半導体層１０２０にｐ型領域１０３０ｄが設けられている。ｐ型領域１０３０ｄとｎ-型のドリフト領域１０２０ｄとによってｐｎ接合が形成される。本明細書では、リング領域１０３０ｆおよびダイオード領域１１５０ｄを含む耐圧を補償する構造を「終端構造」と呼ぶ。
　リング領域１０３０ｆは、通常、炭化珪素半導体層１０２０にｐ型の不純物イオンを注入することにより形成される。炭化珪素を用いたパワー素子においては、ｐ型の不純物イオンとして、例えばＡｌイオンまたはＢイオンが用いられる。このときの注入条件は、リング領域１０３０ｆの深さ方向における不純物濃度プロファイルができるだけ一定になるように設定される。
　一方、特許文献４および特許文献５は、一定の濃度差を有するように設計されたガードリングを終端領域に配置することが開示されている。
特許第４３６７５０８号公報 特表２００９－５２４２１７号公報 特許第４３５６７６７号公報 特開２００３－１６３３５１号公報 特開２００９－２８９９０４号公報
　半導体のｐｎ接合を利用した終端構造の耐圧は、半導体の不純物濃度や半導体の絶縁破壊電界等から決定される。しかしながら、本発明者が検討したところ、図１２（ｃ）に示す終端構造（例えば特許文献１～３）によると、所望の耐圧を有するパワー素子が得られない場合がある。また、特許文献４および特許文献５に提案された終端構造について、本発明者が検討したところ、後で詳述するように、チップ面積に占める終端領域の面積の割合が増大するおそれがあることが分かった。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、素子耐圧の低下を抑制でき、かつ小型化が可能な半導体素子を提供することにある。
　本発明の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している。
　本発明の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
　本発明の他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
　本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域および前記第２ボディ領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
　本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、前記半導体素子の製造方法は、前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域、前記第２ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する。
　本発明のさらに他の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子の前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する。
　本発明の他の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、前記ユニットセル領域は、複数のユニットセルを含んでおり、各ユニットセルは、前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型の不純物領域と、前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記不純物領域と電気的に接続された第１オーミック電極と、前記基板の前記主面と反対側の面に設けられた第２オーミック電極とを備え、前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計されている。
（ａ）は、本発明による第１の実施形態の半導体素子１００の模式的な平面図であり、（ｂ）は、半導体素子１００のＩ－Ｉ’線に沿った断面図であり、終端構造を示している。 半導体素子１００のリング領域１０３ｆの深さ方向におけるイオン注入プロファイルの一例を示す図である。 半導体素子１００がＭＩＳＦＥＴである例を示す図であり、（ａ）は半導体素子１００の平面図、（ｂ）は半導体素子１００におけるユニットセル１００ｕの断面図、（ｃ）は半導体素子１００の終端構造を示す断面図である。 ユニットセル１００ｕの配置を示す図であって、（ａ）は、隣接する２個のユニットセル１００ｕを示す断面図、（ｂ１）および（ｂ２）は、それぞれ、複数の矩形のユニットセル１００ｕの配置例を示す平面図、（ｃ）は、複数のストライプ状のユニットセルの配置例を示す平面図である。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）はユニットセル領域、（ｂ１）～（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）はユニットセル領域、（ｂ１）～（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）はユニットセル領域、（ｂ１）～（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）はユニットセル領域、（ｂ１）～（ｂ３）はダイオード領域および終端領域を示す。 半導体素子１００の製造方法を説明するための工程断面図であり、（ａ１）～（ａ３）はユニットセル領域、（ｂ１）～（ｂ３）はダイオード領域および終端領域を示す。 実施例および比較例の終端構造（ｐｎダイオード）による耐圧を示す累積度数分布図である。 ボディ領域の濃度を変化させ、半導体素子１００の閾値電圧Ｖｔｈを一定に保持した際の、チャネルダイオードの立ち上がり電圧Ｖｆ0を示す図である。 （ａ）は従来の半導体素子１０００の平面図、（ｂ）は半導体素子１０００におけるユニットセル１０００ｕの断面図、（ｃ）は半導体素子１０００の終端構造の断面図である。
　上述したように、従来の終端構造によると、所望の耐圧が得られない場合がある。以下、再び図１２を参照しながら、従来の終端構造の問題点について、本発明者が検討した結果を説明する。
　本発明者がシミュレーションにて確認したところ、半導体素子１０００では、リング領域１０３０ｆとドリフト領域１０２０ｄとの界面の一部に電界集中が生じることがわかった。具体的には、電界集中は、リング領域１０３０ｆの底部における、素子端部側の角部（図１２（ｃ）の矢印２０００で示す角部）に生じる。
　従って、終端領域１０００ｆにリング領域１０３０ｆを配置することにより、半導体素子１０００の終端における電界集中を緩和できるものの、リング領域１０３０ｆの局所で電界集中が生じる結果、所望の耐圧が得られない可能性がある。
　一方、例えば特許文献４および特許文献５には、各リングを濃度の異なる２層から構成することが開示されている。これらの特許文献に開示された終端構造によると、各リングが、深さ方向および基板表面に平行な方向に濃度差を有するように設計されている。このため、所望の耐圧を確保するために、複数のリングの間隔を十分に確保する必要があり、パワー素子の終端領域の面積を増大させる可能性がある。
　そこで、本発明者は、素子耐圧の低下を抑制できる半導体素子の終端構造について鋭意検討を行い、本発明に至った。
　以下、図面を参照しながら、本発明による半導体素子の実施形態を説明する。
　図１（ａ）は本実施形態の半導体素子１００の概略を示す平面図である。図１（ｂ）は、半導体素子１００における終端領域１００ｆを示す断面図である。
　半導体素子１００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体素子１００は、半導体基板１０１と、半導体基板１０１の上に堆積された第１炭化珪素半導体層１０２とを有している。図１（ａ）に示すように、半導体基板１０１の主面の法線方向から見て、半導体素子１００は、素子機能（トランジスタの場合はスイッチング、ダイオードの場合は整流性など）を有するユニットセル領域１００ｕｌと、素子機能の耐圧を補完する構造を有する終端領域１００ｆとを含んでいる。なお、ＭＩＳＦＥＴを構成する場合、ユニットセル領域１０００ｕｌには、後述するユニットセルのソース電極およびゲート電極を並列に接続し、半導体素子１０００へ電気信号を与えるためのゲートパッドおよび電流を流すためのソースパッドを配置するが、ここでは図示しない。
　図示する例では、終端領域１００ｆは、ユニットセル領域１００ｕｌを包囲するように配置されているが、終端領域１００ｆはユニットセル領域１００ｕｌと半導体素子１００の端部（チップ端）との間の少なくとも一部に配置されていれば、当該終端領域１００ｆの近傍における耐圧が補完される。また、例えば、矩形のユニットセル領域１００ｕｌの四辺に沿って終端領域１００ｆが配置される場合、ユニットセル領域１００ｕｌの角部において各辺の終端領域１００ｆが離間していても、終端領域１００ｆによって形成される空乏層が角部において繋がっていれば、半導体素子１００全体の耐圧を好適に確保できる。
　半導体基板１０１は、例えばｎ+型の炭化珪素基板（不純物濃度：例えば１×１０19ｃｍ-3）であってもよい。第１炭化珪素半導体層１０２は、ｎ-型のドリフト領域１０２ｄ（ｎ型不純物濃度：例えば約１×１０16ｃｍ-3、厚さ：例えば１０μｍ）を含んでいる。
　図１（ｂ）に示すように、終端領域１００ｆにおいて、第１炭化珪素半導体層１０２には、ドリフト領域１０２ｄと、ドリフト領域１０２ｄ内に互いに間隔を空けて配置された複数のｐ型のリング領域１０３ｆとが設けられている。図示する例では、終端領域１００ｆに４本（図１（ｂ））のリング領域１０３ｆが設けられているが、リング領域１０３ｆの数は特に限定されない。各リング領域１０３ｆは、高濃度リング領域１０３ａｆと、高濃度リング領域１０３ａｆよりもｐ型不純物の濃度が低い低濃度リング領域１０３ｂｆとを有している。高濃度リング領域１０３ａｆは、第１炭化珪素半導体層１０２の表面と接している。また、高濃度リング領域１０３ａｆの側面はドリフト領域１０２ｄと接している。低濃度リング領域１０３ｂｆは、高濃度リング領域１０３ａｆよりも深い位置に設けられており、底面で第１炭化珪素半導体層１０２（ここではドリフト領域１０２ｄ）と接している。さらに、半導体基板１０１の表面の法線方向から見て、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとは同一の輪郭を有している。
　なお、本実施形態では、上記構造を有するリング領域１０３ｆを少なくとも１つ有していればよく、終端領域１００ｆ内に異なる構造を有する他のリング領域を有していても構わない。図示する例では、各リング領域１０３ｆはリング状に連続した領域であるが、リング状でなくてもよく、例えば、複数の離間した領域がリング状または線状に配列された構造を有していてもよい。その場合、複数の領域の間隔が、それぞれの領域から延びる空乏層同士が繋がる程度に狭く設定されていると、より確実に所望の耐圧を確保できるので好ましい。
　ここで、リング領域１０３ｆの深さ方向におけるイオン注入プロファイルの一例を説明する。本実施形態では、リング領域１０３ｆはイオン注入により形成されている。図２は、図１（ｂ）に示すリング領域１０３ｆの深さ方向におけるイオン注入プロファイルを例示する図である。ここでいう「深さ方向」は、半導体基板１０１の主面の法線（図１（ｂ）に示すＡ－Ｂ線）の方向を指す。
　なお、不純物濃度（ドーパント濃度）のプロファイルとイオン注入プロファイルとは厳密には異なる。多くの場合、注入された不純物イオンの濃度に対して不純物濃度の方が低くなる。これは、注入された不純物イオンの活性化率に起因する。活性化率が１００％であれば、イオン注入プロファイルと不純物濃度プロファイルとはほぼ等しくなる。仮に活性化率がα％とすれば、設計された不純物濃度が得られるように、例えばイオン注入時のドーズ量を１／（α／１００）倍すればよい。
　本実施形態では、注入種として例えばＡｌを選択する。ＳｉＣでは、炭化珪素中でのＡｌの拡散係数が小さいため、拡散による濃度プロファイルの変化はほとんど無視できる。一方、Ｂ（ボロン）をボディ領域１０３の不純物として用いる場合は、あらかじめ活性化率や拡散係数を把握した上で、所望の不純物濃度のプロファイルが得られるように、イオン注入のエネルギーと注入量を選択することが好ましい。以下、活性化率が１００％と仮定し、不純物濃度プロファイルとイオン注入プロファイルとがほぼ同じであるとして説明を行う。すなわち、図２に示すプロファイルが、リング領域１０３ｆ（高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆ）の深さ方向における不純物濃度プロファイルを示しているとして説明する。
　高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆは、例えば注入エネルギーの異なる複数回のイオン注入工程により形成されている。各イオン注入工程で注入される不純物イオンのプロファイルはピークおよびテールを有している。ここで、ピークとは、イオン注入の飛程Ｒｐにおける濃度の極大値であり、テールとは、その極大値から深い方向に向かって濃度が下がっていく部分を示す。図２に示すイオン注入プロファイルは、例えば４回のイオン注入工程によって形成されたプロファイルを足し合わせたものである。各イオン注入工程における注入エネルギーおよびドーズ量は例えば以下の通りである。
        ３０ｋｅＶ：３．０×１０13ｃｍ-2
        ７０ｋｅＶ：６．０×１０13ｃｍ-2
        １５０ｋｅＶ：１．５×１０14ｃｍ-2
        ３５０ｋｅＶ：４．０×１０13ｃｍ-2
　この場合、図２において実線で示すように、第１炭化珪素半導体層１０２の上面からの深さが境界面（境界面の深さ：例えば０．３μｍ）よりも浅い部分が高濃度リング領域１０３ａｆであり、境界面よりも深い部分が低濃度リング領域１０３ｂｆである。上述したように活性化率が１００％であると仮定した場合、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの不純物濃度は、それぞれ、最大で約１×１０19ｃｍ-3および約２×１０18ｃｍ-3である。活性化率が１００％であれば、これらの値が、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの最大不純物濃度となる。また、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの平均不純物濃度は、それぞれ、例えば約９．７×１０18ｃｍ-3、および例えば約１．５×１０18ｃｍ-3である。高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの、半導体基板１０１の主面の法線に沿った厚さ（深さ）はそれぞれ約３００ｎｍである。
　ここで、平均不純物濃度とは、高濃度リング領域１０３ａｆについては、その不純物濃度が２×１０18ｃｍ-3以上となる領域の平均値と定義する。また、低濃度リング領域１０３ｂｆについては、その不純物濃度が５×１０17ｃｍ-3以上２×１０18ｃｍ-3未満となる領域の平均値と定義する。本実施形態では、平均不純物濃度を明確化するために、「２×１０18ｃｍ-3以上」および「５×１０17ｃｍ-3以上」という定義を設けたが、設計する素子によってはこの値を変更しても良い。このとき、高濃度リング領域１０３ａｆの平均不純物濃度は、低濃度リング領域１０３ｂｆの平均不純物濃度の２倍以上、１００倍以下であることが望ましい。なお、本実施形態における、「２×１０18ｃｍ-3以上」および「５×１０17ｃｍ-3以上」という基準は、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆの境界付近における不純物濃度Ｃｓに基づいている。具体的には、Ｃｓ＝１×１０18ｃｍ-3と定義し、「Ｃｓ×２以上」および「Ｃｓ／２以上」として、上記平均不純物濃度を算出するための領域を決定している。
　図２に示す例では、濃度プロファイルは、略平坦な第１領域と、第１領域よりも深い位置にあり、第１領域よりも低い濃度を有する第２領域とを有している。高濃度リング領域１０３ａｆは第１領域を含み、低濃度リング領域１０３ｂｆは第２領域を含む。なお、濃度プロファイルは図示する例に限定されない。イオン注入条件や注入工程の回数により、濃度プロファイルの形状は変化し得る。
　各リング領域１０３ａｆ、１０３ｂｆの厚さ（半導体基板１０１の主面の法線に沿った厚さ）は上記の例に特に限定されない。好ましくは、高濃度リング領域１０３ａｆの厚さは例えば１５ｎｍ以上であり、低濃度リング領域１０３ｂｆの厚さは例えば１００ｎｍ以上である。これにより、リング領域１０３の底部の角に生じる電界集中をより確実に緩和できる。また、隣接するリング領域１０３ａｆの間を繋ぐ空乏層をより確実に形成できる。
　再び図１を参照する。半導体素子１００は、ユニットセル領域１００ｕｌと終端領域１００ｆとの間に、ダイオード領域１１５ｄをさらに備えていてもよい。図１（ａ）に示す例では、ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌを包囲するようにリング状に配置されているが、ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌと終端領域１００ｆとの間に離散的に配置されていても良い。また、ユニットセル領域１００ｕｌの周縁の一部のみに設けられていてもよい。
　図１（ｂ）に示すように、本実施形態では、ダイオード領域１１５ｄにおいて、第１炭化珪素半導体層１０２には、高濃度領域１０３ａｄと低濃度領域１０３ｂｄとを含む第２導電型領域（ここではｐ型領域）１０３ｄが配置されている。第２導電型領域１０３ｄは、ドリフト領域１０２ｄとｐｎ接合ダイオードを形成している。各領域１０３ａｄ、１０３ｂｄは、それぞれ、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆと同様の濃度プロファイルを有している。すなわち、高濃度領域１０３ａｄは、第１炭化珪素半導体層１０２の表面に接し、低濃度領域１０３ｂｄは、高濃度領域１０３ａｄよりも深い位置に設けられ、高濃度領域１０３ａｄよりも低い不純物濃度を有している。低濃度領域１０３ｂｄの底面はドリフト領域１０２ｄと接している。また、低濃度領域１０３ｂｄおよび高濃度領域１０３ａｄの側面のうち少なくともリング領域１０３ｆと対向する部分はドリフト領域１０２ｄと接していることが好ましい。
　図示していないが、第２導電型領域１０３ｄは、第１炭化珪素半導体層１０２の上方に設けられた電極層（例えばソース電極層）に電気的に接続されている。この点で、同じ導電型のリング領域１０３ｆとは異なっている。
　第２導電型領域１０３ｄは、半導体基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌの周縁を規定するユニットセル（「周縁セル」と称する。）の外側に配置され、周縁セルとはドリフト領域１０２ｄによって分離されていてもよい。あるいは、周縁セルにおけるボディ領域１０３の一部（終端領域１００ｆ側に位置する部分）を、第２導電型領域１０３ｄとして用いてもよい。その場合、ボディ領域１０３のうち第２導電型領域１０３ｄとして用いる部分には不純物領域（ソース領域）１０４を形成せず、ユニットセルとして機能させる部分にのみ不純物領域１０４を形成してもよい。
　半導体基板１０１の裏面（第１炭化珪素半導体層１０２が形成された主面とは反対側の面）には、オーミック電極（「第２オーミック電極」と称する。）１１０が配置されている。第２オーミック電極１１０は、ユニットセル領域１００ｕｌにおいて、例えばドレイン電極として機能する。第２導電型領域１０３ａｄにゼロボルトの電位を与え、ドレイン電極１１０に対して正の電圧を印加すると、低濃度領域１０３ｂｄとドリフト領域１０２ｄとの間に形成されるｐｎ接合に対して逆バイアスがかかる。
　以下に、本実施形態における終端構造による耐圧効果を、従来の構造と比較しながら説明する。
　終端領域１００ｆに、例えば２０本のリング領域１０３ｆを１～４μｍ程度の間隔を開けて配置した構造を「実施例」とし、この構造の電界強度から耐圧を算出した。なお、各リング領域１０３ｆの側面は、半導体基板１０１の表面に略垂直とした。さらに、各リング領域１０３ｆの幅（リング領域１０３ｆの上面の最大幅）を１μｍ、深さを０．６μｍとし、リング領域１０３ｆの不純物濃度プロファイルは、図２に示すプロファイルと同様とした。ダイオード領域１１５ｄに配置される第２導電型領域１０３ｄは、リング領域１０３ｆと同じ濃度分布および同じ深さを有するものとした。この実施例では、耐圧は８６５Ｖとなった。
　比較のため、従来の半導体素子１０００（図１２）のリング領域１０３０ｆによる耐圧を算出した（比較例）。比較例では、リング領域１０３０ｆの濃度は深さ方向に一定とし、その深さは０．６μｍとした。リング領域１０３０ｆの個数、間隔および幅は、実施例のリング領域１０３ｆと同様とした。ｐ型領域１０３０ｄは、リング領域１０３０ｆと同じ濃度分布および同じ深さを有するものとした。比較例では、リング領域１０３０ｆの平均ドーパント濃度が２×１０18ｃｍ-3のとき、耐圧は８５２Ｖとなった。同様に、リング領域１０３０ｆのドーパント濃度が高くなった場合の耐圧も算出した。例えばドーパント濃度が５×１０18ｃｍ-3、１×１０19ｃｍ-3、２×１０19ｃｍ-3のとき、耐圧は、それぞれ、８０４Ｖ、７９４Ｖ、７７２Ｖとなった。この計算結果から、比較例では、ドリフト領域１０２０ｄのドーパント濃度及び厚さが一定であれば、リング領域１０３０ｆの濃度が高くなるにつれて、ダイオード領域１１５０ｄおよび終端領域１０００ｆの耐圧が劣化することがわかった。
　上記の結果から、比較例では、リング領域１０３０ｆの不純物濃度を低く（例えば実施例の低濃度リング領域１０３ｂｆと同じ濃度に）設定しても、高く（例えば高濃度リング領域１０３ａｆと同じ濃度に）設定しても、実施例のように高い耐圧を得ることはできないことが分かった。従って、実施例によると、比較例と比べて耐圧劣化が抑制されることが確認された。
　この理由は次のように考えられる。比較例のリング領域１０３０ｆの濃度を例えば２×１０18ｃｍ-3に設定すると、リング領域１０３０ｆの角部（図１２で示した矢印２０００）で電界集中が生じ、これにより、耐圧が決定される。これに対し、実施例では、リング領域１０３ｆの上部のドーパント濃度が角部のドーパント濃度よりも高められているので、リング領域１０３ｆの角部にかかる電界が、基板面に平行な方向に緩和される。このため、角部に生じる電界集中が緩和され、ダイオード領域１１５ｄおよび終端領域１００ｆにおけるｐｎ接合による耐圧の劣化が抑制される。
　一方、例えば比較例のリング領域１０３０ｆの濃度を、より高い濃度、例えば２×１０19ｃｍ-3に設定すると、耐圧は７７２Ｖとなり、単にリング領域１０３０ｆを高濃度化しても、耐圧劣化を抑制できないことがわかる。むしろ、単なるリング領域１０３０ｆの高濃度化は耐圧劣化を促進する。これは、リング領域１０３０ｆの角部に、より高い電界がかかるためと考えられる。これに対し、実施例のように、リング領域１０３ｆの底部の濃度を上部よりも低く設定することにより、リング領域全体を低濃度に設定する場合および高濃度に設定する場合の何れよりも高い耐圧を実現できる。
　なお、高濃度リング領域１０３ａｆは、低濃度リング領域１０３ｂｆよりも高いドーパント濃度を有していれば、上述したような耐圧劣化を抑制する効果を有する。ただし、高濃度リング領域１０３ａｆの濃度は、低濃度リング領域１０３ｂｆの２倍以上であることが好ましい。これにより、より効果的に耐圧劣化を抑制できる。
　また、本実施形態における高濃度リング領域１０３ａｆは、図１（ｂ）に示すように、その側面でドリフト領域１０２ｄと直接接している。好ましくは、高濃度リング領域１０３ａｆの側面全体がドリフト領域１０２ｄと接している。この構成により、隣り合うリング領域１０３ｆの間隔をより小さくすることが可能となる。リング領域１０３ｆの側面の濃度が高いほど、側面から基板と平行な方向に広がる空乏層の厚さが大きくなる。このため、隣接するリング領域１０３ｆの間隔を狭くしても空乏層同士を繋げることができ、所望の耐圧をより確実に確保できるからである。素子機能の耐圧を補完する終端領域１００ｆは、ＭＩＳＦＥＴのＯＮ状態での電気伝導には基本的に寄与しないため、耐圧を確保するという目的が達せられるのであれば、終端領域１００ｆの面積（半導体基板１０１の主面の法線方向から見た終端領域１００ｆの面積）はできるだけ小さいことが望ましい。終端領域１００ｆの面積を小さくすることにより、半導体素子１００のチップ面積を小さくでき、半導体素子１００のコストをより低く抑えることが可能となる。
　次いで、上記の終端構造をＭＩＳＦＥＴに適用した例を具体的に説明する。
　図３は、本実施形態の半導体素子１００の一例を示す図である。図３に示す半導体素子１００は縦型のＭＩＳＦＥＴである。図３（ａ）は半導体素子１００の上面からみた図であり、図１（ａ）と同様であるので詳細は割愛する。半導体素子１００のユニットセル領域１００ｕｌには、複数のユニットセル１００ｕが二次元に配置されている。図３（ｂ）は、本実施形態の半導体素子１００におけるユニットセル１００ｕの模式的な断面図である。図３（ｃ）は、半導体素子１００における終端領域１００ｆおよびダイオード領域１１５ｄの模式的な断面図である。
　半導体素子１００は、第１導電型の半導体基板１０１と、基板１０１の主面上に位置する第１炭化珪素半導体層（ドリフト層）１０２とを備える。本実施形態では、第１導電型がｎ型であり第２導電型がｐ型である。しかし、第１導電型がｐ型であり第２導電型がｎ型であってもよい。半導体基板１０１は、ｎ+型の導電性を有し炭化珪素によって構成される。第１炭化珪素半導体層１０２は、ｎ-型のドリフト領域１０２ｄを含んでいる。ｎまたはｐの導電型の右肩の「＋」又は「－」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　まず、図３（ｂ）を参照しながら、ユニットセル１００ｕの構成を説明する。
　第１炭化珪素半導体層１０２内には、ドリフト領域１０２ｄに隣接するように第２導電型のボディ領域１０３が配置されている。この例では、第１炭化珪素半導体層１０２のうちボディ領域１０３以外の領域がドリフト領域１０２ｄである。ボディ領域１０３は、第２導電型の第１ボディ領域１０３ａと第２導電型の第２ボディ領域１０３ｂとを含む。第１ボディ領域１０３ａは、第１炭化珪素半導体層１０２の表面に接しており、第２ボディ領域１０３ｂは、その下端で第１炭化珪素半導体層１０２（ここではドリフト領域１０２ｄ）に接している。第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂは、それぞれ、半導体基板１０１の主面と垂直な方向に少なくとも１５ｎｍ、１００ｎｍの厚さを有している。図示する例では、ボディ領域１０３は、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂによって構成されており、少なくとも１１５ｎｍ（＝１５ｎｍ＋１００ｎｍ）の厚さ（深さ）を有している。本実施形態では、第１ボディ領域１０３ａはｐ+型であり、第２ボディ領域１０３ｂはｐ型である。以下において詳細に説明するように、第１ボディ領域１０３ａの平均不純物濃度は、第２ボディ領域１０３ｂの平均不純物濃度の２倍以上であることが好ましい。
　ボディ領域１０３は、第１導電型の第１炭化珪素半導体層１０２に第２導電型の不純物を導入することにより形成される。このため、ボディ領域１０３は、第１導電型の不純物および第２導電型の不純物を含んでおり、第２導電型の不純物濃度の方が第１導電型の不純物濃度より高くなっている領域として規定される。ボディ領域１０３の底面１０３ｕでは、ボディ領域１０３と接する第１炭化珪素半導体層１０２の第１導電型の不純物濃度と、第２ボディ領域１０３ｂの第２導電型の不純物濃度とが等しくなっている。また、半導体基板１０１の主面に垂直な方向から見た場合、第１ボディ領域１０３ａの外周（輪郭）と第２ボディ領域１０３ｂの外周とは一致している。
　ボディ領域１０３内には、第１導電型の不純物領域１０４が位置している。より具体的には、第１炭化珪素半導体層１０２の表面に接するように、第１ボディ領域１０３ａ内に不純物領域１０４が設けられている。不純物領域１０４はｎ+型である。
　好ましくは、第１ボディ領域１０３ａには第２導電型のコンタクト領域１０５が配置されている。コンタクト領域１０５は、ｐ+型であることが好ましい。コンタクト領域１０５は、少なくとも第１ボディ領域１０３ａに接している。好ましくは第２ボディ領域１０３ｂにも接している。不純物領域１０４上には第１オーミック電極１０９が設けられている。ここでは、第１オーミック電極１０９は、不純物領域１０４およびコンタクト領域１０５上に配置され、不純物領域１０４およびコンタクト領域１０５の両方と電気的に接触している。第１ボディ領域１０３ａの不純物濃度が十分に大きい場合には、コンタクト領域１０５を設けなくてもよい。この場合、不純物領域１０４に、第１ボディ領域１０３ａを露出するコンタクトトレンチを設け、トレンチ内に第１オーミック電極１０９を配置することにより第１ボディ領域１０３ａと第１オーミック電極１０９とを直接接させてもよい。
　ドリフト領域１０２ｄのうち、ボディ領域１０３と隣接する領域１０２ｊ、つまり、隣接する２つのユニットセルの各ボディ領域１０３間に挟まれる領域１０２ｊを、説明を簡便にするためにＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域と呼ぶこととする。この領域は第１炭化珪素半導体層１０２のドリフト領域１０２ｄによって構成されている。ＪＦＥＴ領域１０２ｊの不純物濃度は、ドリフト領域１０２ｄのうちＪＦＥＴ領域１０２ｊ以外の領域の不純物濃度と同じであってもよい。あるいは、ＪＦＥＴ領域１０２ｊにおける抵抗低減のために、ドリフト領域１０２ｄの他の領域よりも不純物濃度を高くしてもよい。そのようなＪＦＥＴ領域１０２ｊは、例えば、ドリフト領域１０２ｄの所定の領域に第１導電型の不純物（ここではｎ型）をイオン注入等により導入することにより形成できる。ドリフト領域１０２ｄのうちＪＦＥＴ領域１０２ｊ以外の領域のドーパント濃度が例えば５×１０15ｃｍ-3程度のとき、ＪＦＥＴ領域１０２ｊの濃度は例えば１×１０17ｃｍ-3である。
　第１炭化珪素半導体層１０２上には、ボディ領域１０３および不純物領域１０４の少なくとも一部にそれぞれ接する第１導電型の第２炭化珪素半導体層１０６が設けられていてもよい。第２炭化珪素半導体層１０６は、より好ましくは、不純物領域１０４およびドリフト領域１０２ｄ（ＪＦＥＴ領域１０２ｊ）と電気的に接続されており、かつ、第１ボディ領域１０３ａ上に配置されている。
　本実施形態では、第２炭化珪素半導体層１０６は、エピタキシャル成長によって形成されている。第２炭化珪素半導体層１０６は、第１ボディ領域１０３ａに接する領域内にチャネル領域１０６ｃを含んでいる。チャネル領域１０６ｃの長さ（チャネル長Ｌ）は、図３（ｂ）に示されている双方向矢印で示される長さＬに相当する。すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、第１ボディ領域１０３ａの上面（第２炭化珪素半導体層１０６と接する表面）の水平方向サイズで規定される。
　第２炭化珪素半導体層１０６の上にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の上にはゲート電極１０８が配置されている。ゲート電極１０８は少なくともチャネル領域１０６ｃの上方に位置している。なお、第２炭化珪素半導体層１０６を形成せずに、第１炭化珪素半導体層１０２と接するようにゲート絶縁膜１０７を設けてもよい。この場合、第１ボディ領域１０３ａの表面部分にチャネル（反転チャネル）が形成される。
　ゲート電極１０８を覆うように層間絶縁膜１１１が配置され、層間絶縁膜１１１上に上部配線電極１１２が設けられている。上部配線電極１１２は層間絶縁膜１１１に設けられたコンタクトホール１１１ｃを介して第１オーミック電極１０９に接続されている。半導体基板１０１の裏面には、第２オーミック電極１１０が配置されている。第２オーミック電極１１０にはさらに裏面配線電極１１３が配置されていてもよい。
　半導体素子１００のユニットセル１００ｕは、上部配線電極１１２側から半導体素子１００を見た場合、例えば正方形状を有している。ユニットセル１００ｕは、長方形や、４角形以外の長方形、多角形形状を有していてもよい。図４（ａ）は、ユニットセル１００ｕを並列に配置したときの断面構造を示している。また、図４（ｂ１）に示すように、ユニットセル１００ｕは、例えば、ｘおよびｙ方向に２次元に配列されており、ｙ方向の配列は交互に１／２ずつシフトしていてもよいし、図４（ｂ２）に示したように整列していてもよい。ユニットセル１００ｕが一方向に長い形状を有する場合は、図４（ｃ）に示すように並列に配置してもよい。このように配置された複数のユニットセル１００ｕによって、半導体素子のユニットセル領域１００ｕｌが構成される。
　ユニットセル領域１００ｕｌの周囲には、図３（ｃ）で示すように、終端領域１００ｆおよびダイオード領域１１５ｄが配置されている。これらの領域の基本構成は図１（ｂ）で示した図と同様であるが、ここではより具体的に示す。ただし同一記号については重複を避けるため詳細を割愛する。
　ダイオード領域１１５ｄには、第２導電型の高濃度領域１０３ａｄと第２導電型の低濃度領域１０３ｂｄとを含む第２導電型領域１０３ｄが配置されている。また、第２導電型領域１０３ｄ内には第２導電型のコンタクト領域１０５が配置されている。コンタクト領域１０５は、少なくとも高濃度領域１０３ａｄと電気的に接続している。図示する例では、第２導電型の高濃度領域１０３ａｄおよび第２導電型の低濃度領域１０３ｂｄは、それぞれ、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、深さ方向において、略同じ不純物濃度プロファイルを有している。第１オーミック電極１０９は第２導電型領域１０３ｄにおける高濃度領域１０３ａｄおよびコンタクト領域１０５と接している。先に説明したように、高濃度領域１０３ａｄのドーパント濃度が十分に高い場合は、コンタクト領域１０５は必ずしも必要ではない。この場合、高濃度領域１０３ａｄに、コンタクトトレンチを設け、トレンチ内に第１オーミック電極１０９を形成することにより高濃度領域１０３ａｄと第１オーミック電極１０９とを直接接させてもよい。また、ユニットセル領域１００ｕｌで形成されている、第２炭化珪素半導体層１０６、ゲート絶縁膜１０７、ゲート電極１０８が、ダイオード領域１１５ｄの一部まで延伸されていてもよい。ただし、第２導電型領域１０３ｄ内にはソース領域が配置されていないため、チャネルは形成されない。なお、周縁セルのボディ領域１０３のうち終端領域１００ｆ側に位置する部分のみを第２導電型領域１０３ｄとして機能させてもよい。その場合には、周縁セルのボディ領域１０３のうちユニットセル領域１００ｕｌ側に位置する部分のみにソース領域１０４を配置する。
　第２導電型領域１０３ｄは、層間絶縁膜１１１に形成された開口部内で、第１オーミック電極１０９と接している。第１オーミック電極１０９は上部配線電極１１２に接続されている。従って、第２導電型領域１０３ｄは、上部配線電極１１２により、ユニットセル領域１００ｕｌと電気的に並列に接続されている。
　ダイオード領域１１５ｄは、ユニットセル領域１００ｕｌにおける各ユニットセル１００ｕの構造を利用して形成されることが好ましい。ダイオード領域１１５ｄは、例えば、第２炭化珪素半導体層１０６や不純物領域１０４などを有しない点以外はユニットセル１００ｕと同様の構成を有していてもよい。すなわち、ユニットセル１００ｕのボディ領域１０３に相当する領域が第２導電型領域１０３ｄとなる。また、例えばトレンチ構造を有するＭＩＳＦＥＴのように、ユニットセル領域１００ｕｌにおける第１炭化珪素半導体層１０２の表面領域全体にｐ型層が配置される場合、ユニットセル領域１００ｕｌに配置されたｐ型層が、ダイオード領域１１５ｄまで延伸されて第２導電型領域１０３ｄを構成してもよい。
　第２導電型領域１０３ｄの各領域１０３ａｄ、１０３ｂｄの厚さは特に限定されないが、高濃度領域１０３ａｄの厚さは例えば１５ｎｍ以上であり、低濃度領域１０３ｂｄの厚さは例えば１００ｎｍ以上であることが好ましい。これにより、第２導電型領域１０３ｄの底部の角に生じる電界集中をより確実に緩和できる。
　リング領域１０３ｆ（高濃度リング領域１０３ａｆ）は層間絶縁膜１１１で覆われている。半導体素子１００のチップ端には、ｐｎ接合による空乏層がチップ端に達するのを抑制する第１導電型のストッパー領域１０４ｆ、上部配線１１２ｆ、および、ストッパー領域１０４ｆと上部配線１１２ｆとを電気的に接続するコンタクト電極１０９ｆが配置されていてもよい。上部配線１１２ｆおよびコンタクト電極１０９ｆは層間絶縁膜１１１の開口部に設けられている。上部配線電極１１２と上部配線１１２ｆとは直接接していない。なお、上部配線電極１１２と上部配線１１２ｆとは同じ導電膜を用いて形成されていてもよい。ストッパー領域１０４ｆは、ソース領域１０４と同じ不純物濃度を有するｎ+型領域であってもよい。
　上部配線１１２ｆの全体、および、上部配線電極１１２の一部を覆うように、パッシベーション膜１１４が設けられている。パッシベーション膜１１４はユニットセル領域１００ｕｌ上のユニットセル１００ｕの少なくとも一部を覆っていても良い。また、ユニットセル領域１００ｕｌと同様に、第２オーミック電極１１０上に裏面配線電極１１３が配置されていてもよい。
　次に、図５から図９を参照しながら、本実施形態の半導体素子１００の製造方法を詳述する。各図の（ａ１）～（ａ３）は、それぞれ、ユニットセル領域１００ｕｌの工程断面図であり、（ｂ１）～（ｂ３）は、それぞれ、終端領域１００ｆの工程断面図であり、（ａ１）～（ａ１）に示す工程と対応している。
　まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ－ＳｉＣオフカット基板である。
　図５（ａ１）および（ｂ１）に示すように、半導体基板１０１の上に高抵抗の第１炭化珪素半導体層１０２をエピタキシャル成長する。第１炭化珪素半導体層１０２を形成する前に、半導体基板１０１上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。本実施の形態では、簡単化のため、バッファー層の図示を省略する。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、厚さは１μｍである。第１炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ－ＳｉＣによって構成され、不純物濃度および膜厚は、例えばそれぞれ１×１０16ｃｍ-3および１０μｍである。
　次に、図５（ａ２）および（ｂ２）に示すように、第１炭化珪素半導体層１０２の上に、例えばＳｉＯ2からなるマスク２０１を形成する。この後、図５（ａ３）および（ｂ３）に示すように、第１炭化珪素半導体層１０２のうちボディ領域、ダイオード領域およびリング領域を形成しようとする部分に、例えばＡｌイオンを注入する。これにより、ユニットセル領域１００ｕｌでは、第１炭化珪素半導体層１０２の浅い領域に高濃度に形成された第１ボディ注入領域１０３ａ’と、第１ボディ注入領域１０３ａ’よりも深い領域に、第１ボディ注入領域１０３ａ’よりも低濃度に形成された第２ボディ注入領域１０３ｂ’とを形成する。また、終端領域１００ｆには、後にリング領域１０３ｆとなる高濃度リング注入領域１０３ａｆ’および低濃度リング注入領域１０３ｂｆ’と、後に第２導電型領域１０３ｄとなる、高濃度注入領域１０３ａｄ’および低濃度注入領域１０３ｂｄ’とを同時に形成する。従って、先に説明したように、終端領域１００ｆにおける耐圧劣化を抑制可能なリング領域を形成できる。また、そのようなリング領域を形成するためのイオン注入を、ボディ領域を形成するためのイオン注入とを同時に行うことにより、プロセスの簡略化が可能となる。
　第１ボディ注入領域１０３ａ’および第２ボディ注入領域１０３ｂ’は、注入されたイオンを活性化させることにより、それぞれ、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂとなる。第１炭化珪素半導体層１０２’のうち、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂ以外の領域はドリフト領域１０２ｄとなる。このときのボディ領域１０３の注入プロファイルは、例えば図２に示したプロファイルと同様であってもよい。
　本実施形態では、マスク２０１を用いて、高濃度な領域１０３ａ’、１０３ａｄ’、１０３ａｆ’の形成と、低濃度な領域１０３ｂ’、１０３ｂｄ’、１０３ｂｆ’の形成とを行う。このため、ここでもプロセスの簡略化が図れる。この場合、半導体基板１０１の主面の法線方向から見て、高濃度な領域の輪郭と、低濃度な領域の輪郭とは、同一マスク２０１を用いているため略同一となる。従って、隣接するユニットセル間のボディ領域１０３の間隔を小さく抑えることが可能となる。例えば、ボディ領域１０３の間隔を所望の値（例えば１μｍ）に設定できる。終端構造として、ＪＴＥ構造のように、領域の異なる注入層を複数設ける場合は、ここに示したような、ユニットセルと終端領域の同時形成や、精度良く形成することは極めて困難である。高濃度な領域と低濃度な領域とを別プロセスで形成する場合、マスクの再配置やマスクの形状変化等をともなうことになり、ボディ領域の間隔（後のＪＦＥＴ領域の幅）を所望の値に設定できなくなる。例えば、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’とを異なるマスクを用いて別プロセスで形成すると、基板面に平行な方向に注入ズレを生じる恐れがある。その結果、半導体基板１０１の主面の法線方向から見て、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’との輪郭がずれて、ＪＦＥＴ領域が狭くなることが懸念される。これは、ＭＩＳＦＥＴのオン抵抗の増加に繋がる。よって、本実施形態では、第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’とを、同一のマスク２０１を用いて形成することが好ましい。同様に、後にリング領域１０３ｆとなる高濃度リング注入領域１０３ａｆ’と低濃度リング注入領域１０３ｂｆ’とを、同一のマスク２０１を用いて形成すると、隣接するリング領域１０３ｆの間隔を小さくできるので、終端領域１００ｆに要する面積を低減でき、チップ面積を抑えることができる。また、後に第２導電型領域１０３ｄとなる、高濃度注入領域１０３ａｄ’および低濃度注入領域１０３ｂｄ’とを同一のマスク２０１を用いて形成することにより、ダイオード領域１１５ｄに要する面積を低減できる。
　次に、図６（ａ１）および（ｂ１）に示すように、マスク２０１を覆うように、マスク２０２を全面に堆積する。次いで、終端領域、ダイオード領域および後にコンタクト領域を形成する領域を覆うようにレジストをパターニングし、レジストマスク２０３を形成する。マスク２０１とマスク２０２とは、ドライエッチング工程において選択比をとれる材料を用いて形成されることが好ましい。たとえば、マスク２０１の材料をＳｉＯ2、マスク２０２の材料をポリシリコンとしてもよい。
　次に、図６（ａ２）および（ｂ２）に示すように、レジストマスク２０３をエッチングマスクとして、マスク２０２に対しドライエッチングを行う。これにより、ユニットセル領域では、いわゆるセルフアラインプロセスにより、マスク２０１の側面上にマスク２０２の一部が残り、サイドウォール２０２’が形成される（図６（ａ２））。終端領域およびダイオード領域では、マスク２０２は、レジストマスク２０３によって覆われており、エッチングされない（図６（ｂ２））。
　次に、図６（ａ３）および（ｂ３）に示すように、レジストマスク２０３を除去した後に、第１炭化珪素半導体層１０２のうちマスク２０１、２０２およびサイドウォール２０２’のいずれにも覆われていない部分に、例えばＮイオンをドーピングし、ソース注入領域１０４’を形成する。イオン注入で形成する場合、不純物濃度が例えば５×１０19ｃｍ-3程度のｎ型領域が２００～３００ｎｍ程度の厚さで形成されるように、注入エネルギーやドーズ量などのイオン注入条件を選択する。これにより、第１ボディ注入領域１０３ａ’の内部にソース注入領域１０４’が形成される。このように、本実施形態によると、ＭＩＳＦＥＴのチャネルに相当する部分の幅、すなわち図６（ａ３）における、後にゲート長Ｌを規定する距離Ｌ’を精度良く制御できる。距離ＬまたはＬ’は、サイドウォール２０２’の幅によって規定され、例えば０．５μｍ程度である。
　チャネル層を有するＭＩＳＦＥＴにおいて、ゲート長Ｌを所望の値に設定するためには、図６（ａ２）に示したようなセルフアラインプロセスを用いて、第１炭化珪素半導体層１０２内に精度良くソース注入領域１０４’およびボディ注入領域１０３’を形成しておくことが好ましい。ソース注入領域１０４’およびボディ注入領域１０３’を、上記のようなセルフアラインプロセスを用いずに形成すると、例えばユニットセル内でも合わせずれが生じ、所定のゲート長Ｌが得られない可能性がある。場合によっては、ゲート長Ｌが合わせズレにより小さくなりすぎて、トランジスタのチャネルがショートしてしまう恐れがある。これを避けるためには、上記セルフアラインプロセスを用いることが好ましい。なお、セルフアラインプロセスを用いる代わりに、マスクの合わせズレを考慮した上でゲート長Ｌを十分に大きく設定してもよい。しかし、ゲート長Ｌを十分に大きくすると、トランジスタのチャネル抵抗が大きくなり、その結果、オン抵抗が増加してしまう懸念がある。よって、ここでは、ソース領域形成用のマスク２０１、２０２の形成にセルフアラインプロセスを適用することが好ましい。
　次に、図７（ａ１）および（ｂ１）に示すように、マスク２０１、２０２、２０２’を全て除去した後、第１炭化珪素半導体層１０２上に新たなマスク２０４を形成する。マスク２０４は、終端領域におけるストッパー領域を形成しようとする領域上に開口部を有する。続いて、マスク２０４を注入マスクとして用いて、第１炭化珪素半導体層１０２に例えばＮイオンを注入することにより、ストッパー注入領域１０４ｆ’を形成する。この時の注入条件は、例えばソース注入領域１０４’を形成する際の条件と同様であってもよい。
　次に、マスク２０４を除去し、図７（ａ２）および（ｂ２）に示すように、第１炭化珪素半導体層１０２上に新たなマスク２０５を形成する。マスク２０５は、コンタクト領域を形成しようとする領域上に開口部を有する。マスク２０５を注入マスクとして用いて、第１炭化珪素半導体層１０２に、例えばＡｌイオンを注入することによって、コンタクト注入領域１０５’を形成する。ここでは、後のボディ領域の内部および後のダイオード領域の内部に、それぞれ、コンタクト注入領域１０５’が形成される。このときの注入条件は、例えばドーパント濃度が約１×１０20ｃｍ-3、深さが約４００ｎｍ程度となるように選択され得る。ユニットセル領域では、コンタクト注入領域１０５’は第１ボディ注入領域１０３ａ’内に形成されるが、図示するように、第２ボディ注入領域１０３ｂ’内に到達することが好ましい。すなわち、コンタクト注入領域１０５’は、側面の上部で第１ボディ注入領域１０３ａ’、側面の下部および底面で第２ボディ注入領域１０３ｂ’とそれぞれ接することが好ましい。この後、マスク２０５を除去する。
　次いて、図７（ａ３）および（ｂ３）に示すように、必要に応じて、第１炭化珪素半導体層１０２上に、ＪＦＥＴ領域となる領域上に開口部を有するマスク２０６を形成し、ドリフト領域１０２ｄに例えばＮイオンを注入することによって、ＪＦＥＴ注入領域１０２ｊ’を形成する。ＪＦＥＴ注入領域１０２ｊ’のドーパント濃度は例えば１×１０17ｃｍ-3程度、注入深さは例えば０．６～１μｍ程度である。
　なお、ここまでで述べたイオン注入による注入領域形成工程は、半導体基板１０１を２００℃以上に加熱して行うことが好ましい。
　これらのイオン注入領域を形成した後、マスク２０６を除去する。続いて、約１６００～１９００程度の高温下で活性化アニールを行う。これにより、図８（ａ１）および（ｂ１）に示すように、注入領域１０３ａ’、１０３ｂ’、１０３ａｄ’、１０３ｂｄ’、１０３ａｆ’、１０３ｂｆ’、１０４’、１０５’、１０４ｆ’から、それぞれ、第１ボディ領域１０３ａ、第２ボディ領域１０３ｂ、高濃度領域１０３ａｄ、低濃度領域１０３ｂｄ、高濃度リング領域１０３ａｆ、低濃度リング領域１０３ｂｆ、不純物領域１０４、コンタクト領域１０５およびストッパー領域１０４ｆが形成される。なお、第１炭化珪素半導体層１０２の表面（注入領域が形成された表面）にカーボン膜（図示せず）を堆積し、その状態で活性化アニールを行うことが好ましい。これにより、活性化アニールに起因する第１炭化珪素半導体層１０２の表面荒れを抑制できる。
　活性化アニールの後、表面にカーボン膜を堆積した場合はそのカーボン膜を除去する。カーボン膜は、例えば酸素プラズマにさらして除去され得る。この後、必要に応じて、第１炭化珪素半導体層１０２の表面をわずかに酸化し、得られた熱酸化膜（厚さ：例えば１５ｎｍ程度）を除去することによって、清浄化してもよい。
　次に、図８（ａ２）および（ｂ２）に示すように、第１ボディ領域１０３ａ、不純物領域１０４およびコンタクト領域１０５を含む第１炭化珪素半導体層１０２の表面全体に、後の第２炭化珪素半導体層（チャネル層）となる第２炭化珪素半導体層１０６’をエピタキシャル成長させる。本実施形態では、後の第２炭化珪素半導体層の不純物濃度Ｎ（ｃｍ-3）および厚さｄ（ｎｍ）が、例えば以下の条件を満たすように、第２炭化珪素半導体層１０６’の厚さおよび不純物濃度を適宜調整する。
　　Ｎ＝２×１０18
　　ｄ＝３０
　例えば、後の第２炭化珪素半導体層の厚さｄに対して、第２炭化珪素半導体層１０６’の厚さｄ’は、ｄ＋ｄ０とする。ここでｄ０は、後述する、熱酸化等による第２炭化珪素半導体層の膜減り量を示す。例えば、その膜減り量ｄ０が５０ｎｍであれば、第２炭化珪素半導体層１０６’の厚さｄ’は８０ｎｍである。
　次いで、図８（ａ３）および（ｂ３）に示すように、第２炭化珪素半導体層１０６’の所定部位をドライエッチングで除去し、第２炭化珪素半導体層１０６を得る。ここでは、第２炭化珪素半導体層１０６’のうち終端領域およびダイオード領域に位置する部分が除去される。この後、例えば熱酸化によって、第２炭化珪素半導体層１０６の表面にゲート絶縁膜１０７を形成する。続いて、ゲート絶縁膜１０７の所望の領域上に、ゲート電極１０８を形成する。
　ゲート絶縁膜１０７を熱酸化により形成する場合、第２炭化珪素半導体層１０６の一部がゲート絶縁膜１０７になってしまうため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜１０７の形成後の第２炭化珪素半導体層１０６の厚さが上記厚さｄとなるように、第２炭化珪素半導体層１０６’（図８（ｂ１））の厚さを調整する。例えば、第２炭化珪素半導体層１０６’の厚さを上記厚さｄよりも約５０ｎｍ程度大きくなるように設定すると、ゲート絶縁膜１０７の形成前に行う第２炭化珪素半導体層１０６の清浄化工程と、ゲート絶縁膜１０７の形成工程とを経た後に得られる第２炭化珪素半導体層１０６の厚さは、所定の厚さｄと同程度になる。
　ゲート電極１０８は、例えば、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜をゲート絶縁膜１０７上に堆積し、多結晶シリコン膜をマスク（不図示）を用いてドライエッチングすることにより形成され得る。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。ゲート電極１０８は、第２炭化珪素半導体層１０６のうちチャネルとなる部分を少なくとも覆うように配置される。
　ここでは、図６（ａ２）で示したセルフアラインプロセスを用いてソース領域１０４およびボディ領域１０３を形成し、その上にチャネル層となる第２炭化珪素半導体層１０６を形成しているため、ＭＩＳＦＥＴのチャネルとなる部分が制御よく形成される。例えば、特許文献１の図１に開示されているように、チャネル層に相当する層の上からソース領域に相当する部分を形成すると、ボディ領域に対するセルフアラインプロセスが適用できないため、チャネルのショートやオン抵抗増加の懸念がある。よって、セルフアラインプロセスで形成したソース領域１０４およびボディ領域１０３の上に、第２炭化珪素半導体層１０６を形成することが好ましい。
　続いて、図９（ａ１）および（ｂ１）に示すように、ゲート電極１０８の表面および第１炭化珪素半導体層１０２の表面を覆うように、例えばＣＶＤ法によって層間絶縁膜１１１を堆積する。層間絶縁膜１１１は例えばＳｉＯ2を用いて形成される。層間絶縁膜１１１の厚さは、例えば１μｍである。次に、マスク（不図示）を用いて、ドライエッチングにより、層間絶縁膜１１１、ゲート絶縁膜１０７および第２炭化珪素半導体層１０６に、不純物領域１０４の表面の一部とコンタクト領域１０５の表面とを露出するコンタクトホール１１１Ａ、高濃度領域１０３ａｄの表面の一部とコンタクト領域１０５の表面とを露出するコンタクトホール１１１Ｂ、および、ストッパー領域１０４ｆの表面の一部を露出するコンタクトホール１１１Ｃを形成する。
　その後、図９（ａ２）および（ｂ２）に示すように、コンタクトホール１１１Ａ、１１１Ｂ内に第１オーミック電極１０９を形成し、コンタクトホール１１１Ｃ内にコンタクト電極１０９ｆを形成する。さらに、半導体基板１０１の主面と反対側の面（裏面）に第２オーミック電極１１０を形成する。
　ここでは、層間絶縁膜１１１およびコンタクトホール１１１Ａ、１１１Ｂ、１１１Ｂ内に、例えば厚さが１００ｎｍ程度のニッケル膜などの金属膜を形成する。次いで、不活性雰囲気中で例えば９５０℃の温度で５分間の熱処理を行うことにより、金属膜（ここではニッケル膜）を炭化珪素表面と反応させる。この後、層間絶縁膜１１１上のニッケル膜と、コンタクトホール１１１Ａ、１１１Ｂ、１１１Ｃ内において炭化珪素と反応しなかったニッケルとを除去する。コンタクトホール１１１Ａ、１１１Ｂ内に金属シリサイド（ここではニッケルシリサイド）で構成される第１オーミック電極１０９が形成される。同時に、コンタクトホール１１１Ｃ内にニッケルシリサイドで構成されるコンタクト電極１０９ｆが形成される。さらに、第２オーミック電極１１０も、同様に、半導体基板１０１の裏面全面に例えばニッケル膜を堆積し、熱処理によって半導体基板１０１の炭化珪素表面と反応させることによって形成され得る。なお、第１オーミック電極形成のための熱処理を実施する前に、半導体基板１０１の裏面に金属膜を形成し、第１オーミック電極と第２オーミック電極形成のための熱処理を同時におこなってもよい。
　続いて、層間絶縁膜１１１上およびコンタクトホール１１１Ａ、１１１Ｂ、１１１Ｃ内に、例えば厚さが４μｍ程度の導電膜（例えばアルミニウム膜）を堆積し、これを所望のパターンにエッチングする。これにより、図９（ａ３）および（ｂ３）に示すように、層間絶縁膜１１１上およびコンタクトホール１１１Ａ、１１１Ｂ内に上部配線電極１１２を形成し、層間絶縁膜１１１上およびコンタクトホール１１１Ｃ内におよび上部配線１１２ｆを形成する。層間絶縁膜１１１の露出部分、上部配線電極１１２および上部配線１１２ｆを覆うように、パッシベーション膜１１４を形成してもよい。図示する例では、パッシベーション膜１１４は、終端領域１００ｆおよびダイオード領域１１５ｄ上に設けられている。パッシベーション膜１１４は例えばＳｉＮ膜であり、その厚さは例えば約１．５μｍである。
　図示しないが、チップ端における他の領域に、ゲート電極１０８と電気的に接続されたゲート配線（またはゲートパッド）を形成する。さらに、第２オーミック電極１１０の裏面に、ダイボンド用の裏面配線電極１１３を形成してもよい。裏面配線電極１１３は、例えば第２オーミック電極１１０側からＴｉ膜、Ｎｉ膜およびＡｇ膜がこの順で積層された積層膜であってもよい。この場合、Ｔｉ膜が第２オーミック電極１１０と接する。このようにして、図３に示した半導体素子１００が得られる。
　本実施形態の半導体素子１００は、終端領域１００ｆに、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを有するリング領域１０３ｆを備えている。このため、略均一の濃度分布を有するリング領域１０３０ｆを備えた従来の半導体素子１０００（図１２）に比べて、耐圧低下を抑制することができる。また、図５～図９を参照しながら前述した方法によると、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆを形成する際に、ユニットセル領域における第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、ダイオード領域における高濃度領域１０３ａｄおよび低濃度領域１０３ｂｄとを同時に形成する。これにより、プロセスの簡便化を図ることができる。なお、高濃度リング領域１０３ａｆおよび低濃度リング領域１０３ｂｆを、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと高濃度領域１０３ａｄおよび低濃度領域１０３ｂｄとのうち少なくともいずれか一方と同時に形成すれば、プロセスの簡便化の効果が得られる。
　また、上記方法では、同一マスクを用いて、高濃度な領域と低濃度な領域とを連続的に形成することにより、半導体基板１０１の主面の法線方向から見て、高濃度な領域と低濃度な領域とを同じ領域内に形成できる。従って、高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを別プロセスで形成した際のパターンの合わせズレを考慮してリング領域１０３ｆの間隔を大きく設計しなくてもよいので、終端領域１００ｆの面積を小さくできる。また、第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを別プロセスで形成した際のパターンの合わせズレによって、ＪＦＥＴ領域（隣接するボディ領域の間隔）が狭くなるという問題を回避できる。この結果、ＪＦＥＴ領域が狭くなることによるＭＩＳＦＥＴのオン抵抗の増加も抑制できる。
　＜ボディ領域１０３の構造による効果の検討＞
　さらに、発明者による検討の結果、半導体素子１００のように、終端領域１００ｆに高濃度リング領域１０３ａｆと低濃度リング領域１０３ｂｆとを形成する際に、同時に、第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを形成すると、ユニットセル領域１００ｕｌにおける耐圧劣化も抑制できることが明らかとなった。
　例えば、図１２に示した従来の半導体素子１０００においては、ボディ領域１０３０はそのドーパント濃度が深さ方向にほぼ一定に形成されているため、リング領域１０３０ｆと同様に、ボディ領域１０３０の底部の角部３０００で電界集中が起こり、所望の耐圧が得られないおそれがある。
　本発明者による検討結果をより具体的に説明する。従来の半導体素子１０００において、ボディ領域１０３０のドーパント濃度を深さ方向に対してほぼ一定とし、ボディ領域１０３０の深さを０．６μｍとする。また、ドリフト領域１０２０ｄの濃度を１×１０16ｃｍ-3とする。ボディ領域１０３０の平均ドーパント濃度が２×１０18ｃｍ-3のときのユニットセル領域における耐圧は、２×１０19ｃｍ-3のときの耐圧よりも２６２Ｖ大きくなる。この結果から、ボディ領域１０３０の濃度が高いほど、電界集中が大きくなり、耐圧が劣化することが明らかとなった。これに対し、本実施形態の半導体素子１００において、例えば図２に示したリング領域１０３ｆの深さ方向の濃度プロファイルを、ボディ領域１０３に適用すると、従来の半導体素子１０００においてボディ領域１０３０の平均ドーパント濃度を２×１０18ｃｍ-3に設定した場合よりも、耐圧劣化を約１６Ｖ抑制できることが確認された。
　＜ダイオード領域１１５ｄおよび終端領域１００ｆの構造による効果の検討＞
　さらに、本発明者は、第２導電型領域１０３ｄおよびリング領域１０３ｆとドリフト領域１０２ｄとによって構成されるｐｎ接合ダイオードによる素子耐圧劣化抑制効果を具体的に検討したので、以下に説明する。
　ここでは、実施例として、高濃度領域１０３ａｄおよび高濃度リング領域１０３ａｆのドーパント濃度を２×１０19ｃｍ-3、低濃度領域１０３ｂｄおよび低濃度リング領域１０３ｂｆのドーパント濃度を約２×１０18ｃｍ-3とし、第２導電型領域１０３ｄおよびリング領域１０３ｆを有する終端構造の耐圧を求めた。また、比較例として、図１２（ｃ）に示すように、深さ方向における濃度分布が略均一であるｐ型領域１０３０ｄおよびリング領域１０３０ｆを有する終端構造の耐圧を求めた。ｐ型領域１０３０ｄおよびリング領域１０３０ｆのドーパント濃度は約２×１０18ｃｍ-3とした。また、実施例の第２導電型領域１０３ｄおよび比較例のｐ型領域１０３０ｄの深さや幅などの外観は同じとした。同様に、実施例および比較例のリング領域１０３ｆ、１０３０ｆの深さ、幅、個数を同じとした。
　図１０は、実施例および比較例の終端構造（ｐｎ接合ダイオード）による素子耐圧の累積度数分布を示すグラフである。このグラフから、ダイオード領域およびリング領域のドーパント濃度を上部（浅い部分）で高くすると（実施例）、ダイオード領域およびリング領域全体が同じドーパント濃度を有する場合（比較例）よりも、高耐圧な素子を実現できることが明らかとなった。メディアン値で比較すると、比較例の終端構造によって得られる素子耐圧は６７１Ｖであるのに対し、実施例の終端構造によると７２８Ｖの素子耐圧が得られた。
　本実施形態における各ユニットセル１００ｕでは、濃度の異なる第１ボディ領域１０３ａと第２ボディ領域１０３ｂとを有するボディ領域１０３を備えることによって、素子耐圧の抑制を実現している。さらに、ボディ領域１０３の上層と下層とのドーパント濃度を独立して制御することにより、次のような効果も得られる。
　第１ボディ領域１０３ａのドーパント濃度と、第２炭化珪素半導体層１０６のドーパント濃度および膜厚、ゲート絶縁膜１０７の膜厚を適切に選択することにより、トランジスタの閾値電圧Ｖｔｈを正（つまり、ノーマリーオフ）に維持しながら、第１オーミック電極１０９の電位を基準とするゲート電極１０８の電位がゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の場合に、第１オーミック電極（ソース電極）１０９から第２炭化珪素半導体層１０６（チャネル層）を介して第２オーミック電極（ドレイン電極）１１０に電流を流すダイオードとして動作させることが可能である。例えば第１ボディ領域１０３ａの平均ドーパント濃度を２×１０19ｃｍ-3、第２炭化珪素半導体層１０６の不純物濃度および膜厚をそれぞれ２．３×１０18ｃｍ-3および３０ｎｍ、ゲート絶縁膜１０７の膜厚を７０ｎｍとする。このように設定された半導体素子１００では、トランジスタの閾値を正に維持しながら、ダイオードの立ち上がり電圧（ダイオードに絶対値で１ｍＡ電流を流すのに必要な、第１オーミック電極（ソース）１０９－第２オーミック電極（ドレイン）１１０間の電圧）を例えば０．５Ｖ程度にすることができ、ボディ領域１０３およびドリフト領域１０２ｄによって構成されるｐｎダイオード（立ち上がり電圧は２．５Ｖ程度）とは明らかに異なる電流－電圧特性を有する。このように、半導体素子１００をダイオードとして動作させる場合、そのダイオードを便宜上「チャネルダイオード」と称する。
　本願明細書では、第１オーミック電極Ｓの電位を基準とする第２オーミック電極Ｄの電位をＶｄｓ、第１オーミック電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、第２オーミック電極Ｄから第１オーミック電極Ｓへ流れる電流の向きを「順方向」、第１オーミック電極Ｓから第２オーミック電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
　本発明の半導体素子１００では、素子耐圧に影響を与える第２ボディ領域１０３ｂと、トランジスタの閾値電圧Ｖｔｈおよびチャネルダイオードの立ち上がり電圧Ｖｆ０に影響を与える第１ボディ領域１０３ａとを独立に制御することができる。このためチャネルダイオードを、インバータ回路でトランジスタに逆並列接続させる還流ダイオードとして用いることができ、高い耐圧および信頼性を有する半導体素子を実現できる。素子耐圧を維持したまま、チャネルダイオードの立ち上がり電圧｜Ｖｆ０｜を小さくし（好ましくは１Ｖ以下、さらに好ましくは０．６Ｖ以下）、かつトランジスタの閾値電圧Ｖｔｈを正に維持（好ましくは２Ｖ以上８Ｖ以下）するために、第１ボディ領域１０３ａの平均不純物濃度よりも第２ボディ領域１０３ｂの平均不純物濃度を小さくしておくことが好ましい。チャネルダイオードの立ち上がり電圧を１Ｖ以下に設計すれば、環流ダイオードの候補であるＳｉＣからなるショットキーダイオードの代替が可能となり、チャネルダイオードの立ち上がり電圧を０．６Ｖ以下に設計すれば、Ｓｉからなるファストリカバリーダイオードの代替が可能となる。つまり、これらの環流ダイオードを使用することなく、半導体素子１００のみで、環流ダイオードの機能を併せ持つことができる。
　低立ち上がり電圧（例えば１Ｖ以下）のチャネルダイオードが機能すると、ボディ領域１０３およびドリフト領域１０２ｄによって構成されるｐｎ接合を有するボディダイオードに電流をほとんど流すことなく、大電流を得ることができる。従来の半導体素子では、ｐｎ接合に大電流を流し続けると、ＳｉＣ中の欠陥が成長して半導体素子のオン抵抗や、ボディダイオードの抵抗が増加するという問題があるが、本実施形態の半導体素子１００においては、ボディダイオードにほとんど電流を流さずにダイオード機能を持たせることができるため、結晶欠陥が増加することがなく、高信頼性を維持できる。
　順方向電流の閾値電圧Ｖｔｈは２Ｖ以上であることが好ましい。パワー回路であるインバータ回路に一般的に使用する半導体素子は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ－ＭＩＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。また、閾値電圧が高すぎると、トランジスタをオンする際のゲート電圧もその分大きくなってしまい、ゲート電圧を発生させる電源の制約が多くなるため、実用上、閾値電圧は８Ｖ以下に設定されることが好ましい。
　図１１は、ボディ領域１０３のうち第２炭化珪素半導体層１０６（チャネル層）と接する部分のドーパント濃度（ここでは、第１ボディ領域１０３ａのドーパント濃度）を変化させたときの、トランジスタの閾値電圧Ｖｔｈおよび、チャネルダイオードの立ち上がり電圧Ｖｆ０を示している。第１ボディ領域１０３ａのドーパント濃度を変化させると、閾値電圧Ｖｔｈも変化するが、ここでは、第２炭化珪素半導体層１０６のドーパント濃度を適宜変更することにより、閾値電圧Ｖｔｈが約３Ｖとなるように設定している。
　図１１からわかるように、閾値電圧Ｖｔｈを一定とすると、立ち上がり電圧Ｖｆ０は、第１ボディ領域１０３ａのドーパント濃度が高くなるほど小さくなる傾向を示している。従って、トランジスタの閾値電圧Ｖｔｈを維持しながら、チャネルダイオードの立ち上がり電圧Ｖｆ０を小さく抑えるためには、第１ボディ領域１０３ａのドーパント濃度はできるだけ大きい方がよいことが分かる。
　このように、本実施形態によると、素子耐圧と、内蔵ダイオードの立ち上がり電圧やトランジスタの閾値電圧を独立に制御することが可能になる。半導体素子１００の設計の際に、第１ボディ領域１０３ａの不純物濃度を変化させながら、第２炭化珪素半導体層１０６の不純物濃度および厚さを調整することにより、半導体素子１００の閾値電圧Ｖｔｈを一定に保ちつつ、第１オーミック電極１０９とゲート電極１０８との間の電位が等しいときに、第１オーミック電極１０９から第２オーミック電極１１０に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を行い、各領域の不純物濃度や厚さを選択することが好ましい。
　なお、本発明は上述した実施形態に限定されない。炭化珪素は、４Ｈ－ＳｉＣ以外のポリタイプ（６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、１５Ｒ－ＳｉＣなど）であっても差し支えない。また、上記実施形態では、半導体基板１０１の主面は、（０００１）面からオフカットした主面であるが、他の面（（１１－２０）面や（１－１００）面、（０００－１）面）およびこれらのオフカット面でも差し支えない。さらに、半導体素子１００はヘテロ接合を有していてもよい。例えば、半導体基板１０１としてＳｉ基板を用い、第１炭化珪素半導体層１０２として炭化珪素半導体層（３Ｃ－ＳｉＣ）がＳｉ基板上に形成されていてもよい。
　本発明によれば、終端領域における耐圧不良を抑制可能な炭化珪素半導体素子を提供することができる。また、オン抵抗増加を抑制でき、プロセスが簡便な半導体素子の製造方法を提供できる。このため、本発明は、炭化珪素を用いた種々の半導体装置に適用可能であり、特に、インバータ回路などのスイッチング素子として用いられるパワー半導体デバイスに好適に用いることができる。
　　１００　半導体素子
　　１００ｕｌ　ユニットセル領域
　　１００ｆ　終端領域
　　１０１　半導体基板
　　１０２　第１炭化珪素半導体層
　　１０２ｄ　ドリフト領域
　　１０２ｊ　ＪＦＥＴ領域
　　１０３　　ボディ領域
　　１０３ａ　第１ボディ領域
　　１０３ｂ　第２ボディ領域
　　１０３ｆ　リング領域
　　１０３ａｆ　高濃度リング領域
　　１０３ｂｆ　低濃度リング領域
　　１０３ｄ　ダイオード領域
　　１０３ａｄ　高濃度領域
　　１０３ｂｄ　低濃度領域
　　１０４　不純物領域（ソース領域）
　　１０５　コンタクト領域
　　１０６　第２炭化珪素半導体層（チャネル層）
　　１０７　ゲート絶縁膜
　　１０８　ゲート電極
　　１０９　第１オーミック電極（ソース電極）
　　１１０　第２オーミック電極（ドレイン電極）
　　１１１　層間絶縁膜
　　１１２　上部配線電極
　　１１３　裏面配線電極
　　１１５ｄ　ダイオード領域

Claims (21)

  1. 　基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、
    　前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、
    　前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、
    　前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、
    　前記高濃度リング領域の側面は、前記ドリフト領域と接し、
    　前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している半導体素子。
  2. 　前記高濃度リング領域の平均不純物濃度は、前記低濃度不純物領域の平均不純物濃度の２倍以上である請求項１に記載の半導体素子。
  3. 　前記高濃度リング領域における前記基板の前記主面の法線に沿った厚さは１５ｎｍ以上であり、前記低濃度リング領域における前記基板の前記主面の法線に沿った厚さは１００ｎｍ以上である請求項１または２に記載の半導体素子。
  4. 　前記基板の前記主面の法線方向から見て、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに含み、
    　前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、
    　前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、
    　前記半導体基板の前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有している請求項１から３のいずれかに記載の半導体素子。
  5. 　前記高濃度領域の平均不純物濃度は、前記低濃度領域の平均不純物濃度の２倍以上である請求項４に記載の半導体素子。
  6. 　前記高濃度領域における前記基板の前記主面の法線に沿った厚さは１５ｎｍ以上であり、前記低濃度領域における前記基板の前記主面の法線に沿った厚さは１００ｎｍ以上である請求項４または５に記載の半導体素子。
  7. 　前記リング領域の深さ方向における不純物濃度プロファイルと、前記第２導電型領域の深さ方向における不純物濃度プロファイルとは略等しい請求項４から６のいずれかに記載の半導体素子。
  8. 　前記ユニットセル領域は、複数のユニットセルを含んでおり、
    　各ユニットセルは、
    　　前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、
    　　前記ボディ領域内に位置する第１導電型の不純物領域と、
    　　前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、
    　　前記ゲート絶縁膜の上に配置されたゲート電極と、
    　　前記不純物領域と電気的に接続された第１オーミック電極と、
    　　前記基板の前記主面と反対側の面に設けられた第２オーミック電極と
    　をさらに備える請求項１から７のいずれかに記載の半導体素子。
  9. 　前記各ユニットセルは、前記第１炭化珪素半導体層上に、前記ボディ領域の少なくとも一部および前記不純物領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層をさらに備える請求項８に記載の半導体素子。
  10. 　前記ボディ領域は、
    　　前記第１炭化珪素半導体層の表面に接する第１ボディ領域と、
    　　前記第１ボディ領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する第２ボディ領域と
    を含む請求項８または９に記載の半導体素子。
  11. 　前記ボディ領域の深さ方向における不純物濃度プロファイルと、前記リング領域の深さ方向における不純物濃度プロファイルとは略等しい請求項１０に記載の半導体素子。
  12. 　前記基板の前記主面の法線方向から見て、前記第１ボディ領域と前記第２ボディ領域とは同一の輪郭を有している請求項１０または１１に記載の半導体素子。
  13. 　前記高濃度リング領域および前記低濃度リング領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項１から１２のいずれかに記載の半導体素子。
  14. 　前記高濃度領域および前記低濃度領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項４から７のいずれかに記載の半導体素子。
  15. 　前記第１ボディ領域および前記第２ボディ領域は、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成されている請求項１０から１２のいずれかに記載の半導体素子。
  16. 　請求項１から請求項１２に記載の半導体素子の製造方法であって、
    　前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  17. 　請求項４から請求項７に記載の半導体素子の製造方法であって、
    　前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  18. 　請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    　前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域および前記第２ボディ領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  19. 　請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    　前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型領域を有し、前記第２導電型領域は、前記第１炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第２導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、
    　前記半導体素子の製造方法は、
    　　前記高濃度リング領域、前記低濃度リング領域、前記第１ボディ領域、前記第２ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第１炭化珪素半導体層の一部に第２導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。
  20. 　請求項１０から１２のいずれかに記載の半導体素子の製造方法であって、
    　前記半導体素子の前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する半導体素子の製造方法。
  21. 　基板と、前記基板の主面上に位置し、第１導電型のドリフト領域を含む第１炭化珪素半導体層とを備えた半導体素子であって、
    　前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、
    　前記終端領域は、前記第１炭化珪素半導体層に、前記ドリフト領域と接するように配置された第２導電型のリング領域を有し、
    　前記リング領域は、前記第１炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で前記第１炭化珪素半導体層に接する低濃度リング領域とを含んでおり、
    　前記高濃度リング領域の側面は、前記ドリフト領域と接し、
    　前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、
    　前記ユニットセル領域は、複数のユニットセルを含んでおり、
    　各ユニットセルは、
    　　前記第１炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、
    　　前記ボディ領域内に位置する第１導電型の不純物領域と、
    　　前記第１炭化珪素半導体層の上に配置されたゲート絶縁膜と、
    　　前記ゲート絶縁膜の上に配置されたゲート電極と、
    　　前記不純物領域と電気的に接続された第１オーミック電極と、
    　　前記基板の前記主面と反対側の面に設けられた第２オーミック電極と
    　を備え、
    　前記第１ボディ領域の不純物濃度を変化させながら、前記第２炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第１オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第１オーミック電極から前記第２オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計された半導体素子。
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