CN103180959A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法。从基板(101)的主面的法线方向看，半导体元件(100)包括单位单元区域(100ul)及位于单位单元区域与半导体元件的端部之间的末端区域(100f)，末端区域(100f)在第1碳化硅半导体层(102)具有配置为与漂移区域(102d)相接的第2导电型的环区域(103f)，环区域包括：与第1碳化硅半导体层的表面相接的高浓度环区域(103af)、及以比高浓度环区域低的浓度包含第2导电型的杂质且在底面与第1碳化硅半导体层相接的低浓度环区域(103bf)，高浓度环区域(103af)的侧面与漂移区域(102d)相接，从半导体基板主面的法线方向看，高浓度环区域与低浓度环区域具有相同的轮廓。

Description

半导体元件及其制造方法
技术领域
本发明涉及半导体元件及其制造方法。尤其涉及被用于高耐压、大电流用的碳化硅半导体元件(功率半导体器件)。
背景技术
碳化硅(silicon carbide：SiC)，与硅(Si)相比是带隙较大的高硬度的半导体材料，被应用于功率元件、耐环境元件、高温动作元件、高频元件等各种半导体装置。其中，向具有开关切换或整流功能的功率元件的应用备受关注。采用了SiC的功率元件具有与Si功率元件相比可大幅度地降低电力损耗等优点。SiC功率元件有效利用这种特性，与Si功率元件相比较，可以实现更小型的半导体装置。
在采用了SiC的功率元件之中，典型的半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-EffectTransistor：MISFET)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。
以下，参照附图以MISFET为例，对采用了SiC的功率元件的一般性构造进行说明。
图12(a)是表示半导体元件1000的概略的俯视图。半导体元件1000主要由碳化硅(SiC)半导体构成。半导体元件1000具有：具有元件功能(晶体管的情况下为开关切换、二极管的情况下为整流性等)的单位单元区域1000ul、和补充元件功能的耐压的末端区域1000f。在单位单元区域1000ul中排列有多个单位单元。在图示的例子中，末端区域1000f配置于单位单元区域1000ul的周围。另外，在构成MISFET的情况下，在单位单元区域1000ul内配置用于将后述的单位单元的源电极及栅电极并联连接且向半导体元件1000提供电信号的栅极焊盘及用于流过电流的源极焊盘，但在此并未图示。
图12(b)是表示配置于单位单元区域1000ul内的单一的单位单元的剖视图。
单位单元1000u具备：低电阻的n型半导体基板(例如SiC基板)1010；被配置于半导体基板1010的主面上的碳化硅半导体层1020；被配置于碳化硅半导体层1020之上的沟道层1060；隔着栅极绝缘膜1070而设置在沟道层1060的上方的栅电极1080；与碳化硅半导体层1020的表面相接的源电极1090；以及被设置在半导体基板1010的背面的漏电极1100。
碳化硅半导体层1020具有：体区域1030，其具有不同于SiC基板1010的导电型的导电型(在此为p型)；以及漂移区域1020d，其位于碳化硅半导体层1020之中并未配置有体区域1030的部分。漂移区域1020d例如是以比SiC基板1010更低的浓度包含n型杂质的n-型的碳化硅半导体层。在体区域1030的内部配置有：以高浓度包含n型杂质的n型源极区域1040、及以比体区域1030更高的浓度包含p型杂质的p+型的接触区域1050。
源极区域1040和漂移区域1020d经由沟道层1060而连接。因向栅电极1080施加的电压，在沟道层1060之中与体区域1030的上表面相接的部分形成沟道。
接触区域1050及源极区域1040各自与源电极1090形成欧姆接触。因此，体区域1030经由接触区域1050而与源电极1090电连接。
单位单元1000u由于在体区域1030与漂移区域1020d之间具有pn结，故在相对于源电极1090而向漏电极1100施加了正的电压之际，具有几百V～几千V(例如600V～10kV左右)的耐压。但是，在单位单元区域1000ul的周边产生电场集中，存在无法获得设计耐压的担忧。为此，在一般性的功率元件中，在末端区域1000f设置用于补偿耐压的构造。例如，在末端区域1000f形成FLR(电场缓和环：Field Limiting Ring)、JTE(Junction Termination Edge或Extension)、RESURF(ReducedSurface Field)等构造(专利文献1～5)。
图12(c)是作为末端构造而采用了FLR构造时的末端区域1000f的剖视图，表示图12(a)所示的俯视图的沿着E-F线的剖面构造。
在末端区域1000f内，在碳化硅半导体层1020的上部形成有多个p型的电场缓和环(FLR)区域1030f。在图示的例子中，各环区域1030f将单位单元区域1000ul围成环状。由这些多个环区域1030f来缓和单位单元区域1000ul的电场集中，从而可以抑制耐压下降。
在单位单元区域1000ul与末端区域1000f之间，有时设置有二极管区域1150d。在二极管区域1150d内，在碳化硅半导体层1020设置p型区域1030d。由p型区域1030d与n-型的漂移区域1020d来形成pn结。在本说明书中，将包含环区域1030f及二极管区域1150d在内的用于补偿耐压的构造称为“末端构造”。
通常通过向碳化硅半导体层1020注入p型的杂质离子来形成环区域1030f。在采用了碳化硅的功率元件中，作为p型的杂质离子，例如采用Al离子或B离子。此时的注入条件设定为：环区域1030f的深度方向的杂质浓度分布尽可能固定。
另一方面，专利文献4及专利文献5公开了在末端区域配置被设计为具有固定的浓度差的防护环。
【在先技术文献】
【专利文献】
【专利文献1】JP特许第4367508号公报
【专利文献2】JP特表2009-524217号公报
【专利文献3】JP特许第4356767号公报
【专利文献4】JP特开2003-163351号公报
【专利文献5】JP特开2009-289904号公报
发明内容
-发明所要解决的技术问题-
利用了半导体的pn结的末端构造的耐压是由半导体的杂质浓度或半导体的绝缘击穿电场等来决定的。然而，在本发明人进行研究时发现：若利用图12(c)所示的末端构造(例如专利文献1～3)，则有时无法获得具有所希望的耐压的功率元件。再有，对于专利文献4及专利文献5所提出的末端构造，本发明人进行了研究后也发现：如后面所详述的，存在芯片面积所占的末端区域的面积的比例增大的担忧。
本发明是鉴于上述事情而进行的，其主要的目的在于提供一种可以抑制元件耐压的下降、且能够实现小型化的半导体元件。
-用于解决技术问题的方案-
本发明实施方式的半导体元件，其具备基板、及位于所述基板的主面上且包含第1导电型的漂移区域的第1碳化硅半导体层，其中，从所述基板的所述主面的法线方向看，该半导体元件包括：单位单元区域、及位于所述单位单元区域与所述半导体元件的端部之间的末端区域，所述末端区域在所述第1碳化硅半导体层具有被配置为与所述漂移区域相接的第2导电型的环区域，所述环区域包括：与所述第1碳化硅半导体层的表面相接的高浓度环区域；及以比所述高浓度环区域低的浓度包含第2导电型的杂质且在底面与所述第1碳化硅半导体层相接的低浓度环区域，所述高浓度环区域的侧面与所述漂移区域相接，从所述半导体基板的所述主面的法线方向看，所述高浓度环区域与所述低浓度环区域具有相同的轮廓。
本发明实施方式的半导体元件的制造方法是用于制造上述半导体元件的方法，其中包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域及所述低浓度环区域的工序。
本发明另一实施方式的半导体元件的制造方法是用于制造上述半导体元件的方法，其中包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述高浓度区域及所述低浓度区域的工序。
本发明又一实施方式的半导体元件的制造方法是用于制造上述半导体元件的方法，其中包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述第1体区域及所述第2体区域的工序。
本发明又一实施方式的半导体元件的制造方法是用于制造上述半导体元件的方法，其中，所述半导体元件还具备位于所述单位单元区域与所述末端区域之间的二极管区域，所述二极管区域在所述第1碳化硅半导体层具有配置为与所述漂移区域相接的第2导电型区域，所述第2导电型区域包括：与所述第1碳化硅半导体层的表面相接的高浓度区域；及以比所述高浓度区域低的浓度包含第2导电型的杂质且在底面与所述漂移区域相接的低浓度区域，所述半导体元件的制造方法包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述第1体区域、所述第2体区域、所述高浓度区域及所述低浓度区域的工序。
本发明又一半导体元件的制造方法是用于制造上述半导体元件的方法，其中包括通过在使所述半导体元件的所述第1体区域的杂质浓度发生变化的同时对所述第2碳化硅半导体层的杂质浓度及厚度进行调整，从而将所述半导体元件的阈值电压保持固定，并且在所述第1欧姆电极与所述栅电极之间的电位相等时，控制电流从所述第1欧姆电极流向所述第2欧姆电极时的电流开始流动的电压的绝对值的工序。
本发明另一实施方式的半导体元件，其具备基板、及位于所述基板的主面上且包含第1导电型的漂移区域的第1碳化硅半导体层，其中，从所述基板的所述主面的法线方向看，该半导体元件包括：单位单元区域、及位于所述单位单元区域与所述半导体元件的端部之间的末端区域，所述末端区域在所述第1碳化硅半导体层具有被配置为与所述漂移区域相接的第2导电型的环区域，所述环区域包括：与所述第1碳化硅半导体层的表面相接的高浓度环区域；及以比所述高浓度环区域低的浓度包含第2导电型的杂质且在底面与所述第1碳化硅半导体层相接的低浓度环区域，所述高浓度环区域的侧面与所述漂移区域相接，从所述半导体基板的所述主面的法线方向看，所述高浓度环区域与所述低浓度环区域具有相同的轮廓，所述单位单元区域包括多个单位单元，各单位单元具备：在所述第1碳化硅半导体层内，与所述漂移区域相邻配置的第2导电型的体区域；位于所述体区域内的第1导电型的杂质区域；配置于所述第1碳化硅半导体层之上的栅极绝缘膜；配置于所述栅极绝缘膜之上的栅电极；与所述杂质区域电连接的第1欧姆电极；以及设置在所述基板的与所述主面相反一侧的面上的第2欧姆电极，通过在使所述第1体区域的杂质浓度变化的同时对所述第2碳化硅半导体层的杂质浓度及厚度进行调整，从而将所述半导体元件的阈值电压保持固定，在所述第1欧姆电极与所述栅电极之间的电位相等时，控制电流从所述第1欧姆电极流向所述第2欧姆电极时的、电流开始流动的电压的绝对值，由此设计出该半导体元件。
附图说明
图1(a)是本发明第1实施方式的半导体元件100的示意性俯视图，(b)是半导体元件100的沿着I-I’线的剖视图，表示末端构造。
图2是表示半导体元件100的环区域103f的深度方向上的离子注入分布(profile)的一例的图。
图3是表示半导体元件100为MISFET的例子的图，(a)是半导体元件100的俯视图、(b)是半导体元件100中的单位单元100u的剖视图、(c)是表示半导体元件100的末端构造的剖视图。
图4是表示单位单元100u的配置的图，(a)是表示相邻的2个单位单元100u的剖视图、(b1)及(b2)各自是表示多个矩形的单位单元100u的配置例的俯视图、(c)是表示多个条纹状的单位单元的配置例的俯视图。
图5是用于说明半导体元件100的制造方法的工序剖视图，(a1)～(a3)表示单位单元区域、(b1)～(b3)表示二极管区域及末端区域。
图6是用于说明半导体元件100的制造方法的工序剖视图，(a1)～(a3)表示单位单元区域、(b1)～(b3)表示二极管区域及末端区域。
图7是用于说明半导体元件100的制造方法的工序剖视图，(a1)～(a3)表示单位单元区域、(b1)～(b3)表示二极管区域及末端区域。
图8是用于说明半导体元件100的制造方法的工序剖视图，(a1)～(a3)表示单位单元区域、(b1)～(b3)表示二极管区域及末端区域。
图9是用于说明半导体元件100的制造方法的工序剖视图，(a1)～(a3)表示单位单元区域、(b1)～(b3)表示二极管区域及末端区域。
图10是表示实施例及比较例的末端构造(pn二极管)的耐压的累积频率(cumulative frequency)分布图。
图11是表示使体区域的浓度发生变化且将半导体元件100的阈值电压Vth保持为固定之际的、沟道二极管的启动电压Vf0的图。
图12(a)是现有的半导体元件1000的俯视图、(b)是半导体元件1000中的单位单元1000u的剖视图、(c)是半导体元件1000的末端构造的剖视图。
具体实施方式
如上所述，根据现有的末端构造，有时无法获得所希望的耐压。以下，再次参照图12来说明本发明人对现有的末端构造的问题点进行研究后的结果。
本发明人通过仿真进行了确认，可知：在半导体元件1000中，在环区域1030f与漂移区域1020d的界面的一部分产生电场集中。具体而言，在环区域1030f的底部的、元件端部侧的角部(图12(c)的以箭头2000表示的角部)产生电场集中。
因此，通过在末端区域1000f配置环区域1030f，虽然可以缓和半导体元件1000的末端处的电场集中，但在环区域1030f的局部会产生电场集中，结果存在无法获得所希望的耐压的可能性。
另一方面，例如在专利文献4及专利文献5中公开了由浓度不同的2层来构成各环。根据这些专利文献所公开的末端构造，各环被设计为在深度方向及与基板表面平行的方向上具有浓度差。为此，为了确保所希望的耐压，需要充分地确保多个环的间隔，有可能使得功率元件的末端区域的面积增大。
因而，本发明人针对可以抑制元件耐压的下降的半导体元件的末端构造专心进行研究，作出了本发明。
以下，参照附图对本发明的半导体元件的实施方式进行说明。
图1(a)是表示本实施方式的半导体元件100的概略的俯视图。图1(b)是表示半导体元件100中的末端区域(edge region)100f的剖视图。
半导体元件100主要由碳化硅(SiC)半导体构成。半导体元件100具有半导体基板101、和堆积于半导体基板101之上的第1碳化硅半导体层102。如图1(a)所示，从半导体基板101的主面的法线方向看，半导体元件100包括：具有元件功能(晶体管的情况下为开关切换、二极管的情况下为整流性等)的单位单元区域100ul；和具有补充元件功能的耐压的构造的末端区域100f。另外，在构成MISFET的情况下，在单位单元区域1000ul中配置将后述的单位单元的源电极及栅电极并联地连接且用于向半导体元件1000提供电信号的栅极焊盘及用于流过电流的源极焊盘，但在此并未图示。
在图示的例子中，末端区域100f虽然配置为包围单位单元区域100ul，但如果将末端区域100f配置到单位单元区域100ul与半导体元件100的端部(芯片端)之间的至少一部分，则可补充该末端区域100f的附近的耐压。再有，例如在沿着矩形的单位单元区域100ul的四边配置末端区域100f的情况下，即便在单位单元区域100ul的角部处各边的末端区域100f间隔开，如果由末端区域100f形成的耗尽层在角部处联系在一起，则也可以适宜地确保半导体元件100整体的耐压。
半导体基板101例如也可以是n+型的碳化硅基板(杂质浓度：例如1×1019cm-3)。第1碳化硅半导体层102包括n-型的漂移区域102d(n型杂质浓度：例如约1×1016cm-3、厚度：例如10μm)。
如图1(b)所示，在末端区域100f中，在第1碳化硅半导体层102设置有漂移区域102d、以及在漂移区域102d内相互地隔开间隔配置的多个p型的环区域103f。在图示的例子中，虽然在末端区域100f设置有4个(图1(b))环区域103f，但环区域103f的数量并未特别限定。各环区域103f具有：高浓度环区域103af、和p型杂质的浓度比高浓度环区域103af还低的低浓度环区域103bf。高浓度环区域103af与第1碳化硅半导体层102的表面相接。再有，高浓度环区域103af的侧面与漂移区域102d相接。低浓度环区域103bf设置于比高浓度环区域103af更深的位置，在底面与第1碳化硅半导体层102(在此为漂移区域102d)相接。进而，从半导体基板101的表面的法线方向看，高浓度环区域103af和低浓度环区域103bf具有相同的轮廓。
另外，在本实施方式中，只要包括具有上述构造的至少1个环区域103f即可，末端区域100f内当然也可以包括具有不同的构造的其他环区域。在图示的例子中，各环区域103f是以环状连续的区域，但也可以不是环状，例如也可以具有间隔开的多个区域以环状或线状排列的构造。该情况下，多个区域的间隔若被设定为窄到从各个区域延伸的耗尽层彼此联系在一起的程度，则可以更可靠地确保所希望的耐压，因此是优选的。
在此，对环区域103f的深度方向上的离子注入分布的一例进行说明。本实施方式中，环区域103f是通过离子注入而形成的。图2是例示图1(b)所示的环区域103f的深度方向上的离子注入分布的图。在此所说的“深度方向”指的是半导体基板101的主面的法线(图1(b)所示的A-B线)的方向。
此外，杂质浓度(掺杂浓度)的分布和离子注入分布严格地来说是不同的。大多数情况下，相对于已被注入的杂质离子的浓度而言，杂质浓度降低。这是由已被注入的杂质离子的活化率引起的。如果活化率为100％，则离子注入分布与杂质浓度分布几乎相等。假设活化率为α％，则为了获得所设计的杂质浓度，例如只要将离子注入时的剂量设为1/(α/100)倍即可。
在本实施方式中，作为注入种例如选择Al。在SiC的情况下，由于碳化硅中的Al的扩散系数小，故扩散引起的浓度分布的变化基本可以忽略。另一方面，在将B(硼)用作体区域103的杂质的情况下，在预先掌握了活化率或扩散系数的基础上，优选按照获得所希望的杂质浓度的分布的方式来选择离子注入的能量与注入量。以下，假定活化率为100％、且设为杂质浓度分布与离子注入分布几乎相同而进行说明。即，设为图2所示的分布表示环区域103f(高浓度环区域103af及低浓度环区域103bf)的深度方向上的杂质浓度分布并进行说明。
高浓度环区域103af及低浓度环区域103bf例如通过注入能量不同的多次离子注入工序来形成。各离子注入工序中被注入的杂质离子的分布具有峰值及尾部值(tail)。在此，峰值是离子注入的射程Rp中的浓度的极大值，尾部值表示浓度从该极大值向深的方向降低的部分。图2所示的离子注入分布例如是将通过4次离子注入工序形成的分布相加而得到的。各离子注入工序中的注入能量及剂量例如如下所述。
30keV：3.0×1013cm-2
70keV：6.0×1013cm-2
150keV：1.5×1014cm-2
350keV：4.0×1013cm-2
该情况下，如图2中实线所示，距离第1碳化硅半导体层102的上表面的深度比边界面(边界面的深度：例如0.3μm)更浅的部分为高浓度环区域103af，比边界面更深的部分为低浓度环区域103bf。如上所述，在假定为活化率是100％的情况下，高浓度环区域103af及低浓度环区域103bf的杂质浓度各自最大约为1×1019cm-3及约为2×1018cm-3。如果活化率为100％，则这些值成为高浓度环区域103af及低浓度环区域103bf的最大杂质浓度。再有，高浓度环区域103af及低浓度环区域103bf平均杂质浓度各自例如约为9.7×1018cm-3、及例如约为1.5×1018cm-3。高浓度环区域103af及低浓度环区域103bf的、沿着半导体基板101的主面的法线的厚度(深度)各自约为300nm。
在此，平均杂质浓度，对于高浓度环区域103af来说定义为其杂质浓度为2×1018cm-3以上的区域的平均值。再有，对于低浓度环区域103bf来说，定义为其杂质浓度为5×1017cm-3以上、且低于2×1018cm-3的区域的平均值。在本实施方式中，为了明确化平均杂质浓度，虽然设置了“2×1018cm-3以上”及“5×1017cm-3以上”这样的定义，但也可以根据所设计的元件来变更该值。此时，优选高浓度环区域103af的平均杂质浓度为低浓度环区域103bf的平均杂质浓度的2倍以上、100倍以下。另外，本实施方式中的、“2×1018cm-3以上”及“5×1017cm-3以上”这一基准是基于高浓度环区域103af及低浓度环区域103bf的边界附近的杂质浓度Cs的。具体而言，定义为Cs＝1×1018cm-3，作为“Cs×2以上”及“Cs/2以上”，决定用于计算上述平均杂质浓度的区域。
在图2所示的例子中，浓度分布包括大体平坦的第1区域、以及位于比第1区域更深的位置且具有比第1区域更低的浓度的第2区域。高浓度环区域103af包括第1区域、低浓度环区域103bf包含第2区域。其中，浓度分布并未限定为图示的例子。浓度分布的形状可根据离子注入条件或注入工序的次数而变化。
各环区域103af、103bf的厚度(沿着半导体基板101的主面的法线的厚度)并未特别限定为上述的例子。优选高浓度环区域103af的厚度例如为15nm以上、低浓度环区域103bf的厚度例如为100nm以上。由此，可以更可靠地缓和环区域103的底部的角产生的电场集中。再有，可以更可靠地形成将相邻的环区域103af之间接合的耗尽层。
再次参照图1。半导体元件100也可以在单位单元区域100ul与末端区域100f之间还具备二极管区域115d。在图1(a)所示的例子中，二极管区域115d虽然按照包围单位单元区域100ul的方式被配置成环状，但二极管区域115d也可以在单位单元区域100ul与末端区域100f之间离散地配置。再有，也可以仅设置于单位单元区域100ul的周缘的一部分。
如图1(b)所示，在本实施方式中，在二极管区域115d中在第1碳化硅半导体层102配置有包含高浓度区域103ad与低浓度区域103bd的第2导电型区域(在此为p型区域)103d。第2导电型区域103d和漂移区域102d形成pn结二极管。各区域103ad、103bd各自具有与高浓度环区域103af及低浓度环区域103bf同样的浓度分布。即，高浓度区域103ad与第1碳化硅半导体层102的表面相接，低浓度区域103bd设置在比高浓度区域103ad更深的位置且具有比高浓度区域103ad更低的杂质浓度。低浓度区域103bd的底面与漂移区域102d相接。再有，优选低浓度区域103bd及高浓度区域103ad的侧面之中至少与环区域103f对置的部分和漂移区域102d相接。
虽然并未图示，但第2导电型区域103d和设置在第1碳化硅半导体层102上方的电极层(例如源电极层)电连接。在这一点上，和相同导电型的环区域103f是有区别的。
从半导体基板101的主面的法线方向看，第2导电型区域103d也可以配置在对单位单元区域100ul的周缘进行规定的单位单元(称为“周缘单元”。)的外侧，借助漂移区域102d而与周缘单元分离。或者，也可以将周缘单元中的体区域103的一部分(位于末端区域100f侧的部分)用作第2导电型区域103d。该情况下，也可以在体区域103之中用作第2导电型区域103d的部分不形成杂质区域(源极区域)104，而仅在作为单位单元发挥功能的部分形成杂质区域104。
在半导体基板101的背面(与已形成第1碳化硅半导体层102的主面相反侧的面)配置有欧姆电极(称为“第2欧姆电极”。)110。第2欧姆电极110在单位单元区域100ul中例如作为漏电极发挥功能。在向第2导电型区域103ad提供零伏的电位、向漏电极110施加正的电压时，对形成于低浓度区域103bd与漂移区域102d之间的pn结施加反偏压。
以下，与现有的构造进行比较的同时对本实施方式中的末端构造的耐压效果进行说明。
将在末端区域100f例如把20个环区域103f以1～4μm左右的间隔隔开进行配置的构造作为“实施例”，根据该构造的电场强度而计算了耐压。其中，各环区域103f的侧面与半导体基板101的表面大体垂直。进而，将各环区域103f的宽度(环区域103f的上表面的最大宽度)设为1μm、将深度设为0.6μm，环区域103f的杂质浓度分布和图2所示的分布同样。设配置于二极管区域115d的第2导电型区域103d具有与环区域103f相同的浓度分布及相同的深度的。在该实施例中，耐压变成865V。
为了进行比较而对现有的半导体元件1000(图12)的环区域1030f产生的耐压进行了计算(比较例)。在比较例中，环区域1030f的浓度在深度方向上是固定的，其深度设为0.6μm。设环区域1030f的个数、间隔及宽度与实施例的环区域103f同样。设p型区域1030d具有与环区域1030f相同的浓度分布及相同的深度。在比较例中，在环区域1030f的平均掺杂浓度为2×1018cm-3时，耐压变成852V。同样地，也对环区域1030f的掺杂浓度升高时的耐压进行了计算。例如，在掺杂浓度为5×1018cm-3、1×1019cm-3、2×1019cm-3时，耐压分别变成804V、794V、772V。根据该计算结果可知：在比较例中，如果漂移区域1020d的掺杂浓度及厚度是固定的，则随着环区域1030f的浓度升高，二极管区域1150d及末端区域1000f的耐压发生劣化。
根据上述的结果可知：在比较例中，即便将环区域1030f的杂质浓度设定得较低(例如设为与实施例的低浓度环区域103bf相同的浓度)或设定得较高(例如设为与高浓度环区域103af相同的浓度)，也无法如实施例那样获得高的耐压。因此，确认了：与比较例相比，根据实施例可抑制耐压劣化。
认为其理由如下。若将比较例的环区域1030f的浓度例如设定为2×1018cm-3，则在环区域1030f的角部(图12中示出的箭头2000)产生电场集中，由此决定耐压。与此相对，在实施例中，由于环区域103f上部的掺杂浓度比角部的掺杂浓度还高，故施加于环区域103f的角部的电场在与基板面平行的方向上被缓和。为此，角部产生的电场集中被缓和，二极管区域115d及末端区域100f中的pn结引起的耐压劣化被抑制。
另一方面，例如若将比较例的环区域1030f的浓度设定为更高的浓度、例如2×1019cm-3，则耐压变为772V，即便单纯地将环区域1030f高浓度化，也是无法抑制耐压劣化的。当然，单纯的环区域1030f的高浓度化会促进耐压劣化。认为这是对环区域1030f的角部施加了更高的电场的缘故。与此相对，如实施例那样通过将环区域103f的底部的浓度设定得比上部更低，从而无论在将环区域整体设定成低浓度的情况及设定成高浓度的情况的哪种情况下都可以实现更高的耐压。
另外，如果高浓度环区域103af具有比低浓度环区域103bf更高的掺杂浓度，则具有上述那种抑制耐压劣化的效果。其中，优选高浓度环区域103af的浓度为低浓度环区域103bf的2倍以上。由此，可以更有效地抑制耐压劣化。
再有，图1(b)所示，本实施方式中的高浓度环区域103af在其侧面与漂移区域102d直接相接。优选高浓度环区域103af的侧面整体与漂移区域102d相接。根据该构成，能够进一步缩小相邻的环区域103f的间隔。环区域103f的侧面的浓度越高，则从侧面向与基板平行的方向扩展的耗尽层的厚度就越增大。为此，即便将相邻的环区域103f的间隔缩窄，也可以将耗尽层彼此接合在一起，可以更可靠地确保所希望的耐压。对元件功能的耐压进行补充的末端区域100f由于基本上无助于MISFET的导通状态下的电传导，如果达成了确保耐压的目的，则优选末端区域100f的面积(从半导体基板101的主面的法线方向看到的末端区域100f的面积)尽可能地小。通过缩小末端区域100f的面积，从而可以缩小半导体元件100的芯片面积，能够将半导体元件100的成本抑制得更低。
接下来，具体说明将上述末端构造适用于MISFET的例子。
图3是表示本实施方式的半导体元件100的一例的图。图3所示的半导体元件100是纵型的MISFET。图3(a)是从半导体元件100的上表面看到的图，由于与图1(a)同样，故省略细节。半导体元件100的单位单元区域100ul中，二维地配置有多个单位单元100u。图3(b)是本实施方式的半导体元件100中的单位单元100u的示意性剖视图。图3(c)是半导体元件100中的末端区域100f及二极管区域115d的示意性剖视图。
半导体元件100具备第1导电型的半导体基板101、和位于基板101的主面上的第1碳化硅半导体层(漂移层)102。在本实施方式中，第1导电型为n型、第2导电型为p型。但是，也可以是第1导电型为p型、第2导电型为n型。半导体基板101具有n+型导电性且由碳化硅构成。第1碳化硅半导体层102包括n-型的漂移区域102d。n或p导电型的右肩的“+”或“-”表示杂质的相对浓度。“n+”意味着n型杂质浓度比“n”更高，“n-”意味着n型杂质浓度比“n”低。
首先，参照图3(b)对单位单元100u的构成进行说明。
第1碳化硅半导体层102内，按照与漂移区域102d相邻的方式配置有第2导电型的体区域103。在该例子中，第1碳化硅半导体层102之中体区域103以外的区域就是漂移区域102d。体区域103包含第2导电型的第1体区域103a和第2导电型的第2体区域103b。第1体区域103a与第1碳化硅半导体层102的表面相接，第2体区域103b在其下端与第1碳化硅半导体层102(在此为漂移区域102d)相接。第1体区域103a及第2体区域103b各自在与半导体基板101的主面垂直的方向上至少具有15nm、100nm的厚度。在图示的例子中，体区域103由第1体区域103a及第2体区域103b构成，至少具有115nm(＝15nm+100nm)的厚度(深度)。在本实施方式中，第1体区域103a为p+型、第2体区域103b为p型。如以下详细地说明的那样，优选第1体区域103a的平均杂质浓度为第2体区域103b的平均杂质浓度的2倍以上。
体区域103是通过向第1导电型的第1碳化硅半导体层102导入第2导电型的杂质而形成的。为此，体区域103被规定为以下区域：包括第1导电型的杂质及第2导电型的杂质、且第2导电型的杂质浓度高于第1导电型的杂质浓度。在体区域103的底面103u，与体区域103相接的第1碳化硅半导体层102的第1导电型的杂质浓度和第2体区域103b的第2导电型的杂质浓度是相等的。再有，从与半导体基板101的主面垂直的方向观察的情况下，第1体区域103a的外周(轮廓)和第2体区域103b的外周一致。
第1导电型的杂质区域104位于体区域103内。更具体而言，按照与第1碳化硅半导体层102的表面相接的方式，在第1体区域103a内设置了杂质区域104。杂质区域104为n+型。
优选在第1体区域103a内配置第2导电型的接触区域105。接触区域105优选为p+型。接触区域105至少与第1体区域103a相接。优选也与第2体区域103b相接。在杂质区域104上设置有第1欧姆电极109。在此，第1欧姆电极109配置于杂质区域104及接触区域105上且与杂质区域104及接触区域105双方进行电接触。在第1体区域103a的杂质浓度充分大的情况下，也可以不设置接触区域105。该情况下，也可以在杂质区域104设置露出第1体区域103a的接触沟槽，在沟槽内配置第1欧姆电极109，由此使第1体区域103a与第1欧姆电极109直接相接。
为了简化说明，将漂移区域102d之中与体区域103相邻的区域102j、也就是被夹持在相邻的2个单位单元的各体区域103间的区域102j称为JFET(Junction Field-Effect Transistor)区域。该区域由第1碳化硅半导体层102的漂移区域102d构成。JFET区域102j的杂质浓度也可以和漂移区域102d之中JFET区域102j以外的区域的杂质浓度相同。或者，为了降低JFET区域102j中的电阻，也可以使杂质浓度比漂移区域102d的其他区域还高。这种JFET区域102j例如可以通过以离子注入等方式将第1导电型的杂质(在此为n型)导入漂移区域102d的规定的区域中而形成。在漂移区域102d之中JFET区域102j以外的区域的掺杂浓度例如为5×1015cm-3左右时，JFET区域102j的浓度例如为1×1017cm-3。
在第1碳化硅半导体层102上也可以设置与体区域103及杂质区域104的至少一部分分别相接的第1导电型的第2碳化硅半导体层106。第2碳化硅半导体层106更优选与杂质区域104及漂移区域102d(JFET区域102j)电连接、且配置于第1体区域103a上。
本实施方式中，第2碳化硅半导体层106通过外延生长而形成。第2碳化硅半导体层106在与第1体区域103a相接的区域内包括沟道区域106c。沟道区域106c的长度(沟道长L)相当于以图3(b)所示出的双向箭头表示的长度L。即，由附图中的第1体区域103a的上表面(与第2碳化硅半导体层106相接的表面)的水平方向尺寸来规定MISFET的“沟道长”。
第2碳化硅半导体层106之上配置有栅极绝缘膜107。栅极绝缘膜107之上配置有栅电极108。栅电极108至少位于沟道区域106c的上方。另外，也可以不形成第2碳化硅半导体层106而是按照与第1碳化硅半导体层102相接的方式来设置栅极绝缘膜107。该情况下，在第1体区域103a的表面部分形成沟道(反转沟道)。
按照覆盖栅电极108的方式来配置层间绝缘膜111，并在层间绝缘膜111上设置上部布线电极112。上部布线电极112经由设置于层间绝缘膜111的接触孔111c而与第1欧姆电极109连接。在半导体基板101的背面配置有第2欧姆电极110。也可以在第2欧姆电极110进一步配置背面布线电极113。
在从上部布线电极112侧观察半导体元件100的情况下，半导体元件100的单位单元100u例如具有正方形形状。单位单元100u也可以具有长方形或四边形以外的长方形、多边形形状。图4(a)表示将单位单元100u并联地配置时的剖面构造。再有，如图4(b1)所示，单位单元100u例如在x及y方向上二维地排列，y方向的排列既可以是交替地以1/2的间隔进行移位，还可以如图4(b2)所示的那样进行排列。在单位单元100u具有于一个方向上长的形状的情况下，也可以如图4(c)所示并联地配置。由这样配置的多个单位单元100u来构成半导体元件的单位单元区域100ul。
如图3(c)所示，在单位单元区域100ul的周围配置有末端区域100f及二极管区域115d。虽然这些区域的基本构成和图1(b)中示出的图是同样的，但在此更具体地示出。其中，针对同一记号为了避免重复而省略细节。
在二极管区域115d中配置有第2导电型区域103d，其包含第2导电型的高浓度区域103ad和第2导电型的低浓度区域103bd。再有，在第2导电型区域103d内配置第2导电型的接触区域105。接触区域105至少与高浓度区域103ad电连接。在图示的例子中，第2导电型的高浓度区域103ad及第2导电型的低浓度区域103bd在深度方向上各自具有与第1体区域103a及第2体区域103b大体相同的杂质浓度分布。第1欧姆电极109和第2导电型区域103d中的高浓度区域103ad及接触区域105相接。如之前所说明过的，在高浓度区域103ad的掺杂浓度充分高的情况下，未必一定需要接触区域105。该情况下，也可以在高浓度区域103ad设置接触沟槽、并在沟槽内形成第1欧姆电极109，由此使高浓度区域103ad与第1欧姆电极109直接相接。再有，单位单元区域100ul形成的第2碳化硅半导体层106、栅极绝缘膜107、栅电极108也可以延伸到二极管区域115d的一部分。其中，由于在第2导电型区域103d内并未配置源极区域，故不会形成沟道。另外，也可以仅使周缘单元的体区域103之中位于末端区域100f侧的部分作为第2导电型区域103d发挥功能。该情况下，仅在周缘单元的体区域103之中位于单位单元区域100ul侧的部分配置源极区域104。
第2导电型区域103d在形成于层间绝缘膜111的开口部内与第1欧姆电极109相接。第1欧姆电极109和上部布线电极112连接。因此，第2导电型区域103d通过上部布线电极112而与单位单元区域100ul并联地电连接。
二极管区域115d优选利用单位单元区域100ul中的各单位单元100u的构造来形成。二极管区域115d例如也可以具有除了不具有第2碳化硅半导体层106、杂质区域104等这一点以外和单位单元100u是同样的构成。即，单位单元100u的相当于体区域103的区域成为第2导电型区域103d。再有，例如具有沟槽构造的MISFET那样，在单位单元区域100ul中的第1碳化硅半导体层102的整个表面区域内配置了p型层的情况下，配置于单位单元区域100ul内的p型层也可以延伸到二极管区域115d而构成第2导电型区域103d。
第2导电型区域103d的各区域103ad、103bd的厚度虽然并未特别地限定，但优选高浓度区域103ad的厚度例如为15nm以上、低浓度区域103bd的厚度例如为100nm以上。由此，可以更可靠地缓和第2导电型区域103d底部的角产生的电场集中。
环区域103f(高浓度环区域103af)被层间绝缘膜111覆盖。也可以在半导体元件100的芯片端配置：抑制pn结引起的耗尽层到达芯片端的第1导电型的阻止区域104f、上部布线112f、及对阻止区域104f与上部布线112f进行电连接的接触电极109f。上部布线112f及接触电极109f被设置在层间绝缘膜111的开口部内。上部布线电极112和上部布线112f并不是直接相接的。另外，上部布线电极112和上部布线112f也可以采用相同的导电膜来形成。阻止区域104f也可以是具有与源极区域104相同的杂质浓度的n+型区域。
按照覆盖上部布线112f的整体、及上部布线电极112的一部分的方式设置钝化膜114。钝化膜114也可以覆盖单位单元区域100ul上的单位单元100u的至少一部分。再有，与单位单元区域100ul同样地，也可以在第2欧姆电极110上配置背面布线电极113。
接着，参照图5～图9，详述本实施方式的半导体元件100的制造方法。各图的(a1)～(a3)分别是单位单元区域100ul的工序剖视图，(b1)～(b3)分别是末端区域100f的工序剖视图且与(a1)～(a1)所示的工序相对应。
首先，准备半导体基板101。半导体基板101例如是低电阻(电阻率0.02Ωcm)的n型4H-SiC斜切基板(off-cut substrate)。
如图5(a1)及(b1)所示，在半导体基板101之上使高电阻的第1碳化硅半导体层102外延生长。也可以在形成第1碳化硅半导体层102之前，在半导体基板101上堆积由高杂质浓度的SiC构成的缓冲层。本实施方式中，为了简化而省略缓冲层的图示。缓冲层的杂质浓度例如为1×1018cm-3、厚度为1μm。第1碳化硅半导体层102例如由n型4H-SiC构成，杂质浓度及膜厚例如分别为1×1016cm-3及10μm。
接着，如图5(a2)及(b2)所示，在第1碳化硅半导体层102之上形成例如由SiO2构成的掩模201。然后，如图5(a3)及(b3)所示，向第1碳化硅半导体层102之中想要形成体区域、二极管区域及环区域的部分注入例如Al离子。由此，在单位单元区域100ul形成：以高浓度形成于第1碳化硅半导体层102的浅的区域内的第1体注入区域103a’；以比第1体注入区域103a’更低的浓度形成在比第1体注入区域103a’更深的区域的第2体注入区域103b’。再有，在末端区域100f同时形成之后成为环区域103f的高浓度环注入区域103af’及低浓度环注入区域103bf’、和之后成为第2导电型区域103d的高浓度注入区域103ad’及低浓度注入区域103bd’。因此，如之前所说明过的，可以形成能够抑制末端区域100f中的耐压劣化的环区域。再有，通过同时进行用于形成这种环区域的离子注入和用于形成体区域的离子注入，从而能够简化工序。
第1体注入区域103a’及第2体注入区域103b’是通过使被注入的离子活化而分别成为第1体区域103a及第2体区域103b的。第1碳化硅半导体层102’之中第1体区域103a及第2体区域103b以外的区域成为漂移区域102d。此时的体区域103的注入分布例如也可以和图2示出的分布同样。
本实施方式中，采用掩模201进行高浓度的区域103a’、103ad’、103af’的形成和低浓度的区域103b’、103bd’、103bf’的形成。为此，在此也可实现工序的简化。该情况下，由于采用同一掩模201，故从半导体基板101的主面的法线方向看，高浓度的区域的轮廓和低浓度的区域的轮廓大体相同。因此，能够将相邻的单位单元间的体区域103的间隔抑制得较小。例如，可以将体区域103的间隔设定为所希望的值(例如1μm)。作为末端构造，在如JTE构造那样设置了多个区域不同的注入层的情况下，如此处示出的那样，单位单元与末端区域的同时形成或精度优良地形成是极其困难的。在以不同工序形成高浓度的区域和低浓度的区域的情况下，会伴随着掩模的再配置或掩模的形状变化等，无法将体区域的间隔(之后的JFET区域的宽度)设定为所希望的值。例如，若采用不同的掩模并以不同工序来形成第1体注入区域103a’与第2体注入区域103b’，则在与基板面平行的方向上有可能产生注入偏差。结果，从半导体基板101的主面的法线方向看，存在第1体注入区域103a’与第2体注入区域103b’的轮廓错开、JFET区域缩窄的担心。这会牵涉到MISFET的导通电阻的增加。由此，在本实施方式中，优选采用相同的掩模201来形成第1体注入区域103a’与第2体注入区域103b’。同样地，若采用相同的掩模201来形成之后成为环区域103f的高浓度环注入区域103af’和低浓度环注入区域103bf’，则可以缩小相邻的环区域103f的间隔，因此可以减小末端区域100f所需要的面积、可以抑制芯片面积。再有，通过采用相同的掩模201来形成之后成为第2导电型区域103d的高浓度注入区域103ad’及低浓度注入区域103bd’，从而可以减小二极管区域115d所需要的面积。
接着，如图6(a1)及(b1)所示，按照覆盖掩模201的方式，全面地堆积掩模202。接下来，按照覆盖形成末端区域、二极管区域及之后接触区域的区域的方式对抗蚀剂进行图案化，以形成抗蚀剂掩模203。掩模201和掩模202优选采用在干蚀刻工序中能取选择比的材料来形成。例如，也可以将掩模201的材料设为SiO2、将掩模202的材料设为多晶硅。
接着，如图6(a2)及(b2)所示，将抗蚀剂掩模203作为蚀刻掩模，对掩模202进行干蚀刻。由此，在单位单元区域，通过所谓的自校准(selfalign)工序，掩模202的一部分残留在掩模201的侧面上，形成侧壁202’(图6(a2))。在末端区域及二极管区域，内掩模202被抗蚀剂掩模203覆盖而并未被蚀刻(图6(b2))。
接着，如图6(a3)及(b3)所示，在除去了抗蚀剂掩模203之后，向第1碳化硅半导体层102之中未被掩模201、202及侧壁202’的任一个覆盖的部分例如掺杂N离子，形成源极注入区域104’。在以离子注入形成的情况下，按照杂质浓度例如为5×1019cm-3左右的n型区域以200～300nm左右的厚度形成的方式，选择注入能量或剂量等的离子注入条件。由此，在第1体注入区域103a’的内部形成源极注入区域104’。这样，根据本实施方式，可以精度优良地控制相当于MISFET的沟道的部分的宽度、即图6(a3)中的之后对栅极长L进行规定的距离L’。距离L或L’是根据侧壁202’的宽度来规定的，例如为0.5μm左右。
在具有沟道层的MISFET中，为了将栅极长L设定成所希望的值，优选采用图6(a2)示出的自校准工序，精度优良地在第1碳化硅半导体层102内预先形成源极注入区域104’及体注入区域103’。如果不采用上述的自校准工序来形成源极注入区域104’及体注入区域103’，则例如在单位单元内也会产生对准偏差，存在无法获得规定的栅极长L的可能性。根据情况，栅极长L会因为对准偏差而过度减小，晶体管的沟道有可能会短路。为了避免该现象，优选采用上述自校准工序。另外，取代采用自校准工序，也可以在考虑了掩模的对准偏差的基础上将栅极长L设定得足够大。但是，若充分地增大栅极长L，则晶体管的沟道电阻或增大，结果导致导通电阻增加。由此，在此优选在源极区域形成用的掩模201、202的形成过程中适用自校准工序。
接着，如图7(a1)及(b1)所示，在将掩模201、202、202’全部除去之后，在第1碳化硅半导体层102上形成新的掩模204。掩模204在末端区域中的要形成阻止区域的区域上具有开口部。接下来，将掩模204用作注入掩模，通过向第1碳化硅半导体层102注入例如N离子，从而形成阻止注入区域104f’。此时的注入条件例如也可以与形成源极注入区域104’之际的条件同样。
接着，除去掩模204，如图7(a2)及(b2)所示，在第1碳化硅半导体层102上形成新的掩模205。掩模205在要形成接触区域的区域上具有开口部。将掩模205用作注入掩模，通过向第1碳化硅半导体层102注入例如Al离子，从而形成接触注入区域105’。在此，在之后的体区域的内部及之后的二极管区域的内部各自形成接触注入区域105’。此时的注入条件可选择为例如掺杂浓度约1×1020cm-3、深度约400nm左右。在单位单元区域，虽然接触注入区域105’形成于第1体注入区域103a’内，但如图所示，优选到达第2体注入区域103b’内。即，优选接触注入区域105’在侧面的上部与第1体注入区域103a’相接、在侧面的下部及底面与第2体注入区域103b’相接。然后，除去掩模205。
接下来，如图7(a3)及(b3)所示，根据需要，在第1碳化硅半导体层102上形成掩模206，掩模206在成为JFET区域的区域上具有开口部，通过向漂移区域102d注入例如N离子，从而形成JFET注入区域102j’。JFET注入区域102j’的掺杂浓度例如为1×1017cm-3左右、注入深度例如为0.6～1μm左右。
其中，优选将半导体基板101加热到200℃以上后再进行到此为止所描述的基于离子注入的注入区域形成工序。
形成了这些离子注入区域后，除去掩模206。接下来，在约1600～1900左右的高温下进行活化退火。由此，如图8(a1)及(b1)所示，由注入区域103a’、103b’、103ad’、103bd’、103af’、103bf’、104’、105’、104f’分别形成第1体区域103a、第2体区域103b、高浓度区域103ad、低浓度区域103bd、高浓度环区域103af、低浓度环区域103bf、杂质区域104、接触区域105及阻止区域104f。其中，优选在第1碳化硅半导体层102的表面(已形成注入区域的表面)堆积碳膜(未图示)，在该状态下进行活化退火。由此，可以抑制起因于活化退火的第1碳化硅半导体层102的表面粗糙。
活化退火后，在表面上堆积了碳膜的情况下，除去该碳膜。碳膜例如可暴晒在氧等离子体中除去。然后，也可以根据需要将第1碳化硅半导体层102的表面稍微氧化，除去所获得的热氧化膜(厚度：例如15nm左右)，由此进行清洗。
接着，如图8(a2)及(b2)所示，在包含第1体区域103a、杂质区域104及接触区域105在内的第1碳化硅半导体层102的整个表面上，使成为之后的第2碳化硅半导体层(沟道层)的第2碳化硅半导体层106’外延生长。本实施方式中，按照之后的第2碳化硅半导体层的杂质浓度N(cm-3)及厚度d(nm)例如满足以下条件的方式，适宜调整第2碳化硅半导体层106’的厚度及杂质浓度。
N＝2×1018
d＝30
例如，相对于之后的第2碳化硅半导体层的厚度d来说，第2碳化硅半导体层106’的厚度d’为d+d0。在此，d0表示后述的因热氧化等引起的第2碳化硅半导体层的膜减少量。例如，如果该膜减少量d0为50nm，则第2碳化硅半导体层106’的厚度d’为80nm。
接下来，如图8(a3)及(b3)所示，通过干蚀刻除去第2碳化硅半导体层106’的规定部位，以得到第2碳化硅半导体层106。在此，可除去第2碳化硅半导体层106’之中位于末端区域及二极管区域的部分。然后，例如借助热氧化，在第2碳化硅半导体层106的表面形成栅极绝缘膜107。接下来，在栅极绝缘膜107的所希望的区域上形成栅电极108。
在通过热氧化形成栅极绝缘膜107的情况下，由于第2碳化硅半导体层106的一部分会成为栅极绝缘膜107，故考虑因热氧化而消失的厚度，按照形成栅极绝缘膜107之后的第2碳化硅半导体层106的厚度成为上述厚度d的方式来调整第2碳化硅半导体层106’(图8(b1))的厚度。例如，若将第2碳化硅半导体层106’的厚度设定为比上述厚度d还大约50nm左右，则经过了在栅极绝缘膜107的形成之前进行的第2碳化硅半导体层106的清洗工序和栅极绝缘膜107的形成工序之后而得到的第2碳化硅半导体层106的厚度，成为与规定的厚度d相同的程度。
栅电极108例如可通过在栅极绝缘膜107上堆积掺杂了7×1020cm-3左右的磷的多晶硅膜并采用掩模(未图示)对多晶硅膜进行干蚀刻而形成。多晶硅膜的厚度例如为500nm左右。栅电极108被配置为至少覆盖第2碳化硅半导体层106之中成为沟道的部分。
在此，由于采用图6(a2)中示出的自校准工序来形成源极区域104及体区域103并在其上形成作为沟道层的第2碳化硅半导体层106，故可很好地控制并形成成为MISFET的沟道的部分。例如，如专利文献1的图1所公开的，若从相当于沟道层的层之上形成相当于的源极区域的部分，则由于无法对体区域适用自校准工序，故存在沟道短路或导通电阻增加的担忧。由此，优选在以自校准工序形成的源极区域104及体区域103之上形成第2碳化硅半导体层106。
接下来，如图9(a1)及(b1)所示，按照覆盖栅电极108的表面及第1碳化硅半导体层102的表面的方式，例如借助CVD法堆积层间绝缘膜111。层间绝缘膜111例如采用SiO2来形成。层间绝缘膜111的厚度例如为1μm。接着，采用掩模(未图示)，借助干蚀刻在层间绝缘膜111、栅极绝缘膜107及第2碳化硅半导体层106形成：将杂质区域104的表面的一部分与接触区域105的表面露出的接触孔111A；将高浓度区域103ad的表面的一部分和接触区域105的表面露出的接触孔111B；及将阻止区域104f的表面的一部分露出的接触孔111C。
然后，如图9(a2)及(b2)所示，在接触孔111A、111B内形成第1欧姆电极109，在接触孔111C内形成接触电极109f。进而，在与半导体基板101的主面相反一侧的面(背面)上形成第2欧姆电极110。
在此，在层间绝缘膜111及接触孔111A、111B、111B内形成例如厚度为100nm左右的镍膜等金属膜。接下来，在惰性气氛中例如以950℃的温度进行5分钟的热处理，使金属膜(在此为镍膜)与碳化硅表面发生反应。然后，除去层间绝缘膜111上的镍膜和接触孔111A、111B、111C内未与碳化硅反应的镍。在接触孔111A、111B内形成由金属硅化物(在此为硅化镍)构成的第1欧姆电极109。同时，在接触孔111C内形成由硅化镍构成的接触电极109f。进而，第2欧姆电极110同样地也可以通过在半导体基板101的背面全面地例如堆积镍膜并借助热处理与半导体基板101的碳化硅表面发生反应来形成的。其中，也可以在实施用于形成第1欧姆电极的热处理之前，在半导体基板101的背面形成金属膜，同时进行用于形成第1欧姆电极与第2欧姆电极的热处理。
接下来，在层间绝缘膜111上及接触孔111A、111B、111C内堆积例如厚度为4μm左右的导电膜(例如铝膜)，并将其蚀刻成所希望的图案。由此，如图9(a3)及(b3)所示，在层间绝缘膜111上及接触孔111A、111B内形成上部布线电极112，在层间绝缘膜111上及接触孔111C内形成上部布线112f。也可以按照覆盖层间绝缘膜111的露出部分、上部布线电极112及上部布线112f的方式形成钝化膜114。在图示的例子中，钝化膜114被设置在末端区域100f及二极管区域115d上。钝化膜114例如为SiN膜，其厚度例如约为1.5μm。
虽然并未图示，但在芯片端的其他区域形成与栅电极108电连接的栅极布线(或栅极焊盘)。进而，也可以在第2欧姆电极110的背面形成贴片用的背面布线电极113。背面布线电极113例如也可以是自第2欧姆电极110侧起以Ti膜、Ni膜及Ag膜的顺序层叠Ti膜、Ni膜及Ag膜而得到的层叠膜。该情况下，Ti膜与第2欧姆电极110相接。这样，获得图3示出的半导体元件100。
本实施方式的半导体元件100在末端区域100f具备具有高浓度环区域103af与低浓度环区域103bf的环区域103f。为此，与具备了具有大体均衡的浓度分布的环区域1030f的现有的半导体元件1000(图12)相比，可以抑制耐压下降。再有，如果根据参照图5～图9而在前面描述过的方法，则在形成高浓度环区域103af及低浓度环区域103bf之际，同时形成单位单元区域中的第1体区域103a及第2体区域103b、和二极管区域中的高浓度区域103ad及低浓度区域103bd。由此，可以实现工序的简化。另外，如果和第1体区域103a及第2体区域103b与高浓度区域103ad及低浓度区域103bd之中的至少任一方同时形成高浓度环区域103af及低浓度环区域103bf，则获得工序简化的效果。
再有，在上述方法中，采用同一掩模连续地形成高浓度的区域和低浓度的区域，由此从半导体基板101的主面的法线方向看可以在相同的区域内形成高浓度的区域与低浓度的区域。因此，由于也可以考虑以不同工序形成了高浓度环区域103af与低浓度环区域103bf之际的图案的对准偏差而不将环区域103f的间隔设计得较大，故可以缩小末端区域100f的面积。还有，也可以回避因以不同工序形成了第1体区域103a与第2体区域103b之际的图案的对准偏差，使JFET区域(相邻的体区域的间隔)缩窄的问题。结果，也可以抑制JFET区域缩窄引起的MISFET的导通电阻的增加。
<基于体区域103的构造的效果的研究>
进而，发明人进行研究的结果，可明确：在如半导体元件100那样在末端区域100f形成高浓度环区域103af与低浓度环区域103bf之际，如果同时形成第1体区域103a与第2体区域103b，则也可以抑制单位单元区域100ul中的耐压劣化。
例如，在图12示出的现有的半导体元件1000中，由于体区域1030是以其掺杂浓度在深度方向上几乎固定的方式形成的，故与环区域1030f同样，在体区域1030底部的角部3000引起电场集中，存在无法获得所希望的耐压的担忧。
更具体地说明本发明人的研究结果。现有的半导体元件1000中，设为体区域1030的掺杂浓度相对于深度方向几乎固定，将体区域1030的深度设为0.6μm。再有，将漂移区域1020d的浓度设为1×1016cm-3。体区域1030的平均掺杂浓度为2×1018cm-3时的单位单元区域中的耐压要比2×1019cm-3时的耐压大262V。根据该结果可知：体区域1030的浓度越高，则电场集中就越增大、耐压就越劣化。与此相对，本实施方式的半导体元件100中，例如若将图2示出的环区域103f的深度方向的浓度分布适用于体区域103，则确认了与现有的半导体元件1000中将体区域1030的平均掺杂浓度设定为2×1018cm-3的情况相比，可以进一步将耐压劣化抑制约16V。
<基于二极管区域115d及末端区域100f的构造的效果的研究>
再者，本发明人对由第2导电型区域103d及环区域103f与漂移区域102d构成的pn结二极管所引起的元件耐压劣化抑制效果具体地进行了研究，因此在以下进行说明。
在此，作为实施例，将高浓度区域103ad及高浓度环区域103af的掺杂浓度设为2×1019cm-3、将低浓度区域103bd及低浓度环区域103bf的掺杂浓度设为约2×1018cm-3，来求取具有第2导电型区域103d及环区域103f的末端构造的耐压。再有，作为比较例，如图12(c)所示，求取深度方向上的浓度分布大体均衡且具有p型区域1030d及环区域1030f的末端构造的耐压。p型区域1030d及环区域1030f的掺杂浓度约为2×1018cm-3。还有，将实施例的第2导电型区域103d及比较例的p型区域1030d的深度、宽度等外观设为相同。同样地，将实施例及比较例的环区域103f、1030f的深度、宽度、个数设为相同。
图10是表示实施例及比较例的末端构造(pn结二极管)的元件耐压的累积频率分布的图表。根据该图表可明确：若使二极管区域及环区域的掺杂浓度在上部(浅的部分)升高(实施例)，则与二极管区域及环区域整体具有相同的掺杂浓度的情况(比较例)相比，可以实现高耐压的元件。若以中值(median)进行比较，则根据比较例的末端构造而得到的元件耐压为671V，与此相对，根据实施例的末端构造，则可获得728V的元件耐压。
在本实施方式的各单位单元100u中，通过包括具有浓度不同的第1体区域103a与第2体区域103b的体区域103，从而实现元件耐压的抑制。进而，通过独立地控制体区域103的上层与下层的掺杂浓度，从而也可获得以下的效果。
通过适当地选择第1体区域103a的掺杂浓度、第2碳化硅半导体层106的掺杂浓度及膜厚、栅极绝缘膜107的膜厚，从而能够将晶体管的阈值电压Vth维持为正(也就是说常截止)，同时在以第1欧姆电极109的电位为基准的栅电极108的电位为零以上且低于晶体管的阈值电压Vth的情况下，能够作为电流自第1欧姆电极(源电极)109经由第2碳化硅半导体层106(沟道层)而流向第2欧姆电极(漏电极)110的二极管进行动作。例如，将第1体区域103a的平均掺杂浓度设为2×1019cm-3、将第2碳化硅半导体层106的杂质浓度及膜厚分别设为2.3×1018cm-3及30nm、将栅极绝缘膜107的膜厚设为70nm。在这样设定的半导体元件100中，可以将晶体管的阈值维持为正，同时可以使二极管的启动电压(二极管中流过绝对值为1mA的电流所需的、第1欧姆电极(源极)109-第2欧姆电极(漏极)110间的电压)例如为0.5V左右，和由体区域103及漂移区域102d构成的pn二极管(启动电压为2.5V左右)具有明显不同的电流-电压特性。这样，在使半导体元件100作为二极管进行动作的情况下，为了方便将该二极管称为“沟道二极管”。
本申请说明书中，将以第1欧姆电极S的电位为基准的第2欧姆电极D的电位设为Vds，将以第1欧姆电极S的电位为基准的栅电极G的电位设为Vgs，将从第2欧姆电极D流向第1欧姆电极S的电流的朝向定义为“顺向”、将从第1欧姆电极S流向第2欧姆电极D的电流的朝向定义为“逆向”。其中，电位及电压的单位均为伏特(V)。
在本发明的半导体元件100中，可以独立地控制对元件耐压造成影响的第2体区域103b、和对晶体管的阈值电压Vth及沟道二极管的启动电压Vf0造成影响的第1体区域103a。为此，可以将沟道二极管用作在转换电路中使晶体管反向并联连接的回流二极管，可以实现具有高的耐压及可靠性的半导体元件。维持元件耐压的状态不变，为了缩小沟道二极管的启动电压|Vf0|(优选1V以下、更优选0.6V以下)、且将晶体管的阈值电压Vth维持为正(优选2V以上、8V以下)，优选使第2体区域103b的平均杂质浓度比第1体区域103a的平均杂质浓度更小。如果将沟道二极管的启动电压设计为1V以下，则能够替代作为环流二极管的候补的由SiC构成的肖特基二极管，如果将沟道二极管的启动电压设计为0.6V以下，则能够替代由Si构成的快速恢复二极管。也就是说，可以不使用这些环流二极管，仅用半导体元件100就能一并具备环流二极管的功能。
若低启动电压(例如1V以下)的沟道二极管发挥功能，则具有由体区域103及漂移区域102d构成的pn结的体二极管中基本不会有电流流过，可以获得大电流。在现有的半导体元件中，若pn结中持续流过大电流，则存在SiC中的缺陷生长而使得半导体元件的导通电阻或体二极管的电阻增加的问题，但是在本实施方式的半导体元件100中，由于可以使体二极管中基本没有电流流过地具有二极管功能，故结晶缺陷不会增加，可以维持高可靠性。
优选顺向电流的阈值电压Vth在2V以上。作为功率电路的转换电路(inverter circuit)中通常使用的半导体元件优选是常截止(Vth＞0V)的。这是因为：无论何种要因使得栅极控制电路故障而导致栅极电压变为0V，都可以切断漏极电流，因此是安全的。再有，若变为高温，则MISFET的阈值电压下降。例如，在SiC-MISFET的情况下，有时以100℃的温度上升就约下降1V。在此，如果按照栅极不会因噪声而导通的方式将噪声极限设为1V，则优选将室温下的Vth设定为2V(1V+1V)以上。再有，若阈值电压过高，则使晶体管导通之际的栅极电压也相应地增大，由于使栅极电压产生的电源的制约较多，故在实际应用中优选将阈值电压设定为8V以下。
图11表示使体区域103之中与第2碳化硅半导体层106(沟道层)相接的部分的掺杂浓度(在此为第1体区域103a的掺杂浓度)发生了变化时的、晶体管的阈值电压Vth及沟道二极管的启动电压Vf0。若使第1体区域103a的掺杂浓度变化，则阈值电压Vth也会变化，但在此通过适宜地变更第2碳化硅半导体层106的掺杂浓度，从而将阈值电压Vth设定为约3V。
根据图11可知：若将阈值电压Vth设为固定，启动电压Vf0表现出第1体区域103a的掺杂浓度越高则越变小的倾向。因此，可知：为了在维持晶体管的阈值电压Vth的同时将沟道二极管的启动电压Vf0抑制得较小，优选第1体区域103a的掺杂浓度尽可能地大。
这样，根据本实施方式，能够独立地控制元件耐压和内置二极管的启动电压或晶体管的阈值电压。在设计半导体元件100之际，优选一边使第1体区域103a的杂质浓度变化、一边调整第2碳化硅半导体层106的杂质浓度及厚度，由此将半导体元件100的阈值电压Vth保持固定，同时第1欧姆电极109与栅电极108之间的电位相等时，进行对电流从第1欧姆电极109流向第2欧姆电极110时的电流开始流动的电压的绝对值进行控制的工序，选择各区域的杂质浓度或厚度。
另外，本发明并未限定于上述的实施方式。碳化硅也可以是4H-SiC以外的多型的(6H-SiC、3C-SiC、15R-SiC等)。再有，在上述实施方式中，半导体基板101的主面虽然是从(0001)面斜切的主面，但也可以是其他的面((11-20)面或(1-100)面、(000-1)面)及它们的斜切面。进而，半导体元件100也可以具有异质结。例如，作为半导体基板101而采用Si基板，作为第1碳化硅半导体层102也可以在Si基板上形成碳化硅半导体层(3C-SiC)。
-工业实用性-
根据本发明，可以提供一种能够抑制末端区域中的耐压不良的碳化硅半导体元件。再有，可以提供一种可抑制导通电阻增加且工序简便的半导体元件的制造方法。为此，本发明能适用于采用了碳化硅的各种半导体装置，尤其是能适宜地用于作为转换电路等的开关切换元件而采用的功率半导体器件中。
-符号说明-
100  半导体元件
100ul  单位单元区域
100f  末端区域
101  半导体基板
102  第1碳化硅半导体层
102d  漂移区域
102j  JFET区域
103  体区域
103a  第1体区域
103b  第2体区域
103f  环区域
103af  高浓度环区域
103bf  低浓度环区域
103d  二极管区域
103ad  高浓度区域
103bd  低浓度区域
104  杂质区域(源极区域)
105  接触区域
106  第2碳化硅半导体层(沟道层)
107  栅极绝缘膜
108  栅电极
109  第1欧姆电极(源电极)
110  第2欧姆电极(漏电极)
111  层间绝缘膜
112  上部布线电极
113  背面布线电极
115d  二极管区域

Claims (21)

1.一种半导体元件，其具备基板、及位于所述基板的主面上且包含第1导电型的漂移区域的第1碳化硅半导体层，其中，
从所述基板的所述主面的法线方向看，该半导体元件包括：单位单元区域、及位于所述单位单元区域与所述半导体元件的端部之间的末端区域，
所述末端区域在所述第1碳化硅半导体层具有被配置为与所述漂移区域相接的第2导电型的环区域，
所述环区域包括：与所述第1碳化硅半导体层的表面相接的高浓度环区域；及以比所述高浓度环区域低的浓度包含第2导电型的杂质且在底面与所述第1碳化硅半导体层相接的低浓度环区域，
所述高浓度环区域的侧面与所述漂移区域相接，
从所述半导体基板的所述主面的法线方向看，所述高浓度环区域与所述低浓度环区域具有相同的轮廓。
2.根据权利要求1所述的半导体元件，其中，
所述高浓度环区域的平均杂质浓度为所述低浓度杂质区域的平均杂质浓度的2倍以上。
3.根据权利要求1或2所述的半导体元件，其中，
所述高浓度环区域的沿着所述基板的所述主面的法线的厚度为15nm以上，
所述低浓度环区域的沿着所述基板的所述主面的法线的厚度为100nm以上。
4.根据权利要求1～3中任一项所述的半导体元件，其中，
该半导体元件还包括二极管区域，从所述基板的所述主面的法线方向看，所述二极管区域位于所述单位单元区域与所述末端区域之间，
所述二极管区域在所述第1碳化硅半导体层具有被配置为与所述漂移区域相接的第2导电型区域，
所述第2导电型区域包括：与所述第1碳化硅半导体层的表面相接的高浓度区域；及以比所述高浓度区域低的浓度包含第2导电型的杂质且在底面与所述漂移区域相接的低浓度区域，
从所述半导体基板的所述主面的法线方向看，所述高浓度区域与所述低浓度区域具有相同的轮廓。
5.根据权利要求4所述的半导体元件，其中，
所述高浓度区域的平均杂质浓度为所述低浓度区域的平均杂质浓度的2倍以上。
6.根据权利要求4或5所述的半导体元件，其中，
所述高浓度区域的沿着所述基板的所述主面的法线的厚度为15nm以上，
所述低浓度区域的沿着所述基板的所述主面的法线的厚度为100nm以上。
7.根据权利要求4～6中任一项所述的半导体元件，其中，
所述环区域的深度方向上的杂质浓度分布和所述第2导电型区域的深度方向上的杂质浓度分布大体相等。
8.根据权利要求1～7中任一项所述的半导体元件，其中，
所述单位单元区域包括多个单位单元，
各单位单元还具备：
在所述第1碳化硅半导体层内，与所述漂移区域相邻配置的第2导电型的体区域；
位于所述体区域内的第1导电型的杂质区域；
配置于所述第1碳化硅半导体层之上的栅极绝缘膜；
配置于所述栅极绝缘膜之上的栅电极；
与所述杂质区域电连接的第1欧姆电极；以及
设置在所述基板的与所述主面相反一侧的面上的第2欧姆电极。
9.根据权利要求8所述的半导体元件，其中，
所述各单位单元还具备配置为在所述第1碳化硅半导体层上与所述体区域的至少一部分及所述杂质区域的至少一部分分别相接的第1导电型的第2碳化硅半导体层。
10.根据权利要求8或9所述的半导体元件，其中，
所述体区域包括：
与所述第1碳化硅半导体层的表面相接的第1体区域；以及
以比所述第1体区域低的浓度包含第2导电型的杂质且在底面与所述第1碳化硅半导体层相接的第2体区域
11.根据权利要求10所述的半导体元件，其中，
所述体区域的深度方向上的杂质浓度分布和所述环区域的深度方向上的杂质浓度分布大体相等。
12.根据权利要求10或11所述的半导体元件，其中，
从所述基板的所述主面的法线方向看，所述第1体区域与所述第2体区域具有相同的轮廓。
13.根据权利要求1～12中任一项所述的半导体元件，其中，
所述高浓度环区域及所述低浓度环区域是通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子而形成的。
14.根据权利要求4～7中任一项所述的半导体元件，其中，
所述高浓度区域及所述低浓度区域是通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子而形成的。
15.根据权利要求10～12中任一项所述的半导体元件，其中，
所述第1体区域及所述第2体区域是通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子而形成的。
16.一种半导体元件的制造方法，是权利要求1～12中任一项所述的半导体元件的制造方法，其中，
该制造方法包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域及所述低浓度环区域的工序。
17.一种半导体元件的制造方法，是权利要求4～7中任一项所述的半导体元件的制造方法，其中，
该制造方法包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述高浓度区域及所述低浓度区域的工序。
18.一种半导体元件的制造方法，是权利要求10～12中任一项所述的半导体元件的制造方法，其中，
该制造方法包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述第1体区域及所述第2体区域的工序。
19.一种半导体元件的制造方法，是权利要求10～12中任一项所述的半导体元件的制造方法，其中，
所述半导体元件还具备位于所述单位单元区域与所述末端区域之间的二极管区域，
所述二极管区域在所述第1碳化硅半导体层具有配置为与所述漂移区域相接的第2导电型区域，
所述第2导电型区域包括：与所述第1碳化硅半导体层的表面相接的高浓度区域；及以比所述高浓度区域低的浓度包含第2导电型的杂质且在底面与所述漂移区域相接的低浓度区域，
所述半导体元件的制造方法包括通过采用相同的注入掩模并向所述第1碳化硅半导体层的一部分注入第2导电型的杂质离子来形成所述高浓度环区域、所述低浓度环区域、所述第1体区域、所述第2体区域、所述高浓度区域及所述低浓度区域的工序。
20.一种半导体元件的制造方法，是权利要求10～12中任一项所述的半导体元件的制造方法，其中，
该制造方法包括：通过在使所述半导体元件的所述第1体区域的杂质浓度发生变化的同时对所述第2碳化硅半导体层的杂质浓度及厚度进行调整，从而将所述半导体元件的阈值电压保持固定，并且在所述第1欧姆电极与所述栅电极之间的电位相等时，控制使电流从所述第1欧姆电极流向所述第2欧姆电极时的、电流开始流动的电压的绝对值的工序。
21.一种半导体元件，其具备基板、及位于所述基板的主面上且包含第1导电型的漂移区域的第1碳化硅半导体层，其中，
从所述基板的所述主面的法线方向看，该半导体元件包括：单位单元区域、及位于所述单位单元区域与所述半导体元件的端部之间的末端区域，
所述末端区域在所述第1碳化硅半导体层具有被配置为与所述漂移区域相接的第2导电型的环区域，
所述环区域包括：与所述第1碳化硅半导体层的表面相接的高浓度环区域；及以比所述高浓度环区域低的浓度包含第2导电型的杂质且在底面与所述第1碳化硅半导体层相接的低浓度环区域，
所述高浓度环区域的侧面与所述漂移区域相接，
从所述半导体基板的所述主面的法线方向看，所述高浓度环区域与所述低浓度环区域具有相同的轮廓，
所述单位单元区域包括多个单位单元，
各单位单元具备：
在所述第1碳化硅半导体层内，与所述漂移区域相邻配置的第2导电型的体区域；
位于所述体区域内的第1导电型的杂质区域；
配置于所述第1碳化硅半导体层之上的栅极绝缘膜；
配置于所述栅极绝缘膜之上的栅电极；
与所述杂质区域电连接的第1欧姆电极；以及
设置在所述基板的与所述主面相反一侧的面上的第2欧姆电极，
通过在使所述第1体区域的杂质浓度变化的同时对所述第2碳化硅半导体层的杂质浓度及厚度进行调整，从而将所述半导体元件的阈值电压保持固定，并且在所述第1欧姆电极与所述栅电极之间的电位相等时，控制使电流从所述第1欧姆电极流向所述第2欧姆电极时的、电流开始流动的电压的绝对值，由此设计出该半导体元件。
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