CN202394977U - 半导体元件及半导体装置 - Google Patents

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Abstract

提供一种半导体元件及半导体装置。半导体元件具备：第1导电型的半导体基板；位于半导体基板主面上的第1导电型的第1碳化硅半导体层；与第1碳化硅半导体层的表面相接且位于第1碳化硅半导体层内的第2导电型的体区域；位于体区域内的第1导电型的杂质区域；与体区域及杂质区域相接且配置于第1碳化硅半导体层表面的第1导电型的第2碳化硅半导体层；与杂质区域电连接的第1欧姆电极；设置于半导体基板背面的第2欧姆电极。第2导电型的体区域包括与第2碳化硅半导体层的表面相接的第1体区域和介于第1体区域与第1碳化硅半导体层之间的第2体区域。从垂直于半导体基板主面的方向看，第2体区域的外周的上端部分与第1体区域的外周一致。

Description

半导体元件及半导体装置
技术领域
本实用新型涉及半导体元件。特别涉及碳化硅半导体元件(功率半导体器件)。
背景技术
碳化硅(silicon carbide：SiC)与硅(Si)相比是带隙大的高硬度半导体材料，被应用于功率元件、耐环境元件、高温工作元件、高频元件等各种半导体装置。其中，对半导体元件或整流元件等功率元件的应用备受关注。采用了SiC的功率元件与Si功率元件相比，其优点在于可大幅度降低功耗。另外，SiC功率元件能灵活运用这种特性，与Si功率元件相比，能够实现更小型的半导体装置。
采用了SiC的功率元件中的代表性半导体元件为金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)。下面，有时将SiC的MISFET简称为“SiC-FET”。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor：MOSFET)是MISFET的一种。
当SiC的pn结中流过正向电流时，因基板底面错位而导致层叠缺陷增大的SiC固有的问题。在将SiC-FET作为开关元件而例如使用于对电机等负载进行驱动控制的电力转换器等的情况下，会产生这种问题。在作为电力转换器的开关元件而使用SiC-FET的情况下，有时在SiC-FET处于截止状态时流过“回流电流”。作为该回流电流的路径，有时会利用存在于SiC-FET内的pn结。由于这种pn结存在于构成SiC-FET的半导体元件的内部并起到二极管的功能，因此被称为“体二极管(body-diode)”。若将存在于SiC-FET内的pn结二极管(体二极管)用作回流二极管，则在作为pn结的体二极管中电流沿正向流动。若这种电流流经SiC的pn结，则认为因体二极管的双极性动作会促使SiC-FET的晶体劣化(pn结中的层叠缺陷增大)(例如，专利文献1、非专利文献1、2)。
若促使SiC-FET的晶体劣化，则体二极管的导通电压会上升。另外，若将体二极管用作回流二极管，则因pn结二极管的双极性动作而导致二极管从导通状态过渡为截止状态时，流过反向恢复电流。反向恢复电流会导致产生恢复损耗，也会导致开关速度的降低。
为解决将体二极管用作回流二极管而产生的这种问题，提出了将作为电子部件的回流二极管元件与SiC-FET反并联连接，使回流电流流过回流二极管元件(例如，专利文献2)。
专利文献1：JP特开2008-17237号公报
专利文献2：JP特开2002-299625号公报
非专利文献1：荒井和雄、吉田貞史  共編、SiC素子の基礎と応用(SiC元件的基础与应用)(オ一ム社、2003、P206)
非专利文献2：Materials Science Forum Vols.389-393(2002)pp.1259-1264
专利文献2公开的SiC半导体装置使用SiC的SBD作为“回流二极管元件”。SBD的上升沿电压比SiC-FET的体二极管低。因此，在回流电流小时由于回流电流流过SBD，所以在体二极管中不会流过回流电流。
然而，若将SiC的SBD用作回流二极管元件，则由于碳化硅半导体材料仍是高价，因而SiC的SBD也是高价，导致电路成本增加。进而，若将专利文献2的SiC-FET用作电力转换器，则还存在如下问题：在体二极管中流过了回流电流的情况下，SiC-FET的耐压劣化等故障率上升，由此成为可靠性低的电力转换器。另外，由于部件数增加与SiC-SBD搭载量相对应的量，因此电力转换器也相应变大，从而违背了希望实现小型化、轻量化的电力转换器的要求。
发明内容
本实用新型为了解决上述现有技术的课题中的至少一个，提供一种可通过抑制SiC半导体装置的晶体劣化的进程来确保高可靠性的SiC半导体元件。
本实用新型是一种半导体元件，具备：
第1导电型的半导体基板；
第1导电型的第1碳化硅半导体层，位于所述半导体基板的主面上；
第2导电型的体区域，与所述第1碳化硅半导体层的表面相接，且位于所述第1碳化硅半导体层内；
第1导电型的杂质区域，位于所述体区域内；
第1导电型的第2碳化硅半导体层，与所述体区域及所述杂质区域相接，且配置于所述第1碳化硅半导体层的表面；
所述第2碳化硅半导体层上的栅绝缘膜；
所述栅绝缘膜上的栅电极；
第1欧姆电极，与所述杂质区域电连接；和
第2欧姆电极，设置于所述半导体基板的背面，
所述第2导电型的体区域包括：与所述第2碳化硅半导体层的表面相接的第1体区域；和介于所述第1体区域与所述第1碳化硅半导体层之间的第2体区域，
从垂直于所述半导体基板的主面的方向来看，所述第2体区域的外周的上端部分与所述第1体区域的外周一致。
附图说明
图1(a)是表示本实用新型的半导体元件的第1实施方式的剖视图，(b)及(c)是表示单晶胞(unit cell)配置的示意图。
图2是表示图1所示的半导体元件100中相对于第2碳化硅半导体层106的杂质浓度及膜厚的、半导体元件100的阈值Vth与沟道二极管的上升沿电压|Vf0|的关系的图。
图3是表示本实用新型的半导体元件的第2实施方式的剖视图。
具体实施方式
本实用新型的半导体元件包括MISFET，该MISFET由起到沟道区域的作用的碳化硅半导体层、控制流过碳化硅半导体层的电流的栅电极、和与碳化硅半导体层电连接的第1欧姆电极及第2欧姆电极而构成。在以第1欧姆电极的电位为基准的栅电极的电位在零以上且小于晶体管的阈值电压Vth的情况下，该MISFET作为使电流从第1欧姆电极经由沟道区域向第2欧姆电极流动的二极管而进行动作。
在本申请的说明书中，将以第1欧姆电极S的电位为基准的第2欧姆电极D的电位设为Vds、将以第1欧姆电极S的电位为基准的栅电极G的电位设为Vgs，将从第2欧姆电极D流向第1欧姆电极S的电流的方向定义为“正向”、将从第1欧姆电极S流向第2欧姆电极D的电流的方向定义为“反向”。另外，电位及电压的单位都是伏特(V)。
(第1实施方式)
以下，参照附图，说明本实用新型的半导体元件的第1实施方式。图1(a)示意出本实施方式的半导体元件100的截面。图1(a)示出分别位于单点划线的右侧及左侧的2个半导体元件100的截面。这些构成单晶胞(unit cell)100u，市场出售的半导体装置包括多个单晶胞。
半导体元件100具备：第1导电型的半导体基板101、和位于半导体基板101的主面上的第1导电型的第1碳化硅半导体层102’。在本实施方式中，第1导电型为n型，第2导电型为p型。但是，也可以是第1导电型为p型，第2导电型为n型。半导体基板101具有n+型导电性，且由碳化硅构成。第1碳化硅半导体层102’为n-型。n或p导电型的右上角的“+”或“-”表示杂质的相对浓度。“n+”意味着n型杂质浓度比“n”高，“n-”意味着n型杂质浓度比“n”低。
在第1碳化硅半导体层102’内设有第2导电型的体区域103。将第1碳化硅半导体层102’的体区域103以外的区域称为漂移区域102。
体区域103包括第2导电型的第1体区域103a和第2导电型的第2体区域103b。第1体区域103a与第1碳化硅半导体层的表面102’s相连，第2体区域103b与体区域103的底面103u相连。第1体区域103a在垂直于半导体基板101的主面的方向上具有至少15nm的厚度，第2体区域103b在垂直于半导体基板101的主面的方向上具有至少100nm的厚度。在本实施方式中，第1体区域103a为p+型，第2体区域103b为p型。如以下的详细说明，优选第1体区域103a的平均杂质浓度在第2体区域103b的平均杂质浓度的2倍以上。如后述，本实施方式一方面通过第1体区域103a控制二极管的上升沿电压，另一方面通过第2体区域103b控制半导体元件100的耐压。
体区域103是通过向第1导电型的第1碳化硅半导体层102’导入第2导电型的杂质而形成的。因此，体区域103包含第1导电型的杂质及第2导电型的杂质，且将该体区域103规定为第2导电型的杂质浓度比第1导电型的杂质浓度高的区域。在体区域103的底面103u，与体区域103相接的漂移区域102(第1碳化硅半导体层102’)的第1导电型的杂质浓度等于第2体区域103b的第2导电型的杂质浓度。另外，在从垂直于半导体基板101的主面的方向看时，第1体区域103a的外周和第2体区域103b的外周具有一致的部分。即，第1体区域103a的外周和第2体区域103b的外周的上端部分一致。第2体区域103b的外周的下端部分朝向第2体区域103b的底面倾斜。
第1导电型的杂质区域104位于体区域103内。更具体而言，与第1碳化硅半导体层102’的表面102’s相接，且在第1体区域103a内设有杂质区域104。优选，第1体区域103a的底面位于比杂质区域104的底面104u更深的位置处。杂质区域104是n+型。杂质区域104被定义为起到第1导电型区域的作用的区域。因此，杂质区域104的底面104u位于起到第1导电型区域的作用的区域与起到体区域103的作用的区域的边界上。
优选，在第1体区域103a中形成第2导电型的接触区域105。优选，接触区域105为p+型。接触区域105与第2体区域103b相接。在杂质区域104上形成第1欧姆电极109。第1欧姆电极109形成在杂质区域104及接触区域105的表面上，且与杂质区域104及接触区域105这两个区域电接触。在第1体区域103a的杂质浓度足够大的情况下，也可不设置接触区域105。此时，也可在杂质区域104中设置露出第1体区域103a的接触沟(contact trench)，并通过在沟内形成第1欧姆电极109，使第1体区域103a和第1欧姆电极109直接相连。
为了简化说明，将漂移区域102中与体区域103相邻的区域102j、即介于相邻的2个单晶胞的各体区域103之间的区域102j称为JFET(Junction Field-Effect Transistor)区域。由于该区域由第1碳化硅半导体层102’构成，因此杂质浓度也可以与第1碳化硅半导体层102’相同，但是为了降低JFET区域102j中的电阻，也可通过离子注入等方式导入第1导电型的杂质(这里是指n型)，从而将杂质浓度设得比第1碳化硅半导体层102’高。
在第1碳化硅半导体层102’上设有分别与体区域103及杂质区域104的至少一部分相接的第1导电型的第2碳化硅半导体层106。第2碳化硅半导体层106更优选与杂质区域104及第1碳化硅半导体层102’中的相邻于第1体区域103a的JFET区域102j电连接，且形成在第1体区域103a上。
在本实施方式中，第2碳化硅半导体层106是通过外延生长法形成的。第2碳化硅半导体层106仅包括第1导电型杂质。在图1(a)所示的例子中，第2碳化硅半导体层106形成在杂质区域104上。由此，与第2碳化硅半导体层106和杂质区域104在平行于半导体基板101的主面的方向上相接的情况相比，能够增大第2碳化硅半导体层106和杂质区域104的接触面积。
第2碳化硅半导体层106在与第1体区域103a相接的区域内包括沟道区域106c。沟道区域106c的长度(沟道长度L)相当于图1(a)所示的2个双向箭头示出的长度。即，MISFET的“沟道长度”是由附图上的第1体区域103a的上表面(与第2碳化硅半导体层106相接的表面)的水平方向尺寸规定的。在图1(a)所示的例子中，由于第1体区域103a的外周和第2体区域103b的外周一致，因此能够将体区域103和第2碳化硅半导体层106相接的整个区域用作沟道长度L。由此，能够减少因短沟道效应等而引起的漏电流。另外，通过抑制平行于半导体基板101的主面的方向上的体区域103的扩大，能够实现小型化。
在第2碳化硅半导体层106上形成有栅绝缘膜107。在栅绝缘膜107上形成有栅电极108。栅电极108至少位于沟道区域106c的上方。
将层间绝缘膜111形成为覆盖栅电极108，并在层间绝缘膜111上形成上部布线电极112。上部布线电极112经由设置于层间绝缘膜111的接触孔111c，与第1欧姆电极109连接。在半导体基板101的背面，形成有第2欧姆电极110。在第2欧姆电极110上还形成有背面布线电极113。
在从上部布线电极112一侧看半导体元件100时，半导体元件100的单晶胞100u例如具有正方形状。单晶胞100u也可以具有长方形、四边形以外的长方形或多角形形状。图1(b)表示单晶胞100u的配置。如图1(b)所示，单晶胞100u例如在x及y方向上排列成二维状，y方向的排列交替地错开了1/2。若单晶胞100u具有在一个方向上长的形状，则也可以是如图1(c)所示那样的并排配置。由这样配置的多个单晶胞100u构成半导体装置。
其次，说明半导体元件100的动作。在半导体元件100中，由第2碳化硅半导体层106、控制流过第2碳化硅半导体层106的电流的栅电极108、栅绝缘膜107、第2碳化硅半导体层106、与第2碳化硅半导体层106电连接的第1欧姆电极109及第2欧姆电极110构成MISFET。将MISFET的阈值电压(正向电流的阈值电压)设为Vth时，在Vgs≥Vth的情况下，MISFET处于导通状态，若Vds＞0V，则电流经由第2碳化硅半导体层106从第2欧姆电极110流向第1欧姆电极109。另一方面，在Vgs＜Vth的情况下，晶体管处于截止状态。
但是，该MISFET即便处于截止状态，也存在0V≤Vgs＜Vth的关系，且Vds＜0V时，通过适当选择第1体区域103a的杂质浓度、第2碳化硅半导体层106的杂质浓度、和第2碳化硅半导体层106的厚度，从而该MISFET起到使电流经由第2碳化硅半导体层106从第1欧姆电极109流向第2欧姆电极110的二极管的作用。以后，在本申请的说明书中，将使电流经由第2碳化硅半导体层106从第1欧姆电极109流向第2欧姆电极110的二极管称为“沟道二极管”。由于将从第2欧姆电极110向第1欧姆电极109的方向定义为“正向”，将从第1欧姆电极109向第2欧姆电极110的方向定义为“反向”，因此该二极管使电流流过的方向是“反向”。图1(a)用虚线箭头表示了二极管电流流过的路径。
以MISFET的沟道区域作为电流路径的该沟道二极管具有如下特性：在Vds＞Vf0(Vf0为负值)的情况下，不会流过1mA以上的电流，在Vds≤Vf0的情况下，流过1mA以上的电流。换言之，流经该二极管的电流在Vds＞Vf0(Vf0为负值)时，几乎为零(小于1mA)，若使Vds从零开始慢慢减少(逐渐增加Vds的绝对值)，则在Vds达到Vf0时，变为1mA，在进一步增大Vds的绝对值时，该流经该二极管的电流进一步增大。这意味着，Vf0相当于二极管的电流-电压特性中的“上升沿电压”。
二极管的上升沿电压Vf0、晶体管的阈值电压Vth都主要是根据第1体区域103a的杂质浓度、第2碳化硅半导体层106的杂质浓度及膜厚、和栅绝缘膜107的厚度决定的。
本实施方式的半导体元件100能够独立地控制Vth和Vf0。作为一例，图2是表示将栅绝缘膜107的厚度设定为70nm、将第1体区域103a的杂质浓度设定为1×1019cm-3时的第2碳化硅半导体层106的杂质浓度及其膜厚与晶体管的阈值电压Vth及沟道二极管的上升沿电压的绝对值|Vf0|的关系的仿真结果。由图2可知，在想要将沟道二极管的上升沿电压Vf0的绝对值|Vf0|设为约1V的情况下，如果将第2碳化硅半导体层106的杂质浓度设定为约2.5×1017cm-3、将第2碳化硅半导体层106的膜厚设定为约70nm，则半导体元件100的Vth约为3.5V。另外，如果将第2碳化硅半导体层106的杂质浓度设为约1.5×1018cm-3、将第2碳化硅半导体层106的膜厚设定为约30nm，则能够在将|Vf0|维持在约1V的情况下，将半导体元件100的Vth设定为约6V。
本实施方式的半导体元件100能够将体区域103的表面侧(即、第1体区域103a)的杂质浓度及第2碳化硅半导体层106的杂质浓度都设定得较高。由此，能够将Vf0的绝对值设定得比电流开始流过由漂移区域102和第2体区域103b形成的体二极管的Vf的绝对值小，在MISFET处于截止状态、0V≤Vgs＜Vth且Vds＜0V的情况下，可在体二极管中流过电流之前，使电流流过沟道二极管。
另一方面，半导体元件100的耐压主要是根据由第2体区域103b和漂移区域102(第1碳化硅半导体层102’)构成的pn结决定的。
在第2体区域103b的杂质浓度高的情况下，如果相对于第1欧姆电极109而向第2欧姆电极110施加正向偏压，则会向由第2体区域103b和漂移区域102构成的pn结施加反向电压，因此在其界面产生电场集中。第2体区域103b的浓度越高，越容易引起电场集中，特别是如图1(a)所示，在体区域103的角103c处电场变强，决定半导体元件100的耐压。即，在角103c处的p型杂质浓度低的一方维持半导体元件100的耐压。相反，若杂质浓度变高，则耐压劣化。另外，由于体区域103是主要向碳化硅进行离子注入而形成的，且与Si半导体的活化相比，向碳化硅注入离子后的杂质的活化并不完全，因而，如果体区域103的杂质浓度变高，则体区域103的无法恢复的注入缺陷的影响很大，从而容易产生漏电流。由此，优选第2体区域103b的浓度低某一程度。另外，如图1(a)所示，优选第2体区域103b的外周下端向第2体区域103b的底面倾斜。由此，与体区域103的角103c为直角的情况相比，能够抑制对体区域103的角103c的电场集中。
在本实施方式的半导体元件100中，体区域103被分割为第1体区域103a及第2体区域103b，并能独立地控制这些区域的杂质浓度。即，一方面能够通过调整第1体区域103a的杂质浓度来控制二极管的上升沿电压Vf0，另一方面能够通过调整第2体区域103b的杂质浓度来控制半导体元件100的耐压。例如，将第1体区域103a的平均杂质浓度设为1×1018cm-3以上且1×1020cm-3以下，将第2体区域103b的平均杂质浓度设为1×1017cm-3以上且1×1019cm-3以下。此外，优选第1体区域103a的平均杂质浓度在所述第2体区域103b的平均杂质浓度的2倍以上。
另外，在半导体元件100中，在杂质区域104及JFET区域102j上形成了第2碳化硅半导体层106。换言之，第2碳化硅半导体层106与漂移区域102的上表面接触。由此，能够将第2欧姆电极110相对第1欧姆电极109设为负(反向)时的沟道二极管中所流过的电流，确保为并不逊色于将第2欧姆电极110相对第1欧姆电极109设为正(正向)时的晶体管的导通电流的电流量(晶体管的额定导通电流的1/5以上且2倍以下)。例如，在Vgs＝15V、晶体管的导通电流为15A(Vds＝1V)的情况下，Vgs＝0V时，沟道二极管的电流约为15A(Vds＝2V)。因此，即便将第2欧姆电极110相对第1欧姆电极109设为负(反向)，也可使流过体二极管的电流锐减(或为零)，从而使更多的电流流过沟道二极管，这里，体二极管形成在第2体区域103b和漂移区域102之间。
因此，根据本实施方式的半导体元件100，能够使与一般的变换电路(inverter)上搭载的MISFET反向并联连接的所谓的回流二极管起到半导体元件100的沟道二极管的作用。即，半导体元件100内置回流二极管。
另外，由于能够将沟道二极管的上升沿电压Vf0的绝对值设定得比体二极管的上升沿电压的绝对值小，因此能够减少变换电路中的功耗。进而，由于能够使体二极管中流过的电流锐减，因此能够抑制半导体元件100的晶体劣化，能够维持高耐压特性。因此，半导体元件100具备高的可靠性。
根据本实用新型的半导体元件100，具有浓度不同的第1体区域和第2体区域，能够独立地控制影响元件耐压的第2体区域、以及影响晶体管的阈值电压Vth与沟道二极管的上升沿电压Vf0的第1体区域。因此，能够将沟道二极管用作回流二极管，能实现具有高耐压及可靠性的半导体元件。为了在维持元件耐压的情况下减小沟道二极管的上升沿电压|Vf0|(优选在1V以下，更优选在0.6V以下)，且将晶体管的阈值电压Vth维持为正(优选为2V以上且8V以下)，优选将第2体区域的平均杂质浓度设定得比第1体区域的平均杂质浓度低。如果将沟道二极管的上升沿电压设计在1V以下，则可代替作为回流二极管候补的由SiC构成的肖特基二极管，如果将沟道二极管的上升沿电压设计在0.6V以下，则可代替由Si构成的快恢复二极管(fast recovery diode)。即，在不使用这些回流二极管的情况下，只利用半导体元件100，就能兼备回流二极管的功能。另外，优选正向电流的阈值电压Vth为2V以上。优选在作为功率电路的变换电路中一般使用的半导体元件(MISFET)为常截止型(Vth＞0V)。其原因在于，无论因何种原因导致栅极控制电路发生故障而栅极电压变为零，也能切断漏极电流，因此是安全的。另外，MISFET的阈值电压在变为高温时会下降。例如，在SiC-MOSFET的情况下，有时温度上升至100℃时该值约下降1V。这里，为避免噪声导致栅极导通的情形而将噪声极限设为1V时，优选将室温下的Vth设定在2V(1V+1V)以上。另外，由于阈值电压过高时，使晶体管导通时的栅极电压也会相应变大，且产生栅极电压的电源制约也会变多，因而实际上，优选将阈值电压设为8V以下。
以上，根据本实用新型，因为使二极管电流流经沟道而不是使其流经由pn结构成的体二极管，因此上升沿电压比体二极管低，能减少导通损耗。另外，能够使二极管电流大部分流经第2碳化硅半导体层，因此能够避免因正向电流流经由体区域和第1碳化硅半导体层构成的pn结而引起的晶体缺陷增加的问题。进而，通过由2个区域构成p体区域，从而能够独立地控制调整阈值的第1体区域和形成与漂移区域的pn结的第2体区域的浓度，故能抑制半导体元件的耐压不良以及泄漏不良。
(第2实施方式)
以下，说明本实用新型的半导体元件的第2实施方式。图3是表示本实用新型的半导体元件的第2实施方式的示意性剖视图。半导体元件100A具有与图1(a)所示的半导体元件100大致相同的构造，不同点在于，杂质区域104从第1体区域103a向下方突出。即，杂质区域104的底面104u位于比第1体区域103a的底面103au更深的位置处。另外，杂质区域104与第2体区域103b接触。
在图3中，例如，第1体区域103a的平均杂质浓度及深度(厚度)分别为1×1019cm-3、150nm，杂质区域104的平均杂质浓度及深度(厚度)分别为5×1019cm-3、250nm。杂质区域104相对于第1体区域103a及第2体区域103b以反掺杂的方式形成。即，在杂质区域104中，不仅包括第1导电型的杂质，而且还包括第2导电型的杂质。在采用图1所示的杂质区域104的下方被第1体区域103a覆盖的构成的情况下，由于杂质区域中的第1导电型掺杂质(dopant)被第2导电型掺杂质补偿，因此杂质区域的电阻相应增大。由于将第2体区域103b的平均杂质浓度设定得比第1体区域103a的平均杂质浓度小，因此通过采用图3所示的结构，能够减少被第1体区域中的高浓度掺杂质补偿的影响，即，能够抑制杂质区域的电阻增加，进而能够抑制半导体元件100的导通电阻增加。
此外，在本实用新型的实施方式中，以4H-SiC的碳化硅为例进行了说明，但是也可采用其他多种类型(6H-SiC、3C-SiC、15R-SiC等)。另外，作为面方位，以从(0001)面切割后的主面为例进行了说明，但是也可以采用其他面((11-20)面或(1-100)面、(000-1)面)、以及这些面的切割面。另外，也可具备基板由Si构成、漂移区域由碳化硅(3C-SiC)构成的异质结。

Claims (11)

1.一种半导体元件，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第1碳化硅半导体层，位于所述半导体基板的主面上；
第2导电型的体区域，与所述第1碳化硅半导体层的表面相接，且位于所述第1碳化硅半导体层内；
第1导电型的杂质区域，位于所述体区域内；
第1导电型的第2碳化硅半导体层，与所述体区域及所述杂质区域相接，且配置于所述第1碳化硅半导体层的表面；
所述第2碳化硅半导体层上的栅绝缘膜；
所述栅绝缘膜上的栅电极；
第1欧姆电极，与所述杂质区域电连接；和
第2欧姆电极，设置于所述半导体基板的背面，
所述第2导电型的体区域包括：与所述第2碳化硅半导体层的表面相接的第1体区域；和介于所述第1体区域与所述第1碳化硅半导体层之间的第2体区域，
从垂直于所述半导体基板的主面的方向来看，所述第2体区域的外周的上端部分与所述第1体区域的外周一致。
2.根据权利要求1所述的半导体元件，其特征在于，
所述第2体区域的外周的下端部分朝向所述第2体区域的底面倾斜。
3.根据权利要求1所述的半导体元件，其特征在于，
在所述第1体区域内形成第2导电型的接触区域，
所述第1欧姆电极与所述接触区域电连接，
所述接触区域贯通所述第1体区域，并与所述第2体区域相接。
4.根据权利要求1所述的半导体元件，其特征在于，
所述第1体区域在垂直于所述半导体基板的主面的方向上具有至少15nm的厚度，所述第2体区域在垂直于所述半导体基板的主面的方向上具有至少100nm的厚度。
5.根据权利要求1所述的半导体元件，其特征在于， 
所述体区域包括第1导电型的杂质和第2导电型的杂质，所述第2导电型的杂质的浓度高于所述第1导电型的杂质的浓度。
6.根据权利要求1所述的半导体元件，其特征在于，
所述第1体区域的底面位于比所述杂质区域的底面更靠向所述半导体基板侧的位置。
7.根据权利要求1所述的半导体元件，其特征在于，
所述杂质区域的底面位于比所述第1体区域的底面更靠向所述半导体基板侧的位置。
8.根据权利要求1所述的半导体元件，其特征在于，
介于所述栅电极与所述第1体区域之间的所述第2碳化硅半导体层的区域是沟道区域。
9.根据权利要求1所述的半导体元件，其特征在于，
所述第2碳化硅半导体层，和所述杂质区域以及所述第1碳化硅半导体层中的与所述第1体区域相邻的区域电连接，且配置在所述第1体区域上。
10.根据权利要求1所述的半导体元件，其特征在于，
所述第2碳化硅半导体层仅包括所述第1导电型的杂质。
11.一种半导体装置，包括多个权利要求1至10的任意一项所述的半导体元件，其特征在于，
多个所述半导体元件的所述半导体基板及所述第1碳化硅半导体层分别相互连接。 
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